JP3375504B2 - パルス発生回路および半導体記憶装置 - Google Patents
パルス発生回路および半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明はパルス発生回路およ
び半導体記憶装置に関し、特に、１つの入力パルスを受
けて複数の出力パルスを生成するパルス発生回路および
該パルス発生回路を使用した半導体記憶装置に関する。
近年の半導体装置においては、消費電流が少なく、面積
の小さい回路方式が要求されている。そして、１つの入
力パルスを受けて複数の出力パルスを生成するパルス発
生回路においても、回路の素子数をなるべく少なくし
て、消費電流および占有面積を低減することが要望され
ている。
び半導体記憶装置に関し、特に、１つの入力パルスを受
けて複数の出力パルスを生成するパルス発生回路および
該パルス発生回路を使用した半導体記憶装置に関する。
近年の半導体装置においては、消費電流が少なく、面積
の小さい回路方式が要求されている。そして、１つの入
力パルスを受けて複数の出力パルスを生成するパルス発
生回路においても、回路の素子数をなるべく少なくし
て、消費電流および占有面積を低減することが要望され
ている。
【０００２】
【従来の技術】図１は従来のパルス発生回路の一例を示
す回路図であり、１つの入力パルスを受けて２つの出力
パルスを生成するパルス発生回路（複数パルス発生回
路）の構成例を示すものである。また、図２は図１のパ
ルス発生回路の動作を説明するためのタイミング図であ
る。
す回路図であり、１つの入力パルスを受けて２つの出力
パルスを生成するパルス発生回路（複数パルス発生回
路）の構成例を示すものである。また、図２は図１のパ
ルス発生回路の動作を説明するためのタイミング図であ
る。
【０００３】図１に示されるように、従来の複数パルス
発生回路は、複数のインバータＩ８１〜Ｉ９１、複数の
抵抗Ｒ８１〜Ｒ８９、複数の容量Ｃ８１〜Ｃ８９、およ
び、ノアゲートＮＯＲ８０を備えて構成されている。こ
こで、インバータＩ８１〜Ｉ９０は、それぞれ抵抗Ｒ８
１〜Ｒ８９を介して縦列接続され、また、容量Ｃ８１〜
Ｃ８９は、各抵抗Ｒ８１〜Ｒ８９および各インバータＩ
８２〜Ｉ９０の接続ノードと、接地線Ｖssとの間に接続
され、入力信号（入力パルス）ＩＮを各段で遅延するよ
うになっている。
発生回路は、複数のインバータＩ８１〜Ｉ９１、複数の
抵抗Ｒ８１〜Ｒ８９、複数の容量Ｃ８１〜Ｃ８９、およ
び、ノアゲートＮＯＲ８０を備えて構成されている。こ
こで、インバータＩ８１〜Ｉ９０は、それぞれ抵抗Ｒ８
１〜Ｒ８９を介して縦列接続され、また、容量Ｃ８１〜
Ｃ８９は、各抵抗Ｒ８１〜Ｒ８９および各インバータＩ
８２〜Ｉ９０の接続ノードと、接地線Ｖssとの間に接続
され、入力信号（入力パルス）ＩＮを各段で遅延するよ
うになっている。
【０００４】すなわち、図２に示されるように、入力信
号ＩＮは、インバータ，抵抗および容量で構成される複
数の遅延段（Ｉ８１，Ｒ８１，Ｃ８１；Ｉ８２，Ｒ８
２，Ｃ８２；…Ｉ８９，Ｒ８９，Ｃ８９）により順次反
転されると共に遅延され、信号Ｓ８１〜信号Ｓ９０とし
て伝えられる。ここで、インバータ９０は、信号の論理
を反転（調整）するためのものである。
号ＩＮは、インバータ，抵抗および容量で構成される複
数の遅延段（Ｉ８１，Ｒ８１，Ｃ８１；Ｉ８２，Ｒ８
２，Ｃ８２；…Ｉ８９，Ｒ８９，Ｃ８９）により順次反
転されると共に遅延され、信号Ｓ８１〜信号Ｓ９０とし
て伝えられる。ここで、インバータ９０は、信号の論理
を反転（調整）するためのものである。
【０００５】図１に示されるように、入力信号ＩＮおよ
び信号Ｓ９０（入力信号ＩＮを遅延した正論理の信号）
は、ノアゲートＮＯＲ８０へ供給されて論理（論理和の
反転）が取られ、インバータＩ９１で反転されて出力信
号ＯＵＴが出力される。これにより、入力信号ＩＮにお
ける１つのパルス（入力パルス）から２つのパルス（出
力パスル）を有する出力信号ＯＵＴが生成されることに
なる。
び信号Ｓ９０（入力信号ＩＮを遅延した正論理の信号）
は、ノアゲートＮＯＲ８０へ供給されて論理（論理和の
反転）が取られ、インバータＩ９１で反転されて出力信
号ＯＵＴが出力される。これにより、入力信号ＩＮにお
ける１つのパルス（入力パルス）から２つのパルス（出
力パスル）を有する出力信号ＯＵＴが生成されることに
なる。
【０００６】図２に示されるように、遅延段（インバー
タＩ８１〜Ｉ８９（Ｉ９０），抵抗Ｒ８１〜Ｒ８９およ
び容量Ｃ８１〜Ｃ８９）により遅延される時間（遅延時
間）ＤＴは、出力信号ＯＵＴにおける２つのパルスのパ
ルス間隔に対応している。なお、この遅延時間ＤＴは、
入力信号ＩＮのパルス幅ＰＷよりも長く設定する必要が
ある。
タＩ８１〜Ｉ８９（Ｉ９０），抵抗Ｒ８１〜Ｒ８９およ
び容量Ｃ８１〜Ｃ８９）により遅延される時間（遅延時
間）ＤＴは、出力信号ＯＵＴにおける２つのパルスのパ
ルス間隔に対応している。なお、この遅延時間ＤＴは、
入力信号ＩＮのパルス幅ＰＷよりも長く設定する必要が
ある。
【０００７】
【発明が解決しようとする課題】上述した図１に示すパ
ルス発生回路（複数パルス発生回路）において、素子数
を少なくするためには、抵抗（Ｒ８１〜Ｒ８９）の値を
大きくするか、或いは、容量（Ｃ８１〜Ｃ８９）の値を
大きくして遅延段の総段数を削減すればよい。しかしな
がら、抵抗或いは容量の値を大きくして１つの遅延段当
たりの遅延時間を大きく設定し過ぎると、入力信号ＩＮ
が各遅延段を通過する間に、該入力信号におけるパルス
が潰れて消失する恐れがある。そのため、各遅延段にお
ける抵抗および容量の値は、それ程大きくすることがで
きない。
ルス発生回路（複数パルス発生回路）において、素子数
を少なくするためには、抵抗（Ｒ８１〜Ｒ８９）の値を
大きくするか、或いは、容量（Ｃ８１〜Ｃ８９）の値を
大きくして遅延段の総段数を削減すればよい。しかしな
がら、抵抗或いは容量の値を大きくして１つの遅延段当
たりの遅延時間を大きく設定し過ぎると、入力信号ＩＮ
が各遅延段を通過する間に、該入力信号におけるパルス
が潰れて消失する恐れがある。そのため、各遅延段にお
ける抵抗および容量の値は、それ程大きくすることがで
きない。
【０００８】その結果、例えば、入力信号ＩＮのパルス
幅ＰＷに対して出力信号ＯＵＴのパルス間隔（ＤＴ）を
大きく取りたい場合等においては、遅延段の段数が多く
なり、パルス発生回路の占有面積および消費電流が増加
することになる。本発明は、上述した従来のパルス発生
回路が有する課題に鑑み、回路の素子数を削減して消費
電流および占有面積を低減することを目的とする。
幅ＰＷに対して出力信号ＯＵＴのパルス間隔（ＤＴ）を
大きく取りたい場合等においては、遅延段の段数が多く
なり、パルス発生回路の占有面積および消費電流が増加
することになる。本発明は、上述した従来のパルス発生
回路が有する課題に鑑み、回路の素子数を削減して消費
電流および占有面積を低減することを目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、入力信
号の１つの入力パルスに対応させて出力信号に複数の出
力パルスを生成するパルス発生回路であって、前記入力
パルスのレベル変化を捉えて、第１の状態から第２の状
態へ変化するエッジ信号を出力するパルス−エッジ変換
手段と、該エッジ信号を所定時間だけ遅延する第１の遅
延手段と、該第１の遅延手段により遅延されたエッジ信
号を受け取って、パルス信号を出力するエッジ−パルス
変換手段と、該エッジ−パルス変換手段の出力信号およ
び前記入力信号を合成して前記複数の出力パルスを有す
る出力信号を生成する信号合成手段とを具備することを
特徴とするパルス発生回路が提供される。
号の１つの入力パルスに対応させて出力信号に複数の出
力パルスを生成するパルス発生回路であって、前記入力
パルスのレベル変化を捉えて、第１の状態から第２の状
態へ変化するエッジ信号を出力するパルス−エッジ変換
手段と、該エッジ信号を所定時間だけ遅延する第１の遅
延手段と、該第１の遅延手段により遅延されたエッジ信
号を受け取って、パルス信号を出力するエッジ−パルス
変換手段と、該エッジ−パルス変換手段の出力信号およ
び前記入力信号を合成して前記複数の出力パルスを有す
る出力信号を生成する信号合成手段とを具備することを
特徴とするパルス発生回路が提供される。
【００１０】さらに、本発明によれば、複数のワード線
と、複数のビット線と、該各ワード線および該各ビット
線の交差個所にそれぞれ設けられた複数のメモリセル
と、ロウアドレス信号に応じてワード線を選択するワー
ドデコーダと、入力信号の１つの入力パルスに対応させ
て出力信号に複数の出力パルスを生成するパルス発生回
路と、該パルス発生回路の出力信号を受け取り前記ワー
ドデコーダに対して高電源電圧を昇圧した昇圧電圧を供
給する高電圧発生回路とを具備する半導体記憶装置であ
って、前記パルス発生回路は、前記入力パルスのレベル
変化を捉えて、第１の状態から第２の状態へ変化するエ
ッジ信号を出力するパルス−エッジ変換手段と、該エッ
ジ信号を所定時間だけ遅延する第１の遅延手段と、該第
１の遅延手段により遅延されたエッジ信号を受け取っ
て、パルス信号を出力するエッジ−パルス変換手段と、
該エッジ−パルス変換手段の出力信号および前記入力信
号を合成して前記複数の出力パルスを有する出力信号を
生成する信号合成手段とを具備することを特徴とする半
導体記憶装置も提供される。
と、複数のビット線と、該各ワード線および該各ビット
線の交差個所にそれぞれ設けられた複数のメモリセル
と、ロウアドレス信号に応じてワード線を選択するワー
ドデコーダと、入力信号の１つの入力パルスに対応させ
て出力信号に複数の出力パルスを生成するパルス発生回
路と、該パルス発生回路の出力信号を受け取り前記ワー
ドデコーダに対して高電源電圧を昇圧した昇圧電圧を供
給する高電圧発生回路とを具備する半導体記憶装置であ
って、前記パルス発生回路は、前記入力パルスのレベル
変化を捉えて、第１の状態から第２の状態へ変化するエ
ッジ信号を出力するパルス−エッジ変換手段と、該エッ
ジ信号を所定時間だけ遅延する第１の遅延手段と、該第
１の遅延手段により遅延されたエッジ信号を受け取っ
て、パルス信号を出力するエッジ−パルス変換手段と、
該エッジ−パルス変換手段の出力信号および前記入力信
号を合成して前記複数の出力パルスを有する出力信号を
生成する信号合成手段とを具備することを特徴とする半
導体記憶装置も提供される。
【００１１】本発明のパルス発生回路（半導体記憶装置
におけるパルス発生回路）によれば、パルス−エッジ変
換手段は、入力パルスのレベル変化を捉えて、第１の状
態から第２の状態へ変化するエッジ信号を出力し、ま
た、第１の遅延手段は、該エッジ信号を所定時間だけ遅
延する。さらに、エッジ−パルス変換手段は、第１の遅
延手段により遅延されたエッジ信号を受け取って、パル
ス信号を出力する。そして、信号合成手段は、エッジ−
パルス変換手段の出力信号および入力信号を合成して複
数の出力パルスを有する出力信号を生成する。
におけるパルス発生回路）によれば、パルス−エッジ変
換手段は、入力パルスのレベル変化を捉えて、第１の状
態から第２の状態へ変化するエッジ信号を出力し、ま
た、第１の遅延手段は、該エッジ信号を所定時間だけ遅
延する。さらに、エッジ−パルス変換手段は、第１の遅
延手段により遅延されたエッジ信号を受け取って、パル
ス信号を出力する。そして、信号合成手段は、エッジ−
パルス変換手段の出力信号および入力信号を合成して複
数の出力パルスを有する出力信号を生成する。
【００１２】ここで、本発明のパルス発生回路におい
て、第１の遅延手段により遅延されて伝えられる信号
は、パルス信号ではなくエッジ信号であるため、１つの
遅延段当たりの遅延時間を長くすることが可能なため、
遅延段の段数を増やす必要がなく、素子数の増加を抑え
て、消費電流および占有面積を低減することが可能とな
る。
て、第１の遅延手段により遅延されて伝えられる信号
は、パルス信号ではなくエッジ信号であるため、１つの
遅延段当たりの遅延時間を長くすることが可能なため、
遅延段の段数を増やす必要がなく、素子数の増加を抑え
て、消費電流および占有面積を低減することが可能とな
る。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明に係
るパルス発生回路および半導体記憶装置の実施例を説明
する。図３は本発明に係るパルス発生回路の原理構成を
示す図であり、図４は図３のパルス発生回路の動作を説
明するためのタイミング図である。図３において、参照
符号１はパルス−エッジ変換手段、２は第１の遅延手
段、そして、３はエッジ−パルス変換手段を示してい
る。
るパルス発生回路および半導体記憶装置の実施例を説明
する。図３は本発明に係るパルス発生回路の原理構成を
示す図であり、図４は図３のパルス発生回路の動作を説
明するためのタイミング図である。図３において、参照
符号１はパルス−エッジ変換手段、２は第１の遅延手
段、そして、３はエッジ−パルス変換手段を示してい
る。
【００１４】図３に示されるように、パルス−エッジ変
換手段１は、２つのノアゲート１１および１２より成る
ＲＳフリップフロップとして構成され、該ＲＳフリップ
フロップのセット端子には入力信号ＩＮが供給され、ま
た、該ＲＳフリップフロップのリセット端子にはリセッ
ト信号ＲＥＳＥＴが供給されている。図３および図４に
示されるように、パルス−エッジ変換手段１の出力信号
は、インバータ１０により反転され、信号Ｓ１として遅
延手段２へ供給される。すなわち、パルス−エッジ変換
手段１は、入力信号ＩＮのパルス（図４中、信号ＩＮ参
照）から、立ち下がりエッジの信号を取り出し、それを
インバータ１０で反転して立ち上がりエッジの信号（図
４中、信号Ｓ１参照）を遅延手段２へ供給する。
換手段１は、２つのノアゲート１１および１２より成る
ＲＳフリップフロップとして構成され、該ＲＳフリップ
フロップのセット端子には入力信号ＩＮが供給され、ま
た、該ＲＳフリップフロップのリセット端子にはリセッ
ト信号ＲＥＳＥＴが供給されている。図３および図４に
示されるように、パルス−エッジ変換手段１の出力信号
は、インバータ１０により反転され、信号Ｓ１として遅
延手段２へ供給される。すなわち、パルス−エッジ変換
手段１は、入力信号ＩＮのパルス（図４中、信号ＩＮ参
照）から、立ち下がりエッジの信号を取り出し、それを
インバータ１０で反転して立ち上がりエッジの信号（図
４中、信号Ｓ１参照）を遅延手段２へ供給する。
【００１５】遅延手段２により遅延された信号Ｓ２は、
エッジ−パルス変換手段３へ供給され、該エッジ−パル
ス変換手段３によりパルス信号Ｓ４が生成される。エッ
ジ−パルス変換手段３は、インバータ３１，３３、ナン
ドゲート３２、および、第２の遅延手段４により構成さ
れ、図４に示されるように、入力信号Ｓ２の低レベル”
Ｌ”から高レベル”Ｈ”への変化（立ち上がりエッジ）
を受けて１つのパルス（二発目の出力パルスとなる）を
有する信号Ｓ４を出力する。
エッジ−パルス変換手段３へ供給され、該エッジ−パル
ス変換手段３によりパルス信号Ｓ４が生成される。エッ
ジ−パルス変換手段３は、インバータ３１，３３、ナン
ドゲート３２、および、第２の遅延手段４により構成さ
れ、図４に示されるように、入力信号Ｓ２の低レベル”
Ｌ”から高レベル”Ｈ”への変化（立ち上がりエッジ）
を受けて１つのパルス（二発目の出力パルスとなる）を
有する信号Ｓ４を出力する。
【００１６】すなわち、第１の遅延手段２の出力信号Ｓ
２は、インバータ３１で反転されて、第２の遅延手段４
へ供給され、該第２の遅延手段４の出力信号Ｓ３は、第
１の遅延手段２の出力信号Ｓ２と共にナンドゲート３２
の入力へ供給される。このナンドゲート３２により論理
（論理積の反転論理）が取られ、さらに、インバータ３
３で反転して、エッジ−パルス変換手段３の出力信号Ｓ
４が生成される。
２は、インバータ３１で反転されて、第２の遅延手段４
へ供給され、該第２の遅延手段４の出力信号Ｓ３は、第
１の遅延手段２の出力信号Ｓ２と共にナンドゲート３２
の入力へ供給される。このナンドゲート３２により論理
（論理積の反転論理）が取られ、さらに、インバータ３
３で反転して、エッジ−パルス変換手段３の出力信号Ｓ
４が生成される。
【００１７】エッジ−パルス変換手段３の出力信号Ｓ４
は、入力信号ＩＮと共に、ノアゲート５１（信号合成手
段）へ供給され、該ノアゲート５１により合成された信
号をインバータ５２で反転して出力信号ＯＵＴが生成さ
れる。このように、本発明に係るパルス発生回路におい
て、入力信号ＩＮは第１の遅延手段２へ伝えられる前
に、パルス−エッジ変換手段１により、パルス信号から
エッジ信号（単純な一回変化をする信号）に変換され
る。さらに、パルス−エッジ変換手段１の出力信号（Ｓ
１）が第１の遅延手段２で一定時間遅延された後、エッ
ジ−パルス変換手段３によりエッジ信号からパルス信号
へ再変換され、信号合成手段５１で入力信号ＩＮと合成
されて出力信号ＯＵＴとして出力される。
は、入力信号ＩＮと共に、ノアゲート５１（信号合成手
段）へ供給され、該ノアゲート５１により合成された信
号をインバータ５２で反転して出力信号ＯＵＴが生成さ
れる。このように、本発明に係るパルス発生回路におい
て、入力信号ＩＮは第１の遅延手段２へ伝えられる前
に、パルス−エッジ変換手段１により、パルス信号から
エッジ信号（単純な一回変化をする信号）に変換され
る。さらに、パルス−エッジ変換手段１の出力信号（Ｓ
１）が第１の遅延手段２で一定時間遅延された後、エッ
ジ−パルス変換手段３によりエッジ信号からパルス信号
へ再変換され、信号合成手段５１で入力信号ＩＮと合成
されて出力信号ＯＵＴとして出力される。
【００１８】ここで、出力信号ＯＵＴにおいて、２つの
パルスのパルス間隔ＤＴ０は第１の遅延手段２の遅延時
間により規定され、また、２つ目のパルス（エッジ−パ
ルス変換手段３により生成されるパルス）のパルス幅Ｐ
Ｗ０は第２の遅延手段４の遅延時間により規定される。
なお、２つ目のパルスのパルス幅ＰＷ０は、入力信号Ｉ
Ｎのパルス幅ＰＷとほぼ同じにするのが好ましい。ま
た、遅延時間ＤＴ０は、入力信号ＩＮのパルス幅ＰＷよ
りも長く設定する必要がある。
パルスのパルス間隔ＤＴ０は第１の遅延手段２の遅延時
間により規定され、また、２つ目のパルス（エッジ−パ
ルス変換手段３により生成されるパルス）のパルス幅Ｐ
Ｗ０は第２の遅延手段４の遅延時間により規定される。
なお、２つ目のパルスのパルス幅ＰＷ０は、入力信号Ｉ
Ｎのパルス幅ＰＷとほぼ同じにするのが好ましい。ま
た、遅延時間ＤＴ０は、入力信号ＩＮのパルス幅ＰＷよ
りも長く設定する必要がある。
【００１９】本発明のパルス発生回路において、パルス
間隔ＤＴ０を伸ばしたい場合、第１の遅延手段２の遅延
時間を伸ばすことになるが、図１および図２を参照して
説明した従来例とは異なり、パルスではなくエッジが伝
わるため、１つの遅延段当たりの遅延時間を自由に伸ば
すことができる。その結果、遅延段の段数を増やす必要
がなく、素子数の増加を抑えて、消費電流および占有面
積を低減することが可能となる。
間隔ＤＴ０を伸ばしたい場合、第１の遅延手段２の遅延
時間を伸ばすことになるが、図１および図２を参照して
説明した従来例とは異なり、パルスではなくエッジが伝
わるため、１つの遅延段当たりの遅延時間を自由に伸ば
すことができる。その結果、遅延段の段数を増やす必要
がなく、素子数の増加を抑えて、消費電流および占有面
積を低減することが可能となる。
【００２０】ここで、図４に示されるように、リセット
信号Ｓ１５（ＲＥＳＥＴ）は、例えば、遅延手段２の出
力信号Ｓ２が立ち上がる後に立ち上がり、入力信号ＩＮ
における次のパルスが入力する（立ち上がる）前に立ち
下がるような信号であればよい。また、図４のタイミン
グ図では、入力信号ＩＮにおける２つ目のパルスおよび
リセット信号ＲＥＳＥＴによる信号の変化は省略されて
いる。なお、入力信号ＩＮにおけるパルスのレベル、お
よび、各回路における論理ゲート等は様々に変形するこ
とができるのはいうまでもない。具体的に、例えば、入
力信号ＩＮの入力パルスが高レベルのパルスではなく、
低レベルのパルスの場合には、パルス−エッジ変換手段
１を２つのナンドゲートより成るＲＳフリップフロップ
として構成することになる。
信号Ｓ１５（ＲＥＳＥＴ）は、例えば、遅延手段２の出
力信号Ｓ２が立ち上がる後に立ち上がり、入力信号ＩＮ
における次のパルスが入力する（立ち上がる）前に立ち
下がるような信号であればよい。また、図４のタイミン
グ図では、入力信号ＩＮにおける２つ目のパルスおよび
リセット信号ＲＥＳＥＴによる信号の変化は省略されて
いる。なお、入力信号ＩＮにおけるパルスのレベル、お
よび、各回路における論理ゲート等は様々に変形するこ
とができるのはいうまでもない。具体的に、例えば、入
力信号ＩＮの入力パルスが高レベルのパルスではなく、
低レベルのパルスの場合には、パルス−エッジ変換手段
１を２つのナンドゲートより成るＲＳフリップフロップ
として構成することになる。
【００２１】図５は本発明のパルス発生回路の第１実施
例を示す回路図であり、１つの入力パルスに対応させて
出力信号（ＯＵＴ）に２つの出力パルスを生成するパル
ス発生回路の一例を示している。また、図６は図５のパ
ルス発生回路の動作を説明するためのタイミング図であ
る。図３および図５の比較から明らかなように、本第１
実施例においては、図３の回路からインバータ１０を取
り除き、第１の遅延手段２をインバータ２１，２４、抵
抗２２および容量２３で構成し、且つ、エッジ−パルス
変換手段３をインバータ３１ａ，ノアゲート３２ａおよ
び第２の遅延手段４ａにより構成（３ａ）している。ま
た、第２の遅延手段４ａもインバータ４１ａ，４４ａ、
抵抗４２ａおよび容量４３ａで構成している。なお、本
第１実施例において、リセット信号Ｓ１５（ＲＥＳＥ
Ｔ）は、インバータ３１ａの出力信号（第１の遅延手段
２の出力信号Ｓ１２を反転した信号）を利用するように
なっている。
例を示す回路図であり、１つの入力パルスに対応させて
出力信号（ＯＵＴ）に２つの出力パルスを生成するパル
ス発生回路の一例を示している。また、図６は図５のパ
ルス発生回路の動作を説明するためのタイミング図であ
る。図３および図５の比較から明らかなように、本第１
実施例においては、図３の回路からインバータ１０を取
り除き、第１の遅延手段２をインバータ２１，２４、抵
抗２２および容量２３で構成し、且つ、エッジ−パルス
変換手段３をインバータ３１ａ，ノアゲート３２ａおよ
び第２の遅延手段４ａにより構成（３ａ）している。ま
た、第２の遅延手段４ａもインバータ４１ａ，４４ａ、
抵抗４２ａおよび容量４３ａで構成している。なお、本
第１実施例において、リセット信号Ｓ１５（ＲＥＳＥ
Ｔ）は、インバータ３１ａの出力信号（第１の遅延手段
２の出力信号Ｓ１２を反転した信号）を利用するように
なっている。
【００２２】ここで、遅延手段２（４ａ）において、入
力信号Ｓ１１（Ｓ１５）は第１のインバータ２１（４１
ａ）の入力へ供給され、該第１のインバータ２１（４１
ａ）の出力は抵抗２２（４２ａ）を介して第２のインバ
ータ２４（４４ａ）の入力へ供給されている。そして、
容量２３（４３ａ）は、抵抗２２（４２ａ）および第２
のインバータ２４（４４ａ）の接続ノードと接地線Ｖss
との間に設けられている。なお、遅延手段２（４ａ）
は、偶数段または奇数段のどちらで構成してもよい。
力信号Ｓ１１（Ｓ１５）は第１のインバータ２１（４１
ａ）の入力へ供給され、該第１のインバータ２１（４１
ａ）の出力は抵抗２２（４２ａ）を介して第２のインバ
ータ２４（４４ａ）の入力へ供給されている。そして、
容量２３（４３ａ）は、抵抗２２（４２ａ）および第２
のインバータ２４（４４ａ）の接続ノードと接地線Ｖss
との間に設けられている。なお、遅延手段２（４ａ）
は、偶数段または奇数段のどちらで構成してもよい。
【００２３】本実施例では、パルス−エッジ変換手段１
により入力信号（入力パルス）ＩＮのエッジ（低レベ
ル”Ｌ”から高レベル”Ｈ”への立ち上がり）を捉えて
出力信号（エッジ信号）Ｓ１１を出力し、該エッジ信号
Ｓ１１を第１の遅延手段２で遅延してエッジ−パルス変
換手段３ａへ供給するようになっている。そして、エッ
ジ−パルス変換手段３ａは、入力信号Ｓ１２の高レベ
ル”Ｈ”から低レベル”Ｌ”の変化（エッジの変化）を
受けて１つのパルスを有する（二発目のパルス信号とな
る）出力信号Ｓ１４を出力する。すなわち、第２の遅延
手段４ａの出力信号Ｓ１３および第１の遅延手段２の出
力信号（エッジ−パルス変換手段３ａの入力信号）Ｓ１
２の論理（論理和の反転論理）をノアゲート３２ａで取
り、さらに、該ノアゲート３２ａの出力信号Ｓ１４およ
び入力信号ＩＮの論理（論理和の反転論理）をノアゲー
ト５１で取った後インバータ５２で反転して出力パルス
（出力信号）ＯＵＴを生成するようになっている。
により入力信号（入力パルス）ＩＮのエッジ（低レベ
ル”Ｌ”から高レベル”Ｈ”への立ち上がり）を捉えて
出力信号（エッジ信号）Ｓ１１を出力し、該エッジ信号
Ｓ１１を第１の遅延手段２で遅延してエッジ−パルス変
換手段３ａへ供給するようになっている。そして、エッ
ジ−パルス変換手段３ａは、入力信号Ｓ１２の高レベ
ル”Ｈ”から低レベル”Ｌ”の変化（エッジの変化）を
受けて１つのパルスを有する（二発目のパルス信号とな
る）出力信号Ｓ１４を出力する。すなわち、第２の遅延
手段４ａの出力信号Ｓ１３および第１の遅延手段２の出
力信号（エッジ−パルス変換手段３ａの入力信号）Ｓ１
２の論理（論理和の反転論理）をノアゲート３２ａで取
り、さらに、該ノアゲート３２ａの出力信号Ｓ１４およ
び入力信号ＩＮの論理（論理和の反転論理）をノアゲー
ト５１で取った後インバータ５２で反転して出力パルス
（出力信号）ＯＵＴを生成するようになっている。
【００２４】図６において、第１の遅延手段２の入力お
よび出力信号Ｓ１１，Ｓ１２を比較すると、一見パルス
信号が遅延されて伝えられるように見えるが、リセット
信号ＲＥＳＥＴが第１の遅延手段２を通過した後の信号
で作られているので、第１の遅延手段２の遅延時間を伸
ばせばリセット信号ＲＥＳＥＴもそれに応じて遅れて出
力されるため、パルスがつぶれて消失する恐れはない。
よび出力信号Ｓ１１，Ｓ１２を比較すると、一見パルス
信号が遅延されて伝えられるように見えるが、リセット
信号ＲＥＳＥＴが第１の遅延手段２を通過した後の信号
で作られているので、第１の遅延手段２の遅延時間を伸
ばせばリセット信号ＲＥＳＥＴもそれに応じて遅れて出
力されるため、パルスがつぶれて消失する恐れはない。
【００２５】ここで、出力信号ＯＵＴにおいて、２つの
パルスのパルス間隔ＤＴ１は第１の遅延手段２の遅延時
間により規定され、また、２つ目のパルス（エッジ−パ
ルス変換手段３ａにより生成されるパルス）のパルス幅
ＰＷ１は第２の遅延手段４ａの遅延時間により規定され
る。図７は本発明のパルス発生回路の第２実施例を示す
回路図であり、１つの入力パルスに対応させて出力信号
（ＯＵＴ）に３つの出力パルスを生成するパルス発生回
路の例を示すものである。また、図８は図７のパルス発
生回路の動作を説明するためのタイミング図である。
パルスのパルス間隔ＤＴ１は第１の遅延手段２の遅延時
間により規定され、また、２つ目のパルス（エッジ−パ
ルス変換手段３ａにより生成されるパルス）のパルス幅
ＰＷ１は第２の遅延手段４ａの遅延時間により規定され
る。図７は本発明のパルス発生回路の第２実施例を示す
回路図であり、１つの入力パルスに対応させて出力信号
（ＯＵＴ）に３つの出力パルスを生成するパルス発生回
路の例を示すものである。また、図８は図７のパルス発
生回路の動作を説明するためのタイミング図である。
【００２６】図７に示されるように、本第２実施例で
は、第１の遅延手段２の出力（Ｓ１２）に２つのエッジ
−パルス変換手段３ａおよび３ｂを設け、これらエッジ
−パルス変換手段３ａおよび３ｂの出力信号Ｓ１４およ
びＳ１７と入力信号ＩＮとの論理（論理和の反転論理）
をノアゲート５１’で取った後インバータ５２で反転し
て出力信号ＯＵＴを生成するようになっている。
は、第１の遅延手段２の出力（Ｓ１２）に２つのエッジ
−パルス変換手段３ａおよび３ｂを設け、これらエッジ
−パルス変換手段３ａおよび３ｂの出力信号Ｓ１４およ
びＳ１７と入力信号ＩＮとの論理（論理和の反転論理）
をノアゲート５１’で取った後インバータ５２で反転し
て出力信号ＯＵＴを生成するようになっている。
【００２７】図７の本第２実施例において、第１のエッ
ジ−パルス変換手段３ａは、図５に示すエッジ−パルス
変換手段３ａと同様の構成とされ、また、第２のエッジ
−パルス変換手段３ｂは、図３に示すエッジ−パルス変
換手段３に対応する構成とされている。すなわち、第１
のエッジ−パルス変換手段３ａは、インバータ３１ａ、
ノアゲート３２ａおよび第２の遅延手段４ａにより構成
され、また、第２のエッジ−パルス変換手段３ｂは、イ
ンバータ３１ｂ，３３ｂ、ナンドゲート３２ａおよび第
２の遅延手段４ｂにより構成されている。ここで、エッ
ジ−パルス変換手段３ａ（３ｂ）における遅延手段４ａ
（４ｂ）は、それぞれインバータ４１ａ，４４ａ（４１
ｂ，４４ｂ）、抵抗４２ａ（４２ｂ）および容量４３ａ
（４３ｂ）で構成されている。なお、本第２実施例にお
いて、リセット信号Ｓ１５（ＲＥＳＥＴ）は、インバー
タ３１ａの出力信号を利用するようになっている。
ジ−パルス変換手段３ａは、図５に示すエッジ−パルス
変換手段３ａと同様の構成とされ、また、第２のエッジ
−パルス変換手段３ｂは、図３に示すエッジ−パルス変
換手段３に対応する構成とされている。すなわち、第１
のエッジ−パルス変換手段３ａは、インバータ３１ａ、
ノアゲート３２ａおよび第２の遅延手段４ａにより構成
され、また、第２のエッジ−パルス変換手段３ｂは、イ
ンバータ３１ｂ，３３ｂ、ナンドゲート３２ａおよび第
２の遅延手段４ｂにより構成されている。ここで、エッ
ジ−パルス変換手段３ａ（３ｂ）における遅延手段４ａ
（４ｂ）は、それぞれインバータ４１ａ，４４ａ（４１
ｂ，４４ｂ）、抵抗４２ａ（４２ｂ）および容量４３ａ
（４３ｂ）で構成されている。なお、本第２実施例にお
いて、リセット信号Ｓ１５（ＲＥＳＥＴ）は、インバー
タ３１ａの出力信号を利用するようになっている。
【００２８】本第２実施例のパルス発生回路は、入力信
号ＩＮの１つ（一発）のパルスを受けて３つ（三発）の
パルスを出力するもので、まず、入力信号ＩＮの入力パ
ルスの低レベル”Ｌ”から高レベル”Ｈ”への変化を受
けて、高レベル”Ｈ”から低レベル”Ｌ”のエッジ信号
（Ｓ１１）が作られる。このエッジ信号Ｓ１１は、第１
の遅延手段２により一定時間遅延され、出力信号Ｓ１２
が第１および第２のエッジ−パルス変換手段３ａおよび
３ｂへ供給される。なお、エッジ信号Ｓ１１の低レベ
ル”Ｌ”から高レベル”Ｈ”への変化は、リセット信号
ＲＥＳＥＴの低レベル”Ｌ”から高レベル”Ｈ”への変
化を受けてたＲＳフリップフロップ１のリセット動作に
より生成される。
号ＩＮの１つ（一発）のパルスを受けて３つ（三発）の
パルスを出力するもので、まず、入力信号ＩＮの入力パ
ルスの低レベル”Ｌ”から高レベル”Ｈ”への変化を受
けて、高レベル”Ｈ”から低レベル”Ｌ”のエッジ信号
（Ｓ１１）が作られる。このエッジ信号Ｓ１１は、第１
の遅延手段２により一定時間遅延され、出力信号Ｓ１２
が第１および第２のエッジ−パルス変換手段３ａおよび
３ｂへ供給される。なお、エッジ信号Ｓ１１の低レベ
ル”Ｌ”から高レベル”Ｈ”への変化は、リセット信号
ＲＥＳＥＴの低レベル”Ｌ”から高レベル”Ｈ”への変
化を受けてたＲＳフリップフロップ１のリセット動作に
より生成される。
【００２９】第１のエッジ−パルス変換手段３ａは、図
５および図６を参照して説明したように、入力信号Ｓ１
２の高レベル”Ｈ”から低レベル”Ｌ”の変化（エッジ
の変化）を受けて１つのパルスを有する（二発目のパル
ス信号となる）出力信号Ｓ１４を出力する。また、第２
のエッジ−パルス変換手段３ｂは、図３および図４を参
照して説明したように、入力信号Ｓ１２の低レベル”
Ｌ”から高レベル”Ｈ”の変化（エッジの変化）を受け
て１つのパルスを有する（三発目のパルス信号となる）
出力信号Ｓ１７を出力する。なお、本第２実施例の第２
のエッジ−パルス変換手段３ｂにおける信号Ｓ１２，Ｓ
１６およびＳ１７は、図３および図４のエッジ−パルス
変換手段３における信号Ｓ２，Ｓ３およびＳ４に対応す
る。
５および図６を参照して説明したように、入力信号Ｓ１
２の高レベル”Ｈ”から低レベル”Ｌ”の変化（エッジ
の変化）を受けて１つのパルスを有する（二発目のパル
ス信号となる）出力信号Ｓ１４を出力する。また、第２
のエッジ−パルス変換手段３ｂは、図３および図４を参
照して説明したように、入力信号Ｓ１２の低レベル”
Ｌ”から高レベル”Ｈ”の変化（エッジの変化）を受け
て１つのパルスを有する（三発目のパルス信号となる）
出力信号Ｓ１７を出力する。なお、本第２実施例の第２
のエッジ−パルス変換手段３ｂにおける信号Ｓ１２，Ｓ
１６およびＳ１７は、図３および図４のエッジ−パルス
変換手段３における信号Ｓ２，Ｓ３およびＳ４に対応す
る。
【００３０】そして、図８に示されるように、第１のエ
ッジ−パルス変換手段３ａの出力信号Ｓ１４，第２のエ
ッジ−パルス変換手段３ｂの出力信号Ｓ１７，および，
入力信号ＩＮがノアゲート５１’で論理が取られ、さら
に、インバータ５２で反転されてパルス発生回路の出力
信号ＯＵＴが生成されることになる。図９は本発明のパ
ルス発生回路の第３実施例を示す回路図である。
ッジ−パルス変換手段３ａの出力信号Ｓ１４，第２のエ
ッジ−パルス変換手段３ｂの出力信号Ｓ１７，および，
入力信号ＩＮがノアゲート５１’で論理が取られ、さら
に、インバータ５２で反転されてパルス発生回路の出力
信号ＯＵＴが生成されることになる。図９は本発明のパ
ルス発生回路の第３実施例を示す回路図である。
【００３１】図９のパルス発生回路（１００）と図７と
の比較から明らかなように、本第３実施例のパルス発生
回路１００は、図７のパルス発生回路におけるインバー
タ３１ａ，３１ｂ、および、第２の遅延手段４ａ，４ｂ
を共通化して回路をより一層簡略化したものである。す
なわち、図７における第１のエッジ−パルス変換手段３
ａのインバータ３１ａおよび第２の遅延手段４ａと、第
２のエッジ−パルス変換手段３ｂのインバータ３１ｂお
よび第２の遅延手段４ｂとを共通化して、インバータ３
１および第２の遅延手段４として構成したものである。
これにより、回路の素子数をより一層低減して消費電流
および占有面積の低減を図ることができる。なお、回路
の動作は、前述した第２実施例と同様であるので省略す
る。
の比較から明らかなように、本第３実施例のパルス発生
回路１００は、図７のパルス発生回路におけるインバー
タ３１ａ，３１ｂ、および、第２の遅延手段４ａ，４ｂ
を共通化して回路をより一層簡略化したものである。す
なわち、図７における第１のエッジ−パルス変換手段３
ａのインバータ３１ａおよび第２の遅延手段４ａと、第
２のエッジ−パルス変換手段３ｂのインバータ３１ｂお
よび第２の遅延手段４ｂとを共通化して、インバータ３
１および第２の遅延手段４として構成したものである。
これにより、回路の素子数をより一層低減して消費電流
および占有面積の低減を図ることができる。なお、回路
の動作は、前述した第２実施例と同様であるので省略す
る。
【００３２】図１０は図９のパルス発生回路を適用した
構成例を示す回路図であり、参照符号６は高電圧発生回
路（チャージポンプ回路）を示している。チャージポン
プ回路６は、容量６１およびトランジスタ６２，６３を
備えて構成され、該チャージポンプ回路６の入力信号
（パルス発生回路１００の出力信号ＯＵＴ）におけるパ
ルス信号に応じて容量６１に蓄えられた電荷が電源電圧
Ｖcc（例えば、３．３ボルト）に重畳され、昇圧された
電圧Ｖpp（例えば、４．０ボルト）が出力される。
構成例を示す回路図であり、参照符号６は高電圧発生回
路（チャージポンプ回路）を示している。チャージポン
プ回路６は、容量６１およびトランジスタ６２，６３を
備えて構成され、該チャージポンプ回路６の入力信号
（パルス発生回路１００の出力信号ＯＵＴ）におけるパ
ルス信号に応じて容量６１に蓄えられた電荷が電源電圧
Ｖcc（例えば、３．３ボルト）に重畳され、昇圧された
電圧Ｖpp（例えば、４．０ボルト）が出力される。
【００３３】図１０に示されるように、図９に示すパル
ス発生回路１００の出力をチャージポンプ回路６へ供給
することによって、入力信号ＩＮにおける１つのパルス
（入力パルス）に対して３つのパルス（出力パルス）を
出力することができる。すなわち、入力信号ＩＮにおけ
る一発の入力パルスで、チャージポンプ回路６の入力信
号における昇圧動作を３回行って、出力電圧（昇圧電
圧）Ｖppとして３回電荷を供給することができる。これ
により、チャージポンプ回路６の入力として直接入力信
号ＩＮを供給する場合の３倍の昇圧動作を行わせること
ができ、その結果、容量６１の容量値を小さく（例え
ば、１／３程度）してチャージポンプ回路６の占有する
面積を低減することができる。
ス発生回路１００の出力をチャージポンプ回路６へ供給
することによって、入力信号ＩＮにおける１つのパルス
（入力パルス）に対して３つのパルス（出力パルス）を
出力することができる。すなわち、入力信号ＩＮにおけ
る一発の入力パルスで、チャージポンプ回路６の入力信
号における昇圧動作を３回行って、出力電圧（昇圧電
圧）Ｖppとして３回電荷を供給することができる。これ
により、チャージポンプ回路６の入力として直接入力信
号ＩＮを供給する場合の３倍の昇圧動作を行わせること
ができ、その結果、容量６１の容量値を小さく（例え
ば、１／３程度）してチャージポンプ回路６の占有する
面積を低減することができる。
【００３４】図１１は本発明が適用される半導体記憶装
置（ＤＲＡＭ）の一例の全体的な構成を示すブロック図
である。図１１において、参照符号７０は複数パルス発
生回路（パルス発生回路１００），７１は高電圧発生回
路（チャージポンプ回路６），７２はアドレスバッフ
ァ，７３はクロックジェネレータ，７４はコラムデコー
ダ，そして，７５はセンスアンプ列およびコラムゲート
列を示している。また、参照符号７６はワードデコーダ
（ロウデコーダ），７７はメモリセルアレイ，７８はデ
ータ入力バッファ，そして，７９はデータ出力バッファ
を示している。さらに、／ＲＡＳはロウアドレスストロ
ーブ信号，／ＣＡＳはコラムアドレスストローブ信号，
／ＷＥはライトイネーブル信号を示し、また、Ａ０，Ａ
１，Ａ２…はアドレス信号，Ｄinはデータ入力（書き込
みデータ），そして，Ｄout はデータ出力（読み出しデ
ータ）を示している。
置（ＤＲＡＭ）の一例の全体的な構成を示すブロック図
である。図１１において、参照符号７０は複数パルス発
生回路（パルス発生回路１００），７１は高電圧発生回
路（チャージポンプ回路６），７２はアドレスバッフ
ァ，７３はクロックジェネレータ，７４はコラムデコー
ダ，そして，７５はセンスアンプ列およびコラムゲート
列を示している。また、参照符号７６はワードデコーダ
（ロウデコーダ），７７はメモリセルアレイ，７８はデ
ータ入力バッファ，そして，７９はデータ出力バッファ
を示している。さらに、／ＲＡＳはロウアドレスストロ
ーブ信号，／ＣＡＳはコラムアドレスストローブ信号，
／ＷＥはライトイネーブル信号を示し、また、Ａ０，Ａ
１，Ａ２…はアドレス信号，Ｄinはデータ入力（書き込
みデータ），そして，Ｄout はデータ出力（読み出しデ
ータ）を示している。
【００３５】図１２は図１１の半導体記憶装置における
要部構成を示すブロック回路図であり、図１１における
センスアンプ列およびコラムゲート列７５，ワードデコ
ーダ７６，および，メモリセルＭＣ（メモリセルアレイ
７７）を示している。すなわち、メモリセルアレイ７７
は、複数のワード線ＷＬと、複数のビット線ＢＬと、各
ワード線ＷＬおよび各ビット線ＢＬの交差個所にそれぞ
れ設けられた複数のメモリセルＭＣを備えて構成される
が、図１２では、その内の１つのメモリセルＭＣ（１つ
のワード線ＷＬおよび１つのビット線ＢＬ）を取り出
し、センスアンプ列およびコラムゲート列７５（センス
アンプ７５２およびコラムゲート７５１），並びに，ワ
ードデコーダ７６と共に示すようになっている。
要部構成を示すブロック回路図であり、図１１における
センスアンプ列およびコラムゲート列７５，ワードデコ
ーダ７６，および，メモリセルＭＣ（メモリセルアレイ
７７）を示している。すなわち、メモリセルアレイ７７
は、複数のワード線ＷＬと、複数のビット線ＢＬと、各
ワード線ＷＬおよび各ビット線ＢＬの交差個所にそれぞ
れ設けられた複数のメモリセルＭＣを備えて構成される
が、図１２では、その内の１つのメモリセルＭＣ（１つ
のワード線ＷＬおよび１つのビット線ＢＬ）を取り出
し、センスアンプ列およびコラムゲート列７５（センス
アンプ７５２およびコラムゲート７５１），並びに，ワ
ードデコーダ７６と共に示すようになっている。
【００３６】図１１に示されるように、半導体記憶装置
において、クロックジェネレータ７３には、ロウアドレ
スストローブ信号／ＲＡＳ，コラムアドレスストローブ
信号／ＣＡＳおよびライトイネーブル信号／ＷＥが供給
され、該クロックジェネレータ７３からのクロック信号
がデータ入力バッファ７８、データ出力バッファ７９、
センスアンプ列およびコラムゲート列７５、および、パ
ルス発生回路７０（１００）へ供給されている。ここ
で、クロックジェネレータ７３からパルス発生回路７０
へ供給される信号が前述した入力信号ＩＮに対応するこ
とになる。さらに、データ入力バッファ７８には書き込
みデータＤinが供給され、データバスＤＢおよびセンス
アンプ列およびコラムゲート列７５を介して所定のメモ
リセル（ＭＣ）にデータが書き込まれる。また、データ
出力バッファ７９からは、センスアンプ列およびコラム
ゲート列７５およびデータバスＤＢを介して所定のメモ
リセル（ＭＣ）から読み出された読み出しデータＤout
が出力されるようになっている。
において、クロックジェネレータ７３には、ロウアドレ
スストローブ信号／ＲＡＳ，コラムアドレスストローブ
信号／ＣＡＳおよびライトイネーブル信号／ＷＥが供給
され、該クロックジェネレータ７３からのクロック信号
がデータ入力バッファ７８、データ出力バッファ７９、
センスアンプ列およびコラムゲート列７５、および、パ
ルス発生回路７０（１００）へ供給されている。ここ
で、クロックジェネレータ７３からパルス発生回路７０
へ供給される信号が前述した入力信号ＩＮに対応するこ
とになる。さらに、データ入力バッファ７８には書き込
みデータＤinが供給され、データバスＤＢおよびセンス
アンプ列およびコラムゲート列７５を介して所定のメモ
リセル（ＭＣ）にデータが書き込まれる。また、データ
出力バッファ７９からは、センスアンプ列およびコラム
ゲート列７５およびデータバスＤＢを介して所定のメモ
リセル（ＭＣ）から読み出された読み出しデータＤout
が出力されるようになっている。
【００３７】アドレスバッファ７２には、アドレス信号
Ａ０，Ａ１，Ａ２，…が供給され、該アドレスバッファ
７２からコラムデコーダ７４に対してコラムアドレス信
号が供給されて所定のビット線ＢＬが選択されると共
に、該アドレスバッファ７２からワードデコーダ（ロウ
デコーダ）７６に対してロウアドレス信号が供給されて
所定のワード線が選択されるようになっている。
Ａ０，Ａ１，Ａ２，…が供給され、該アドレスバッファ
７２からコラムデコーダ７４に対してコラムアドレス信
号が供給されて所定のビット線ＢＬが選択されると共
に、該アドレスバッファ７２からワードデコーダ（ロウ
デコーダ）７６に対してロウアドレス信号が供給されて
所定のワード線が選択されるようになっている。
【００３８】図１２に示されるように、ワードデコーダ
７６は、各ワード線ＷＬ毎に、アドレスバファ７２から
のロウアドレス信号を受けるナンドゲート７６１、Ｐチ
ャネル型ＭＯＳトランジスタ７６２，７６３，７６７、
Ｎチャネル型ＭＯＳトランジスタ７６４，７６５，７６
８、および、インバータ７６６を備えて構成されてい
る。ここで、トランジスタ７６２，７６３および７６７
のソースには高電源電圧Ｖccを昇圧した電圧（昇圧電
圧: 例えば、４．０ボルト）Ｖppが印加され、ワードデ
コーダ７６は、該昇圧電圧Ｖppを使用してワード線ＷＬ
の選択を行うようになっている。センスアンプ列および
コラムゲート列７５は、各ビット線ＢＬ毎に、コラムゲ
ート７５１およびセンスアンプ７５２を設けて構成さ
れ、ワードデコーダ７６により選択されたワード線ＷＬ
と、対応するビット線ＢＬとの交差個所に設けられたメ
モリセルＭＣのデータの読み出し，書き込み，および，
リフレッシュ処理を行うようになっている。なお、トラ
ンジスタ７６４，７６５および７６８のソースには、低
電位の電源電圧（低電源電圧：例えば、０ボルト）Ｖss
が印加されている。
７６は、各ワード線ＷＬ毎に、アドレスバファ７２から
のロウアドレス信号を受けるナンドゲート７６１、Ｐチ
ャネル型ＭＯＳトランジスタ７６２，７６３，７６７、
Ｎチャネル型ＭＯＳトランジスタ７６４，７６５，７６
８、および、インバータ７６６を備えて構成されてい
る。ここで、トランジスタ７６２，７６３および７６７
のソースには高電源電圧Ｖccを昇圧した電圧（昇圧電
圧: 例えば、４．０ボルト）Ｖppが印加され、ワードデ
コーダ７６は、該昇圧電圧Ｖppを使用してワード線ＷＬ
の選択を行うようになっている。センスアンプ列および
コラムゲート列７５は、各ビット線ＢＬ毎に、コラムゲ
ート７５１およびセンスアンプ７５２を設けて構成さ
れ、ワードデコーダ７６により選択されたワード線ＷＬ
と、対応するビット線ＢＬとの交差個所に設けられたメ
モリセルＭＣのデータの読み出し，書き込み，および，
リフレッシュ処理を行うようになっている。なお、トラ
ンジスタ７６４，７６５および７６８のソースには、低
電位の電源電圧（低電源電圧：例えば、０ボルト）Ｖss
が印加されている。
【００３９】図１３は図１１および図１２に示す半導体
記憶装置の動作を説明するためのタイミング図である。
ここで、図１３（ａ）は図１２における各信号波形を示
し、図１３（ｂ）は図１１における複数パルス発生回路
の入力信号を示し、そして、図１３（ｃ）は図１１にお
ける複数パルス発生回路の出力信号を示している。図１
３（ｂ）および図１３（ｃ）に示されるように、図１１
における複数パルス発生回路７０（１００）は、入力信
号ＩＮの１つの入力パルスを受けて出力信号ＯＵＴに３
つの出力パルスを生成するようになっている。
記憶装置の動作を説明するためのタイミング図である。
ここで、図１３（ａ）は図１２における各信号波形を示
し、図１３（ｂ）は図１１における複数パルス発生回路
の入力信号を示し、そして、図１３（ｃ）は図１１にお
ける複数パルス発生回路の出力信号を示している。図１
３（ｂ）および図１３（ｃ）に示されるように、図１１
における複数パルス発生回路７０（１００）は、入力信
号ＩＮの１つの入力パルスを受けて出力信号ＯＵＴに３
つの出力パルスを生成するようになっている。
【００４０】まず、外部からのアドレス信号Ａ０，Ａ
１，Ａ２，…に応じてアドレスバッファ７２から出力さ
れる所定のロウアドレス信号が立ち上がる。そして、全
てのロウアドレス信号が高レベル”Ｈ”となる入力を有
するナンドゲート７６１は、その出力信号（Ｓ２０）が
低レベル”Ｌ”に立ち下がる。このナンドゲート７６１
の出力信号Ｓ２０はトランジスタ７６４のゲートへ供給
されると共に、インバータ７６６により反転され信号Ｓ
２１としてトランジスタ７６５のゲートへ供給される。
これにより、トランジスタ７６４はスイッチオフでトラ
ンジスタ７６５はスイッチオンとなる。その結果、トラ
ンジスタ７６３および７６５の接続ノード（信号Ｓ２
３）は、昇圧電圧Ｖpp（例えば、４．０ボルト）から低
電源電圧Ｖss（例えば、０ボルト）へ立ち下がり、ま
た、トランジスタ７６２および７６４の接続ノード（信
号Ｓ２２）は、低電源電圧Ｖssから昇圧電圧Ｖppへ立ち
上がる。従って、トランジスタ７６７および７６８で構
成されるインバータの出力（ワード線ＷＬの信号）は、
低電源電圧Ｖssから昇圧電圧Ｖppへ立ち上がることにな
る。
１，Ａ２，…に応じてアドレスバッファ７２から出力さ
れる所定のロウアドレス信号が立ち上がる。そして、全
てのロウアドレス信号が高レベル”Ｈ”となる入力を有
するナンドゲート７６１は、その出力信号（Ｓ２０）が
低レベル”Ｌ”に立ち下がる。このナンドゲート７６１
の出力信号Ｓ２０はトランジスタ７６４のゲートへ供給
されると共に、インバータ７６６により反転され信号Ｓ
２１としてトランジスタ７６５のゲートへ供給される。
これにより、トランジスタ７６４はスイッチオフでトラ
ンジスタ７６５はスイッチオンとなる。その結果、トラ
ンジスタ７６３および７６５の接続ノード（信号Ｓ２
３）は、昇圧電圧Ｖpp（例えば、４．０ボルト）から低
電源電圧Ｖss（例えば、０ボルト）へ立ち下がり、ま
た、トランジスタ７６２および７６４の接続ノード（信
号Ｓ２２）は、低電源電圧Ｖssから昇圧電圧Ｖppへ立ち
上がる。従って、トランジスタ７６７および７６８で構
成されるインバータの出力（ワード線ＷＬの信号）は、
低電源電圧Ｖssから昇圧電圧Ｖppへ立ち上がることにな
る。
【００４１】すなわち、アドレス信号（ロウアドレス信
号）に対応した１つのワード線ＷＬが選択（高レベル”
Ｈ”）される。これにより、該選択されたワード線ＷＬ
に接続されたメモリセルＭＣは、保持していたデータを
ビット線ＢＬに出力し、このビット線ＢＬの電位をセン
スアンプ７５２で増幅する。図１３の例では、ビット線
ＢＬに低レベル”Ｌ”が出力される場合、すなわち、ビ
ット線ＢＬの電位がＶcc／２からＶssへ変化する場合を
示している。読み出し時においては、このビット線ＢＬ
の変化をセンスアンプ７５２で増幅し、コラム選択信号
ＣＬに応じて選択されるコラムゲート７５１を介してデ
ータバスＤＢへ読み出しデータが出力される。なお、コ
ラムゲート７５１は、コラムアドレス信号に応じてコラ
ムデコーダ７４から出力されるコラム選択信号ＣＬが低
レベル”Ｌ”から高レベル”Ｈ”へ変化するのに対応し
てスイッチオン（開く）ことになる。
号）に対応した１つのワード線ＷＬが選択（高レベル”
Ｈ”）される。これにより、該選択されたワード線ＷＬ
に接続されたメモリセルＭＣは、保持していたデータを
ビット線ＢＬに出力し、このビット線ＢＬの電位をセン
スアンプ７５２で増幅する。図１３の例では、ビット線
ＢＬに低レベル”Ｌ”が出力される場合、すなわち、ビ
ット線ＢＬの電位がＶcc／２からＶssへ変化する場合を
示している。読み出し時においては、このビット線ＢＬ
の変化をセンスアンプ７５２で増幅し、コラム選択信号
ＣＬに応じて選択されるコラムゲート７５１を介してデ
ータバスＤＢへ読み出しデータが出力される。なお、コ
ラムゲート７５１は、コラムアドレス信号に応じてコラ
ムデコーダ７４から出力されるコラム選択信号ＣＬが低
レベル”Ｌ”から高レベル”Ｈ”へ変化するのに対応し
てスイッチオン（開く）ことになる。
【００４２】次に、書き込み動作の場合、上記と同様の
動作により、所定のメモリセルＭＣが選択されるが、コ
ラム選択信号ＣＬの立ち上がりに先立って、データバス
ＤＢに所定レベルの入力データ（書き込みデータＤin）
が送り込まれる。なお、図１３の例では、入力データが
高レベル”Ｈ”の時を示している。そして、コラムゲー
ト７５１が開くと、データバスＤＢのデータ（高レベ
ル”Ｈ”）がビット線ＢＬへ送られる。このとき、コラ
ム選択信号ＣＬは、通常の高電源電圧Ｖccのレベルであ
るため、データバスＤＢからビット線ＢＬへは、コラム
ゲート７５１を構成するトランジスタの閾値電圧をＶth
として、Ｖcc−Ｖthまでしか電荷が送り込まれないが、
センスアンプ７５２によってビット線ＢＬの電位は高電
源電圧（高電位の電源電圧）Ｖccのレベルまで持ち上げ
られる。ワード線ＷＬの電位は、昇圧電位Ｖppであるた
め（なお、Ｖpp＞Ｖcc＋Ｖth）、ビット線ＢＬの電位が
高電源電圧Ｖccになるのを受けてメモリセルＭＣのスト
レージノードＳＴも高電源電圧Ｖccのレベルとなる。こ
のようにして、メモリセルＭＣに対して高レベル”Ｈ”
のデータが書き込まれる。
動作により、所定のメモリセルＭＣが選択されるが、コ
ラム選択信号ＣＬの立ち上がりに先立って、データバス
ＤＢに所定レベルの入力データ（書き込みデータＤin）
が送り込まれる。なお、図１３の例では、入力データが
高レベル”Ｈ”の時を示している。そして、コラムゲー
ト７５１が開くと、データバスＤＢのデータ（高レベ
ル”Ｈ”）がビット線ＢＬへ送られる。このとき、コラ
ム選択信号ＣＬは、通常の高電源電圧Ｖccのレベルであ
るため、データバスＤＢからビット線ＢＬへは、コラム
ゲート７５１を構成するトランジスタの閾値電圧をＶth
として、Ｖcc−Ｖthまでしか電荷が送り込まれないが、
センスアンプ７５２によってビット線ＢＬの電位は高電
源電圧（高電位の電源電圧）Ｖccのレベルまで持ち上げ
られる。ワード線ＷＬの電位は、昇圧電位Ｖppであるた
め（なお、Ｖpp＞Ｖcc＋Ｖth）、ビット線ＢＬの電位が
高電源電圧Ｖccになるのを受けてメモリセルＭＣのスト
レージノードＳＴも高電源電圧Ｖccのレベルとなる。こ
のようにして、メモリセルＭＣに対して高レベル”Ｈ”
のデータが書き込まれる。
【００４３】その後、外部からプリチャージコマンドが
入ると、ロウアドレス信号は低レベル”Ｌ”となり、ナ
ンドゲート７６１の出力Ｓ２０が高レベル”Ｈ”となっ
て、トランジスタ７６４がスイッチオンとなる。これに
より、トランジスタ７６２および７６４の接続ノード
（Ｓ２２）の電位が昇圧電圧Ｖppから低電源電圧Ｖss
（低レベル”Ｌ”）へ立ち下がり、逆に、トランジスタ
７６３および７６５の接続ノード（Ｓ２３）の電位は低
レベル”Ｌ”から昇圧電圧Ｖppへ立ち上がる。その結
果、ワード線ＷＬは、昇圧電圧Ｖppから低レベル”Ｌ”
へ立ち下がることになる。すなわち、ワードデコーダ７
６がリセットされて、ワード線ＷＬが低レベル”Ｌ”と
なる。
入ると、ロウアドレス信号は低レベル”Ｌ”となり、ナ
ンドゲート７６１の出力Ｓ２０が高レベル”Ｈ”となっ
て、トランジスタ７６４がスイッチオンとなる。これに
より、トランジスタ７６２および７６４の接続ノード
（Ｓ２２）の電位が昇圧電圧Ｖppから低電源電圧Ｖss
（低レベル”Ｌ”）へ立ち下がり、逆に、トランジスタ
７６３および７６５の接続ノード（Ｓ２３）の電位は低
レベル”Ｌ”から昇圧電圧Ｖppへ立ち上がる。その結
果、ワード線ＷＬは、昇圧電圧Ｖppから低レベル”Ｌ”
へ立ち下がることになる。すなわち、ワードデコーダ７
６がリセットされて、ワード線ＷＬが低レベル”Ｌ”と
なる。
【００４４】ここで、図１３（ａ）および図１３（ｃ）
に示されるように、ワード線ＷＬが昇圧電圧Ｖppに立ち
上がる場合、高電圧発生回路７１（６）の出力（Ｖpp）
から電荷を消費することになるため、次にアクセスがか
かってワード線ＷＬが立ち上がるまでに、該高電圧発生
回路の出力Ｖppに電荷を供給しなければならない。この
電荷の供給を行うため、高電圧発生回路７１における昇
圧動作を行うパルスとして、図１３（ｃ）に示すような
複数のパルスが使用されるのである。すなわち、クロッ
クジェネレータ７３が複数パルス発生回路７０（１０
０）に対してパルス信号（入力信号ＩＮ）を与えると、
この入力信号ＩＮにおける１つの入力パルスに対して３
つの出力パルスを有する出力信号ＯＵＴを高電圧発生回
路７１（６）へ供給する。これにより、入力信号ＩＮの
１つの入力パルスに対応して、高電圧発生回路７１で３
回路の昇圧動作が行われ、昇圧電圧Ｖppに対して十分な
電荷の供給が行われる。
に示されるように、ワード線ＷＬが昇圧電圧Ｖppに立ち
上がる場合、高電圧発生回路７１（６）の出力（Ｖpp）
から電荷を消費することになるため、次にアクセスがか
かってワード線ＷＬが立ち上がるまでに、該高電圧発生
回路の出力Ｖppに電荷を供給しなければならない。この
電荷の供給を行うため、高電圧発生回路７１における昇
圧動作を行うパルスとして、図１３（ｃ）に示すような
複数のパルスが使用されるのである。すなわち、クロッ
クジェネレータ７３が複数パルス発生回路７０（１０
０）に対してパルス信号（入力信号ＩＮ）を与えると、
この入力信号ＩＮにおける１つの入力パルスに対して３
つの出力パルスを有する出力信号ＯＵＴを高電圧発生回
路７１（６）へ供給する。これにより、入力信号ＩＮの
１つの入力パルスに対応して、高電圧発生回路７１で３
回路の昇圧動作が行われ、昇圧電圧Ｖppに対して十分な
電荷の供給が行われる。
【００４５】上述した実施例において、本発明のパルス
発生回路は、半導体記憶装置（ＤＲＡＭ）の高電圧発生
回路に対する複数パルス発生回路としてだけでなく、様
々な回路のパルス発生回路として使用され得るのはいう
までもない。
発生回路は、半導体記憶装置（ＤＲＡＭ）の高電圧発生
回路に対する複数パルス発生回路としてだけでなく、様
々な回路のパルス発生回路として使用され得るのはいう
までもない。
【００４６】
【発明の効果】以上、詳述したように、本発明によれ
ば、パルス発生回路をパルス−エッジ変換手段、遅延手
段、エッジ−パルス変換手段、および、信号合成手段で
構成することによって、素子数を削減して消費電流およ
び占有面積を低減することができる。
ば、パルス発生回路をパルス−エッジ変換手段、遅延手
段、エッジ−パルス変換手段、および、信号合成手段で
構成することによって、素子数を削減して消費電流およ
び占有面積を低減することができる。
【図１】従来のパルス発生回路の一例を示す回路図であ
る。
る。
【図２】図１のパルス発生回路の動作を説明するための
タイミング図である。
タイミング図である。
【図３】本発明に係るパルス発生回路の原理構成を示す
図である。
図である。
【図４】図３のパルス発生回路の動作を説明するための
タイミング図である。
タイミング図である。
【図５】本発明のパルス発生回路の第１実施例を示す回
路図である。
路図である。
【図６】図５のパルス発生回路の動作を説明するための
タイミング図である。
タイミング図である。
【図７】本発明のパルス発生回路の第２実施例を示す回
路図である。
路図である。
【図８】図７のパルス発生回路の動作を説明するための
タイミング図である。
タイミング図である。
【図９】本発明のパルス発生回路の第３実施例を示す回
路図である。
路図である。
【図１０】図９のパルス発生回路を適用した構成例を示
す回路図である。
す回路図である。
【図１１】本発明が適用される半導体記憶装置の一例の
全体的な構成を示すブロック図である。
全体的な構成を示すブロック図である。
【図１２】図１１の半導体記憶装置における要部構成を
示すブロック回路図である。
示すブロック回路図である。
【図１３】図１１および図１２に示す半導体記憶装置の
動作を説明するためのタイミング図である。
動作を説明するためのタイミング図である。
１…パルス−エッジ変換手段（ＲＳフリップフロップ）
２，４…遅延手段（遅延回路）
３…エッジ−パルス変換手段
３ａ…第１のエッジ−パルス変換手段
３ｂ…第２のエッジ−パルス変換手段
７０，１００…パルス発生回路（複数パルス発生回路）
７１…高電圧発生回路（チャージポンプ回路）
７２…アドレスバッファ
７３…クロックジェネレータ
７４…コラムデコーダ
７５…センスアンプ列＆コラムゲート列
７６…ワードデコーダ
７７…メモリセルアレイ
７８…データ入力バッファ
７９…データ出力バッファ
７５１…コラムゲート
７５２…センスアンプ
ＢＬ…ビット線
ＣＬ…コラム選択線
ＤＢ…データバス
ＭＣ…メモリセル
ＷＬ…ワード線
Claims (18)
- 【請求項１】 入力信号の１つの入力パルスに対応させ
て出力信号に複数の出力パルスを生成するパルス発生回
路であって、 前記入力パルスのレベル変化を捉えて、第１の状態から
第２の状態へ変化するエッジ信号を出力するパルス−エ
ッジ変換手段と、 該エッジ信号を所定時間だけ遅延する第１の遅延手段
と、 該第１の遅延手段により遅延されたエッジ信号を受け取
って、パルス信号を出力するエッジ−パルス変換手段
と、 該エッジ−パルス変換手段の出力信号および前記入力信
号を合成して前記複数の出力パルスを有する出力信号を
生成する信号合成手段とを具備することを特徴とするパ
ルス発生回路。 - 【請求項２】 請求項１のパルス発生回路において、前
記パルス−エッジ変換手段は、ＲＳフリップフロップに
より構成されていることを特徴とするパルス発生回路。 - 【請求項３】 請求項２のパルス発生回路において、前
記ＲＳフリップフロップのセット端子には前記入力信号
が供給され、該ＲＳフリップフロップのリセット端子に
はリセット信号が供給されていることを特徴とするパル
ス発生回路。 - 【請求項４】 請求項３のパルス発生回路において、前
記リセット信号は、前記第１の遅延手段の出力信号を反
転した信号であることを特徴とするパルス発生回路。 - 【請求項５】 請求項１のパルス発生回路において、前
記エッジ−パルス変換手段は、前記第１の遅延手段の出
力信号が高レベルから低レベルへ立ち下がる信号のエッ
ジを捉えてパルス信号を出力するように構成され、前記
パルス発生回路は、１つの入力パルスに対応して２つの
出力パルスを有する出力信号を生成するようになってい
ることを特徴とするパルス発生回路。 - 【請求項６】 請求項１のパルス発生回路において、前
記エッジ−パルス変換手段は、前記第１の遅延手段の出
力信号が低レベルから高レベルへ立ち上がる信号のエッ
ジを捉えてパルス信号を出力するように構成され、前記
パルス発生回路は、１つの入力パルスに対応して２つの
出力パルスを有する出力信号を生成するようになってい
ることを特徴とするパルス発生回路。 - 【請求項７】 請求項１のパルス発生回路において、前
記エッジ−パルス変換手段は、前記第１の遅延手段の出
力信号が高レベルから低レベルへ立ち下がる信号のエッ
ジを捉えてパルス信号を出力する第１のエッジ−パルス
変換手段と、該第１の遅延手段の出力信号が低レベルか
ら高レベルへ立ち上がる信号のエッジを捉えてパルス信
号を出力する第２のエッジ−パルス変換手段とを備え、
前記パルス発生回路は、１つの入力パルスに対応して３
つの出力パルスを有する出力信号を生成するようになっ
ていることを特徴とするパルス発生回路。 - 【請求項８】 請求項５〜７の何れか１項に記載のパル
ス発生回路において、前記エッジ−パルス変換手段は、
前記第１の遅延手段の出力信号を反転するインバータ
と、該インバータの出力を受け取って所定時間遅延する
第２の遅延手段と、該第１の遅延手段の出力信号および
該第２の遅延手段の出力信号を合成してパルス信号を生
成するナンドゲートまたはノアゲートとを備えているこ
とを特徴とするパルス発生回路。 - 【請求項９】 複数のワード線と、複数のビット線と、
該各ワード線および該各ビット線の交差個所にそれぞれ
設けられた複数のメモリセルと、ロウアドレス信号に応
じてワード線を選択するワードデコーダと、入力信号の
１つの入力パルスに対応させて出力信号に複数の出力パ
ルスを生成するパルス発生回路と、該パルス発生回路の
出力信号を受け取り前記ワードデコーダに対して高電源
電圧を昇圧した昇圧電圧を供給する高電圧発生回路とを
具備する半導体記憶装置であって、 前記パルス発生回路は、 前記入力パルスのレベル変化を捉えて、第１の状態から
第２の状態へ変化するエッジ信号を出力するパルス−エ
ッジ変換手段と、 該エッジ信号を所定時間だけ遅延する第１の遅延手段
と、 該第１の遅延手段により遅延されたエッジ信号を受け取
って、パルス信号を出力するエッジ−パルス変換手段
と、 該エッジ−パルス変換手段の出力信号および前記入力信
号を合成して前記複数の出力パルスを有する出力信号を
生成する信号合成手段とを具備することを特徴とする半
導体記憶装置。 - 【請求項１０】 請求項９の半導体記憶装置において、
前記パルス−エッジ変換手段は、ＲＳフリップフロップ
により構成されていることを特徴とする半導体記憶装
置。 - 【請求項１１】 請求項１０の半導体記憶装置におい
て、前記ＲＳフリップフロップのセット端子には前記入
力信号が供給され、該ＲＳフリップフロップのリセット
端子にはリセット信号が供給されていることを特徴とす
る半導体記憶装置。 - 【請求項１２】 請求項１１の半導体記憶装置におい
て、前記リセット信号は、前記第１の遅延手段の出力信
号を反転した信号であることを特徴とする半導体記憶装
置。 - 【請求項１３】 請求項９の半導体記憶装置において、
前記エッジ−パルス変換手段は、前記第１の遅延手段の
出力信号が高レベルから低レベルへ立ち下がる信号のエ
ッジを捉えてパルス信号を出力するように構成され、前
記パルス発生回路は、１つの入力パルスに対応して２つ
の出力パルスを有する出力信号を生成するようになって
いることを特徴とする半導体記憶装置。 - 【請求項１４】 請求項９の半導体記憶装置において、
前記エッジ−パルス変換手段は、前記第１の遅延手段の
出力信号が低レベルから高レベルへ立ち上がる信号のエ
ッジを捉えてパルス信号を出力するように構成され、前
記パルス発生回路は、１つの入力パルスに対応して２つ
の出力パルスを有する出力信号を生成するようになって
いることを特徴とする半導体記憶装置。 - 【請求項１５】 請求項９の半導体記憶装置において、
前記エッジ−パルス変換手段は、前記第１の遅延手段の
出力信号が高レベルから低レベルへ立ち下がる信号のエ
ッジを捉えてパルス信号を出力する第１のエッジ−パル
ス変換手段と、該第１の遅延手段の出力信号が低レベル
から高レベルへ立ち上がる信号のエッジを捉えてパルス
信号を出力する第２のエッジ−パルス変換手段とを備
え、前記パルス発生回路は、１つの入力パルスに対応し
て３つの出力パルスを有する出力信号を生成するように
なっていることを特徴とする半導体記憶装置。 - 【請求項１６】 請求項１３〜１５の何れか１項に記載
の半導体記憶装置において、前記エッジ−パルス変換手
段は、前記第１の遅延手段の出力信号を反転するインバ
ータと、該インバータの出力を受け取って所定時間遅延
する第２の遅延手段と、該第１の遅延手段の出力信号お
よび該第２の遅延手段の出力信号を合成してパルス信号
を生成するナンドゲートまたはノアゲートとを備えてい
ることを特徴とする半導体記憶装置。 - 【請求項１７】 請求項９の半導体記憶装置において、
前記入力信号は、制御信号が供給されたクロックジェネ
レータの出力信号であることを特徴とする半導体記憶装
置。 - 【請求項１８】 請求項９の半導体記憶装置において、
前記高電圧発生回路は、前記パルス発生回路の出力信号
における出力パルスに応じて昇圧動作を行うようになっ
ていることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33715296A JP3375504B2 (ja) | 1996-12-17 | 1996-12-17 | パルス発生回路および半導体記憶装置 |
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| KR1019970019205A KR100220785B1 (ko) | 1996-12-17 | 1997-05-19 | 펄스 발생 회로 및 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33715296A JP3375504B2 (ja) | 1996-12-17 | 1996-12-17 | パルス発生回路および半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=18305936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33715296A Expired - Fee Related JP3375504B2 (ja) | 1996-12-17 | 1996-12-17 | パルス発生回路および半導体記憶装置 |
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| Country | Link |
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| KR100412131B1 (ko) * | 2001-05-25 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 셀 데이타 보호회로 |
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| US20090134922A1 (en) * | 2007-11-27 | 2009-05-28 | Cheng-Hung Chen | Start-up circuit for bias circuit |
| KR102162804B1 (ko) | 2014-01-15 | 2020-10-07 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4638256A (en) * | 1985-08-15 | 1987-01-20 | Ncr Corporation | Edge triggered clock distribution system |
| US5079440A (en) * | 1990-03-15 | 1992-01-07 | Intel Corporation | Apparatus for generating computer clock pulses |
| US5059818A (en) * | 1990-06-01 | 1991-10-22 | Advanced Micro Devices, Inc. | Self-regulating clock generator |
| US5087835A (en) * | 1991-03-07 | 1992-02-11 | Advanced Micro Devices, Inc. | Positive edge triggered synchronized pulse generator |
| US5270580A (en) * | 1991-07-29 | 1993-12-14 | Fujitsu Limited | Pulse generator circuit for producing simultaneous complementary output pulses |
| EP0558079B1 (en) * | 1992-02-28 | 1998-04-15 | Sony Corporation | Semiconductor memory device with address transition detector |
-
1996
- 1996-12-17 JP JP33715296A patent/JP3375504B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-28 US US08/845,922 patent/US5761151A/en not_active Expired - Lifetime
- 1997-05-19 KR KR1019970019205A patent/KR100220785B1/ko not_active IP Right Cessation
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| KR100220785B1 (ko) | 1999-09-15 |
| JPH10178337A (ja) | 1998-06-30 |
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