JP3375504B2 - パルス発生回路および半導体記憶装置 - Google Patents
パルス発生回路および半導体記憶装置Info
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Description
び半導体記憶装置に関し、特に、1つの入力パルスを受
けて複数の出力パルスを生成するパルス発生回路および
該パルス発生回路を使用した半導体記憶装置に関する。
近年の半導体装置においては、消費電流が少なく、面積
の小さい回路方式が要求されている。そして、1つの入
力パルスを受けて複数の出力パルスを生成するパルス発
生回路においても、回路の素子数をなるべく少なくし
て、消費電流および占有面積を低減することが要望され
ている。
す回路図であり、1つの入力パルスを受けて2つの出力
パルスを生成するパルス発生回路(複数パルス発生回
路)の構成例を示すものである。また、図2は図1のパ
ルス発生回路の動作を説明するためのタイミング図であ
る。
発生回路は、複数のインバータI81〜I91、複数の
抵抗R81〜R89、複数の容量C81〜C89、およ
び、ノアゲートNOR80を備えて構成されている。こ
こで、インバータI81〜I90は、それぞれ抵抗R8
1〜R89を介して縦列接続され、また、容量C81〜
C89は、各抵抗R81〜R89および各インバータI
82〜I90の接続ノードと、接地線Vssとの間に接続
され、入力信号(入力パルス)INを各段で遅延するよ
うになっている。
号INは、インバータ,抵抗および容量で構成される複
数の遅延段(I81,R81,C81;I82,R8
2,C82;…I89,R89,C89)により順次反
転されると共に遅延され、信号S81〜信号S90とし
て伝えられる。ここで、インバータ90は、信号の論理
を反転(調整)するためのものである。
び信号S90(入力信号INを遅延した正論理の信号)
は、ノアゲートNOR80へ供給されて論理(論理和の
反転)が取られ、インバータI91で反転されて出力信
号OUTが出力される。これにより、入力信号INにお
ける1つのパルス(入力パルス)から2つのパルス(出
力パスル)を有する出力信号OUTが生成されることに
なる。
タI81〜I89(I90),抵抗R81〜R89およ
び容量C81〜C89)により遅延される時間(遅延時
間)DTは、出力信号OUTにおける2つのパルスのパ
ルス間隔に対応している。なお、この遅延時間DTは、
入力信号INのパルス幅PWよりも長く設定する必要が
ある。
ルス発生回路(複数パルス発生回路)において、素子数
を少なくするためには、抵抗(R81〜R89)の値を
大きくするか、或いは、容量(C81〜C89)の値を
大きくして遅延段の総段数を削減すればよい。しかしな
がら、抵抗或いは容量の値を大きくして1つの遅延段当
たりの遅延時間を大きく設定し過ぎると、入力信号IN
が各遅延段を通過する間に、該入力信号におけるパルス
が潰れて消失する恐れがある。そのため、各遅延段にお
ける抵抗および容量の値は、それ程大きくすることがで
きない。
幅PWに対して出力信号OUTのパルス間隔(DT)を
大きく取りたい場合等においては、遅延段の段数が多く
なり、パルス発生回路の占有面積および消費電流が増加
することになる。本発明は、上述した従来のパルス発生
回路が有する課題に鑑み、回路の素子数を削減して消費
電流および占有面積を低減することを目的とする。
号の1つの入力パルスに対応させて出力信号に複数の出
力パルスを生成するパルス発生回路であって、前記入力
パルスのレベル変化を捉えて、第1の状態から第2の状
態へ変化するエッジ信号を出力するパルス−エッジ変換
手段と、該エッジ信号を所定時間だけ遅延する第1の遅
延手段と、該第1の遅延手段により遅延されたエッジ信
号を受け取って、パルス信号を出力するエッジ−パルス
変換手段と、該エッジ−パルス変換手段の出力信号およ
び前記入力信号を合成して前記複数の出力パルスを有す
る出力信号を生成する信号合成手段とを具備することを
特徴とするパルス発生回路が提供される。
と、複数のビット線と、該各ワード線および該各ビット
線の交差個所にそれぞれ設けられた複数のメモリセル
と、ロウアドレス信号に応じてワード線を選択するワー
ドデコーダと、入力信号の1つの入力パルスに対応させ
て出力信号に複数の出力パルスを生成するパルス発生回
路と、該パルス発生回路の出力信号を受け取り前記ワー
ドデコーダに対して高電源電圧を昇圧した昇圧電圧を供
給する高電圧発生回路とを具備する半導体記憶装置であ
って、前記パルス発生回路は、前記入力パルスのレベル
変化を捉えて、第1の状態から第2の状態へ変化するエ
ッジ信号を出力するパルス−エッジ変換手段と、該エッ
ジ信号を所定時間だけ遅延する第1の遅延手段と、該第
1の遅延手段により遅延されたエッジ信号を受け取っ
て、パルス信号を出力するエッジ−パルス変換手段と、
該エッジ−パルス変換手段の出力信号および前記入力信
号を合成して前記複数の出力パルスを有する出力信号を
生成する信号合成手段とを具備することを特徴とする半
導体記憶装置も提供される。
におけるパルス発生回路)によれば、パルス−エッジ変
換手段は、入力パルスのレベル変化を捉えて、第1の状
態から第2の状態へ変化するエッジ信号を出力し、ま
た、第1の遅延手段は、該エッジ信号を所定時間だけ遅
延する。さらに、エッジ−パルス変換手段は、第1の遅
延手段により遅延されたエッジ信号を受け取って、パル
ス信号を出力する。そして、信号合成手段は、エッジ−
パルス変換手段の出力信号および入力信号を合成して複
数の出力パルスを有する出力信号を生成する。
て、第1の遅延手段により遅延されて伝えられる信号
は、パルス信号ではなくエッジ信号であるため、1つの
遅延段当たりの遅延時間を長くすることが可能なため、
遅延段の段数を増やす必要がなく、素子数の増加を抑え
て、消費電流および占有面積を低減することが可能とな
る。
るパルス発生回路および半導体記憶装置の実施例を説明
する。図3は本発明に係るパルス発生回路の原理構成を
示す図であり、図4は図3のパルス発生回路の動作を説
明するためのタイミング図である。図3において、参照
符号1はパルス−エッジ変換手段、2は第1の遅延手
段、そして、3はエッジ−パルス変換手段を示してい
る。
換手段1は、2つのノアゲート11および12より成る
RSフリップフロップとして構成され、該RSフリップ
フロップのセット端子には入力信号INが供給され、ま
た、該RSフリップフロップのリセット端子にはリセッ
ト信号RESETが供給されている。図3および図4に
示されるように、パルス−エッジ変換手段1の出力信号
は、インバータ10により反転され、信号S1として遅
延手段2へ供給される。すなわち、パルス−エッジ変換
手段1は、入力信号INのパルス(図4中、信号IN参
照)から、立ち下がりエッジの信号を取り出し、それを
インバータ10で反転して立ち上がりエッジの信号(図
4中、信号S1参照)を遅延手段2へ供給する。
エッジ−パルス変換手段3へ供給され、該エッジ−パル
ス変換手段3によりパルス信号S4が生成される。エッ
ジ−パルス変換手段3は、インバータ31,33、ナン
ドゲート32、および、第2の遅延手段4により構成さ
れ、図4に示されるように、入力信号S2の低レベル”
L”から高レベル”H”への変化(立ち上がりエッジ)
を受けて1つのパルス(二発目の出力パルスとなる)を
有する信号S4を出力する。
2は、インバータ31で反転されて、第2の遅延手段4
へ供給され、該第2の遅延手段4の出力信号S3は、第
1の遅延手段2の出力信号S2と共にナンドゲート32
の入力へ供給される。このナンドゲート32により論理
(論理積の反転論理)が取られ、さらに、インバータ3
3で反転して、エッジ−パルス変換手段3の出力信号S
4が生成される。
は、入力信号INと共に、ノアゲート51(信号合成手
段)へ供給され、該ノアゲート51により合成された信
号をインバータ52で反転して出力信号OUTが生成さ
れる。このように、本発明に係るパルス発生回路におい
て、入力信号INは第1の遅延手段2へ伝えられる前
に、パルス−エッジ変換手段1により、パルス信号から
エッジ信号(単純な一回変化をする信号)に変換され
る。さらに、パルス−エッジ変換手段1の出力信号(S
1)が第1の遅延手段2で一定時間遅延された後、エッ
ジ−パルス変換手段3によりエッジ信号からパルス信号
へ再変換され、信号合成手段51で入力信号INと合成
されて出力信号OUTとして出力される。
パルスのパルス間隔DT0は第1の遅延手段2の遅延時
間により規定され、また、2つ目のパルス(エッジ−パ
ルス変換手段3により生成されるパルス)のパルス幅P
W0は第2の遅延手段4の遅延時間により規定される。
なお、2つ目のパルスのパルス幅PW0は、入力信号I
Nのパルス幅PWとほぼ同じにするのが好ましい。ま
た、遅延時間DT0は、入力信号INのパルス幅PWよ
りも長く設定する必要がある。
間隔DT0を伸ばしたい場合、第1の遅延手段2の遅延
時間を伸ばすことになるが、図1および図2を参照して
説明した従来例とは異なり、パルスではなくエッジが伝
わるため、1つの遅延段当たりの遅延時間を自由に伸ば
すことができる。その結果、遅延段の段数を増やす必要
がなく、素子数の増加を抑えて、消費電流および占有面
積を低減することが可能となる。
信号S15(RESET)は、例えば、遅延手段2の出
力信号S2が立ち上がる後に立ち上がり、入力信号IN
における次のパルスが入力する(立ち上がる)前に立ち
下がるような信号であればよい。また、図4のタイミン
グ図では、入力信号INにおける2つ目のパルスおよび
リセット信号RESETによる信号の変化は省略されて
いる。なお、入力信号INにおけるパルスのレベル、お
よび、各回路における論理ゲート等は様々に変形するこ
とができるのはいうまでもない。具体的に、例えば、入
力信号INの入力パルスが高レベルのパルスではなく、
低レベルのパルスの場合には、パルス−エッジ変換手段
1を2つのナンドゲートより成るRSフリップフロップ
として構成することになる。
例を示す回路図であり、1つの入力パルスに対応させて
出力信号(OUT)に2つの出力パルスを生成するパル
ス発生回路の一例を示している。また、図6は図5のパ
ルス発生回路の動作を説明するためのタイミング図であ
る。図3および図5の比較から明らかなように、本第1
実施例においては、図3の回路からインバータ10を取
り除き、第1の遅延手段2をインバータ21,24、抵
抗22および容量23で構成し、且つ、エッジ−パルス
変換手段3をインバータ31a,ノアゲート32aおよ
び第2の遅延手段4aにより構成(3a)している。ま
た、第2の遅延手段4aもインバータ41a,44a、
抵抗42aおよび容量43aで構成している。なお、本
第1実施例において、リセット信号S15(RESE
T)は、インバータ31aの出力信号(第1の遅延手段
2の出力信号S12を反転した信号)を利用するように
なっている。
力信号S11(S15)は第1のインバータ21(41
a)の入力へ供給され、該第1のインバータ21(41
a)の出力は抵抗22(42a)を介して第2のインバ
ータ24(44a)の入力へ供給されている。そして、
容量23(43a)は、抵抗22(42a)および第2
のインバータ24(44a)の接続ノードと接地線Vss
との間に設けられている。なお、遅延手段2(4a)
は、偶数段または奇数段のどちらで構成してもよい。
により入力信号(入力パルス)INのエッジ(低レベ
ル”L”から高レベル”H”への立ち上がり)を捉えて
出力信号(エッジ信号)S11を出力し、該エッジ信号
S11を第1の遅延手段2で遅延してエッジ−パルス変
換手段3aへ供給するようになっている。そして、エッ
ジ−パルス変換手段3aは、入力信号S12の高レベ
ル”H”から低レベル”L”の変化(エッジの変化)を
受けて1つのパルスを有する(二発目のパルス信号とな
る)出力信号S14を出力する。すなわち、第2の遅延
手段4aの出力信号S13および第1の遅延手段2の出
力信号(エッジ−パルス変換手段3aの入力信号)S1
2の論理(論理和の反転論理)をノアゲート32aで取
り、さらに、該ノアゲート32aの出力信号S14およ
び入力信号INの論理(論理和の反転論理)をノアゲー
ト51で取った後インバータ52で反転して出力パルス
(出力信号)OUTを生成するようになっている。
よび出力信号S11,S12を比較すると、一見パルス
信号が遅延されて伝えられるように見えるが、リセット
信号RESETが第1の遅延手段2を通過した後の信号
で作られているので、第1の遅延手段2の遅延時間を伸
ばせばリセット信号RESETもそれに応じて遅れて出
力されるため、パルスがつぶれて消失する恐れはない。
パルスのパルス間隔DT1は第1の遅延手段2の遅延時
間により規定され、また、2つ目のパルス(エッジ−パ
ルス変換手段3aにより生成されるパルス)のパルス幅
PW1は第2の遅延手段4aの遅延時間により規定され
る。図7は本発明のパルス発生回路の第2実施例を示す
回路図であり、1つの入力パルスに対応させて出力信号
(OUT)に3つの出力パルスを生成するパルス発生回
路の例を示すものである。また、図8は図7のパルス発
生回路の動作を説明するためのタイミング図である。
は、第1の遅延手段2の出力(S12)に2つのエッジ
−パルス変換手段3aおよび3bを設け、これらエッジ
−パルス変換手段3aおよび3bの出力信号S14およ
びS17と入力信号INとの論理(論理和の反転論理)
をノアゲート51’で取った後インバータ52で反転し
て出力信号OUTを生成するようになっている。
ジ−パルス変換手段3aは、図5に示すエッジ−パルス
変換手段3aと同様の構成とされ、また、第2のエッジ
−パルス変換手段3bは、図3に示すエッジ−パルス変
換手段3に対応する構成とされている。すなわち、第1
のエッジ−パルス変換手段3aは、インバータ31a、
ノアゲート32aおよび第2の遅延手段4aにより構成
され、また、第2のエッジ−パルス変換手段3bは、イ
ンバータ31b,33b、ナンドゲート32aおよび第
2の遅延手段4bにより構成されている。ここで、エッ
ジ−パルス変換手段3a(3b)における遅延手段4a
(4b)は、それぞれインバータ41a,44a(41
b,44b)、抵抗42a(42b)および容量43a
(43b)で構成されている。なお、本第2実施例にお
いて、リセット信号S15(RESET)は、インバー
タ31aの出力信号を利用するようになっている。
号INの1つ(一発)のパルスを受けて3つ(三発)の
パルスを出力するもので、まず、入力信号INの入力パ
ルスの低レベル”L”から高レベル”H”への変化を受
けて、高レベル”H”から低レベル”L”のエッジ信号
(S11)が作られる。このエッジ信号S11は、第1
の遅延手段2により一定時間遅延され、出力信号S12
が第1および第2のエッジ−パルス変換手段3aおよび
3bへ供給される。なお、エッジ信号S11の低レベ
ル”L”から高レベル”H”への変化は、リセット信号
RESETの低レベル”L”から高レベル”H”への変
化を受けてたRSフリップフロップ1のリセット動作に
より生成される。
5および図6を参照して説明したように、入力信号S1
2の高レベル”H”から低レベル”L”の変化(エッジ
の変化)を受けて1つのパルスを有する(二発目のパル
ス信号となる)出力信号S14を出力する。また、第2
のエッジ−パルス変換手段3bは、図3および図4を参
照して説明したように、入力信号S12の低レベル”
L”から高レベル”H”の変化(エッジの変化)を受け
て1つのパルスを有する(三発目のパルス信号となる)
出力信号S17を出力する。なお、本第2実施例の第2
のエッジ−パルス変換手段3bにおける信号S12,S
16およびS17は、図3および図4のエッジ−パルス
変換手段3における信号S2,S3およびS4に対応す
る。
ッジ−パルス変換手段3aの出力信号S14,第2のエ
ッジ−パルス変換手段3bの出力信号S17,および,
入力信号INがノアゲート51’で論理が取られ、さら
に、インバータ52で反転されてパルス発生回路の出力
信号OUTが生成されることになる。図9は本発明のパ
ルス発生回路の第3実施例を示す回路図である。
の比較から明らかなように、本第3実施例のパルス発生
回路100は、図7のパルス発生回路におけるインバー
タ31a,31b、および、第2の遅延手段4a,4b
を共通化して回路をより一層簡略化したものである。す
なわち、図7における第1のエッジ−パルス変換手段3
aのインバータ31aおよび第2の遅延手段4aと、第
2のエッジ−パルス変換手段3bのインバータ31bお
よび第2の遅延手段4bとを共通化して、インバータ3
1および第2の遅延手段4として構成したものである。
これにより、回路の素子数をより一層低減して消費電流
および占有面積の低減を図ることができる。なお、回路
の動作は、前述した第2実施例と同様であるので省略す
る。
構成例を示す回路図であり、参照符号6は高電圧発生回
路(チャージポンプ回路)を示している。チャージポン
プ回路6は、容量61およびトランジスタ62,63を
備えて構成され、該チャージポンプ回路6の入力信号
(パルス発生回路100の出力信号OUT)におけるパ
ルス信号に応じて容量61に蓄えられた電荷が電源電圧
Vcc(例えば、3.3ボルト)に重畳され、昇圧された
電圧Vpp(例えば、4.0ボルト)が出力される。
ス発生回路100の出力をチャージポンプ回路6へ供給
することによって、入力信号INにおける1つのパルス
(入力パルス)に対して3つのパルス(出力パルス)を
出力することができる。すなわち、入力信号INにおけ
る一発の入力パルスで、チャージポンプ回路6の入力信
号における昇圧動作を3回行って、出力電圧(昇圧電
圧)Vppとして3回電荷を供給することができる。これ
により、チャージポンプ回路6の入力として直接入力信
号INを供給する場合の3倍の昇圧動作を行わせること
ができ、その結果、容量61の容量値を小さく(例え
ば、1/3程度)してチャージポンプ回路6の占有する
面積を低減することができる。
置(DRAM)の一例の全体的な構成を示すブロック図
である。図11において、参照符号70は複数パルス発
生回路(パルス発生回路100),71は高電圧発生回
路(チャージポンプ回路6),72はアドレスバッフ
ァ,73はクロックジェネレータ,74はコラムデコー
ダ,そして,75はセンスアンプ列およびコラムゲート
列を示している。また、参照符号76はワードデコーダ
(ロウデコーダ),77はメモリセルアレイ,78はデ
ータ入力バッファ,そして,79はデータ出力バッファ
を示している。さらに、/RASはロウアドレスストロ
ーブ信号,/CASはコラムアドレスストローブ信号,
/WEはライトイネーブル信号を示し、また、A0,A
1,A2…はアドレス信号,Dinはデータ入力(書き込
みデータ),そして,Dout はデータ出力(読み出しデ
ータ)を示している。
要部構成を示すブロック回路図であり、図11における
センスアンプ列およびコラムゲート列75,ワードデコ
ーダ76,および,メモリセルMC(メモリセルアレイ
77)を示している。すなわち、メモリセルアレイ77
は、複数のワード線WLと、複数のビット線BLと、各
ワード線WLおよび各ビット線BLの交差個所にそれぞ
れ設けられた複数のメモリセルMCを備えて構成される
が、図12では、その内の1つのメモリセルMC(1つ
のワード線WLおよび1つのビット線BL)を取り出
し、センスアンプ列およびコラムゲート列75(センス
アンプ752およびコラムゲート751),並びに,ワ
ードデコーダ76と共に示すようになっている。
において、クロックジェネレータ73には、ロウアドレ
スストローブ信号/RAS,コラムアドレスストローブ
信号/CASおよびライトイネーブル信号/WEが供給
され、該クロックジェネレータ73からのクロック信号
がデータ入力バッファ78、データ出力バッファ79、
センスアンプ列およびコラムゲート列75、および、パ
ルス発生回路70(100)へ供給されている。ここ
で、クロックジェネレータ73からパルス発生回路70
へ供給される信号が前述した入力信号INに対応するこ
とになる。さらに、データ入力バッファ78には書き込
みデータDinが供給され、データバスDBおよびセンス
アンプ列およびコラムゲート列75を介して所定のメモ
リセル(MC)にデータが書き込まれる。また、データ
出力バッファ79からは、センスアンプ列およびコラム
ゲート列75およびデータバスDBを介して所定のメモ
リセル(MC)から読み出された読み出しデータDout
が出力されるようになっている。
A0,A1,A2,…が供給され、該アドレスバッファ
72からコラムデコーダ74に対してコラムアドレス信
号が供給されて所定のビット線BLが選択されると共
に、該アドレスバッファ72からワードデコーダ(ロウ
デコーダ)76に対してロウアドレス信号が供給されて
所定のワード線が選択されるようになっている。
76は、各ワード線WL毎に、アドレスバファ72から
のロウアドレス信号を受けるナンドゲート761、Pチ
ャネル型MOSトランジスタ762,763,767、
Nチャネル型MOSトランジスタ764,765,76
8、および、インバータ766を備えて構成されてい
る。ここで、トランジスタ762,763および767
のソースには高電源電圧Vccを昇圧した電圧(昇圧電
圧: 例えば、4.0ボルト)Vppが印加され、ワードデ
コーダ76は、該昇圧電圧Vppを使用してワード線WL
の選択を行うようになっている。センスアンプ列および
コラムゲート列75は、各ビット線BL毎に、コラムゲ
ート751およびセンスアンプ752を設けて構成さ
れ、ワードデコーダ76により選択されたワード線WL
と、対応するビット線BLとの交差個所に設けられたメ
モリセルMCのデータの読み出し,書き込み,および,
リフレッシュ処理を行うようになっている。なお、トラ
ンジスタ764,765および768のソースには、低
電位の電源電圧(低電源電圧:例えば、0ボルト)Vss
が印加されている。
記憶装置の動作を説明するためのタイミング図である。
ここで、図13(a)は図12における各信号波形を示
し、図13(b)は図11における複数パルス発生回路
の入力信号を示し、そして、図13(c)は図11にお
ける複数パルス発生回路の出力信号を示している。図1
3(b)および図13(c)に示されるように、図11
における複数パルス発生回路70(100)は、入力信
号INの1つの入力パルスを受けて出力信号OUTに3
つの出力パルスを生成するようになっている。
1,A2,…に応じてアドレスバッファ72から出力さ
れる所定のロウアドレス信号が立ち上がる。そして、全
てのロウアドレス信号が高レベル”H”となる入力を有
するナンドゲート761は、その出力信号(S20)が
低レベル”L”に立ち下がる。このナンドゲート761
の出力信号S20はトランジスタ764のゲートへ供給
されると共に、インバータ766により反転され信号S
21としてトランジスタ765のゲートへ供給される。
これにより、トランジスタ764はスイッチオフでトラ
ンジスタ765はスイッチオンとなる。その結果、トラ
ンジスタ763および765の接続ノード(信号S2
3)は、昇圧電圧Vpp(例えば、4.0ボルト)から低
電源電圧Vss(例えば、0ボルト)へ立ち下がり、ま
た、トランジスタ762および764の接続ノード(信
号S22)は、低電源電圧Vssから昇圧電圧Vppへ立ち
上がる。従って、トランジスタ767および768で構
成されるインバータの出力(ワード線WLの信号)は、
低電源電圧Vssから昇圧電圧Vppへ立ち上がることにな
る。
号)に対応した1つのワード線WLが選択(高レベル”
H”)される。これにより、該選択されたワード線WL
に接続されたメモリセルMCは、保持していたデータを
ビット線BLに出力し、このビット線BLの電位をセン
スアンプ752で増幅する。図13の例では、ビット線
BLに低レベル”L”が出力される場合、すなわち、ビ
ット線BLの電位がVcc/2からVssへ変化する場合を
示している。読み出し時においては、このビット線BL
の変化をセンスアンプ752で増幅し、コラム選択信号
CLに応じて選択されるコラムゲート751を介してデ
ータバスDBへ読み出しデータが出力される。なお、コ
ラムゲート751は、コラムアドレス信号に応じてコラ
ムデコーダ74から出力されるコラム選択信号CLが低
レベル”L”から高レベル”H”へ変化するのに対応し
てスイッチオン(開く)ことになる。
動作により、所定のメモリセルMCが選択されるが、コ
ラム選択信号CLの立ち上がりに先立って、データバス
DBに所定レベルの入力データ(書き込みデータDin)
が送り込まれる。なお、図13の例では、入力データが
高レベル”H”の時を示している。そして、コラムゲー
ト751が開くと、データバスDBのデータ(高レベ
ル”H”)がビット線BLへ送られる。このとき、コラ
ム選択信号CLは、通常の高電源電圧Vccのレベルであ
るため、データバスDBからビット線BLへは、コラム
ゲート751を構成するトランジスタの閾値電圧をVth
として、Vcc−Vthまでしか電荷が送り込まれないが、
センスアンプ752によってビット線BLの電位は高電
源電圧(高電位の電源電圧)Vccのレベルまで持ち上げ
られる。ワード線WLの電位は、昇圧電位Vppであるた
め(なお、Vpp>Vcc+Vth)、ビット線BLの電位が
高電源電圧Vccになるのを受けてメモリセルMCのスト
レージノードSTも高電源電圧Vccのレベルとなる。こ
のようにして、メモリセルMCに対して高レベル”H”
のデータが書き込まれる。
入ると、ロウアドレス信号は低レベル”L”となり、ナ
ンドゲート761の出力S20が高レベル”H”となっ
て、トランジスタ764がスイッチオンとなる。これに
より、トランジスタ762および764の接続ノード
(S22)の電位が昇圧電圧Vppから低電源電圧Vss
(低レベル”L”)へ立ち下がり、逆に、トランジスタ
763および765の接続ノード(S23)の電位は低
レベル”L”から昇圧電圧Vppへ立ち上がる。その結
果、ワード線WLは、昇圧電圧Vppから低レベル”L”
へ立ち下がることになる。すなわち、ワードデコーダ7
6がリセットされて、ワード線WLが低レベル”L”と
なる。
に示されるように、ワード線WLが昇圧電圧Vppに立ち
上がる場合、高電圧発生回路71(6)の出力(Vpp)
から電荷を消費することになるため、次にアクセスがか
かってワード線WLが立ち上がるまでに、該高電圧発生
回路の出力Vppに電荷を供給しなければならない。この
電荷の供給を行うため、高電圧発生回路71における昇
圧動作を行うパルスとして、図13(c)に示すような
複数のパルスが使用されるのである。すなわち、クロッ
クジェネレータ73が複数パルス発生回路70(10
0)に対してパルス信号(入力信号IN)を与えると、
この入力信号INにおける1つの入力パルスに対して3
つの出力パルスを有する出力信号OUTを高電圧発生回
路71(6)へ供給する。これにより、入力信号INの
1つの入力パルスに対応して、高電圧発生回路71で3
回路の昇圧動作が行われ、昇圧電圧Vppに対して十分な
電荷の供給が行われる。
発生回路は、半導体記憶装置(DRAM)の高電圧発生
回路に対する複数パルス発生回路としてだけでなく、様
々な回路のパルス発生回路として使用され得るのはいう
までもない。
ば、パルス発生回路をパルス−エッジ変換手段、遅延手
段、エッジ−パルス変換手段、および、信号合成手段で
構成することによって、素子数を削減して消費電流およ
び占有面積を低減することができる。
る。
タイミング図である。
図である。
タイミング図である。
路図である。
タイミング図である。
路図である。
タイミング図である。
路図である。
す回路図である。
全体的な構成を示すブロック図である。
示すブロック回路図である。
動作を説明するためのタイミング図である。
Claims (18)
- 【請求項1】 入力信号の1つの入力パルスに対応させ
て出力信号に複数の出力パルスを生成するパルス発生回
路であって、 前記入力パルスのレベル変化を捉えて、第1の状態から
第2の状態へ変化するエッジ信号を出力するパルス−エ
ッジ変換手段と、 該エッジ信号を所定時間だけ遅延する第1の遅延手段
と、 該第1の遅延手段により遅延されたエッジ信号を受け取
って、パルス信号を出力するエッジ−パルス変換手段
と、 該エッジ−パルス変換手段の出力信号および前記入力信
号を合成して前記複数の出力パルスを有する出力信号を
生成する信号合成手段とを具備することを特徴とするパ
ルス発生回路。 - 【請求項2】 請求項1のパルス発生回路において、前
記パルス−エッジ変換手段は、RSフリップフロップに
より構成されていることを特徴とするパルス発生回路。 - 【請求項3】 請求項2のパルス発生回路において、前
記RSフリップフロップのセット端子には前記入力信号
が供給され、該RSフリップフロップのリセット端子に
はリセット信号が供給されていることを特徴とするパル
ス発生回路。 - 【請求項4】 請求項3のパルス発生回路において、前
記リセット信号は、前記第1の遅延手段の出力信号を反
転した信号であることを特徴とするパルス発生回路。 - 【請求項5】 請求項1のパルス発生回路において、前
記エッジ−パルス変換手段は、前記第1の遅延手段の出
力信号が高レベルから低レベルへ立ち下がる信号のエッ
ジを捉えてパルス信号を出力するように構成され、前記
パルス発生回路は、1つの入力パルスに対応して2つの
出力パルスを有する出力信号を生成するようになってい
ることを特徴とするパルス発生回路。 - 【請求項6】 請求項1のパルス発生回路において、前
記エッジ−パルス変換手段は、前記第1の遅延手段の出
力信号が低レベルから高レベルへ立ち上がる信号のエッ
ジを捉えてパルス信号を出力するように構成され、前記
パルス発生回路は、1つの入力パルスに対応して2つの
出力パルスを有する出力信号を生成するようになってい
ることを特徴とするパルス発生回路。 - 【請求項7】 請求項1のパルス発生回路において、前
記エッジ−パルス変換手段は、前記第1の遅延手段の出
力信号が高レベルから低レベルへ立ち下がる信号のエッ
ジを捉えてパルス信号を出力する第1のエッジ−パルス
変換手段と、該第1の遅延手段の出力信号が低レベルか
ら高レベルへ立ち上がる信号のエッジを捉えてパルス信
号を出力する第2のエッジ−パルス変換手段とを備え、
前記パルス発生回路は、1つの入力パルスに対応して3
つの出力パルスを有する出力信号を生成するようになっ
ていることを特徴とするパルス発生回路。 - 【請求項8】 請求項5〜7の何れか1項に記載のパル
ス発生回路において、前記エッジ−パルス変換手段は、
前記第1の遅延手段の出力信号を反転するインバータ
と、該インバータの出力を受け取って所定時間遅延する
第2の遅延手段と、該第1の遅延手段の出力信号および
該第2の遅延手段の出力信号を合成してパルス信号を生
成するナンドゲートまたはノアゲートとを備えているこ
とを特徴とするパルス発生回路。 - 【請求項9】 複数のワード線と、複数のビット線と、
該各ワード線および該各ビット線の交差個所にそれぞれ
設けられた複数のメモリセルと、ロウアドレス信号に応
じてワード線を選択するワードデコーダと、入力信号の
1つの入力パルスに対応させて出力信号に複数の出力パ
ルスを生成するパルス発生回路と、該パルス発生回路の
出力信号を受け取り前記ワードデコーダに対して高電源
電圧を昇圧した昇圧電圧を供給する高電圧発生回路とを
具備する半導体記憶装置であって、 前記パルス発生回路は、 前記入力パルスのレベル変化を捉えて、第1の状態から
第2の状態へ変化するエッジ信号を出力するパルス−エ
ッジ変換手段と、 該エッジ信号を所定時間だけ遅延する第1の遅延手段
と、 該第1の遅延手段により遅延されたエッジ信号を受け取
って、パルス信号を出力するエッジ−パルス変換手段
と、 該エッジ−パルス変換手段の出力信号および前記入力信
号を合成して前記複数の出力パルスを有する出力信号を
生成する信号合成手段とを具備することを特徴とする半
導体記憶装置。 - 【請求項10】 請求項9の半導体記憶装置において、
前記パルス−エッジ変換手段は、RSフリップフロップ
により構成されていることを特徴とする半導体記憶装
置。 - 【請求項11】 請求項10の半導体記憶装置におい
て、前記RSフリップフロップのセット端子には前記入
力信号が供給され、該RSフリップフロップのリセット
端子にはリセット信号が供給されていることを特徴とす
る半導体記憶装置。 - 【請求項12】 請求項11の半導体記憶装置におい
て、前記リセット信号は、前記第1の遅延手段の出力信
号を反転した信号であることを特徴とする半導体記憶装
置。 - 【請求項13】 請求項9の半導体記憶装置において、
前記エッジ−パルス変換手段は、前記第1の遅延手段の
出力信号が高レベルから低レベルへ立ち下がる信号のエ
ッジを捉えてパルス信号を出力するように構成され、前
記パルス発生回路は、1つの入力パルスに対応して2つ
の出力パルスを有する出力信号を生成するようになって
いることを特徴とする半導体記憶装置。 - 【請求項14】 請求項9の半導体記憶装置において、
前記エッジ−パルス変換手段は、前記第1の遅延手段の
出力信号が低レベルから高レベルへ立ち上がる信号のエ
ッジを捉えてパルス信号を出力するように構成され、前
記パルス発生回路は、1つの入力パルスに対応して2つ
の出力パルスを有する出力信号を生成するようになって
いることを特徴とする半導体記憶装置。 - 【請求項15】 請求項9の半導体記憶装置において、
前記エッジ−パルス変換手段は、前記第1の遅延手段の
出力信号が高レベルから低レベルへ立ち下がる信号のエ
ッジを捉えてパルス信号を出力する第1のエッジ−パル
ス変換手段と、該第1の遅延手段の出力信号が低レベル
から高レベルへ立ち上がる信号のエッジを捉えてパルス
信号を出力する第2のエッジ−パルス変換手段とを備
え、前記パルス発生回路は、1つの入力パルスに対応し
て3つの出力パルスを有する出力信号を生成するように
なっていることを特徴とする半導体記憶装置。 - 【請求項16】 請求項13〜15の何れか1項に記載
の半導体記憶装置において、前記エッジ−パルス変換手
段は、前記第1の遅延手段の出力信号を反転するインバ
ータと、該インバータの出力を受け取って所定時間遅延
する第2の遅延手段と、該第1の遅延手段の出力信号お
よび該第2の遅延手段の出力信号を合成してパルス信号
を生成するナンドゲートまたはノアゲートとを備えてい
ることを特徴とする半導体記憶装置。 - 【請求項17】 請求項9の半導体記憶装置において、
前記入力信号は、制御信号が供給されたクロックジェネ
レータの出力信号であることを特徴とする半導体記憶装
置。 - 【請求項18】 請求項9の半導体記憶装置において、
前記高電圧発生回路は、前記パルス発生回路の出力信号
における出力パルスに応じて昇圧動作を行うようになっ
ていることを特徴とする半導体記憶装置。
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US6111812A (en) * | 1999-07-23 | 2000-08-29 | Micron Technology, Inc. | Method and apparatus for adjusting control signal timing in a memory device |
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US7268589B2 (en) * | 2005-12-16 | 2007-09-11 | Actel Corporation | Address transition detector for fast flash memory device |
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US5087835A (en) * | 1991-03-07 | 1992-02-11 | Advanced Micro Devices, Inc. | Positive edge triggered synchronized pulse generator |
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