JPS6057156B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS6057156B2
JPS6057156B2 JP53061092A JP6109278A JPS6057156B2 JP S6057156 B2 JPS6057156 B2 JP S6057156B2 JP 53061092 A JP53061092 A JP 53061092A JP 6109278 A JP6109278 A JP 6109278A JP S6057156 B2 JPS6057156 B2 JP S6057156B2
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semiconductor memory
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恒夫 伊藤
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type

Description

【発明の詳細な説明】 この発明は、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）で構成された半導体メモリ装置に関する。
これまでのＭＩＳ半導体メモリは、ダイナミック型メモ
リとスタティック型メモリとに大きく分類でき、スタテ
ィック型メモリとしては、さらに外部クロックを必要と
するもの（クロツクドスタテイツクメモ□ハと、外部ク
ロックを必要としないもの（ノンクロツクドスタテイツ
クメモリ）とに分類される。
上記ダイナミック型メモリとクロツクドスタテイツクメ
モリとは、低消費電力ではあるが、外部からのクロック
信号を必要とし、またクロック動作による待機時間が必
要となるので動作周波数を決定するサイクルタイムがア
クセスタイムより大きくなり、使用しにくいという問題
がある。
一方、ノンクロツクドスタテイツクメモリは、サイクル
タイムとアクセスタイムが全く等しくなり、外部クロッ
クも不用であるので、メモリを用いた全体のシステムが
簡単になり、使用しやすいものとなるが、動作時の消費
電力が大きくなるという問題がある。この発明の目的は
、新規な半導体メモリ装置を提供することにある。
この発明の一実施例は、アドレス入力信号の変化を検出
して、これによりダイナミック論理回路のブリチヤージ
を開始し、信号の伝達タイミングに応じてブリチヤージ
を順次終了させることにより、内部回路動作をダイナミ
ック動作として低消費電力を図るとともに、外部からは
サイクルタイムとアクセスタイムの一致を図り、外部ク
ロック不用のスタティックメモリとしての使用を可能と
した新規な半導体メモリ装置を提供している。
以下、実施例により、この発明を具体的に説明する。第
１図は、この発明の一実施例を示す半導体メモリのブロ
ック図である。
同図において、１〜「は、ｘアドレスバッファ回路であ
り、２〜２′は、Ｙアドレスバッファ回路である。
これらの回路は、スタティック型論理回路で構成され、
アドレス入力信号Ａ。
−ＡｌｌをＭＩＳレベルのアドレス信号（ＡＯ，心〜Ａ
ｌｌ，＝）に変換するためのものである。３は、Ｘアド
レスデコーダ回路であり、ダイナミック型論理回路で構
成され、上記アドレス信号（ＡＯ，心〜Ａ５，心）を入
力とし、１／７のワード線選択信号を形成するものであ
る。
４は、Ｙアドレスデコーダ回路であり、ダイナミック型
論理回路で構成され、上記アドレス信号（Ａ６，心〜Ａ
ｌｌ，〔）を入力として、１／７のディジット線選択信
号を形成するものである。
５は、ディジット線負荷回路であり、具体的には、ディ
ジット線のプリチャージ動作を行なうＭＩＳＦＥＴで構
成される。
６は、メモリセルアレイであり、スタティック型のメモ
リセルで構成される。
７は、入力回路であり、書き込み入力信号を入力として
、上記メモリセルへの書き込みを行なう回路であり、ダ
イナミック型論理回路で構成される。
８は、出力回路であり、上記メモリセルからの読み出し
信号を出力するためのもので、ダイナミック型論理回路
で構成される。
９は、書き込み制御回路であり、読み出し／書き込み制
御信号（Ｒ／Ｗ）を入力とし、書き込み動作の場合、上
記入力回路７を制御して書き込み動作を行なわせるもの
で、ダイナミック型論理回路で構成される。
上記アドレスバッファ回路１，１″〜２，２″の各入力
Ａと、その同相出力ａとを入力とする排他的論理和回路
Ｇ１〜Ｇ，は、それぞれアドレス入力信号ＡＯ−Ａｌｌ
の変化を検出するためのものである。
上記出力アドレス信号ａは、入力アドレス信号Ａが変化
してから、アドレスバッファ回路の動作遅延時間だけ遅
れて変化するものであるため、その排他的論理和出力は
、上記遅延時間だけ“゜１゛となるパルス信号が得られ
、これの有無により、アドレス信号の変化が検出できる
。そして、この各排他的論理和出力を、論理和（０Ｒ）
回路Ｇ，に入力することにより、このゲート回路Ｇ５の
出力には、アドレス入力信号のいずれかの変化を検出で
きる出力が得られる。１０は、プリチャージパルス発生
回路であり、上記検出出力で立ち上りが規定され、上記
各ダイナミック型論理回路の入力信号の印加タイミング
に応じて立ち下りが設定されたプリチャージパルスφ１
〜φ４を形成するものである。
この実施例回路におけるメモリ回路の動作は、第２図に
示す動作波形図を参照して、次に説明する。
メモリ回路のアクセスにより、アドレス入力信号Ａ。
−Ａｌｌのうち、いずれか１つでも、例えば、アドレス
入力信号Ａ。がハイレベルからローレベルに変化すると
、アドレスバッファ回路１の動作遅延時間を経てその出
力Ｇ。が変化するため、排他的論理和回路Ｇ１の出力は
、この間ハイレベルの信号となり、０Ｒゲート回路Ｇ５
を介して、パルス発生回路１０に入力される。このパル
ス発生回路１０は、この入力パルスの立ち上りで起動さ
れるワンショットパルス発生回路であり、後述する所定
のパルス幅を有するパルス信号φ１〜φ４を形成する。
このパルス信号φ１〜φ４は、上記各ダイナミック論理
回路のプリチャージ用パルスとして用いｌるものである
。
したがつて、このプリチャージパルスは、上記各ダイナ
ミック論理回路の入力レベルが規定された後に、プリチ
ャージ動作を終了して、ディスチャージ、すなわち所定
の論理出力動作を行なわせるものとする必要がある。こ
の場合、上記各ダイナミック論理回路のうち、アドレス
デコーダ回路３，４は、入力、出力回路７，８より前に
上記論理出力動作、言い換えれば、メモリセルの選択動
作を行なう必要があり、このメモリセル選択動作の前に
、ディジット）線負荷回路５は、プリチャージ動作を終
了させておく必要がある。また、書き込み制御回路９は
、入力回路７が動作した後に、動作するものである。し
たがつて、ディジット線負荷回路５のブリチヤージパル
スφ１を最初に立ち下らせて、デコーダ回路３，４の動
作の前に、プリチャージを終了させるものとする。次に
、デコーダ回路３，４のプリチャージパルスφ２を立ち
下らせて、入力アドレス信号レベルに応じたディスチャ
ージ動作により、所定のワード線及びディジット線を選
択して、特定のメモリセルを指定する。
次に、入力、出力回路７，８のプリチャージパルスφ３
を立ち下らせて、この回路を動作させることにより、先
ず読み出し動作がなされる。
書き込み制御回路９のプリチャージパルスφ４は、上記
入力回路の動作終了後に立ち下らせて、書き込み命令で
あるときは、上記規定された書き込み信号でメモリセル
への書き込みを行なう。読み出し命令のときは、上記読
み出し動作を継続するものである。以上のような、各ダ
イナミック論理回路の動作順に応じて、上記ダイナミッ
クパルスφ１〜φ４の立ち下り、換言すればパルス幅が
設定されるも５のである。
以上のように、この実施例回路によれば、アドレス入力
信号の変化によつて（メモリのアクセスによつて）、内
部回路のリセット（プリチャージ）を行ない、信号の伝
達時間に応じて順次回路；が動作を開始する構成となる
ため、各回路に必要な待期時間は、アドレス入力が変化
してから、データ出力までの間に自動的に組み込まれる
ため、データ出力後の動作不能の待機時間を取る必要が
なく、外部から見た場合、アクセスタイムと、サこイク
ルタイムが等しくなり、従来のノンクロツクドスタテイ
ツクメモリと同様に使用でき、外部クロックが不用とな
るのでメモリシステムが簡素化され、使用しやすいもの
とする。
また、第３図に示すように、ダイナミック型論理回路は
、プリチャージＭＩＳＦＥＴ（Ｑ１）と、論理ブロック
１１と、ディスチャージＭＩＳＦＥＴ（Ｑ２）とで構成
され、プリチャージ動作の負荷容量ＣＬへの充電流のみ
が通電電流となるため、低消費電力化が図られるととも
に、論理出力は、上記負荷容量ＣＬのディスチャージ動
作で規定されるものであるため、動作遅延時間が短かく
できるため、高速化が図られる。
この発明は、一前記実施例に限定されず、各ダイナミッ
ク論理回路の動作順序は、それぞれのメモリシステムに
応じて種々変更でき、前記パルス発生回路１０の出力も
、これに応じて変更するものとすればよい。
【図面の簡単な説明】
第１図は、この発明の一実施例を示すブロック図、第２
図は、その動作波形図、第３図は、ダイナミック論理回
路の回路図である。 １，１″・・・・Ｘアドレスバッファ回路、２，２″・
・・・・・Ｙアドレスバッファ回路、３・・・・・・Ｘ
アドレスデコーダ回路、４・・・・・・Ｙアドレスデコ
ーダ回路、５・・・・・ディジット線負荷回路、６・・
・・・・メモリセルアレイ、７・・・・・・入力回路、
８・・・・・・出力回路、９・・・・・・書き込み制御
回路、１０・・・・・・パルス発生回路、１１・・・・
・・論理ブロック。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のメモリセルを有するメモリセルアレイを具備
    し、複数の第１アドレス信号に従つて上記メモリセルア
    レイから行が選択され、複数の第２アドレス信号に従つ
    て上記メモリセルアレイから列が選択される半導体メモ
    リ装置であつて、少なくとも１つの第１アドレス信号と
    少なくとも１つの第２アドレス信号とが入力信号として
    供給され、入力信号の変化を検出する検出回路と、上記
    検出回路の出力信号が供給され、該出力信号が、上記入
    力信号が変化されたことを表わす出力信号であるとき、
    上記出力信号に応答して、半導体メモリ装置を動作せし
    めるのに必要とされる内部タイミング信号を発生するタ
    イミング信号発生回路とを含むことを特徴とする半導体
    メモリ装置。 ２ メモリセルが結合されたディジット線の電位が、所
    定の値になるように、ディジット線に結合されたＭＩＳ
    ＦＥＴが、上記タイミング信号発生回路により発生され
    た内部タイミング信号によつて制御されることを特徴と
    する特許請求の範囲第１項記載の半導体メモリ装置。
JP53061092A 1978-05-24 1978-05-24 半導体メモリ装置 Expired JPS6057156B2 (ja)

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