JPS5952492A - スタテイツク型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明はスタティック型の半導体記憶装置に関し、特に
読出しアドレスに）・ｆズがＡ℃ることで誤ったデータ
が出力されるのを防ＩＬシよ・）とするものである。

技術のｐｒ爪 ダイナミック型の半導体記１＠装置ではり１−ドックの
変化時点で外部からのアドレスを取り込んでしまえば、
その後該ア１゛レスにノイズが乗っても続出し動作に支
障がない。しかしスタティック型Ｃは外部アドレスにこ
の種のり嘗゛ドックを用いずまた動作がｐＩいので、ノ
イズによって全く異なるアｌルスからデータを読出す危
険性がある。

従来技術と問題点 第１図はＩＪｔ来のスタティック１？八Ｍの楯略図で、
１は多数のスタティック型メモリセル２をマトリクス状
に配列したセルアレイ、３１Ｊワード線Ｗ　Ｌ。

を選択するワードデコーダ、４ばビット線ＢＬ（各一対
であるが１本だりを示し°Ｃある）につらなる入出力ゲ
ート、５はコラノー線ＣＬに選択信号を出し′Ｃヒソｌ
−線Ｂｌ、を選択する：１ラノ、デ」−ダ、６　ＬＪ入
出力ゲー１−４からデータバスＩ）　、Ｉ３’　、、１
畳こ続出されたデータを外部に出力するデータハソソア
、７は外部から与えられるアトし・スＩＥ　Ｘ　Ｔ、　
　△ＩＪ１）の各１−ソＩ・（八で示す）を例えばＭ　
（’ｌ　Ｓ　Ｌ−ヘルの゛ｒドレスΔ１人に変換するア
ドレノ、ハソノ了である。

第２図は正常動作時の夕・イノ・チ、１・−１・である
。

時刻ｔ　ｏでアドレスバソソア７にＩｊバーるｊ’　Ｉ
’　ｌｚス△１）ｌ）をＬＩＪ換えると、時刻ｔＩＣ内
部アｌ【・スＡ１八がり月負わり、ソードデー１−タ゛
３お１１、びｒ　７・ノ、ｊ゛−１−ダ５の動作が開始
される。実際６．ワ−１ｉ１ｉ１Ｗ１、および！ラム＊
ｌ＋Ｉ　Ｃ，１，が前回（破線）から今回（実線）に切
換わるのは時刻ｔ２’（、そのｌｉ　Ｌ　３でビット線
Ｂ１．、が選択されることでデータバス４−１゜のデー
タが（４でＬｌ〕換わる。データバッファ６の出力１）
。ＩＩＴが変化するのは＋５であるから、このＲＡＭの
゛ｒクセスタイムはｔＡＡとなる。

第３図はこのよ・）な続出しリイクルで、次のアドレス
を与える前に一時的に（時刻ｔ６Ｑ　”””　ｌｉ＋の
間）アドレス八Ｄ　＋）にノ・イスが乗った場合である
。

スタティック回路は高ｊジ１ＩｌｉｌＪ作するのでバ１
肋間のノイスにも反応する。第３図に［誤−１と記しＣ
あるのは全゛ζノイズによる誤動作の結果を示すもので
ある。それぞれの誤動作期間ｔ７．．〜ｔ７１　’　　
”＋１１１〜ｔ８１．・・・・・・は全てノイスの混入
期間ｔｌ　””　６１に対応し７、またノイスによって
７１ルスＡ　Ｉ）　Ｄが変化し７た時刻’６１１から出
力データ１〕。、、Ｔ７！ｌ＜変化した時刻ｔ１１１１
までの時■旧Ｊ先の−１りむスタ・イノ・ｔＡＡに等し
い。データ１〕。、！１・口このｆＵｔ＋＋＋で元の埴
にｌ（帰すイ）が、ｔｌ　ＩＱ〜ム１１１のデータを１
史月１するとｄ呉りにノ４′る。

発明のト１的 本発明は、−・時的なノ・１′ズによってｒ］・Ｌ・ス
が変化し７ても、それに対応する醪ｌったデータを外部
へ出力さ−１ないようにして−に連した欠点を除去しよ
うとするものであ？）。

発明の構成 本発明は、スタティック型メモリｌ！ルをマＩ・リクス
状に配列したセルアレーｆと、外部ｊ′ｌレスを受＆Ｊ
て内部アｌ゛レスを発η：“４るアト１〜スハソ１ノフ
・と、該内部ア（゛レスをデーｔ−１・しく該むルアト
・イ中のソーｉ′線を選ＩＩ（−３るソー１デ、１−夕
およイｙじソト１・１イを選択′」る−ｌうＪ１デ、：
ｌ−ダと、該１！ルｊ’Ｌ□−イから８に出されたデー
タを入出力ゲートおよびデータバスを通し°ζ取り込む
データバッファとを備えるスタう−インク型半導体記憶
装置に才？いて　該内部”ｊ゛ルス所定時間遅延さ・１
主るア１゛レスデ、イレイハソノアと、該アドレス変化
１／・ｆバッファにより遅延された遅延アトｌ／スと該
内部了ルスとを比較−Ｊるーｌンパレータとを備え、該
：ＴンパＬ／　−夕の不−政出力で前記データハッソア
の）°−タ取り込み１ｌｉＩＪ作を＝一時禁止さ・Ｕる
ようにしてなることを特徴とするが、以下図示の実施例
を参照しながらこれをＫに相に説明する。

発明の実施例 第４図は本発明の一実施例を示ず７０７９図で、１点鎖
線枠内のア１′Ｌ・スディレーイハソファ）喀と、：１
ンバト一夕９が本例で追加されノこ回Ｉｉｌ剤である。

ア１１／スディレイハノファ８は内部アｌ−レスΔ、入
から所定時間’ｎ（＃＆述する）だ＆Ｊ遅延したア１１
ノスＡ　ｒ＋　、　　π−Ｊ牽発）：Ｉ：する回１／８
である。第５図はその−・例を示す回路図’乙Ｑ　ｌ、
　ＣＪ、　２は初段の、そしてＱ３．ＱＡは次段のイン
バータを構成゛４る１ランシスターζある。、この例で
４４．２　段のインバータでアドレス変化 るが、要は遅延里ｔ１．に応じたビシ・要段数のインバ
ータを用いればよい。アドレスへの遅？ｆｆｉ’ｆ’ｌ
・レスＡｄについても間柱である。

：ｔンパレータ９は、内部アドレス八１人と遅延−５’
　）’　ｌ／スＡ１１．λ］−を常時比較して、ユれら
が−・致する期間のみデータバッファ６をアクティブに
するデータバッファコント１」−生信号Ｄ　Ｉ３　Ｃを
発生ずる回路である。第６図はその回路例で、トランジ
スタＱｌｌ〜Ｑ＋７からなる。内部ア１′１／ス八（−
へ〇、へ１．・・・・・・Δｎ）とそれよりス１９時間
遅れのかつ反転されたアドレスＡｄ（−八ｄｏ、　　＾
ｄ＋、・・・・・・Ａｄｎ）とはアドレス変化から該遅
延時間経過後はレベルが逆であるから、１〜ランジスク
Ｑ１２と＋１．３゜・・・・・・０１イと（，１１，の
各直列回１洛はオフで３・、す、節点Ｎの電位はＩＩ　
（ハイ）レベル、Ｕｔ　、−ｙてトランジスタＣ１１７
４，’ｌオン、出力１）　１３　Ｃは１１．（＋；＋−
）　　レヘルである。７１’レス変化があると該遅延時
間内でＡ−八（１となるときがあり、１ビットでもＡ−
八（１−ＩＩ　Ｌ−・・ルとなると当該２四面列トラン
ジスタ回路番、１オンとなり、節点Ｎの電位は■、、レ
ベル、１ランジスタＱ　＋　７はオフ、出力Ｉ）　Ｂ　
Ｃばｌ−１となる。こうして４回路の出力信号Ｕ）　Ｂ
　ＣはΔ−八へ−ＩＩご■１、それ以外で■、となる。

第７図はコンｌ−ｒ：＋−ル信号１１８　Ｃで制御され
るデータバッファ６のｆｉ’ｌで、トランジスタＱ２．
。

０２６はデータの取り込のを禁＋ｌｘするために追加し
。

たものである。トランジスタＱ２．．　Ｑ７．はデータ
バス１目３十のデータを取込む初段のインバータＩＮＶ
＋を構成し、またトランジスタＱ２４　、Ｑ２５はその
出力を更に反転する次段のインバータＩＮＶを構成し、
これらの・インバータのＩｌｌ、／ＪがトランジスタＱ
２□〜Ｑ１．２で構成される次段のノリソプソし１ツブ
Ｆ　ＦをデータバスＤ　＋３のデータＩＩ、　　１．、
に応じてセット、リセソ１し、該ノリソブソロソプの出
力が出力段１ランジスタＱ１１．　Ｑ、、をオンオフし
て読取り出ノ月〕。ＩＩＴを発生さ・１するが、か＼る
動作は信号１）　Ｂ　ＣがＩ、でトランジスタＱ２３”
　２１ｉがオフのときのみ司能である。Ｑ２３．Ｑ２６
がＤ　Ｂ　Ｃ＝　１１でオンになると各−インパーク出
力＆Ｊ人力に無関係に強制的に１７に固定される。・イ
ンバータＩＮＶ＋。

ＩＮＶ２の出力が共にＩ、になるとトランジスタＱ２８
゜Ｑ３２が共にオフになるので、フリソプフしトップＦ
ＦはトランジスタＱ２９．　Ｑｌ、で前の状態を保持す
る。この期間がノイズによるデータの出力時期に＝一致
しζいれば、出力データ４Ｊｎｕｔには誤動作の影響は
現れない。

第８図はこれを説明するフ１＋−チャー１・で、夕１部
アドレスΔＤ　Ｉ）からデータバスＩ）　Ｂまでの変化
は第３図と変らない。しかし、第４図の回路では内部ア
１゛Ｌ・スＡ、Ａがノ・イズによって変化しノ、一時刻
ｔ７０から１１１遅延した時点でバッファ８からそれに
対応する遅延アドレス八（１，１丁が発生し、これによ
るコンパレータ９の不一致出力ｉ）　＋３　Ｃ（−ＩＩ
）の（Ｒ）が時刻Ｃ６１，。”””１ｌｌｌに発ノ４．
　、ｌ゛、ろので、同期間１．．１　）゛−−タハスｒ
’、＋　＋３１．に仕する市１１．ムデー・νる。Ｉデ
ータハソソア（ｊに取り込まれない。、二のことをｉ−
＋Ｊｊｉｌ＋　６．二４るｌ）　ｌｉ　Ｃの（５）の発
生ターイミング６」０時刻ｔ７ｆ＋からｆ１１′Ｉハ！
延１−７たもので庄）るが１、二の１ｉｒｊ　ｌ＋偏１
２．。

’＝１１１゜４；ｌ：　−ｊ’　Ｉレス変化があっ′テ
、からデータが読出、＼れる迄の遅延および、、：Ｉン
パレータ９の動作遅れ＋１，１１間などを考應；しなが
らテ１［・スＦイ１ハイハソソア８により設定する。尚
、第８（図の１１１３　Ｃの山しＩＩｌ゛常動作常動作
曲アドレス八１）１）がしり換わることに対応して発、
ｊｉ　Ｕ、たもので、−ｊ’　１１　’、八、への処化
があったときから遅延−ｊ’　ｌ”　１．・ス△＋Ｉ、
Ａ’ｊの変化がある迄の間発生するが、実際＋、、’　
ｔ、＋、　：、凶、・バシ・−タ９による遅延が入るの
で図小のように該変化より遅れる。ｌ）　１３　Ｃの■
は夕（部アドレスＡＩ−）　ＩＪにタイツによる変化が
生じたごとにより、またＤ　＋３　Ｃの■ム１１それが
復旧したごとにより発生したもので２ｊ＋る。ｌ）　Ｂ
　Ｃの■もデークハソソ＋・６の耳Ｖり込め動作を一時
！ｆ：ｔＪ−するが、Ｉ−）　Ｂ　Ｃの（１）の終１″
シた時刻ｔ４からタイツによる娯ったデ　タが出力され
る時刻ｔＩｏｎの間にはＩ）　＋３　Ｃ＝　Ｌとノ、Ｉ
“る期間があるので、この間に出カバ′ノソアには１１
−見見の）′−り′を１１シり込むことがてき、そして
、二のｙ゛−夕がソリソブフ１トップＦＦで保持され−
ζ紺＋ｈ　＋、　’（出力さ１１．るので、夕（部には
タイツの影蒐らｌ　１１　／、、ν（ｆ、ｌ、ｊゎれな
い。

発明の効果 以、■不べたよ・）に本発明によれば、スタティック］
２ΔＭのア）”レス人力に−・時的にタイツが乗っても
誤った出力データをη；しさ一１！ない利点がある。

【図面の簡単な説明】

第１図は従来のスクティソク］？へＭの概略ソ１１ツク
図、第２図および第３図はその読出し動作時のタイムヂ
ャ−１・、第４図は本発明の一実施例を示す概略ブシト
ノク図、第５図〜第７図４Ｊ要部の回路図、第８図は読
出し動作時のタイツ・チャー１・である。 図中、■はセルアレイ、２はスタティック型メモリセル
、３はソーｌ：デニ１−ダ、４は人出力ゲート、５はコ
ラノ、デコーダ、にし１デークハソフア、７はアドレス
ハソソア、８は−ｊ’　ｌ−１ｚスデイレ・ｆパ・ソフ
フ・、１）は二１ンバレータ、Ｗｌ、番、１リー１６Ｂ
、ｎｌ、はピッ１泉、Ｉ）Ｂ關データバスＯＪ’）る。 出　願　人　　富　土　通　１′番、式会社代理人弁理
士　　青　　柳　　　　稔

Claims (1)

1. 【特許請求の範囲】 スタティック型メモリセルをマトリクス状に配列したセ
   ルアレ・イと、外部アミレノ、を受器１（内部“ｊ’　
   Ｆレスを発生ずるアトレスバッファと、該内部アドレス
   をデーｔ−Ｆして該セルアレ・イ中のり一１線を選択す
   るワードデコーダおよびビワロ劇を選１１シするご１ラ
   ノ、デご１−ダと、該ヒルｊ゛【・イがら続出され）、
   −データを人出カケ−１・およびデータバスを３ｍシて
   取り込むデータバッファとを備えるスタティック型半導
   体記憶装置＾：において、該内部７１゛レスを所定時間
   遅延させる゛アドレスディトイバノソアと、該アドレス
   ディレィバッファによりｊｌ￥延されノこ遅延アドレス
   と該内部アｌ′１／スとを比較する、ｌンパレークとを
   備え、該′：１ンバレー・夕のｆ：、・ｊ：（出力で前
   記データバッファのデータ取り込め動作を一時Ｍ１１さ
   せるようにしてなる、ことを牛Ｙｆｔｌ！とするスタテ
   ィック型半導体記憶装置。