JPS5862885A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5862885A JPS5862885A JP56161493A JP16149381A JPS5862885A JP S5862885 A JPS5862885 A JP S5862885A JP 56161493 A JP56161493 A JP 56161493A JP 16149381 A JP16149381 A JP 16149381A JP S5862885 A JPS5862885 A JP S5862885A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、半導体記憶装置のデータ読み比しモードに
関するものである。 従来、−ダイナミック型半導体１記憶装置のデータ読み
出し方法の１つのモーＦとしてページ。 モードがあった。このモードの場合の半導体記憶装置に
与えられる外部信号の読み出し時のタイミングを第１図
に示す。 この場合、まず、外部ロウ・アドレス・ストローブ信号
（ＥＸｔ、幻１）が６Ｌ〃の活性化状態に。 す、これをトリガとしてロウ・アドレスが半導体記憶装
置内に取り込まれ、このアドレスに左心した１本のワー
ド線が選択される。 次に、外部コラム・アドレス・ストローブ信号１ＫＸｔ
、 ＣＡ罰が“Ｌ〃の活性状態になり、これをイジツト
線が儀択され％ １つのメモリ・セル９情報が読み出さ
れる。ついで、ＥＸｔ、で罷が“Ｌ＃レベルの不活性状
態になり、コラム・ダコータ及びデータ出力回路がリセ
ットされる。次いで再び、 ＥｘｔｔＣＡｓ力に“Ｌ
＃になり、異なったコラム・アドレスが取り込まれ、そ
のアドレスに対応したディジット線が選択され、データ
が読み出される◎この場合、ロウ・アドレスは同一状態
を保っているので、ページ・モードは、ロウ・アドレス
で選択される１本のワーＦＩ！に接続されるメモリセル
を、コラム・アドレスを変化させることにより、ディジ
ット線を切り換え、順次読し み出すモードというこ
とができる。 一方、近来、ニブル・モーＦなるＭＬいデータ読み出し
方法が提案され実用化されようとしている。このモード
の場合の、外部へカ信号の読み出し時のタイミング関係
を第２図に示す。まト た１、６４にビット・ダイナ
ミック・ＲＡＭＫついて、この構成法の一例を第８図に
示す。 この場合まずＫＸｔ、ＲＡＳが“Ｌ＃になり、これをト
１：１ リガとしてアドレス・ノ（ソファ回路（＾−〜々］が動
作し、ロウ・アドレスが半導体記憶装置内に取り込まれ
、ｊ１！ｉ６木のワード線の内の１木（ＷＬＯ〜ＷＬ２
５５）が、ロウ自デコーダ（ＲＤＩにより選択される。 次Ｋ ＫＸｔ、 ＣＡＢが１１Ｌ＃になり、これをトリ
ガーとしてアドレスバッファ回路（Ａ・〜Ａｔ）が動作
する。 このうチＡｏ〜Ａ＋ｔがコラム・デコーダｔｃＤ）ＶＣ
入力され９５６木のディジット線（ＤＬＯ〜ＤＬＲ５１
５）の内から、４木のディジット線が選択される。 したがって、この４木のディジット線上に現われていた
メモリセル（ＭＣ）の情報は４対の輪線（工１０１〜工
１０４）を曲って、データ・レジスタ
関するものである。 従来、−ダイナミック型半導体１記憶装置のデータ読み
出し方法の１つのモーＦとしてページ。 モードがあった。このモードの場合の半導体記憶装置に
与えられる外部信号の読み出し時のタイミングを第１図
に示す。 この場合、まず、外部ロウ・アドレス・ストローブ信号
（ＥＸｔ、幻１）が６Ｌ〃の活性化状態に。 す、これをトリガとしてロウ・アドレスが半導体記憶装
置内に取り込まれ、このアドレスに左心した１本のワー
ド線が選択される。 次に、外部コラム・アドレス・ストローブ信号１ＫＸｔ
、 ＣＡ罰が“Ｌ〃の活性状態になり、これをイジツト
線が儀択され％ １つのメモリ・セル９情報が読み出さ
れる。ついで、ＥＸｔ、で罷が“Ｌ＃レベルの不活性状
態になり、コラム・ダコータ及びデータ出力回路がリセ
ットされる。次いで再び、 ＥｘｔｔＣＡｓ力に“Ｌ
＃になり、異なったコラム・アドレスが取り込まれ、そ
のアドレスに対応したディジット線が選択され、データ
が読み出される◎この場合、ロウ・アドレスは同一状態
を保っているので、ページ・モードは、ロウ・アドレス
で選択される１本のワーＦＩ！に接続されるメモリセル
を、コラム・アドレスを変化させることにより、ディジ
ット線を切り換え、順次読し み出すモードというこ
とができる。 一方、近来、ニブル・モーＦなるＭＬいデータ読み出し
方法が提案され実用化されようとしている。このモード
の場合の、外部へカ信号の読み出し時のタイミング関係
を第２図に示す。まト た１、６４にビット・ダイナ
ミック・ＲＡＭＫついて、この構成法の一例を第８図に
示す。 この場合まずＫＸｔ、ＲＡＳが“Ｌ＃になり、これをト
１：１ リガとしてアドレス・ノ（ソファ回路（＾−〜々］が動
作し、ロウ・アドレスが半導体記憶装置内に取り込まれ
、ｊ１！ｉ６木のワード線の内の１木（ＷＬＯ〜ＷＬ２
５５）が、ロウ自デコーダ（ＲＤＩにより選択される。 次Ｋ ＫＸｔ、 ＣＡＢが１１Ｌ＃になり、これをトリ
ガーとしてアドレスバッファ回路（Ａ・〜Ａｔ）が動作
する。 このうチＡｏ〜Ａ＋ｔがコラム・デコーダｔｃＤ）ＶＣ
入力され９５６木のディジット線（ＤＬＯ〜ＤＬＲ５１
５）の内から、４木のディジット線が選択される。 したがって、この４木のディジット線上に現われていた
メモリセル（ＭＣ）の情報は４対の輪線（工１０１〜工
１０４）を曲って、データ・レジスタ
【ＤＲＹ〜ＤＲ４
）に格納される。 次に、残りのコラム・アドレス（Ａ・ｓ Ａｔ ）がデ
ータ・セレクト・シフト・レジスタ（Ｄ８ｘ〜Ｄ８４１
に入力され、４個のスイッチの内の１つ（ｓｗｉ〜８Ｗ
４）がオンし、データ・レジスタの内容が出カパッ７ア
回路（ＯＢ）を通って、出方される。 この時、第２図に示したようにｇｘｔ、□をＬ＃にした
ｉｉ ＥＸｔ、 ＣＡＢを一変“Ｈ＃ Ｉｃ ｌ、、再
ヒ″Ｌ＃ニすると、シフト・レジスタが動作し選択され
たスイッチがオフし、次のスイッチがオンする。 −例として、コラム・アドレス（Ａｓ、Ａｔ）［より８
Ｗｌが選択されオンして込たとすると、シフト・レジス
タ（Ｄ８１）が１つ動き、８Ｗｌがオフとするとともに
、５ｖｓｉがオンする。 このように、ニブル・モードでは、 １！ｉＸｔ、Ｒ
ＡＳを“Ｌ＃にしたまｉｍｘｔ％τｉを“Ｌ〃→Ｈ〃→
“Ｌ＃→“Ｈ〃として−くと、外部アドレスには無関係
に、シフト・ｖシフ、ｆｉ １ＤＢｚ”〜Ｄ８４】が動
作することによって、データ・レジスタ（ＤＲ１〜ＤＲ
ａ）に格納されたデータが順次読み出される。このよう
にニブルモードはページモードと異なり、コラム・アド
レスによらずデータが読み出されるので、アドレス・バ
ッファ（Ａｏ〜Ａマ）を動作させる必要がなく高速にデ
ータが読み出せることができる。 しかしながら、あらかじめ、コラム・アドレス（Ａ−〜
ム審）で選択した４ビツトのデータしが読み出せない欠
点もある。 以上のように、ページ・モードとニブルモードは、全く
半導体記憶装置内の動作が異なるのにもかかわらず、オ
１図、オ８図に示したように、ＥＸｔｓ ＲＡＳ 、
１！！ｘｔ、 ＣＡＢのタイミング関係が全く同一であ
るので、従来の半導体記憶装置ではページ・モードとニ
ブルモードの両者を区別できず、同一の半導体記憶装置
上では、両モードを用いることができず、どちらか一方
のモードしか不可能であった。 この発明は、上記のようが従来のものの欠点を除去する
ためになされたもので、ＫＸｔ％ＲＡ８が１１Ｌ〃の期
間中、ｇｘｔ、７℃が“■単の期間が任意の設定値より
短かければニブル・モード、任意の設定値よシ長ければ
ページモードとすることにより、両モードが同一半導体
記憶装置で使用できるようにすることを目的としている
。 以下、この発明の一実施例を説明する。 この発明による半導体記憶装置の構成は、第３図のニブ
ル・モードの説明Ｖｃ細いたものと全く同一である。し
かしながら、第８図でのＣＡＢバッファおよび、データ
セレクト・シフト・レジスタの構成が従来のものと異な
る。 従来のページ・モードだけが可能な半導体記憶装置のＣ
Ａ８バッファは、第４図に示すようにｍｘｔ％ＣＡ８と
同期した内部クロツクエｎｔ−ｃＡ８．工ａｔ・春を発
生する構成になっていた。 この内、Ｘｎｔ−ＣＡＢ Ｆｉアドレス・ノ（ソファ１
ｔ１路に入力され、これをトリガとして、コラム・アド
レス信号（ム・〜Ａｖ）が発生される。 またＩｎｔＪＡ８け、−例として第５図に示すコラム・
デコーダに入力され、 １！Ｘｘｔ、て茹が１′Ｈ〃の
期間、ツートムを″Ｒ〃レベルにプリチャージし、デコ
ーダをリセットする。その状態から、コラム・アドレス
信号（ム・〜Ａｓ ）が入力され、Ａ・から入まですべ
て“Ｌ＃レベルで、Ｔｒ１〜Ｔｒ１がすべてオフしてい
るデコーダだけ、ブリ・チャージされたノーＦＡの電位
を“Ｈ＃レベルのまま保セ、他のデコーダの７−ドＡは
、すべて１′Ｌ＃し１：：。 ベルになる。 ・ 従って、ノーＦＡがＨ＃のデコーダだけＴｒ７がオンし
ており、輪線とディジット線は導通する。したがって、
ＩＩｔＸｔ％ＣＡ８が“Ｈ〃になれば、コラム・デコ
ーダがリセットされ、“Ｌ＃になれば工ｎ ｔ−ＣＡ３
が発生し、これにより、コラム・アドレス信号が発生さ
れ、デコーダを１作させる構成となっていた。すなわち
、ＥＸｔ、 ＣＡＢを“Ｈ＃ニするたびにコラム・デコ
ーダがリセットサレ、次にＥｉＸｔ、 ＣＡｓか Ｌ〃
になるときに、再び外部からコラム・アドレス信号を与
え軽ければコラム・アドレスが決定で島ない構漬になっ
ていた。 一方、従来のニブル・モードだけが可能な半導体記憶装
置は、オ６図、オフ図で示すようにコラム・デコーダは
工ｎｔ−ＲＡＳ信号によりブリ・チャージされ、リセッ
トされていた。 従ッテ、ｘｘｔ、 Ｒａｓが１１Ｌ〃の期間け、ＥＸｔ
、 ＣＡＢ ’ｉｉ”Ｈ”としてもコラム・デコーダが
リセットされることなく、ニブル動作を可能にしていた
。また、データ・セレクト・シフト・レジスタも工ｎｔ
−ＲＡＳによりリセットされる構成になっていたので、
］１ＣＸｔ％ＲＡＳが１′Ｌ〃の聞、シフト・レジスタ
として動作可能となっていたが、このことくいいかえれ
ば、Ｆ！ｘｔ、■のサイクル毎にコラム・アドレスを変
化でき得るページ・モードは不可能であった。 しかしながら、本発明においては、第８図に示すように
ｘｘｔ％□が“Ｌ＃から“Ｈ〃になる時に、内部クロッ
クＩｎｔ−ＣＡ８ＡがＴ４時間遅れて立ち上がるようＶ
ＣＣＡ８バッファ回路（ＣＢ）を構成している。従って
ＢＸｔ、 ＣＡ８が“Ｈ＃の期間がＴ４より短かければ
（期間Ｔｍ）、工ｎｔ−ＣＡＳＡけ“Ｈ〃になることは
なく、ずっと１１Ｌ＃のままとなる。まなってからＴ４
時間遅れて“Ｈ〃になる。（期間Ｔｓ）また、工ｎｔ−
ｃＡｓＡを工ｎｔ−ＣＡＳＡに同期して発生μ工ｎｔ・
ＣＡＳＡのＬ＃から“Ｈ〃への立ち上がりをトリガとし
て、コラム９アドレスを発生するようにアドレス・バッ
ファ回路を構成しておき、また、コラム・デコーダを第
９図に示スように構成すれば時刻Ａで工ｒｔ−ＣＡ８Ａ
が“Ｌ〃がら“Ｈ〃になり、内部コラム・アドレス信号
が発生され、それが牙９図に示すコラム・アドレス（Ａ
、 ％Ａ、）に入力され、それによってデコーダが選択
される。そして、Ｔ鵞でデコーダがリセットされないの
で、期間Ｔ３はニブル・モードになる。また、期間Ｔｓ
でコラム・デコーダがリセットされ、また、時刻Ｆでは
、再びＩｎｔ−ＣＡＢムが“Ｌ〃からＨ＃になり、内部
コラム・アドレス信号が発生されるので、期間Ｔ６はペ
ージ・モードになる。 また、ＫＸｔ、 ＣＡＳが“Ｉｆ”からＨダになる時に
、時間Ｔだみ遅れる回路の一つの例を、第１０図に、回
路に印加される入力信号波形、および回路の各７−ドの
電位変化を第１１図に示す。クロックＡけＥＸｔ、 Ｃ
ＡＢに同期した内部信号、クロックＢけ、その反転信号
である。従ってクロツクムがＬ〃から“Ｈ〃になるにつ
れて、”ｊｕｌを通してノード１が“Ｈ〃に充電される
。一方ノードｊｌ＃′ｉあらかじめＴＲ３を通してクロ
ックＢが、“■〃であったので“Ｈ＃レベルに充電され
ており、従ってノードｌがＬ＃から“Ｈ＃になるにした
がってＨ〃から”Ｌ＃になる。ＴＲＩ、ＴＲ４，ＴＲ１
１，ＴＲ６で構されるインノ（−夕回路はシュミット回
路とじて一般によく知られている回路であり、比較的大
曳な遅延時間が得られる回路である。ゆえにノードｌが
“Ｌ〃からＨ＃になった後、比較的大きな遅延時間の後
に（Ｉ ＨＨから“Ｌ〃になる。一方、ＴＲ８，ｉＬ９
で構成される回路はＴ９のトランジスタの大きさは、Ｔ
Ｒａに比してかなり大きく設定されている。いわゆるレ
シオ回路である。 従ってノード３が“Ｌ〃に落ちきってから、ノーＦ３の
電位はＨ＃にな゛る。ゆえに、クロックＡ−１＞Ｅ“Ｌ
＃から“Ｈ＃になってから、かなり遅延してノード８が
“Ｌ＃から“Ｈ〃になり、クロックＡの遅延信号が得ら
れる。 次に本発明におけるデータ・セレクト・シフトレジスタ
の回路の一実施例を第１８図に示九：ｉｌｊ図に示した
回路はデータ・セレクト・シフト・レジスタ一段のもの
であり、同様なもの・１１１ が４段シリアルに接゛続されており、入力されるコラム
アドレス信号のみが異なる。即ち（Ａｓ。 Ａｖ ） ＠ （Ａｌｌ ＡＶ ） 、 （Ａａ ＊″
Ａ ｙ ） Ｔ Ｉ Ａａ 、 石） Ｏ４ｍ テある
。一方、従来のものは、ＴＲ２１のゲートへけＩｎｌＲ
Ａ日信号が入力されていた、この回路の納作をオ８図を
用いて説明する。 今、Ａ Ｉ−ｊ、ｙ ｔｘ ” Ｌ”が期間Ｔ１に入力
されたとする。そうすると、４つのシフト・レジスタの
内、８つのノード１６の電位は、ＴＲ１２或け、ＴＲ１
！３がオンして（ｌ Ｈ））から“Ｌ＃になり、１つだ
け“■〃の−ままで、ＹｉＮがＩＩＨｌｌのまま保持さ
れる。 このＹｉＮは、自分自身の段ΩＴＲＹ ２ 、およびＴ
Ｒ／１４ 。 そして、次段のＴＲＹ ｌ 、 ＴＲ１！１のゲートに
入力される。従って、自段の７−ドＩＩＦｉ“、Ｌ〃に
、ノード１３け“Ｈ〃になる。つぎに期間Ｔ２では、
ＫＸｔ、論に同期して発生する内部ＣＡＥＩ信号、工ｎ
ｔ・石ｉが“Ｈ＃になる・ 従ってノード１２は１Ｌ＃のままで、ノード１４は１′
Ｈ＃になる。ゆえに、ＴＲ口がオンし、ノード１５がＩ
Ｉ Ｈｆｉ）に充電され、従ってＴＲ１２０がオンする
ことによりノード１６が“Ｌ〃になる。即ち１、期間Ｔ
ｌで選択されたシフト・レジスタが期間Ｔ２で非選択に
なる。 一方、次段では、期間Ｔ１でＴＲ１１，ＴＲＩＩＩがオ
ンすることにより、ノード１１が１１Ｈ＃に、ノード１
３が“ＴＪ＃になる。従って、期間Ｔ２ではメート１１
ｍが“Ｈ＃になり、ノード１４は、′Ｌ〃のままである
。 従って、ＴＲ１９がオンし、ノード１６は再び（（ＨＩ
Ｉに充電され選択される。 このようにして、ＥＸ、、て１がｇｔ Ｌ 〃−４”
Ｈ”−“Ｌ〃→“Ｈ＃をくシかえせば、シフト・レジス
タは、どんどんシフトしていく。 ところが期間Ｔａ＋Ｔａでは、工ｎｔ−ｃＡｓＡが（ｊ
ＨｄＬになるので、４個のシフトレジスタの’ｌ’Ｒ
２１がすべて、オンし、ノード１６はすべて１１Ｈ〃に
充電され、デコーダはリセットされ、次必期Ｆｔ！Ｉｊ
Ｔ６でのページ・モードを可能にする。 なお、第１０図に示した遅延回路は、遅延一段の場合を
示したが、ＴＲ１〜ＴＲ９で構成される遅延回路を複数
個、シリアルに接続してもよいし、あるいはノードｌ、
ノード２に意図的な容量を付加すれば更に大きな遅延時
間が痔られる。 以上のように、この発明／ｄ ＥＸモ、−の［の“Ｌ〃
から′Ｈ〃への立ち上がり時に、任意の値、遅延する信
号を、コラム・デコーダ及びデータ・セレクト・シフト
・レジスタのリセット信号に用いたので、同−半導体記
憶装置上でベージモードとニブル・モードの両モードを
可能にできる効果がある。
）に格納される。 次に、残りのコラム・アドレス（Ａ・ｓ Ａｔ ）がデ
ータ・セレクト・シフト・レジスタ（Ｄ８ｘ〜Ｄ８４１
に入力され、４個のスイッチの内の１つ（ｓｗｉ〜８Ｗ
４）がオンし、データ・レジスタの内容が出カパッ７ア
回路（ＯＢ）を通って、出方される。 この時、第２図に示したようにｇｘｔ、□をＬ＃にした
ｉｉ ＥＸｔ、 ＣＡＢを一変“Ｈ＃ Ｉｃ ｌ、、再
ヒ″Ｌ＃ニすると、シフト・レジスタが動作し選択され
たスイッチがオフし、次のスイッチがオンする。 −例として、コラム・アドレス（Ａｓ、Ａｔ）［より８
Ｗｌが選択されオンして込たとすると、シフト・レジス
タ（Ｄ８１）が１つ動き、８Ｗｌがオフとするとともに
、５ｖｓｉがオンする。 このように、ニブル・モードでは、 １！ｉＸｔ、Ｒ
ＡＳを“Ｌ＃にしたまｉｍｘｔ％τｉを“Ｌ〃→Ｈ〃→
“Ｌ＃→“Ｈ〃として−くと、外部アドレスには無関係
に、シフト・ｖシフ、ｆｉ １ＤＢｚ”〜Ｄ８４】が動
作することによって、データ・レジスタ（ＤＲ１〜ＤＲ
ａ）に格納されたデータが順次読み出される。このよう
にニブルモードはページモードと異なり、コラム・アド
レスによらずデータが読み出されるので、アドレス・バ
ッファ（Ａｏ〜Ａマ）を動作させる必要がなく高速にデ
ータが読み出せることができる。 しかしながら、あらかじめ、コラム・アドレス（Ａ−〜
ム審）で選択した４ビツトのデータしが読み出せない欠
点もある。 以上のように、ページ・モードとニブルモードは、全く
半導体記憶装置内の動作が異なるのにもかかわらず、オ
１図、オ８図に示したように、ＥＸｔｓ ＲＡＳ 、
１！！ｘｔ、 ＣＡＢのタイミング関係が全く同一であ
るので、従来の半導体記憶装置ではページ・モードとニ
ブルモードの両者を区別できず、同一の半導体記憶装置
上では、両モードを用いることができず、どちらか一方
のモードしか不可能であった。 この発明は、上記のようが従来のものの欠点を除去する
ためになされたもので、ＫＸｔ％ＲＡ８が１１Ｌ〃の期
間中、ｇｘｔ、７℃が“■単の期間が任意の設定値より
短かければニブル・モード、任意の設定値よシ長ければ
ページモードとすることにより、両モードが同一半導体
記憶装置で使用できるようにすることを目的としている
。 以下、この発明の一実施例を説明する。 この発明による半導体記憶装置の構成は、第３図のニブ
ル・モードの説明Ｖｃ細いたものと全く同一である。し
かしながら、第８図でのＣＡＢバッファおよび、データ
セレクト・シフト・レジスタの構成が従来のものと異な
る。 従来のページ・モードだけが可能な半導体記憶装置のＣ
Ａ８バッファは、第４図に示すようにｍｘｔ％ＣＡ８と
同期した内部クロツクエｎｔ−ｃＡ８．工ａｔ・春を発
生する構成になっていた。 この内、Ｘｎｔ−ＣＡＢ Ｆｉアドレス・ノ（ソファ１
ｔ１路に入力され、これをトリガとして、コラム・アド
レス信号（ム・〜Ａｖ）が発生される。 またＩｎｔＪＡ８け、−例として第５図に示すコラム・
デコーダに入力され、 １！Ｘｘｔ、て茹が１′Ｈ〃の
期間、ツートムを″Ｒ〃レベルにプリチャージし、デコ
ーダをリセットする。その状態から、コラム・アドレス
信号（ム・〜Ａｓ ）が入力され、Ａ・から入まですべ
て“Ｌ＃レベルで、Ｔｒ１〜Ｔｒ１がすべてオフしてい
るデコーダだけ、ブリ・チャージされたノーＦＡの電位
を“Ｈ＃レベルのまま保セ、他のデコーダの７−ドＡは
、すべて１′Ｌ＃し１：：。 ベルになる。 ・ 従って、ノーＦＡがＨ＃のデコーダだけＴｒ７がオンし
ており、輪線とディジット線は導通する。したがって、
ＩＩｔＸｔ％ＣＡ８が“Ｈ〃になれば、コラム・デコ
ーダがリセットされ、“Ｌ＃になれば工ｎ ｔ−ＣＡ３
が発生し、これにより、コラム・アドレス信号が発生さ
れ、デコーダを１作させる構成となっていた。すなわち
、ＥＸｔ、 ＣＡＢを“Ｈ＃ニするたびにコラム・デコ
ーダがリセットサレ、次にＥｉＸｔ、 ＣＡｓか Ｌ〃
になるときに、再び外部からコラム・アドレス信号を与
え軽ければコラム・アドレスが決定で島ない構漬になっ
ていた。 一方、従来のニブル・モードだけが可能な半導体記憶装
置は、オ６図、オフ図で示すようにコラム・デコーダは
工ｎｔ−ＲＡＳ信号によりブリ・チャージされ、リセッ
トされていた。 従ッテ、ｘｘｔ、 Ｒａｓが１１Ｌ〃の期間け、ＥＸｔ
、 ＣＡＢ ’ｉｉ”Ｈ”としてもコラム・デコーダが
リセットされることなく、ニブル動作を可能にしていた
。また、データ・セレクト・シフト・レジスタも工ｎｔ
−ＲＡＳによりリセットされる構成になっていたので、
］１ＣＸｔ％ＲＡＳが１′Ｌ〃の聞、シフト・レジスタ
として動作可能となっていたが、このことくいいかえれ
ば、Ｆ！ｘｔ、■のサイクル毎にコラム・アドレスを変
化でき得るページ・モードは不可能であった。 しかしながら、本発明においては、第８図に示すように
ｘｘｔ％□が“Ｌ＃から“Ｈ〃になる時に、内部クロッ
クＩｎｔ−ＣＡ８ＡがＴ４時間遅れて立ち上がるようＶ
ＣＣＡ８バッファ回路（ＣＢ）を構成している。従って
ＢＸｔ、 ＣＡ８が“Ｈ＃の期間がＴ４より短かければ
（期間Ｔｍ）、工ｎｔ−ＣＡＳＡけ“Ｈ〃になることは
なく、ずっと１１Ｌ＃のままとなる。まなってからＴ４
時間遅れて“Ｈ〃になる。（期間Ｔｓ）また、工ｎｔ−
ｃＡｓＡを工ｎｔ−ＣＡＳＡに同期して発生μ工ｎｔ・
ＣＡＳＡのＬ＃から“Ｈ〃への立ち上がりをトリガとし
て、コラム９アドレスを発生するようにアドレス・バッ
ファ回路を構成しておき、また、コラム・デコーダを第
９図に示スように構成すれば時刻Ａで工ｒｔ−ＣＡ８Ａ
が“Ｌ〃がら“Ｈ〃になり、内部コラム・アドレス信号
が発生され、それが牙９図に示すコラム・アドレス（Ａ
、 ％Ａ、）に入力され、それによってデコーダが選択
される。そして、Ｔ鵞でデコーダがリセットされないの
で、期間Ｔ３はニブル・モードになる。また、期間Ｔｓ
でコラム・デコーダがリセットされ、また、時刻Ｆでは
、再びＩｎｔ−ＣＡＢムが“Ｌ〃からＨ＃になり、内部
コラム・アドレス信号が発生されるので、期間Ｔ６はペ
ージ・モードになる。 また、ＫＸｔ、 ＣＡＳが“Ｉｆ”からＨダになる時に
、時間Ｔだみ遅れる回路の一つの例を、第１０図に、回
路に印加される入力信号波形、および回路の各７−ドの
電位変化を第１１図に示す。クロックＡけＥＸｔ、 Ｃ
ＡＢに同期した内部信号、クロックＢけ、その反転信号
である。従ってクロツクムがＬ〃から“Ｈ〃になるにつ
れて、”ｊｕｌを通してノード１が“Ｈ〃に充電される
。一方ノードｊｌ＃′ｉあらかじめＴＲ３を通してクロ
ックＢが、“■〃であったので“Ｈ＃レベルに充電され
ており、従ってノードｌがＬ＃から“Ｈ＃になるにした
がってＨ〃から”Ｌ＃になる。ＴＲＩ、ＴＲ４，ＴＲ１
１，ＴＲ６で構されるインノ（−夕回路はシュミット回
路とじて一般によく知られている回路であり、比較的大
曳な遅延時間が得られる回路である。ゆえにノードｌが
“Ｌ〃からＨ＃になった後、比較的大きな遅延時間の後
に（Ｉ ＨＨから“Ｌ〃になる。一方、ＴＲ８，ｉＬ９
で構成される回路はＴ９のトランジスタの大きさは、Ｔ
Ｒａに比してかなり大きく設定されている。いわゆるレ
シオ回路である。 従ってノード３が“Ｌ〃に落ちきってから、ノーＦ３の
電位はＨ＃にな゛る。ゆえに、クロックＡ−１＞Ｅ“Ｌ
＃から“Ｈ＃になってから、かなり遅延してノード８が
“Ｌ＃から“Ｈ〃になり、クロックＡの遅延信号が得ら
れる。 次に本発明におけるデータ・セレクト・シフトレジスタ
の回路の一実施例を第１８図に示九：ｉｌｊ図に示した
回路はデータ・セレクト・シフト・レジスタ一段のもの
であり、同様なもの・１１１ が４段シリアルに接゛続されており、入力されるコラム
アドレス信号のみが異なる。即ち（Ａｓ。 Ａｖ ） ＠ （Ａｌｌ ＡＶ ） 、 （Ａａ ＊″
Ａ ｙ ） Ｔ Ｉ Ａａ 、 石） Ｏ４ｍ テある
。一方、従来のものは、ＴＲ２１のゲートへけＩｎｌＲ
Ａ日信号が入力されていた、この回路の納作をオ８図を
用いて説明する。 今、Ａ Ｉ−ｊ、ｙ ｔｘ ” Ｌ”が期間Ｔ１に入力
されたとする。そうすると、４つのシフト・レジスタの
内、８つのノード１６の電位は、ＴＲ１２或け、ＴＲ１
！３がオンして（ｌ Ｈ））から“Ｌ＃になり、１つだ
け“■〃の−ままで、ＹｉＮがＩＩＨｌｌのまま保持さ
れる。 このＹｉＮは、自分自身の段ΩＴＲＹ ２ 、およびＴ
Ｒ／１４ 。 そして、次段のＴＲＹ ｌ 、 ＴＲ１！１のゲートに
入力される。従って、自段の７−ドＩＩＦｉ“、Ｌ〃に
、ノード１３け“Ｈ〃になる。つぎに期間Ｔ２では、
ＫＸｔ、論に同期して発生する内部ＣＡＥＩ信号、工ｎ
ｔ・石ｉが“Ｈ＃になる・ 従ってノード１２は１Ｌ＃のままで、ノード１４は１′
Ｈ＃になる。ゆえに、ＴＲ口がオンし、ノード１５がＩ
Ｉ Ｈｆｉ）に充電され、従ってＴＲ１２０がオンする
ことによりノード１６が“Ｌ〃になる。即ち１、期間Ｔ
ｌで選択されたシフト・レジスタが期間Ｔ２で非選択に
なる。 一方、次段では、期間Ｔ１でＴＲ１１，ＴＲＩＩＩがオ
ンすることにより、ノード１１が１１Ｈ＃に、ノード１
３が“ＴＪ＃になる。従って、期間Ｔ２ではメート１１
ｍが“Ｈ＃になり、ノード１４は、′Ｌ〃のままである
。 従って、ＴＲ１９がオンし、ノード１６は再び（（ＨＩ
Ｉに充電され選択される。 このようにして、ＥＸ、、て１がｇｔ Ｌ 〃−４”
Ｈ”−“Ｌ〃→“Ｈ＃をくシかえせば、シフト・レジス
タは、どんどんシフトしていく。 ところが期間Ｔａ＋Ｔａでは、工ｎｔ−ｃＡｓＡが（ｊ
ＨｄＬになるので、４個のシフトレジスタの’ｌ’Ｒ
２１がすべて、オンし、ノード１６はすべて１１Ｈ〃に
充電され、デコーダはリセットされ、次必期Ｆｔ！Ｉｊ
Ｔ６でのページ・モードを可能にする。 なお、第１０図に示した遅延回路は、遅延一段の場合を
示したが、ＴＲ１〜ＴＲ９で構成される遅延回路を複数
個、シリアルに接続してもよいし、あるいはノードｌ、
ノード２に意図的な容量を付加すれば更に大きな遅延時
間が痔られる。 以上のように、この発明／ｄ ＥＸモ、−の［の“Ｌ〃
から′Ｈ〃への立ち上がり時に、任意の値、遅延する信
号を、コラム・デコーダ及びデータ・セレクト・シフト
・レジスタのリセット信号に用いたので、同−半導体記
憶装置上でベージモードとニブル・モードの両モードを
可能にできる効果がある。
第１図は、ベージモードの入力信号タイミング図、第２
図は、ニブル・モードの入力信号タイミング図、第３図
は、従来のニブル・モード可能な半導体記憶装置の回鴫
構成図、第４図は、ベージモード可能な半導体記憶装置
の内部ＣＡＥＩ信号波形図、第５図は、そのコラム・デ
コーダ回路を示す回路図、第６図は、ニブル・モード可
能な半導体記憶装置の内部ＲＡＳ、ＣＡＢ信号波形図、
オフ図は、そのコラム・デコーダ回路ヲ示す回路図、第
８図は、本発明における内部ＣＡＢ信号波形図、第９図
は、そのコラム・デコーダ回路を示す回路図、第１０図
は、本発明のＺＸｔ、■の遅延信号を得るための回路の
一例を示す回路図、第１１図はその内部節点波形図、第
１２図は本発明におけるデータ・セレクト・シフト・レ
ジスタ回路の一例を示す回路図である。 なお、図中同一符号は同一または相当部分を示す。 ＭＣ−−−メモリセル、ＣＢ −−−ＣＡＢバッファ、
ＲＢ −−−ＲＡＳバッファ、ＲＤ −−一ロウ・デコ
ーダ、ｃｎ−−−コラム畳デコーダ、Ａ・〜Ａ、−一一
アドレス・バッファ回路、ＤＲ，〜ＤＲ４−代理人
葛 野 信 − ：１：１ 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 □□−Ｔ □−−Ｖ 第９図 −第１０図 第１１図 第１２図 １１亡 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５６−１６１４９８号２
、発明の名称 半導体記憶装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の− ６、補正の内容 明細書をつぎのとおり訂正する。
図は、ニブル・モードの入力信号タイミング図、第３図
は、従来のニブル・モード可能な半導体記憶装置の回鴫
構成図、第４図は、ベージモード可能な半導体記憶装置
の内部ＣＡＥＩ信号波形図、第５図は、そのコラム・デ
コーダ回路を示す回路図、第６図は、ニブル・モード可
能な半導体記憶装置の内部ＲＡＳ、ＣＡＢ信号波形図、
オフ図は、そのコラム・デコーダ回路ヲ示す回路図、第
８図は、本発明における内部ＣＡＢ信号波形図、第９図
は、そのコラム・デコーダ回路を示す回路図、第１０図
は、本発明のＺＸｔ、■の遅延信号を得るための回路の
一例を示す回路図、第１１図はその内部節点波形図、第
１２図は本発明におけるデータ・セレクト・シフト・レ
ジスタ回路の一例を示す回路図である。 なお、図中同一符号は同一または相当部分を示す。 ＭＣ−−−メモリセル、ＣＢ −−−ＣＡＢバッファ、
ＲＢ −−−ＲＡＳバッファ、ＲＤ −−一ロウ・デコ
ーダ、ｃｎ−−−コラム畳デコーダ、Ａ・〜Ａ、−一一
アドレス・バッファ回路、ＤＲ，〜ＤＲ４−代理人
葛 野 信 − ：１：１ 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 □□−Ｔ □−−Ｖ 第９図 −第１０図 第１１図 第１２図 １１亡 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５６−１６１４９８号２
、発明の名称 半導体記憶装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の− ６、補正の内容 明細書をつぎのとおり訂正する。
Claims (1)
- 【特許請求の範囲】 データを記憶保持するＣ８ゞ’ｘ ｇＭ）個のメモリ・
セルと、前記メモリ・セルにデータを書き込む書き込み
手段と前記メモリ・セルからデータを読み出す読み出し
手段と外部から入力される（ＭＡＮ）個の外部アドレス
信号を３時分割し、ロク・アドレス・ストローブ信号を
トリガトシてＭ個のロク・アドレス信号、コラム・アド
レス・ストローブ信号をトリガとしてＮ個のコラム・ア
ドレス信号を、チップ内に収り込・むアドレス収り込み
手段と、（ｉｌＸｓＩ）個の前記メモリ・セルから（ｇ
” ｘ ｇＢ）個（ム〈輩、Ｂ（Ｎ）を選択するオｌの
デコード手段と前記オｌのデコード手段により選択され
た（ｌＸｇ）個の前記メモリセルから読み出された（
ｊｌＡｘｇ”）個の記憶情報を一時格納するＣｇＡｘｊ
ｌＢ）個のレジスタと前記レジスタから１つのレジスタ
を選択するオ８のデコード手段とを備え、前記第２のデ
コード手段は（１ＡＸｌ”）段のシフト・レジスタとし
ても動°′作可能である半導体記憶装置において、前記
コラム・アドレス・ストローブ信号の非活性状態の期間
が任意に設定される値より長い時は、これに続く前記コ
ラム・アドレス・ストローブ信号の活性状態の期間にお
いて前記外部アドレス信号により指定され、前記オｉ及
びオ８のデコード手段により選１択される１個のレジス
タの丙容を読み出し、前記コラム・アドレス・ストロ−
ブ信号の非活性状態の期間が任意に設定される、ある値
より短り鶏はこれに続く前記コラム・アドレス・ストロ
ーブ信号の活性状態の期間でかつ一ツ前のコラム・アド
レス・ストローフ（Ｂ号。 活性状態の期ＩｆｆＩにおいて、前記オｌ及び第２のデ
コード手段で選択されたレジスタにつづくレジスタが前
記第２のデコード手段がシフト・レジスタとして動作す
ることにより、前記外部アドレス信号には無関係に選択
されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161493A JPS6042547B2 (ja) | 1981-10-08 | 1981-10-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161493A JPS6042547B2 (ja) | 1981-10-08 | 1981-10-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5862885A true JPS5862885A (ja) | 1983-04-14 |
| JPS6042547B2 JPS6042547B2 (ja) | 1985-09-24 |
Family
ID=15736113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161493A Expired JPS6042547B2 (ja) | 1981-10-08 | 1981-10-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042547B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074174A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | メモリ・アクセス方式 |
| US4707811A (en) * | 1983-11-29 | 1987-11-17 | Fujitsu Limited | Semiconductor memory device having extended period for outputting data |
| US4875192A (en) * | 1983-12-23 | 1989-10-17 | Hitachi, Ltd. | Semiconductor memory with an improved nibble mode arrangement |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249205A (ja) * | 1985-08-28 | 1987-03-03 | Mitsutoyo Mfg Corp | 自動駆動型三次元測定機 |
-
1981
- 1981-10-08 JP JP56161493A patent/JPS6042547B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074174A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | メモリ・アクセス方式 |
| JPH0140432B2 (ja) * | 1983-09-29 | 1989-08-29 | Fujitsu Kk | |
| US4707811A (en) * | 1983-11-29 | 1987-11-17 | Fujitsu Limited | Semiconductor memory device having extended period for outputting data |
| US4875192A (en) * | 1983-12-23 | 1989-10-17 | Hitachi, Ltd. | Semiconductor memory with an improved nibble mode arrangement |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6042547B2 (ja) | 1985-09-24 |
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