JPH0427636B2 - - Google Patents
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- JPH0427636B2 JPH0427636B2 JP57132752A JP13275282A JPH0427636B2 JP H0427636 B2 JPH0427636 B2 JP H0427636B2 JP 57132752 A JP57132752 A JP 57132752A JP 13275282 A JP13275282 A JP 13275282A JP H0427636 B2 JPH0427636 B2 JP H0427636B2
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- 239000004065 semiconductor Substances 0.000 claims description 23
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 16
- 239000008186 active pharmaceutical agent Substances 0.000 description 7
- 102100035606 Beta-casein Human genes 0.000 description 2
- 101000947120 Homo sapiens Beta-casein Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、半導体記憶装置のデータ読み出し
モード、特にページモードとニブルモードの両モ
ードを同一メモリ上において実現することができ
る半導体記憶装置に関するものである。
モード、特にページモードとニブルモードの両モ
ードを同一メモリ上において実現することができ
る半導体記憶装置に関するものである。
従来、ダイナミツク型半導体記憶装置のデータ
読み出し方法の１つのモードとしてページ・モー
ドがあつた。このモードの場合の半導体記憶装置
に与えられる外部信号の読み出し時のタイミング
を第１図に示す。この場合、まず、外部ロウ・ア
ドレス・ストローブ信号Ext・が“Ｌ”の活
性化状態になり、これをトリガとしてロウ・アド
レスが半導体記憶装置内に取り込まれ、このアド
レスに対応した１本のワード線が選択される。次
に、外部コラム・アドレス・ストローブ信号
Ext・が“Ｌ”の活性状態になり、これをト
リガとしてコラム・アドレスが半導体記憶装置内
に取り込まれ、このアドレスに対応した１本のデ
イジツト線が選択され、１つのメモリ・セルの情
報が読み出される。ついで、外部コラム・アドレ
ス・ストローブ信号Ext・が“Ｈ”レベルの
不活性状態になり、コラム・デコーダおよびデー
タ出力回路がリセツトされる。次いで、再び外部
コラム・アドレス・ストローブ信号Ext・が
“Ｌ”になり、異なつたコラム・アドレスが取り
込まれ、そのアドレスに対応したデイジツト線が
選択され、データが読み出される。この場合、ロ
ウ・アドレスは同一状態を保つているので、ペー
ジ・モードはロウ・アドレスで選択される１本の
ワード線に接続されるメモリ・セルを、コラム・
アドレスを変化させることにより、デイジツト線
を切り換え、順次読み出すモードということがで
きる。しかし、このページ・モードだけが可能な
半導体記憶装置では外部コラム・アドレス・スト
ローブ信号Ext・を“Ｈ”にするたびにコラ
ム・デコーダがリセツトされ、次に外部コラム・
アドレス・ストローブ信号Ext・が“Ｌ”に
なるときに、再び外部からコラム・アドレス信号
を与えなければコラム・アドレスが決定できない
構造になつている。このことについて更に説明す
ると、CASバツフアが第２図に示すように、外
部コラム・アドレス・ストローブ信号Ext・
と同期した内部クロツクInt・CAS，Int・を
発生する構成になつていた。この内、Int・CAS
はアドレス・バツフア回路に入力され、これをト
リガとして、コラム・アドレス信号（a0〜a7）が
発生される。また、Int・は一例として第３
図に示すコラム・デコーダに入力され、Ext・
CASが“Ｈ”の期間、ノードＡを“Ｈ”レベル
にプリチヤージし、デコーダをリセツトする。そ
の状態から、コラム・アドレス信号（a0〜a5）が
入力され、コラム・アドレス信号（a0〜a5）まで
すべて“Ｌ”レベルで、トランジスタ（Tr1〜
Tr5）がすべてオフしているデコーダだけ、プ
リ・チヤージされたノードＡの電位を“Ｈ”レベ
ルのまま保ち、他のデコーダのノードＡは、すべ
て“Ｌ”レベルになる。従つて、ノードＡが
“Ｈ”のデコーダだけトランジスタ（Tr7）がオ
ンしており、Ｉ／Ｏ線とデイジツト線は導通する。
読み出し方法の１つのモードとしてページ・モー
ドがあつた。このモードの場合の半導体記憶装置
に与えられる外部信号の読み出し時のタイミング
を第１図に示す。この場合、まず、外部ロウ・ア
ドレス・ストローブ信号Ext・が“Ｌ”の活
性化状態になり、これをトリガとしてロウ・アド
レスが半導体記憶装置内に取り込まれ、このアド
レスに対応した１本のワード線が選択される。次
に、外部コラム・アドレス・ストローブ信号
Ext・が“Ｌ”の活性状態になり、これをト
リガとしてコラム・アドレスが半導体記憶装置内
に取り込まれ、このアドレスに対応した１本のデ
イジツト線が選択され、１つのメモリ・セルの情
報が読み出される。ついで、外部コラム・アドレ
ス・ストローブ信号Ext・が“Ｈ”レベルの
不活性状態になり、コラム・デコーダおよびデー
タ出力回路がリセツトされる。次いで、再び外部
コラム・アドレス・ストローブ信号Ext・が
“Ｌ”になり、異なつたコラム・アドレスが取り
込まれ、そのアドレスに対応したデイジツト線が
選択され、データが読み出される。この場合、ロ
ウ・アドレスは同一状態を保つているので、ペー
ジ・モードはロウ・アドレスで選択される１本の
ワード線に接続されるメモリ・セルを、コラム・
アドレスを変化させることにより、デイジツト線
を切り換え、順次読み出すモードということがで
きる。しかし、このページ・モードだけが可能な
半導体記憶装置では外部コラム・アドレス・スト
ローブ信号Ext・を“Ｈ”にするたびにコラ
ム・デコーダがリセツトされ、次に外部コラム・
アドレス・ストローブ信号Ext・が“Ｌ”に
なるときに、再び外部からコラム・アドレス信号
を与えなければコラム・アドレスが決定できない
構造になつている。このことについて更に説明す
ると、CASバツフアが第２図に示すように、外
部コラム・アドレス・ストローブ信号Ext・
と同期した内部クロツクInt・CAS，Int・を
発生する構成になつていた。この内、Int・CAS
はアドレス・バツフア回路に入力され、これをト
リガとして、コラム・アドレス信号（a0〜a7）が
発生される。また、Int・は一例として第３
図に示すコラム・デコーダに入力され、Ext・
CASが“Ｈ”の期間、ノードＡを“Ｈ”レベル
にプリチヤージし、デコーダをリセツトする。そ
の状態から、コラム・アドレス信号（a0〜a5）が
入力され、コラム・アドレス信号（a0〜a5）まで
すべて“Ｌ”レベルで、トランジスタ（Tr1〜
Tr5）がすべてオフしているデコーダだけ、プ
リ・チヤージされたノードＡの電位を“Ｈ”レベ
ルのまま保ち、他のデコーダのノードＡは、すべ
て“Ｌ”レベルになる。従つて、ノードＡが
“Ｈ”のデコーダだけトランジスタ（Tr7）がオ
ンしており、Ｉ／Ｏ線とデイジツト線は導通する。
したがつて、Ext・が“Ｈ”になればコラ
ム・デコーダがリセツトされ、“Ｌ”になれば
Int・CASが発生し、これにより、コラム・アド
レス信号が発生され、デコーダを動作させる構成
となつている。
ム・デコーダがリセツトされ、“Ｌ”になれば
Int・CASが発生し、これにより、コラム・アド
レス信号が発生され、デコーダを動作させる構成
となつている。
一方、近来、ニブル・モードなる新しいデータ
読み出し方法が提案され実用化されようとしてい
る。このモードの場合、外部入力信号の読み出し
時のタイミング関係を第４図に示す。また、64K
ビツト・ダイナミツク・RAMについて、この構
成法の一例を第５図に示す。すなわち、第５図は
従来のニブル・モード可能な半導体記憶装置を示
す回路構成図である。同図において、MCはマト
リツクス状に配列したメモリ・セル、CBはCAS
バツフア、RBはRASバツフア、RDはロウ・デ
コーダ、CDはコラム・デコーダ、A0〜A7はアド
レス・バツフア回路、DR1〜DR4はデータ・レジ
スタ、DS1〜DS4はデータ・セレクト・シフト・
レジスタ、SAはセンス・アンプ、SW1〜SW4は
スイツチ、OBは出力バツフアである。
読み出し方法が提案され実用化されようとしてい
る。このモードの場合、外部入力信号の読み出し
時のタイミング関係を第４図に示す。また、64K
ビツト・ダイナミツク・RAMについて、この構
成法の一例を第５図に示す。すなわち、第５図は
従来のニブル・モード可能な半導体記憶装置を示
す回路構成図である。同図において、MCはマト
リツクス状に配列したメモリ・セル、CBはCAS
バツフア、RBはRASバツフア、RDはロウ・デ
コーダ、CDはコラム・デコーダ、A0〜A7はアド
レス・バツフア回路、DR1〜DR4はデータ・レジ
スタ、DS1〜DS4はデータ・セレクト・シフト・
レジスタ、SAはセンス・アンプ、SW1〜SW4は
スイツチ、OBは出力バツフアである。
次に、上記構成による半導体記憶装置の動作に
ついて説明する。まず、外部ロウ・アドレス・ス
トローブ信号Ext・が“Ｌ”になり、これを
トリガとしてアドレス・バツフア回路A0〜A7が
動作し、ロウ・アドレス信号（a0〜a7）が半導体
記憶装置内に取り込まれ、256本のワード線WL0
〜WL255の内の１本が、ロウ・デコーダRDによ
り選択される。次に、外部コラム・アドレス・ス
トローブ信号Ext・が“Ｌ”になり、これを
トリガとしてアドレス・バツフア回路A0〜A7が
動作する。このうち、アドレス・バツフア回路
A0〜A5のアドレス信号（a0〜a5）がコラム・デ
コーダCDに入力され、256本のデイジツト線DL0
〜DL255の内から、４本のデイジツト線が選択さ
れる。したがつて、この４本のデイジツト線上に
現われていたメモリ・セルMCの情報は４対の
Ｉ／Ｏ線（I/O）〜（I/O4）を通つて、データ・
レジスタDR1〜DR4に格納される。次に、残りの
アドレス・バツフア回路A6およびA7のコラム・
アドレス信号a6およびa7がデータ・セレクト・シ
フト・レジスタDS1〜DS4に入力され、４個のス
イツチSW1〜SW4の内の１つがオンし、データ・
レジスタの内容が出力バツフア回路OBを通つ
て、出力される。この時、第４図に示したよう
に、外部ロウ・アドレス・ストローブ信号Ext・
RASを“Ｌ”にしたまま、外部コラム・アドレ
ス・ストローブ信号Ext・を一度“Ｈ”に
し、再び“Ｌ”にすると、シフト・レジスタが動
作し、選択されたスイツチがオフし、次のスイツ
チがオンする。一例として、アドレス・バツフア
回路A6およびA7のコラム・アドレス信号a6およ
びa7により、スイツチSW1が選択されオンしてい
たとすると、シフト・レジスタDS1が１つ動き、
スイツチSW1をオフとすると共に、スイツチSW2
がオンになる。
ついて説明する。まず、外部ロウ・アドレス・ス
トローブ信号Ext・が“Ｌ”になり、これを
トリガとしてアドレス・バツフア回路A0〜A7が
動作し、ロウ・アドレス信号（a0〜a7）が半導体
記憶装置内に取り込まれ、256本のワード線WL0
〜WL255の内の１本が、ロウ・デコーダRDによ
り選択される。次に、外部コラム・アドレス・ス
トローブ信号Ext・が“Ｌ”になり、これを
トリガとしてアドレス・バツフア回路A0〜A7が
動作する。このうち、アドレス・バツフア回路
A0〜A5のアドレス信号（a0〜a5）がコラム・デ
コーダCDに入力され、256本のデイジツト線DL0
〜DL255の内から、４本のデイジツト線が選択さ
れる。したがつて、この４本のデイジツト線上に
現われていたメモリ・セルMCの情報は４対の
Ｉ／Ｏ線（I/O）〜（I/O4）を通つて、データ・
レジスタDR1〜DR4に格納される。次に、残りの
アドレス・バツフア回路A6およびA7のコラム・
アドレス信号a6およびa7がデータ・セレクト・シ
フト・レジスタDS1〜DS4に入力され、４個のス
イツチSW1〜SW4の内の１つがオンし、データ・
レジスタの内容が出力バツフア回路OBを通つ
て、出力される。この時、第４図に示したよう
に、外部ロウ・アドレス・ストローブ信号Ext・
RASを“Ｌ”にしたまま、外部コラム・アドレ
ス・ストローブ信号Ext・を一度“Ｈ”に
し、再び“Ｌ”にすると、シフト・レジスタが動
作し、選択されたスイツチがオフし、次のスイツ
チがオンする。一例として、アドレス・バツフア
回路A6およびA7のコラム・アドレス信号a6およ
びa7により、スイツチSW1が選択されオンしてい
たとすると、シフト・レジスタDS1が１つ動き、
スイツチSW1をオフとすると共に、スイツチSW2
がオンになる。
このように、ニブル・モードでは外部ロウ・ア
ドレス・ストローブ信号（Ext・）を“Ｌ”
にしたまま、外部コラム・アドレス・ストローブ
信号（Ext・）を“Ｌ”→“Ｈ”→“Ｌ”→
“Ｈ”としていくと、外部アドレスには無関係に、
シフト・レジスタ（DS1）〜（DS4）が動作する
ことによつて、データ・レジスタ（DR1）〜
（DR4）に格納されたデータが順次読み出される。
このように、ニブル・モードは、ページ・モード
と異なり、コラム・アドレスによらずデータが読
み出されるので、アドレス・バツフア回路（A0）
〜（A7）を動作させる必要がなく、高速にデー
タを読み出すことができる。
ドレス・ストローブ信号（Ext・）を“Ｌ”
にしたまま、外部コラム・アドレス・ストローブ
信号（Ext・）を“Ｌ”→“Ｈ”→“Ｌ”→
“Ｈ”としていくと、外部アドレスには無関係に、
シフト・レジスタ（DS1）〜（DS4）が動作する
ことによつて、データ・レジスタ（DR1）〜
（DR4）に格納されたデータが順次読み出される。
このように、ニブル・モードは、ページ・モード
と異なり、コラム・アドレスによらずデータが読
み出されるので、アドレス・バツフア回路（A0）
〜（A7）を動作させる必要がなく、高速にデー
タを読み出すことができる。
更に説明すると、従来のニブル・モードだけが
可能な半導体記憶装置では第６図および第７図に
示すように、コラム・デコーダはInt・信号
によりプリ・チヤージされ、リセツトされてい
た。従つて、Ext・が“Ｌ”の周期はExt・
CASを“Ｈ”としてもコラム・デコーダがリセ
ツトされることなく、ニブル動作を可能にしてい
た。また、データ・セレクト・シフト・レジスタ
もInt・により、リセツトされる構成になつ
ているので、Ext・が“Ｌ”の間、シフト・
レジスタとして動作可能となつていたが、このこ
とはいいかえればExt・のサイクル毎ににコ
ラム・アドレスを変化できるページ・モードは不
可能であつた。
可能な半導体記憶装置では第６図および第７図に
示すように、コラム・デコーダはInt・信号
によりプリ・チヤージされ、リセツトされてい
た。従つて、Ext・が“Ｌ”の周期はExt・
CASを“Ｈ”としてもコラム・デコーダがリセ
ツトされることなく、ニブル動作を可能にしてい
た。また、データ・セレクト・シフト・レジスタ
もInt・により、リセツトされる構成になつ
ているので、Ext・が“Ｌ”の間、シフト・
レジスタとして動作可能となつていたが、このこ
とはいいかえればExt・のサイクル毎ににコ
ラム・アドレスを変化できるページ・モードは不
可能であつた。
しかしながら、従来の半導体記憶装置ではペー
ジ・モードとニブル・モードは全く半導体記憶装
置内の動作が異なるのにもかかわらず、第１図お
よび第４図に示すように、外部ロウ・アドレス・
ストローブ信号（Ext・）および外部コラ
ム・アドレス・ストローブ信号（Ext・）の
タイミング関係が全く同一であるので、ページ・
モードとニブル・モードの両者を区別できず、同
一の半導体記憶装置上では両モードを用いること
ができず、どちらか一方のモードしか実行できな
い欠点があつた。
ジ・モードとニブル・モードは全く半導体記憶装
置内の動作が異なるのにもかかわらず、第１図お
よび第４図に示すように、外部ロウ・アドレス・
ストローブ信号（Ext・）および外部コラ
ム・アドレス・ストローブ信号（Ext・）の
タイミング関係が全く同一であるので、ページ・
モードとニブル・モードの両者を区別できず、同
一の半導体記憶装置上では両モードを用いること
ができず、どちらか一方のモードしか実行できな
い欠点があつた。
したがつて、この発明の目的はページ・モード
とニブル・モードの両モードを同一メモリ上にお
いて実行することができる半導体記憶装置を提供
するものである。
とニブル・モードの両モードを同一メモリ上にお
いて実行することができる半導体記憶装置を提供
するものである。
このような目的を達成するため、この発明はＭ
個のロウ・アドレス信号のうちの（Ｍ−Ａ）個
（Ａは０を含み、Ｍより小さい正の数）およびＮ
個のコラム・アドレス信号のうちの（Ｎ−Ｂ）個
（ＢはＮより小さい正の数）によつて（2M×2N）
個のメモリセルのうちの（2A×2B）個のメモリセ
ルを選択する第１のデコード手段および上記Ｍ個
のロウ・アドレス信号のうちのＡ個およびＮ個の
コラム・アドレス信号のうちのＢ個によつてデー
タレジスタに一時格納された（2A×2B）個のメモ
リセルの読出しデータを所定のシーケンスに基づ
いて順次所定のタイミング毎に選択する第２のデ
コード手段を備え、上記所定タイミング毎にカウ
ントし、カウント数が（2A×2B）になると、上記
第１および第２のデコード手段をリセツトするリ
セツト信号を出力するカウンタを設けたものであ
り、以下実施例を用いて詳細に説明する。
個のロウ・アドレス信号のうちの（Ｍ−Ａ）個
（Ａは０を含み、Ｍより小さい正の数）およびＮ
個のコラム・アドレス信号のうちの（Ｎ−Ｂ）個
（ＢはＮより小さい正の数）によつて（2M×2N）
個のメモリセルのうちの（2A×2B）個のメモリセ
ルを選択する第１のデコード手段および上記Ｍ個
のロウ・アドレス信号のうちのＡ個およびＮ個の
コラム・アドレス信号のうちのＢ個によつてデー
タレジスタに一時格納された（2A×2B）個のメモ
リセルの読出しデータを所定のシーケンスに基づ
いて順次所定のタイミング毎に選択する第２のデ
コード手段を備え、上記所定タイミング毎にカウ
ントし、カウント数が（2A×2B）になると、上記
第１および第２のデコード手段をリセツトするリ
セツト信号を出力するカウンタを設けたものであ
り、以下実施例を用いて詳細に説明する。
第８図はこの発明に係る半導体記憶装置の一実
施例を示す回路構成図であり、一例として64Kダ
イナミツクRAMの場合を示す。同図において、
（COT）はデータ・セレクト・シフト・レジスタ
（DS1）〜（DS4）の数に相当するビツト（この
場合４ビツト）から構成されるカウンタであり、
外部ロウ・アドレス・ストローブ信号（Ext・
RAS）が“Ｌ”で、かつ外部コラム・アドレ
ス・ストローブ信号（Ext・）が“Ｌ”から
“Ｈ”になるときだけ、このカウンタ（COT）が
カウント・アツプする。そして、このカウンタ
（COT）がデータ・セレクト・シフト・レジスタ
（DS1）〜（DS4）の数までカウント・アツプし
たとき、リセツト信号が出力し、コラム・デコー
ダ（CD）およびデータ・セレクト・シフト・レ
ジスタ（DS1）〜（DS4）を強制的にリセツトす
る。
施例を示す回路構成図であり、一例として64Kダ
イナミツクRAMの場合を示す。同図において、
（COT）はデータ・セレクト・シフト・レジスタ
（DS1）〜（DS4）の数に相当するビツト（この
場合４ビツト）から構成されるカウンタであり、
外部ロウ・アドレス・ストローブ信号（Ext・
RAS）が“Ｌ”で、かつ外部コラム・アドレ
ス・ストローブ信号（Ext・）が“Ｌ”から
“Ｈ”になるときだけ、このカウンタ（COT）が
カウント・アツプする。そして、このカウンタ
（COT）がデータ・セレクト・シフト・レジスタ
（DS1）〜（DS4）の数までカウント・アツプし
たとき、リセツト信号が出力し、コラム・デコー
ダ（CD）およびデータ・セレクト・シフト・レ
ジスタ（DS1）〜（DS4）を強制的にリセツトす
る。
なお、前記CASバツフア（CB）には前記カウ
ンタ（COT）から出力する４ビツト・カウン
ト・アツプ信号の入力によつてトリガされ、内部
CAS信号を発生する機能が付加されている。す
なわち、第９図に示すように、CAS系の信号を
２種類（CASA，CASB）を発生するように構成
されている。また、コラム・デコーダ（CD）は
第１０図に示すように構成されている。また、デ
ータ・セレクト・シフト・レジスタ（DS1）〜
（DS4）はその１段のみを第１１図に示す。した
がつて、この第１１図に示す回路を４段シリアル
に接続するが、入力するコラム・アドレス信号の
みが異なるものである。すなわち（a6，a7），
（6，a7），（a6，7），（6，7）の４組である
。
ンタ（COT）から出力する４ビツト・カウン
ト・アツプ信号の入力によつてトリガされ、内部
CAS信号を発生する機能が付加されている。す
なわち、第９図に示すように、CAS系の信号を
２種類（CASA，CASB）を発生するように構成
されている。また、コラム・デコーダ（CD）は
第１０図に示すように構成されている。また、デ
ータ・セレクト・シフト・レジスタ（DS1）〜
（DS4）はその１段のみを第１１図に示す。した
がつて、この第１１図に示す回路を４段シリアル
に接続するが、入力するコラム・アドレス信号の
みが異なるものである。すなわち（a6，a7），
（6，a7），（a6，7），（6，7）の４組である
。
次に上記構成による半導体記憶装置の動作につ
いて説明する。まず、両モードで動作する場合に
ついて第９図および第１０図を参照して説明す
る。今、カウンタ（COT）は外部ロウ・アドレ
ス・ストローブ信号（Ext・）が“Ｌ”の状
態で、外部コラム・アドレス・ストローブ信号
（Ext・）が“Ｌ”の状態から“Ｈ”の状態
の変化をトリガとして、カウンタ（COT）がカ
ウント・アツプするように構成されているので、
時刻Ｅでカウンタ（COT）は４ビツト目をカウ
ントする。この時点でカウンタ（COT）から
CASバツフア回路（CB）にカウント・アツプの
信号が送られ、これをトリガとして、第１の内部
コラム・アドレス・ストローブ信号（Int・
CASA）が“Ｈ”の状態になる。一方、第２の内
部コラム・アドレス・ストローブ信号（Int・
CASB）はカウンタ（COT）とは独立に、外部
コラム・アドレス・ストローブ信号（Ext・
CAS）と同期してCASバツフア回路（CB）から
出力される信号である。また、第１の内部コラ
ム・アドレス・ストローブ信号（Int・CASA）
を第１の内部コラム・アドレス・ストローブ信号
（Int・CASA）に同期して発生し、第１の内部コ
ラム・アドレス・ストローブ信号（Int・CASA）
の“Ｌ”の状態から“Ｈ”の状態への立ち上がり
をトリガとして、コラム・アドレスを発生するよ
うにアドレス・バツフア回路を構成しておき、ま
た、コラム・デコーダ（CD）を第１０図に示す
ように構成すれば、時刻Ａで、第１の内部コラ
ム・アドレス・ストローブ信号（Int・）
が“Ｌ”の状態から“Ｈ”の状態になり、内部コ
ラム・アドレス信号が発生され、それが第１０図
に示すコラム・アドレス回路（A0〜A5）に入力
され、それによつて、コラム・デコーダ（CD）
が選択される。そして、時刻Ｂではデコーダがリ
セツトされないので、つづくT2の期間がニブ
ル・モードになる。同様に、T3，T4の期間も、
ニブル・モードになる。また、時刻Ｅで、コラ
ム・デコーダ（CD）がリセツトされ、一方、時
刻Ｆでは再び第１の内部コラム・アドレス・スト
ローブ信号（Int・CASA）が“Ｌ”の状態から
“Ｈ”の状態になり、内部コラム・アドレス信号
が発生されるので、期間T5はページ・モードに
なる。また、これにつづく、T6，T7，T8の期間
はニブル・モードになる。そして、時刻Ｊで再び
コラム・デコーダ（CD）がリセツトされる。次
に、第１１図に示すデータ・セレクト・シフト・
レジスタ（DS1）〜（DS4）の動作について第９
図を参照して説明する。今、コラム・アドレス信
号a6＝a7＝“Ｌ”レベルが期間T1に入力されたと
すると、４つのシフト・レジスタの内、３つのノ
ード１６の電位はトランジスタTR22あるいは
TR23がオンして、“Ｈ”レベルから、“Ｌ”レベ
ルになり、１つだけ“Ｈ”レベルのままで、YIN
が“Ｈ”レベルのまま保持される。このYINは自
分自身の段のトランジスタTR12，およびTR14，
そして、次段のトランジスタTR11，TR15のゲー
トに入力される。従つて、自段のノード１１は
“Ｌ”レベルに、ノード１３は“Ｈ”レベルにな
る。つぎに、時刻Ｂでは外部コラム・アドレス・
ストローブ信号（Ext・）に同期して発生す
る内部CAS信号，Int・が“Ｈ”レベルに
なる。従つてノード１２は“Ｌ”レベルのまま
で、ノード１４は“Ｈ”レベルになる。ゆえに、
トランジスタTR17がオンし、ノード１５が“Ｈ”
レベルに充電され、従つて、トランジスタTR20
がオンすることにより、ノード１６が“Ｌ”レベ
ルになる。即ち、期間T1が選択されたシフト・
レジスタが時刻Ｂで非選択になる。一方、次段で
は期間T1でトランジスタTR11，TR15がオンする
ことにより、ノード１１が“Ｈ”レベルになり、
ノード１３が“Ｌ”レベルになる。従つて、時刻
Ｂではノード１２が“Ｈ”レベルになり、ノード
１４は“Ｌ”レベルのままである。従つて、トラ
ンジスタTR19がオンし、ノード１６は再び“Ｈ”
レベルに充電され選択される。このようにして、
外部コラム・アドレス・ストローブ信号（Ext・
CAS）が“Ｌ”→“Ｈ”→“Ｌ”→“Ｈ”をく
りかえせば、シフト・レジスタはどんどんシフト
していく。ところが、時刻Ｅでは第１の内部コラ
ム・アドレス・ストローブ信号（Int・）
が“Ｈ”レベルになるので、４個のシフト・レジ
スタのトランジスタTR21がすべてオンし、ノー
ド１６はすべて“Ｈ”レベルに充電され、デコー
ダはリセツトされ、次の期間T5でのページ・モ
ードを可能にする。
いて説明する。まず、両モードで動作する場合に
ついて第９図および第１０図を参照して説明す
る。今、カウンタ（COT）は外部ロウ・アドレ
ス・ストローブ信号（Ext・）が“Ｌ”の状
態で、外部コラム・アドレス・ストローブ信号
（Ext・）が“Ｌ”の状態から“Ｈ”の状態
の変化をトリガとして、カウンタ（COT）がカ
ウント・アツプするように構成されているので、
時刻Ｅでカウンタ（COT）は４ビツト目をカウ
ントする。この時点でカウンタ（COT）から
CASバツフア回路（CB）にカウント・アツプの
信号が送られ、これをトリガとして、第１の内部
コラム・アドレス・ストローブ信号（Int・
CASA）が“Ｈ”の状態になる。一方、第２の内
部コラム・アドレス・ストローブ信号（Int・
CASB）はカウンタ（COT）とは独立に、外部
コラム・アドレス・ストローブ信号（Ext・
CAS）と同期してCASバツフア回路（CB）から
出力される信号である。また、第１の内部コラ
ム・アドレス・ストローブ信号（Int・CASA）
を第１の内部コラム・アドレス・ストローブ信号
（Int・CASA）に同期して発生し、第１の内部コ
ラム・アドレス・ストローブ信号（Int・CASA）
の“Ｌ”の状態から“Ｈ”の状態への立ち上がり
をトリガとして、コラム・アドレスを発生するよ
うにアドレス・バツフア回路を構成しておき、ま
た、コラム・デコーダ（CD）を第１０図に示す
ように構成すれば、時刻Ａで、第１の内部コラ
ム・アドレス・ストローブ信号（Int・）
が“Ｌ”の状態から“Ｈ”の状態になり、内部コ
ラム・アドレス信号が発生され、それが第１０図
に示すコラム・アドレス回路（A0〜A5）に入力
され、それによつて、コラム・デコーダ（CD）
が選択される。そして、時刻Ｂではデコーダがリ
セツトされないので、つづくT2の期間がニブ
ル・モードになる。同様に、T3，T4の期間も、
ニブル・モードになる。また、時刻Ｅで、コラ
ム・デコーダ（CD）がリセツトされ、一方、時
刻Ｆでは再び第１の内部コラム・アドレス・スト
ローブ信号（Int・CASA）が“Ｌ”の状態から
“Ｈ”の状態になり、内部コラム・アドレス信号
が発生されるので、期間T5はページ・モードに
なる。また、これにつづく、T6，T7，T8の期間
はニブル・モードになる。そして、時刻Ｊで再び
コラム・デコーダ（CD）がリセツトされる。次
に、第１１図に示すデータ・セレクト・シフト・
レジスタ（DS1）〜（DS4）の動作について第９
図を参照して説明する。今、コラム・アドレス信
号a6＝a7＝“Ｌ”レベルが期間T1に入力されたと
すると、４つのシフト・レジスタの内、３つのノ
ード１６の電位はトランジスタTR22あるいは
TR23がオンして、“Ｈ”レベルから、“Ｌ”レベ
ルになり、１つだけ“Ｈ”レベルのままで、YIN
が“Ｈ”レベルのまま保持される。このYINは自
分自身の段のトランジスタTR12，およびTR14，
そして、次段のトランジスタTR11，TR15のゲー
トに入力される。従つて、自段のノード１１は
“Ｌ”レベルに、ノード１３は“Ｈ”レベルにな
る。つぎに、時刻Ｂでは外部コラム・アドレス・
ストローブ信号（Ext・）に同期して発生す
る内部CAS信号，Int・が“Ｈ”レベルに
なる。従つてノード１２は“Ｌ”レベルのまま
で、ノード１４は“Ｈ”レベルになる。ゆえに、
トランジスタTR17がオンし、ノード１５が“Ｈ”
レベルに充電され、従つて、トランジスタTR20
がオンすることにより、ノード１６が“Ｌ”レベ
ルになる。即ち、期間T1が選択されたシフト・
レジスタが時刻Ｂで非選択になる。一方、次段で
は期間T1でトランジスタTR11，TR15がオンする
ことにより、ノード１１が“Ｈ”レベルになり、
ノード１３が“Ｌ”レベルになる。従つて、時刻
Ｂではノード１２が“Ｈ”レベルになり、ノード
１４は“Ｌ”レベルのままである。従つて、トラ
ンジスタTR19がオンし、ノード１６は再び“Ｈ”
レベルに充電され選択される。このようにして、
外部コラム・アドレス・ストローブ信号（Ext・
CAS）が“Ｌ”→“Ｈ”→“Ｌ”→“Ｈ”をく
りかえせば、シフト・レジスタはどんどんシフト
していく。ところが、時刻Ｅでは第１の内部コラ
ム・アドレス・ストローブ信号（Int・）
が“Ｈ”レベルになるので、４個のシフト・レジ
スタのトランジスタTR21がすべてオンし、ノー
ド１６はすべて“Ｈ”レベルに充電され、デコー
ダはリセツトされ、次の期間T5でのページ・モ
ードを可能にする。
なお、以上の実施例では４ビツトの場合につい
て説明したが、８ビツト，16ビツトあるいはそれ
以上のビツトについても同様にできることはもち
ろんである。
て説明したが、８ビツト，16ビツトあるいはそれ
以上のビツトについても同様にできることはもち
ろんである。
以上詳細に説明したように、（2M×2N）個のメ
モリセルのうちの（2A×2B）個のメモリセルを選
択する第１のデコード手段およびデータレジスタ
に一時格納された（2A×2B）個のメモリセルの読
出データを所定のシーケンスに基づいて順次所定
タイミング毎に選択する第２のデコード手段を備
え、上記所定タイミング毎にカウントして、カウ
ント数が（2A×2B）になると、上記第１および第
２のデコード手段をリセツトするリセツト信号を
出力するカウンタを設けたので、同一の半導体記
憶装置において、ページ・モードおよびニブル・
モードの２つのモードで動作させることができる
効果がある。
モリセルのうちの（2A×2B）個のメモリセルを選
択する第１のデコード手段およびデータレジスタ
に一時格納された（2A×2B）個のメモリセルの読
出データを所定のシーケンスに基づいて順次所定
タイミング毎に選択する第２のデコード手段を備
え、上記所定タイミング毎にカウントして、カウ
ント数が（2A×2B）になると、上記第１および第
２のデコード手段をリセツトするリセツト信号を
出力するカウンタを設けたので、同一の半導体記
憶装置において、ページ・モードおよびニブル・
モードの２つのモードで動作させることができる
効果がある。
第１図は従来のページ・モードの入力信号を示
すタイミング図、第２図は従来のページ・モード
可能な半導体記憶装置の内部CAS信号を示す波
形図、第３図は第２図のページ・モード可能な半
導体記憶装置のコラム・デコーダ回路を示す回路
図、第４図は従来のニブル・モードの入力信号を
示すタイミング図、第５図は従来のニブル・モー
ド可能な半導体記憶装置を示す回路構成図、第６
図は第５図における内部RASおよび内部CASを
示す信号波形図、第７図は第５図におけるコラ
ム・デコーダ回路を示す回路図、第８図はこの発
明に係る半導体記憶装置の一実施例を示す回路構
成図、第９図は第８図における内部CAS信号を
示す波形図、第１０図は第８図におけるコラム・
デコーダ回路を示す回路図、第１１図は第８図に
おけるデータ・セレクト・シフト・レジスタ回路
を示す回路図である。 MC……メモリセル、CB……CASバツフア、
RB……RASバツフア、RD……ロウ・デコーダ、
CD……コラム・デコーダ、A0〜A7……アドレ
ス・バツフア回路、DR1〜DR4……データ・レジ
スタ、DS1〜DS4……データ・セレクト・シフ
ト・レジスタ、SA……センス・アンプ、SW1〜
SW4……スイツチ、OB……出力バツフア、COT
……カウンタ。なお、図中、同一符号は同一また
は相当部分を示す。
すタイミング図、第２図は従来のページ・モード
可能な半導体記憶装置の内部CAS信号を示す波
形図、第３図は第２図のページ・モード可能な半
導体記憶装置のコラム・デコーダ回路を示す回路
図、第４図は従来のニブル・モードの入力信号を
示すタイミング図、第５図は従来のニブル・モー
ド可能な半導体記憶装置を示す回路構成図、第６
図は第５図における内部RASおよび内部CASを
示す信号波形図、第７図は第５図におけるコラ
ム・デコーダ回路を示す回路図、第８図はこの発
明に係る半導体記憶装置の一実施例を示す回路構
成図、第９図は第８図における内部CAS信号を
示す波形図、第１０図は第８図におけるコラム・
デコーダ回路を示す回路図、第１１図は第８図に
おけるデータ・セレクト・シフト・レジスタ回路
を示す回路図である。 MC……メモリセル、CB……CASバツフア、
RB……RASバツフア、RD……ロウ・デコーダ、
CD……コラム・デコーダ、A0〜A7……アドレ
ス・バツフア回路、DR1〜DR4……データ・レジ
スタ、DS1〜DS4……データ・セレクト・シフ
ト・レジスタ、SA……センス・アンプ、SW1〜
SW4……スイツチ、OB……出力バツフア、COT
……カウンタ。なお、図中、同一符号は同一また
は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ （2M×2N）個のメモリセルがマトリクス状に
配列されたメモリセル群、 ロウ・アドレス・ストローブ信号の立ち下がり
によつてＭ個のロウ・アドレス信号が入力され、
入力されたロウ・アドレス信号に対応したロウに
配設された上記メモリセル群におけるメモリセル
を選択するためのロウ・デコーダ、 上記ロウ・アドレス・ストローブの立ち下がつ
ていることを条件にコラム・アドレス・ストロー
ブの立ち上がりまたは立ち下がりの一方をカウン
トし、カウント数が2B（ＢはＮより小さい正の数）
になると、リセツト信号を出力するカウンタ、 このカウンタからのリセツト信号によつてリセ
ツトされるとともに、リセツト後の最初の上記コ
ラム・アドレス・ストローブ信号の立ち下がりま
たは立ち上がりの一方によつてＮ個のコラム・ア
ドレス信号のうちの（Ｎ−Ｂ）個が入力され、入
力された（Ｎ−Ｂ）個のコラム・アドレス信号に
対応したコラムに配設された上記メモリセル群に
おけるメモリセルを選択するためのコラム・デコ
ーダ、 上記ロウ・デコーダ及びコラム・デコーダによ
つて選択された2B個のメモリセルから読み出され
たデータを一時格納するデータレジスタ、 上記カウンタからのリセツト信号によつてリセ
ツトされるとともに、上記ロウ・デコーダ及びコ
ラム・デコーダによつて選択され、上記データレ
ジスタに一時格納された2B個のメモリセルから読
み出されたデータのうちの１つを、リセツト後の
最初の上記コラム・アドレス・ストローブ信号の
立ち下がりまたは立ち上がりの一方によつて入力
されるＢ個のコラム・アドレス信号に基づき選択
し、その後、残りを上記コラム・アドレス・スト
ローブ信号の立ち下がりまたは立ち上がりの一方
に基づいたタイミング毎に順次選択するためのデ
ータセレクト手段を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132752A JPS5922291A (ja) | 1982-07-27 | 1982-07-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132752A JPS5922291A (ja) | 1982-07-27 | 1982-07-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922291A JPS5922291A (ja) | 1984-02-04 |
| JPH0427636B2 true JPH0427636B2 (ja) | 1992-05-12 |
Family
ID=15088736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132752A Granted JPS5922291A (ja) | 1982-07-27 | 1982-07-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922291A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975494A (ja) * | 1982-10-25 | 1984-04-28 | Hitachi Ltd | 半導体記憶装置 |
| US4618947B1 (en) * | 1984-07-26 | 1998-01-06 | Texas Instruments Inc | Dynamic memory with improved address counter for serial modes |
| JPH0799616B2 (ja) * | 1984-08-30 | 1995-10-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0792997B2 (ja) * | 1985-06-29 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
| JPH01146193A (ja) * | 1988-09-21 | 1989-06-08 | Hitachi Ltd | 半導体記憶装置 |
-
1982
- 1982-07-27 JP JP57132752A patent/JPS5922291A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5922291A (ja) | 1984-02-04 |
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