JP2589493B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特に、同期式
メモリを内蔵した半導体集積回路装置に関する。
メモリを内蔵した半導体集積回路装置に関する。
［従来の技術］ 第６図は従来のマスクROMの概略図である。第６図に
おいて、従来のマスクROMはたとえば131072ワード×８
ビットのメモリアレイ１と、アドレス信号５の上位側12
ビットをデコードし、メモリアレイ１のワード線を選択
するＸデコーダ２と、アドレス信号５の下位側５ビット
をデコードするＹデコーダ３と、Ｙデコーダ３でデコー
ドされた信号に従ってビット線を選択するＹゲート回路
４とセンスアンプおよび出力バッファ６から構成され
る。
おいて、従来のマスクROMはたとえば131072ワード×８
ビットのメモリアレイ１と、アドレス信号５の上位側12
ビットをデコードし、メモリアレイ１のワード線を選択
するＸデコーダ２と、アドレス信号５の下位側５ビット
をデコードするＹデコーダ３と、Ｙデコーダ３でデコー
ドされた信号に従ってビット線を選択するＹゲート回路
４とセンスアンプおよび出力バッファ６から構成され
る。
上述したごとく構成されたメモリにおいて、アクセス
するメモリのアドレスを指定するアドレス信号（A16,A1
5,……A5）はＸデコーダ２に入力され、下位アドレス
（A4,A3,……A0）はＹデコーダ３に入力される。Ｘデコ
ーダ２は上位アドレスをデコードし、メモリアレイ１の
212のワード線から１本のワード線を選択する。Ｙデコ
ーダ３はデコードした信号をＹゲート回路４に出力し、
Ｙゲート回路は25本のビット線から１本の割合でビット
線を選択する。つまり、計28のビット線から23本のビッ
ト線を選択する。１本のワード線と23本のビット線で指
定された23個のメモリセルの情報はビット線を通ってセ
ンスアンプに入力され、出力バッファから出力される。
するメモリのアドレスを指定するアドレス信号（A16,A1
5,……A5）はＸデコーダ２に入力され、下位アドレス
（A4,A3,……A0）はＹデコーダ３に入力される。Ｘデコ
ーダ２は上位アドレスをデコードし、メモリアレイ１の
212のワード線から１本のワード線を選択する。Ｙデコ
ーダ３はデコードした信号をＹゲート回路４に出力し、
Ｙゲート回路は25本のビット線から１本の割合でビット
線を選択する。つまり、計28のビット線から23本のビッ
ト線を選択する。１本のワード線と23本のビット線で指
定された23個のメモリセルの情報はビット線を通ってセ
ンスアンプに入力され、出力バッファから出力される。
第７図は一般の同期式記憶装置におけるタイミングチ
ャートである。第７図に示すように、一般に同期式記憶
装置において、ビット線のプリチャージ期間Taにはすべ
てのワード線を非アクティブな状態にしなければなら
ず、その結果としてワード線は入力アドレス信号に関係
なく同期信号に同期して変化する。したがって、第６図
に示す従来のマスクROMにおいて、アドレス信号をデコ
ードする前に同期信号により一定期間すべてのワード線
を一旦非アクティブな状態にする機能をもったCMOS回路
でＸデコーダを構成し、スタティック型CMOS回路でＹデ
コーダを構成した場合には、Ｙデコーダは入力アドレス
の変化によってCMOS回路のスィッチングが起こるため、
消費電力は入力アドレスの変化の回数に依存して増大す
る。一方、Ｘデコーダはアクセスする前に一端出力がリ
セットされるために、Ｘデコーダの入力アドレスが１つ
前にアクセスしたアドレスと等しくともまたは等しくな
くともワード線をドライブにするのに必要な電力は一定
である。
ャートである。第７図に示すように、一般に同期式記憶
装置において、ビット線のプリチャージ期間Taにはすべ
てのワード線を非アクティブな状態にしなければなら
ず、その結果としてワード線は入力アドレス信号に関係
なく同期信号に同期して変化する。したがって、第６図
に示す従来のマスクROMにおいて、アドレス信号をデコ
ードする前に同期信号により一定期間すべてのワード線
を一旦非アクティブな状態にする機能をもったCMOS回路
でＸデコーダを構成し、スタティック型CMOS回路でＹデ
コーダを構成した場合には、Ｙデコーダは入力アドレス
の変化によってCMOS回路のスィッチングが起こるため、
消費電力は入力アドレスの変化の回数に依存して増大す
る。一方、Ｘデコーダはアクセスする前に一端出力がリ
セットされるために、Ｘデコーダの入力アドレスが１つ
前にアクセスしたアドレスと等しくともまたは等しくな
くともワード線をドライブにするのに必要な電力は一定
である。
［発明が解決しようとする問題点］ 一般に、メモリをアクセスする場合、シーケンシャル
にｎ番地,n＋１番地,n＋２番地……とアクセスする場合
が多い。たとえば、命令メモリでは１つ前にアクセスし
た命令がジャンプ命令やサブルーチンコール命令などの
分岐命令でない限り、次にアクセスする命令は次の番地
に格納されている命令である。また、データメモリにお
いても、同じ時点で必要とする複数個のデータは隣接し
たアドレスに格納されている場合が多い。このように、
シーケンシャルにメモルをアクセスしていく場合、アド
レス信号の上位と下位の変化頻度を比べると、下位アド
レスの変化頻度が上位アドレスに比べて多い。
にｎ番地,n＋１番地,n＋２番地……とアクセスする場合
が多い。たとえば、命令メモリでは１つ前にアクセスし
た命令がジャンプ命令やサブルーチンコール命令などの
分岐命令でない限り、次にアクセスする命令は次の番地
に格納されている命令である。また、データメモリにお
いても、同じ時点で必要とする複数個のデータは隣接し
たアドレスに格納されている場合が多い。このように、
シーケンシャルにメモルをアクセスしていく場合、アド
レス信号の上位と下位の変化頻度を比べると、下位アド
レスの変化頻度が上位アドレスに比べて多い。
第８図はアドレス入力が２ビットのＸデコーダと、ア
ドレス入力が２ビットのＹデコーダとを備えた半導体集
積回路装置の概略ブロック図である。第８図において、
上位ビットA3,A2がＸデコーダ２に入力され、下位ビッ
トA0,A1がＹデコーダ３に入力されている。第９図は第
８図に示す半導体集積回路装置において、シーケンシャ
ルに0,1,2,……15番地とメモリをアクセスした場合のタ
イミングチャートである。
ドレス入力が２ビットのＹデコーダとを備えた半導体集
積回路装置の概略ブロック図である。第８図において、
上位ビットA3,A2がＸデコーダ２に入力され、下位ビッ
トA0,A1がＹデコーダ３に入力されている。第９図は第
８図に示す半導体集積回路装置において、シーケンシャ
ルに0,1,2,……15番地とメモリをアクセスした場合のタ
イミングチャートである。
第９図において、上位ビットのアドレス信号A3,A2が
入力されているＸデコーダ２からは、（▲▼，▲
▼），（A2,▲▼），（▲▼,A3）および（A
2,A3）の信号が出力される。また、下位ビットのアドレ
ス信号A0,A1が入力されているＹデコーダ３からは、
（▲▼，▲▼），（A0,▲▼），（▲
▼,A1）および（A0,A1）の信号が出力される。これらの
出力信号は２つの入力信号の論理積となている。Ｘデコ
ーダ２の出力線であるワード線はビット線プリチャージ
期間ごとに、非アクティブになっている。また、デコー
ダ３の出力は同期信号の各パルスごとに変化している。
入力されているＸデコーダ２からは、（▲▼，▲
▼），（A2,▲▼），（▲▼,A3）および（A
2,A3）の信号が出力される。また、下位ビットのアドレ
ス信号A0,A1が入力されているＹデコーダ３からは、
（▲▼，▲▼），（A0,▲▼），（▲
▼,A1）および（A0,A1）の信号が出力される。これらの
出力信号は２つの入力信号の論理積となている。Ｘデコ
ーダ２の出力線であるワード線はビット線プリチャージ
期間ごとに、非アクティブになっている。また、デコー
ダ３の出力は同期信号の各パルスごとに変化している。
従来例のように、アドレス信号の上位アドレスをＸデ
コーダに入力して、下位アドレスをＹデコーダに入力す
ると、Ｘデコーダはアクセス前に一旦すべての出力をリ
セットする機能を持ったCMOS回路構成であり、Ｙデコー
ダはスタティック型CMOS回路構成であるので、消費電力
がアドレス入力の変化回数にあまり依存しないＸデコー
ダの入力アドレスの変化頻度は少ないが、アドレス入力
の変化回数に依存して消費電力が増大するＹデコーダの
入力アドレスの変化頻度が多いために、Ｙデコーダの消
費電力が大きいという問題点があった。
コーダに入力して、下位アドレスをＹデコーダに入力す
ると、Ｘデコーダはアクセス前に一旦すべての出力をリ
セットする機能を持ったCMOS回路構成であり、Ｙデコー
ダはスタティック型CMOS回路構成であるので、消費電力
がアドレス入力の変化回数にあまり依存しないＸデコー
ダの入力アドレスの変化頻度は少ないが、アドレス入力
の変化回数に依存して消費電力が増大するＹデコーダの
入力アドレスの変化頻度が多いために、Ｙデコーダの消
費電力が大きいという問題点があった。
それゆえに、この発明は上述のような問題点を解消す
るためになされたもので、Ｘデコーダの消費電力をほと
んど変化することなく、Ｙデコーダの消費電力を低減し
た半導体集積回路装置を提供することを目的とする。
るためになされたもので、Ｘデコーダの消費電力をほと
んど変化することなく、Ｙデコーダの消費電力を低減し
た半導体集積回路装置を提供することを目的とする。
［問題点を解決するための手段］ この発明に係る半導体集積回路装置は、内蔵するメモ
リセルのワード線を選択する第１のデコーダの入力にア
ドレス信号の下位アドレス信号を用い、ビット線を選択
する第２のデコーダの入力に上位アドレス信号を用いる
ようにしたものである。
リセルのワード線を選択する第１のデコーダの入力にア
ドレス信号の下位アドレス信号を用い、ビット線を選択
する第２のデコーダの入力に上位アドレス信号を用いる
ようにしたものである。
［作用］ この発明において変化頻度の少ない上位アドレスを第
２のデコーダに入力することによって、スイッチング回
数を減らし、消費電力を低減させる。一方、第１のデコ
ーダには変化頻度の多い上位アドレスを入力している
が、メモリをアクセスする前に第１のデコーダの出力は
一旦リセットされるため、入力アドレスが１つ前にアク
セスしたアドレスと等しくとも等しくなくともワード線
のドライブ回数は等しく、消費電力はほぼ一定である。
したがって、第１のデコーダは変化頻度の多い下位アド
レスを入力しても、従来例のように変化頻度の少ない上
位アドレスを入力しても、消費電力に差はあまりない。
ゆえに、この発明によれば第１のデコーダの消費電力を
さほど増大させることなく、第２のデコーダの消費電力
を低減させることができる。
２のデコーダに入力することによって、スイッチング回
数を減らし、消費電力を低減させる。一方、第１のデコ
ーダには変化頻度の多い上位アドレスを入力している
が、メモリをアクセスする前に第１のデコーダの出力は
一旦リセットされるため、入力アドレスが１つ前にアク
セスしたアドレスと等しくとも等しくなくともワード線
のドライブ回数は等しく、消費電力はほぼ一定である。
したがって、第１のデコーダは変化頻度の多い下位アド
レスを入力しても、従来例のように変化頻度の少ない上
位アドレスを入力しても、消費電力に差はあまりない。
ゆえに、この発明によれば第１のデコーダの消費電力を
さほど増大させることなく、第２のデコーダの消費電力
を低減させることができる。
［実施例］ まず、簡単な構成例を用いてこの発明の原理について
説明する。
説明する。
第４図はアドレス入力が２ビットのＸデコーダと、ア
ドレス入力が２ビットのＹデコーダとを備えた半導体集
積回路装置の概略ブロック図である。第４図において、
下位ビットA1,A0がＸデコーダ２に入力され、上位ビッ
トA2,A3がＹデコーダに入力されている。第５図は第４
図の示す半導体集積回路装置において、シーケンシャル
に0,1,2……15番地とメモリをアクセスした場合のタイ
ミングチャートである。第５図において、下位ビットの
アドレス信号A0,A1が入力されているＸデコーダ２から
は、（▲▼，▲▼），（A0,▲▼），（▲
▼,A1）および（A0,A1）の信号が出力される。ま
た、上位ビットのアドレス信号A2,A3が入力されている
Ｙデコーダ３からは、（▲▼，▲▼），（A2,
▲▼），（▲▼,A3）および（A2,A3）の信号が
出力される。これらの出力信号は２つの入力信号の論理
積となっている。Ｘデコーダ２には変化頻度の多いアド
レス信号が入力されているが、Ｘデコーダ２の出力線で
あるワード線はビット線プリチャージ期間ごとに、非ア
クティブになっているので、第４図に示したＸデコーダ
２の出力線の変化頻度は第９図に示した従来例のＸデコ
ーダの出力変化頻度に等しい。一方、Ｙデコーダ３には
変化頻度の少ないアドレス信号が入力されているので第
４図に示したＹデコーダ３の出力線の変化頻度は、第９
図に示した従来例のＹデコーダの変化頻度よりも少なく
なっているため、Ｙデコーダの消費電力は従来例に比べ
て少なくなる。
ドレス入力が２ビットのＹデコーダとを備えた半導体集
積回路装置の概略ブロック図である。第４図において、
下位ビットA1,A0がＸデコーダ２に入力され、上位ビッ
トA2,A3がＹデコーダに入力されている。第５図は第４
図の示す半導体集積回路装置において、シーケンシャル
に0,1,2……15番地とメモリをアクセスした場合のタイ
ミングチャートである。第５図において、下位ビットの
アドレス信号A0,A1が入力されているＸデコーダ２から
は、（▲▼，▲▼），（A0,▲▼），（▲
▼,A1）および（A0,A1）の信号が出力される。ま
た、上位ビットのアドレス信号A2,A3が入力されている
Ｙデコーダ３からは、（▲▼，▲▼），（A2,
▲▼），（▲▼,A3）および（A2,A3）の信号が
出力される。これらの出力信号は２つの入力信号の論理
積となっている。Ｘデコーダ２には変化頻度の多いアド
レス信号が入力されているが、Ｘデコーダ２の出力線で
あるワード線はビット線プリチャージ期間ごとに、非ア
クティブになっているので、第４図に示したＸデコーダ
２の出力線の変化頻度は第９図に示した従来例のＸデコ
ーダの出力変化頻度に等しい。一方、Ｙデコーダ３には
変化頻度の少ないアドレス信号が入力されているので第
４図に示したＹデコーダ３の出力線の変化頻度は、第９
図に示した従来例のＹデコーダの変化頻度よりも少なく
なっているため、Ｙデコーダの消費電力は従来例に比べ
て少なくなる。
第１図はこの発明の一実施例を示す64ワード×４ビッ
ト容量の同期式メモリを内蔵する半導体集積回路のブロ
ック図である。第２図は第１図に示すＸデコーダの回路
構成を示す図である。第３図は第１図に示すＹデコーダ
の回路構成を示す図である。第１図において、同期信号
線７により同期信号がメモリアレイ１とＸデコーダ２に
入力されている。アドレスレジスタ８はアドレス信号を
発生するものであり、アドレスレジスタ８の下位ビット
（A3,A2,A1,A0）はワード線を選択するＸデコーダ２
に、上位２ビット（A5,A4）はビット線を選択するＹデ
コーダ３に入力されるように配線されている。
ト容量の同期式メモリを内蔵する半導体集積回路のブロ
ック図である。第２図は第１図に示すＸデコーダの回路
構成を示す図である。第３図は第１図に示すＹデコーダ
の回路構成を示す図である。第１図において、同期信号
線７により同期信号がメモリアレイ１とＸデコーダ２に
入力されている。アドレスレジスタ８はアドレス信号を
発生するものであり、アドレスレジスタ８の下位ビット
（A3,A2,A1,A0）はワード線を選択するＸデコーダ２
に、上位２ビット（A5,A4）はビット線を選択するＹデ
コーダ３に入力されるように配線されている。
Ｘデコーダ２は第２図に示すように、ダイナミック型
のCMOS回路で構成されている。第２図において、21はワ
ード線であり、22は同期信号線であり、23,24,25および
26はアドレス信号入力線である。アドレス信号入力線2
3,24,25および26にはそれぞれA0あるいは▲▼,A1あ
るいは▲▼,A2あるいは▲▼,A3あるいは▲
▼のアドレス信号が入力される。Ｘデコーダ２は計24個
の第２図の回路からできている。
のCMOS回路で構成されている。第２図において、21はワ
ード線であり、22は同期信号線であり、23,24,25および
26はアドレス信号入力線である。アドレス信号入力線2
3,24,25および26にはそれぞれA0あるいは▲▼,A1あ
るいは▲▼,A2あるいは▲▼,A3あるいは▲
▼のアドレス信号が入力される。Ｘデコーダ２は計24個
の第２図の回路からできている。
Ｙデコーダ３は第３図に示すように、スタティック型
CMOS回路で構成されている。第３図において、31はビッ
ト線であり、32および33はアドレス信号入力線である。
アドレス信号入力線32および33にはそれぞれA4あるいは
▲▼,A5あるいは▲▼のアドレス信号が入力さ
れる。Ｙデコーダ３は計22個の第３図の回路からできて
いる。
CMOS回路で構成されている。第３図において、31はビッ
ト線であり、32および33はアドレス信号入力線である。
アドレス信号入力線32および33にはそれぞれA4あるいは
▲▼,A5あるいは▲▼のアドレス信号が入力さ
れる。Ｙデコーダ３は計22個の第３図の回路からできて
いる。
上述した半導体集積回路装置において、アドレスジス
タがシーケンシャルにn,n＋1,n＋2,……とアドレスを発
生させた場合、下位アドレスはＸデコーダに入力され、
上位アドレスはＹデコーダに入力されているため、Ｘデ
コーダの入力アドレスの変化頻度は多く、Ｙデコーダの
入力アドレスの変化頻度は少ない。Ｙデコーダは第３図
のスタティック型CMOS回路構成であるため、消費電力は
CMOS回路のスイッチング回数にほぼ比例する。CMOS回路
のスイッチングは入力アドレスの変化によって起こるた
め、Ｙデコーダの消費電力は入力アドレスの変化頻度の
少ない上位アドレスを入力に用いることにより低減され
る。Ｘデコーダは第２図のダイナミック型の回路構成で
あるため、アクセスする前に一旦すべての出力が“L"レ
ベルになる。このため、１つ前にアクセスしたアドレス
と同じアドレスをアクセスしても、異なるアドレスをア
クセスしても、スイッチング回数はほぼ等しく、したが
って、消費電力もほぼ等しい。ゆえに、Ｘデコーダの消
費電力は入力アドレスに該アドレスを用いても、従来の
ように上位アドレスを用いても変化しない。
タがシーケンシャルにn,n＋1,n＋2,……とアドレスを発
生させた場合、下位アドレスはＸデコーダに入力され、
上位アドレスはＹデコーダに入力されているため、Ｘデ
コーダの入力アドレスの変化頻度は多く、Ｙデコーダの
入力アドレスの変化頻度は少ない。Ｙデコーダは第３図
のスタティック型CMOS回路構成であるため、消費電力は
CMOS回路のスイッチング回数にほぼ比例する。CMOS回路
のスイッチングは入力アドレスの変化によって起こるた
め、Ｙデコーダの消費電力は入力アドレスの変化頻度の
少ない上位アドレスを入力に用いることにより低減され
る。Ｘデコーダは第２図のダイナミック型の回路構成で
あるため、アクセスする前に一旦すべての出力が“L"レ
ベルになる。このため、１つ前にアクセスしたアドレス
と同じアドレスをアクセスしても、異なるアドレスをア
クセスしても、スイッチング回数はほぼ等しく、したが
って、消費電力もほぼ等しい。ゆえに、Ｘデコーダの消
費電力は入力アドレスに該アドレスを用いても、従来の
ように上位アドレスを用いても変化しない。
［発明の効果］ 以上のように、この発明によれば、メモリアレイを内
蔵する半導体集積回路装置において、ビット線の選択を
行なう第２のデコーダにメモリをアクセスするアドレス
信号の上位アドレスを入力し、ワード線を選択する第１
のデコーダに下位アドレスを入力するようにしたので、
第２のデコーダの消費電力が低減される。
蔵する半導体集積回路装置において、ビット線の選択を
行なう第２のデコーダにメモリをアクセスするアドレス
信号の上位アドレスを入力し、ワード線を選択する第１
のデコーダに下位アドレスを入力するようにしたので、
第２のデコーダの消費電力が低減される。
第１図はこの発明の一実施例を示す64ワード×４ビット
容量の同期式メモリを内蔵する半導体集積回路装置のブ
ロック図である。第２図は第１図に示すＸデコーダの回
路構成を示す図である。第３図は第１図に示すＹデコー
ダの概略構成を示す図である。第４図はアドレス入力が
２ビットのＸデコーダと、アドレス入力が２ビットのＹ
デコーダとを備えた半導体集積回路装置の概略ブロック
図である。第５図は第４図に示す半導体集積回路装置に
おいて、シーケンシャルにメモリをアクセスした場合の
タイミングチャートである。第６図は従来のマスクROM
の概略ブロック図である。第７図は一般の同期式記憶装
置におけるタイミングチャートである。第８図はアドレ
ス入力が２ビットのＸデコーダと、アドレス入力が２ビ
ットのＹデコーダとを備えた従来の半導体集積回路装置
の概略ブロック図である。第９図は第８図に示す半導体
集積回路装置において、シーケンシャルにメモリをアク
セスした場合のタイミングチャートである。 図において、１はメモリアレイ、２はＸデコーダ、３は
Ｙデコーダ、４はＹゲート回路、６はセンスアンプおよ
び出力バッファ、７および22は同期信号線、21はワード
線、23ないし26はアドレス信号入力線、31はビット線、
32および33はアドレス信号入力線を示す。 なお、図中、同一符号は同一または相当部分を示す。
容量の同期式メモリを内蔵する半導体集積回路装置のブ
ロック図である。第２図は第１図に示すＸデコーダの回
路構成を示す図である。第３図は第１図に示すＹデコー
ダの概略構成を示す図である。第４図はアドレス入力が
２ビットのＸデコーダと、アドレス入力が２ビットのＹ
デコーダとを備えた半導体集積回路装置の概略ブロック
図である。第５図は第４図に示す半導体集積回路装置に
おいて、シーケンシャルにメモリをアクセスした場合の
タイミングチャートである。第６図は従来のマスクROM
の概略ブロック図である。第７図は一般の同期式記憶装
置におけるタイミングチャートである。第８図はアドレ
ス入力が２ビットのＸデコーダと、アドレス入力が２ビ
ットのＹデコーダとを備えた従来の半導体集積回路装置
の概略ブロック図である。第９図は第８図に示す半導体
集積回路装置において、シーケンシャルにメモリをアク
セスした場合のタイミングチャートである。 図において、１はメモリアレイ、２はＸデコーダ、３は
Ｙデコーダ、４はＹゲート回路、６はセンスアンプおよ
び出力バッファ、７および22は同期信号線、21はワード
線、23ないし26はアドレス信号入力線、31はビット線、
32および33はアドレス信号入力線を示す。 なお、図中、同一符号は同一または相当部分を示す。
フロントページの続き (56)参考文献 特開 昭61−237292（ＪＰ，Ａ) 特開 昭50−107828（ＪＰ，Ａ) 特開 昭59−180892（ＪＰ，Ａ) Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａ ｌ Ｒｅｐｏｒｔ Ｖｏｌ．32Ｎｏ．１ （1986−２）Ｐ．17−22
Claims (1)
- 【請求項１】互いに並列に配置された複数のワード線
と、 前記各ワード線と交差する複数のビット線と、 前記各ビット線と前記各ワード線との各交点に設けられ
たメモリセルと、 前記メモリセルのアドレスを指定するために、複数ビッ
トからなる第１のアドレス信号を生成するアドレス生成
手段と、 前記アドレス生成手段の生成した第１のアドレス信号の
一部である第２のアドレス信号と同期信号により前記複
数のワード線のいずれかを選択するために設けられ、前
記同期信号により一定期間前記複数のワード線を同一電
位にする第１のデコーダと、 前記第１のアドレス信号から前記第２のアドレス信号を
除いた第３のアドレス信号により、前記複数のビット線
のいずれかを選択する第２のデコーダとを備えた半導体
集積回路装置において、 前記アドレス生成手段の下位ビットを前記第１のデコー
ダに入力し、前記アドレス生成手段の上位ビットを前記
第２のデコーダに入力するようにした半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16434087A JP2589493B2 (ja) | 1987-06-30 | 1987-06-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16434087A JP2589493B2 (ja) | 1987-06-30 | 1987-06-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS648592A JPS648592A (en) | 1989-01-12 |
| JP2589493B2 true JP2589493B2 (ja) | 1997-03-12 |
Family
ID=15791311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16434087A Expired - Fee Related JP2589493B2 (ja) | 1987-06-30 | 1987-06-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2589493B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649393B2 (ja) * | 1974-01-30 | 1981-11-21 | ||
| JPS59180892A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 半導体メモリ |
| JPS61237292A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1987
- 1987-06-30 JP JP16434087A patent/JP2589493B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ Ｖｏｌ．３２Ｎｏ．１（１９８６−２）Ｐ．１７−２２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648592A (en) | 1989-01-12 |
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