JPH06243691A

JPH06243691A - 半導体記憶装置

Info

Publication number: JPH06243691A
Application number: JP2548593A
Authority: JP
Inventors: Yasuhiro Watanabe; 靖浩渡辺; Nobutoshi Toujiyou; 伸年東城
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1993-02-15
Filing date: 1993-02-15
Publication date: 1994-09-02

Abstract

(57)【要約】（修正有）【目的】アクセスタイムの高速化および疑似データの
出力による誤動作の防止を図った半導体メモリを提供す
ることである。【構成】本発明に係る半導体記憶装置は、データを記
憶するためのメモリセルアレイ２と、アドレスコードを
デコードして１本のワード線を選択する行選択手段およ
び所定本数のビット線群を同時に選択する列選択手段８
と、リードサイクルの倍周期を有しかつアドレスコード
の変化時に論理レベルが反転するパルス信号を出力する
パルス発生手段１４と、パルス信号を所定の時間遅延さ
せる遅延手段１２と、パルス信号と遅延手段の出力信号
とを入力し、それら２つの信号の遅延を検出して所定の
制御信号を出力する遅延検出手段１６と、所定の制御信
号に応答して関連するメモリセルに保持されているデー
タを読みだして外部に出力する出力手段１０とを有する
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にＭＯＳメモリ回路に使用されるものである。

【０００２】

【従来の技術】従来の半導体記憶装置（以下、半導体メ
モリ）の回路図の一例を図５に示す。まず、図５の装置
の構成について説明する。

【０００３】この半導体メモリは、８ビット単位で書込
み／読出しを行う記憶容量２Ｋビット（２５６×８ビッ
ト）のＥＰＲＯＭであり、メモリセルアレイ２と、５ビ
ットの行デコーダ４と、３ビットの列デコーダ６と、前
記列デコーダ６からのカラム線Ｃ０〜Ｃ７により与えら
れるセレクト信号に応答して関連する８つの列を選択す
る列セレクタ回路８と、前記列セレクタ回路８を介し
て、関連するメモリセルに保持されているデータを読出
し、外部へ出力するための出力回路１０とにより構成さ
れている。

【０００４】前記メモリセルアレイ２は、３２本のワー
ド線Ｒ０〜Ｒ３１のいずれかと、６４本のビット線Ｂ０
〜Ｂ６３のいずれかとに連結された２０４８個のメモリ
セルすなわちＮチャンネル型ＭＯＳトランジスタＴ_0,0
〜Ｔ_31,63（以下、トランジスタＴ_0,0〜Ｔ_31,63）に
より構成されている。

【０００５】前記列セレクタ回路８は、セレクト・トラ
ンジスタＴ_S0〜Ｔ_S63により構成される。前記トランジ
スタＴ_S0〜Ｔ_S63のゲートには、前記トランジスタＴ_S0
から順に、前記カラム線がＣ０〜Ｃ７，Ｃ０〜…と巡回
的に接続されている。また、前記トランジスタＴ_S0〜Ｔ
_S63の電流路の一端は、それぞれ前記ビット線Ｂ０〜Ｂ
６３に接続され、また、前記電流路の多端は、前記トラ
ンジスタＴ_S0から８本づつ接点ＯＴ０〜ＯＴ７において
合流接続されて、それぞれ前記出力回路１０のセンスア
ンプＳＡ０〜ＳＡ７に連結されている。つまり、前記列
デコーダ６によりいずれかのカラム線がアサートされる
と、それに関連する８個のセレクト・トランジスタが導
通し、それにより選択された８個のアクセスすべきメモ
リセルのみが前記センスアンプＳＡ０〜ＳＡ７とそれぞ
れ電気的に連結されるように構成されている。

【０００６】前記出力回路１０は、前述のセンスアンプ
ＳＡ０〜ＳＡ７と、前記センスアンプＳＡ０〜ＳＡ７の
後段にそれぞれ接続され、所定の外部制御信号ＲＤＥＮ
に応答して読出されたデータを反転増幅して外部に出力
するバッファアンプＢＡ０〜ＢＡ７により構成される。

【０００７】図６は、前記センスアンプＳＡ０〜ＳＡ７
の一回路例である。トランジスタＮ１１は、ゲートに与
えられた所定の制御信号ＢＩＡＳに応答して入力信号Ｉ
Ｎの電圧レベルをコントロールするためのトランジスタ
であり、トランジスタＰ１１，Ｐ１２，Ｐ１５はプルア
ップ・トランジスタである。６つのトランジスタＮ１２
〜１５，Ｐ１３〜１４からなるカレントミラー型センス
アンプ本体の後段には、ＣＭＯＳインバータＩＮＶ１１
が接続されている。信号ＶＲＥＦは、前記カレントミラ
ー型センスアンプの基準電圧となる信号であり、例え
ば、オンセルであるダミーセルにより生成される。

【０００８】ここで、前記センスアンプＳＡ０〜ＳＡ７
に与えられる外部制御信号ＰＳは、このメモリの非動作
時において、前記センスアンプＳＡ０〜ＳＡ７の動作を
禁止してむだな電力消費を回避するための信号であり、
以下のデータ読出し動作の説明においては、前記外部制
御信号ＰＳは前記センスアンプＳＡ０〜ＳＡ７を動作可
能にする論理レベルであるものとする。なお、図５の回
路において、書込みに関連する回路は説明の簡略化のた
めに省略した。次に、図７および図８のタイミングチャ
ートを参照しながら、図１の装置におけるデータ読出し
動作について説明する。

【０００９】まず、２つの８ビットデータを連続して読
出すときにおける、メモリセルのうちの行デコーダ４に
最も近い第０ビットに位置するメモリセルＴ_0,0および
Ｔ_1,0に関連する読出し動作について、図７のタイミン
グチャートを用いて説明する。この場合は、後述のよう
に読出し動作が正常に行われる。ここで、前記メモリセ
ルＴ_0,0およびＴ_1,0は、ともにオンセルの状態にある
とする。

【００１０】最初に、アドレスコードに応答してワード
線Ｒ０およびカラム線Ｃ０がアサートされ、選択された
メモリセルＴ_0,0と前記センスアンプＳＡ０との間に電
流路が形成される。このメモリセルつまりトランジスタ
Ｔ_0,0はオン状態であるので、前記センスアンプＳＡ０
の入力側の接点ＯＴ０には電圧レベル”ロー“が現れ、
これが前記センスアンプＳＡ０により検出される。さら
に、検出されたデータは、前記外部制御信号ＲＤＥＮの
アサートにより動作可能とされた後段の前記バッファア
ンプＢＡ０により反転増幅されて、図７のようにデータ
“１”がデータ出力端Ｄ０に出力される。

【００１１】続いて、ワード線Ｒ１およびカラム線Ｃ０
がアサートされ、メモリセルＴ_1,0がアクセスされて、
図３のようにデータ“１”がデータ出力端Ｄ０に正常に
出力される。

【００１２】次に、２つの８ビットデータを連続して読
出すときにおける、メモリセルのうちの行デコーダ４か
ら最も遠い第７ビットに位置するメモリセルＴ_0,63およ
びＴ_1,63に関連する読出動作について説明する。この場
合、後述するような不具合が生ずる。ここで、前記メモ
リセルＴ_0,63およびＴ_1,63はともにオンセルの状態にあ
るとする。

【００１３】前記ワード線Ｒ０〜Ｒ３１は、通常、ポリ
シリコン等の材料を用いて形成されているのでアルミ配
線に比較して大きい抵抗分を有し、さらに、複数のメモ
リセル・トランジスタのゲート容量が連結されているの
で、行デコーダ４の方からは等価的に積分器すなわちパ
ルス遅延器の多段接続回路のようにみえる。従って、前
記行デコーダ４により前記ワード線に印加されるパルス
波形は、ワード線を伝搬するごとに積分されて、立上が
り時間ｔｒおよび立下がり時間ｔｆが劣化していく。す
なわち、前記パルス信号は、所定の時間遅延され、この
遅延時間は前記行デコーダ４から遠くになるほど大きく
なる。図８に、ワード線Ｒ０，Ｒ１それぞれにおける前
記行デコーダ４に最も近い接点Ｓ_0,0，Ｓ_1,0および前
記行デコーダ４から最も遠い接点Ｓ_0,63，Ｓ_1,63におけ
る波形を示す。

【００１４】メモリセルＴ_0,63へのアクセスによりデー
タ出力端Ｄ７にデータ“１”が出力された後、メモリセ
ルＴ_0,63にアクセスするためのアドレスコードに変化し
た時点ｔ₀より、メモリセルＴ_0,63に関連する接点Ｓ
_0,63の電圧レベルは徐々に下降し、一方、次にアクセス
すべきメモリセルＴ_1,63に関連する接点Ｓ_1,63の電圧レ
ベルは徐々に上昇するので、両方の接点の電位がトラン
ジスタＴ_0,63，Ｔ_1,63のしきい値より低く、いずれのメ
モリセルも選択されない非選択期間Ｔ１が生ずる。する
と、この期間、前記センスアンプＳＡ７のプルアップ・
トランジスタＰ１１，Ｐ１２により、このセンスアンプ
の入力側すなわち接点ＯＴ７はプルアップされ、それに
応答してデータ出力端Ｄ７の電位は下降していく。そし
て、前記接点Ｓ_1,63の電位が十分上昇して初めて、メモ
リセルＴ_1,63への有効なアクセスがなされて、前記接点
ＯＴ７の電位は下降を始め、それに応答してデータ出力
端Ｄ７の電位は上昇を始め、やがてデータ“１”が出力
される。

【００１５】すなわち、前記ワード線が有する抵抗分の
影響が、前記接点ＯＴ７においては、有効な電位レベル
“０”の中への無効な電位レベル“１”の信号の発生と
して、前記データ出力端Ｄ７においては、有効なデータ
“１”の中への一時的な疑似データすなわち無効なデー
タ“０”の部分の発生として現れる。また、一旦“０”
レベルまで低下した前記データ出力端Ｄ７の電位を
“１”レベルまで上昇させるときの前記バッファアンプ
ＢＡ７の応答は、前記接点ＯＴ７の電位の応答スピード
に比較して緩やかであり、アドレスが変化してからデー
タ出力端Ｄ７の電位が安定するまでのむだな時間Ｔ_ACC1
は前記非選択期間ｔ１よりもさらに長くされ、悪影響を
深めている。

【００１６】このように、データ出力端Ｄ０には、正常
にデータが出力されるが、データ出力端Ｄ１〜Ｄ７に
は、それぞれ関連するメモリセルまでの行デコーダ４か
らのワード線長に応じた時間幅を有する無効なデータ
“０”が出力した後に、正常なデータが出力される。従
って、データ出力端Ｄ１〜Ｄ７に出力されるデータが
“１”の場合に、アドレスコードが変化してから、行デ
コータから最も遠いメモリセルにおける前記時間Ｔ_ACC1
だけ経過する間、データ無効期間を設定する必要があ
り、それによりアクセスタイムが劣化されるという不具
合があった。この問題点は、図１の回路においてのみ
でなく、ＳＲＡＭ等の他の半導体メモリの一般的なビッ
ト構成において発生する。特に、長いワード線を有する
構成によるメモリほど、前記むだな時間Ｔ_ACC1は大きく
なるので、高速化メモリ回路には適さないという問題点
があった。

【００１７】また、何等かの理由により、設定された無
効期間よりも長い時間継続する前述のような無効なデー
タが発生した場合、その無効なデータを出力してしま
い、それにより後段に接続される回路の誤動作を生ずる
危険性があった。

【００１８】

【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたもので、アクセスタイムの高速化およ
び疑似データの出力による誤動作の防止を図った半導体
メモリを提供することである。

【００１９】

【課題を解決するための手段】本発明における課題解決
手段は、複数のワード線のうちのいづれか１本のワード
線と複数のビット線のうちのいずれか１本のビット線と
に接続されているメモリセルを複数有するメモリセルア
レイと、外部から与えられるアドレスコードに応答し
て、前記複数のワード線のうちから該当するワード線を
選択する行選択手段と、前記アドレスコードに応答し
て、前記複数のビット線のうちから該当する１本のビッ
ト線をまたは同時に２以上の所定本数のビット線を選択
する列選択手段と、リードサイクルの２倍の周期を有し
かつアドレスコードの変化時に論理レベルが反転する位
相を有するパルス信号を発生するパルス発生手段と、前
記パルス発生手段から与えられるパルス信号を所定の時
間遅延して出力する遅延手段と、前記パルス発生手段の
出力パルス信号と前記遅延手段の出力パルス信号とを入
力し、前記２つのパルス信号の論理レベルの一致検出に
応答して有効を示す第１の制御信号を出力する遅延検出
手段と、前記第１の制御信号に応答して、前記選択され
たワード線およびビット線に接続されているメモリセル
に記憶されているデータを読出して外部に出力するため
の出力回路を含む出力手段とを有することを特徴とす
る。

【００２０】

【作用】本発明に係る半導体記憶装置において、外部か
ら与えられるアドレスコードに応答して行選択手段およ
び列選択手段によりアクセスすべき１個または２以上の
所定個数のメモリセルが選択され、第１の制御信号に応
答して出力手段により前記選択されたメモリセルに記憶
されているデータが検出され外部に出力される。

【００２１】その際、前記遅延検出手段は、パルス発生
手段により与えられるリードサイクルの２倍の周期を有
しかつアドレスコードの変化時に論理レベルが反転する
位相を有するパルス信号と、前記パルス信号を所定の時
間遅延する遅延手段の出力との論理レベルの一致を検出
し、一致の場合のみ前記出力手段を動作可能とするため
の有効を示す前記第１の制御信号を出力する。

【００２２】一方、不一致の場合には無効を示す前記第
１の制御信号を出力して、それによりアドレスコードが
変化してから前記所定の期間、前記出力手段を動作禁止
とする。それにより、非選択期間において発生する疑似
信号を最小限の振幅に押さえて、出力手段のデータ出力
端の電位の安定を高速化することができる。

【００２３】

【実施例】以下、図面を参照しながら実施例を説明す
る。本発明に係る半導体メモリの回路図の一例を図１に
示す。

【００２４】まず、図１の半導体メモリの構成について
説明する。この半導体メモリは、８ビット単位で書込み
／読出しを行う記憶容量２Ｋビット（２５６×８ビッ
ト）のＥＰＲＯＭであり、メモリセルアレイ２と、５ビ
ットの行デコーダ４と、３ビットの列デコーダ６と、前
記列デコーダ６からのカラム線Ｃ０〜Ｃ７により与えら
れる制御信号によりセレクト動作を行う列セレクタ回路
８と、後述の制御信号ＳＥＮＳＥと制御信号ＯＴＥＮと
に応答して、選択された８個のメモリセルに保持されて
いるデータを読みだし、外部へ出力するための出力回路
１０と、リードサイクルの２倍の周期を有しかつアドレ
スコードの変化時に論理レベルが反転する位相を有する
パルス信号を出力するためのパルス発生回路１４と、前
記メモリセルアレイ２のワード線と電気的に等価なパル
ス遅延特性を有し、前記パルス発生回路１４から与えら
れるパルス信号を遅延して出力するダミーセルアレイ１
２と、前記パルス発生回路１４の出力パルス信号とダミ
ーセルアレイ１２の出力パルス信号とを入力とするＥＸ
−ＮＯＲ回路２２よりなる遅延検出回路１６と、外部か
ら与えられる所定の外部制御信号ＰＳを反転した信号と
前記遅延検出回路１６の出力とを入力とし、前記制御信
号ＳＥＮＳＥを出力する論理回路２４よりなる制御回路
１８と、外部から与えられる所定の制御信号ＲＤＥＮと
前記制御信号ＳＥＮＳＥとを入力とし、前記制御信号Ｏ
ＴＥＮを出力するＡＮＤ回路２６よりなる制御回路２０
とを有する。

【００２５】前記メモリセルアレイ２は、３２本のワー
ド線Ｒ０〜Ｒ３１のいずれかと、６４本のビット線Ｂ０
〜Ｂ６３のいずれかとに連結された２０４８個のメモリ
セルすなわちＮチャンネル型ＭＯＳトランジスタＴ_0,0
〜Ｔ_31,63により構成されている。

【００２６】前記列セレクタ回路８は、セレクト・トラ
ンジスタＴ_S0〜Ｔ_S63により構成される。前記トランジ
スタＴ_S0〜Ｔ_S63のゲートには、前記トランジスタＴ_S0
から順に、前記カラム線がＣ０からＣ１〜Ｃ７，Ｃ０〜
…と巡回的に接続されている。また、前記トランジスタ
Ｔ_S0〜Ｔ_S63の電流路の一端は、それぞれ前記ビット線
Ｂ０〜Ｂ６３に接続され、また、前記電流路の多端は、
前記トランジスタＴ_S0から８本づつ接点ＯＴ０〜ＯＴ７
において合流接続されて、それぞれ前記出力回路１０の
センスアンプＳＡ０〜ＳＡ７に連結されている。つま
り、前記列デコーダ６によりいずれかのカラム線がアサ
ートされると、それに関連する８個の前記セレクト・ト
ランジスタが導通し、選択された８個のアクセスすべき
メモリセルのみが前記センスアンプＳＡ０〜ＳＡ７と電
気的に連結されるように構成されている。

【００２７】前記出力回路１０は、前記制御信号ＳＥＮ
ＳＥに応答して、関連するメモリセルに記憶されている
データを読出すためのセンスアンプＳＡ０〜ＳＡ７と、
前記センスアンプの後段にそれぞれ接続され、前記制御
信号ＯＴＥＮすなわち前記制御信号ＳＥＮＳＥおよび前
記外部制御信号ＲＤＥＮの論理積に応答して、前記セン
スアンプＳＡ０〜ＳＡ７により読出されたデータをそれ
ぞれ反転増幅して外部に出力するためのバッファアンプ
ＢＡ０〜ＢＡ７により構成される。前記外部制御信号Ｒ
ＤＥＮは、前記バッファアンプＢＡ０〜ＢＡ７の動作を
可能とするための信号である。

【００２８】前記外部制御信号ＰＳは、このメモリの非
動作時において、前記遅延検出回路の出力信号の論理状
態にかかわらず前記制御回路１８の出力Ｎの論理レベル
を“０”にし、それにより前記制御信号ＳＥＮＳＥの論
理レベルを“０”にし、さらにそれにより、前記外部制
御信号ＲＤＥＮの論理状態にかかわらず前記制御信号Ｏ
ＴＥＮの論理レベルを“０”にして、前記センスアンプ
ＳＡ０〜ＳＡ７および前記バッファアンプＢＡ０〜ＢＡ
７の動作を禁止してむだな電力消費を回避するための信
号であり、以下のデータ読出し動作の説明においては、
前記制御信号ＰＳはそれらの動作を許可する論理レベル
“０”であるものとする。

【００２９】前記遅延検出回路１６は、アドレスコード
が変化した時点と、その後ワード線のパルス遅延特性に
より過渡的にいずれのワード線も論理レベルが“０”と
なりいずれのメモリセルも選択されないために疑似的な
オフセルを与える期間が終了する時点との間の期間を検
出するための回路である。前記ＥＸ−ＮＯＲ回路２２に
より、遅延のない前記パルス発生回路１４の出力パルス
信号と前記行デコーダ４から最も遠方にあるメモリセル
のゲートにおける遅延をシュミレートしたダミーセルア
レイ１２の出力パルス信号との論理レベルが一致してい
る場合に論理レベル“１”の信号が出力され、一方、不
一致の場合には論理レベル“０”の信号が出力されて前
記出力回路１０の動作が禁止される。

【００３０】前記ダミーセルアレイ１２は、前記メモリ
セルアレイ２のワード線と電気的に等価なパルス遅延特
性を実現するために、前記メモリセルアレイ２の一行分
と同一のマスク・パターンを用いて、前記メモリセルア
レイ２の対応する部分を構成する材料と同一の材料およ
び前記メモリセルアレイ２と同一の製造プロセスにより
形成されるものであり、１本のワード線Ｒ_Dに連結され
た６４個のメモリセルすなわちＮチャンネル型ＭＯＳト
ランジスタＴ_D0〜Ｔ_D63を有する。前記ワード線Ｒ
_Dは、接点Ｓ_D1とＳ_D2との間の部分は前記メモリセルア
レイ２におけるワード線Ｒ０〜Ｒ３１と同一の材料のポ
リシリコンにより形成されており、その範囲の外側の部
分はアルミにより形成されている。なお、前記ワード線
Ｒ０〜Ｒ３１は、行デコーダ４からみて接点Ｓ_0,0〜Ｓ
_31,0より遠方はポリシリコンにより形成されているが、
行デコーダ４と接点Ｓ_0,0〜Ｓ_31,0との間はアルミによ
り形成されているものとする。一方、前記パルス発生回
路１４と前記遅延検出回路１６とは、アルミ配線ＡＬ１
により接続されている。なお、図１の回路において、書
込みに関連する回路は説明の簡略化のために省略した。

【００３１】次に、図２のタイミングチャートを参照し
ながら、図１の装置において、２つの８ビットデータを
連続して読出す動作のうち、メモリセルのうちの行デコ
ーダに最も遠い第７ビットに位置するメモリセルＴ_0,63
に記憶されているデータを読出した後、続けてＴ_1,63を
読出す動作に関して説明する。なお、前記メモリセルＴ
_0,63およびＴ_1,63は、共にオンセルの状態にあるとす
る。

【００３２】まず、メモリセルＴ_0,63へアクセスするリ
ードサイクルにおいてすでに、与えられたアドレスコー
ドに応答して行デコーダおよび列デコーダによりトラン
ジスタＴ_0,63のゲートに連結されているワード線Ｒ０お
よびセレクト・トランジスタＴ_S63に連結されているカ
ラム線Ｃ７がアサートされ、オンセルの状態であるメモ
リセルＴ_0,63が選択され、前記センスアンプＳＡ０の入
力側の接点ＯＴ７には電圧レベル“ロー”が現れ、これ
が前記センスアンプＳＡ７により検出され、さらに、前
記検出されたデータが前記バッファアンプＢＡ７により
反転増幅されて、データ“１”がデータ出力端Ｄ７に出
力されているものとする。

【００３３】その後、図２のように、メモリセルＴ_1,63
へアクセスするリードサイクルの開始点において、アド
レスコードが変化すると、与えられたアドレスコードを
デコードする行デコーダにより、トランジスタのＴ_1,63
のゲートに連結されているワード線Ｒ１に、このリード
サイクルの全時間幅について論理レベル“１”を有する
パルス信号が出力され、一方先のリードサイクルにおい
て論理レベル“１”であったワード線Ｒ０の論理レベル
は“０”となる。

【００３４】ここで、前記ワード線Ｒ０〜Ｒ３１は、通
常、ポリシリコン等の材料を用いて形成されているので
アルミ配線に比較して大きい抵抗分を有し、さらに、複
数のメモリセル・トランジスタのゲート容量が連結され
ているので、行デコーダの方からは等価的に積分器すな
わち遅延器の多段接続回路のようにみえる。従って、前
記行デコーダ４により前記ワード線Ｒ０，Ｒ１に印加さ
れるパルス波形は、ワード線を伝搬するごとに積分され
て、立上がり時間ｔｒおよび立下がり時間ｔｆが劣化し
ていく。すなわち、前記パルス信号は、所定の時間遅延
され、この遅延時間は前記行デコーダ４から遠くになる
ほど大きくなる。図２に、ワード線Ｒ０，Ｒ１それぞれ
における前記行デコーダ４に最も近い接点Ｓ_0,0，Ｓ
_1,0および前記行デコーダ４から最も遠い接点Ｓ_0,63，
Ｓ_1,63における波形を示す。

【００３５】一方、パルス発生回路１４からは、このメ
モリに接続されるＭＣＵから与えられる信号ＡＤＲを１
／２分周して生成されるリードサイクルの２倍の周期を
有しかつアドレスコードの変化時に論理レベルが反転す
る位相を有するパルス信号が出力され、前記ワード線Ｒ
０〜Ｒ３１のパルス遅延特性をシュミレートする前記ダ
ミーセルアレイ１２からは、前期パルス発生回路１４の
出力に対して遅延が与えられたパルス信号が出力され
る。前記２つのパルス信号について、それぞれ接点
Ｓ_A0，Ｓ_D3における波形を図２に示す。そして、この２
つのパルス信号を入力とする前記ＥＸ−ＮＯＲ回路２２
からは、図２のように、前記２つのパルス信号の論理レ
ベルが一致している場合のみ、論理レベル“１”の制御
信号が出力される。

【００３６】なお、先のメモリサイクルでアサートされ
たカラム線Ｃ７および前記バッファアンプを動作可能に
するための外部制御線ＲＤＥＮは、アサートされたまま
である。

【００３７】ここで、図２のように、先のメモリセルＴ
_0,63へのアクセスによりデータ出力端Ｄ７にデータ
“１”が出力された後にアドレスコードが変化した時点
ｔ₀より、前記メモリセルＴ_0,63に関連する接点Ｓ_0,63
の電圧レベルは徐々に下降し、一方、次にアクセスすべ
きメモリセルＴ_1,63に関連する接点Ｓ_1,63の電圧レベル
は徐々に上昇するので、両方の接点の電位がトランジス
タＴ_0,63，Ｔ_1,63のしきい値より低く、いずれのメモリ
セルも選択されない非選択期間Ｔ１が生ずる。すると、
この期間、疑似的にメモリセルがオフセルであるのと同
じ状態になり、図２のように、このセンスアンプの入力
側すなわち接点ＯＴ７はセンスアンプに含まれるプルア
ップ・トランジスタによりプルアップされる。しかし、
従来のメモリと異なり本発明においては、前記時点ｔ₀
より前記非選択期間Ｔ１のほぼ終点付近まで、前記遅延
検出回路１６すなわち前記ＥＸ−ＮＯＲ回路２２の出力
は論理レベル“０”となり、このパルス信号と論理レベ
ル“０”の前記外部制御信号ＰＳとを入力する制御回路
１８は、論理レベル“０”の前記制御信号ＳＥＮＳＥを
与えるので、それにより、この間前記センスアンプのセ
ンス動作は禁止される。そして、前記制御信号ＳＥＮＳ
Ｅが論理レベル“１”になってから、前記非選択期間Ｔ
１が終了する時点までの期間Ｔ_Dの間振幅が上昇し、そ
の後振幅が減少する波高値の低い疑似信号が、後段の前
記バッファアンプＢＡ７に与えられる。

【００３８】また、前記制御信号ＯＴＥＮは、前記時点
ｔ₀から前記制御信号ＳＥＮＳＥと同様の期間論理レベ
ルが“０”にされ、それにより、前記バッファアンプＢ
Ａ７は、その間、それまでの出力データ“１”をラッチ
している。そして、この期間が経過すると、前記制御信
号ＳＥＮＳＥおよび前記制御信号ＯＴＥＮの論理レベル
が共に“１”になり、それにより動作可能となった前記
バッファアンプＢＡ７は前述のようにセンスアンプＳＡ
７により出力された疑似信号を、反転増幅して出力す
る。その際、従来と異なり、センスアンプＳＡ７により
出力される疑似信号の波高値は十分に低く、その信号に
応答して下降するデータ出力端Ｄ７の電位の下降の程度
は非常に小さいものとなる。従って、前記センスアンプ
ＳＡ７により出力される信号の電位が降下を始めたさ
い、それに対して電位が上昇するように応答するデータ
出力端Ｄ７の電位は、迅速に論理レベル“１”に到達す
るので、本発明においては、アドレスコードが変化して
からデータ出力端Ｄ７の電位が安定するまでの時間Ｔ
_ACCは、従来に比較して短縮される。

【００３９】以上の説明のように、本発明においては、
前記ダミーセル１２を用ることにより、行デコーダ４よ
り最も長い距離に位置するメモリセルにおいて、関連す
るワード線から与えられる信号が受ける遅延をシュミレ
ートして、この遅延された信号を基に所定の制御信号を
生成し、それにより、前記非選択期間にほぼ等しい期間
において前記出力回路１０の動作が不可となるように制
御することにより、前記非選択期間において発生する疑
似信号を最小限の振幅に押さえて、データ出力端Ｄ７の
電位の安定を高速化することができる。

【００４０】従って、アドレスコードの入力すなわちア
ドレスコードの変化時点からデータ信号の出力が可能と
なる時点までのアクセスタイムが改善され、高速化メモ
リにも適用可能となる。

【００４１】また、最も電位の安定の遅い出力端Ｄ７の
電位が安定するのを待って、データ信号を出力するた
め、出力端Ｄ０〜Ｄ７間での読出しのスピード差を吸収
することができる。

【００４２】さらに、データ信号に従来のような疑似デ
ータすなわち無効なデータが発生しないため、後段に接
続される回路のラッチのタイミングに余裕ができるの
で、システム設計を容易にし、また、システム誤動作も
回避することができる。

【００４３】図３は、前記パルス発生回路１４の一回路
例である。この回路は、関連するＭＣＵ等から与えられ
るリードサイクルと等しい周期を有しかつアドレスコー
ドの変化時に論理レベルが反転する位相を有する前記外
部制御信号ＡＤＲを１／２分周して、前述のようなリー
ドサイクルの１／２の周期を有しかつアドレスコードの
変化時に論理レベルが反転する位相を有するパルス信号
を出力する１／２分周器であり、入力パルス信号を反転
して伝えるインバ−タＩＮＶ２と、１つの入力端に所定
の外部制御信号ＲＳＴが与えられ、この回路の出力を与
える２入力ＮＯＲ回路３０と、前記インバ−タＩＮＶ２
の出力パルス信号に応答して、前記ＮＯＲ回路３０の出
力を反転して前記ＮＯＲ回路３０の他の入力端に伝える
インバータＣＩ１と、前記インバ−タＩＮＶ２の出力パ
ルス信号に応答して、前記インバータＣＩ１の出力を反
転して伝えるインバータＣＩ２と、前記インバータＣＩ
２の出力を反転して伝えるインバ−タＩＮＶ１と、前記
入力パルス信号に応答して前記インバ−タＩＮＶ１の出
力を反転して前記インバ−タＩＮＶ１の入力端にフィー
ドバックするインバータＣＩ３と、前記入力パルス信号
に応答して前記インバ−タＩＮＶ１の出力を反転して前
記インバ−タＩＮＶ１の入力端にフィードバックするイ
ンバータＣＩ３と、前記入力パルス信号に応答して前記
インバ−タＩＮＶ１の出力を反転して前記ＮＯＲ回路３
０の他の入力端に伝えるインバータＣＩ４とにより構成
されている。

【００４４】前記外部制御信号ＲＳＴは、動作開始直前
まで論理レベル“１”であり、動作開始と共に論理レベ
ル“０”となるリセットパルスであり、動作開始時にこ
の回路の出力を論理レベル“１”にするための信号であ
る。従って、動作開始後は、前記２入力ＮＯＲ回路３０
は、等価的にインバ−タとなる。

【００４５】この回路は、２入力ＮＯＲ回路３０および
インバータＣＩ１よりなるラッチと、インバ−タＩＮＶ
１およびインバータＣＩ３よりなるラッチとが、半クロ
ックごとに交互動作することにより、１／２分周を実行
している。

【００４６】図４は、前記センスアンプＳＡ０〜ＳＡ７
の一回路例である。トランジスタＮ１１は、ゲートに与
えられた所定の制御信号ＢＩＡＳに応答して入力信号Ｉ
Ｎの電圧レベルをコントロールするためのトランジスタ
であり、トランジスタＰ１１，Ｐ１２，Ｐ１５はプルア
ップ・トランジスタである。６つのトランジスタＮ１２
〜１５，Ｐ１３〜１４からなるカレントミラー型センス
アンプ本体の後段には、ＣＭＯＳインバータＩＮＶ１１
が接続されている。信号ＶＲＥＦは、前記カレントミラ
ー型センスアンプの基準電圧となる信号であり、例え
ば、オンセルであるダミーセルにより生成される。ま
た、このメモリの非動作時には、前記外部制御信号ＰＳ
により論理レベル“１”にされた前記制御信号ＳＥＮＳ
Ｅにより前記センスアンプＳＡ０〜ＳＡ７の動作が禁止
され、むだな電力消費が回避される。

【００４７】ここで、前記３つの論理回路２２，２４，
２６は、実施例に示される構成に限らず、他の論理素子
による組合せ回路を用いて構成してもよいし、また、前
記３つの論理回路２２，２４，２６のうちのいずれか２
つをあるいは３つすべてを合体させて構成してもよい。

【００４８】また、本発明は、図１の実施例のビット構
成に限らず、他のいかなるビット構成においても実施可
能であり、図１のようなＥＰＲＯＭだけでなく、ＳＲＡ
Ｍ等の他のメモリにおいても実施可能である。

【００４９】ここで、図１のメモリの回路構成の代わり
に、全ビット線に一対一にセンスアンプおよびバッファ
アンプを直接接続して、前記セレクト・トランジスタを
センスアンプおよび／またはバッファアンプのいずれか
の部分に挿入しあるいは合体させて、関連する前記カラ
ム線からの制御信号を含む制御信号群により動作制御さ
れるように構成してもよい。また、本発明は上述した各
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で、種々変形して実施することができる。

【００５０】

【発明の効果】以上の説明のように、本発明において
は、前記ダミーセル１２を設け、ワード線の遅延シュミ
レートにより生成する制御信号を用いて前記出力回路１
０の動作を制御することにより、従来の前記非選択期間
において発生していた疑似信号を最小限の振幅に押さえ
て、データ出力端Ｄ７の電位の安定を高速化することが
できる。従って、アドレスコードの入力からデータ信号
を出力するまでのアクセスタイムが改善され、本発明に
かかる回路は、高速化メモリにも適用可能となる。

【００５１】さらに、データ信号に従来のような疑似デ
ータが発生しないため、後段に接続される回路のラッチ
のタイミングに余裕ができるので、システム設計を容易
にし、また、システム誤動作も回避することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体メモリの回路図
である。

【図２】図１の回路の動作を示すタイミングチャートで
ある。

【図３】図１の回路に用いられるパルス発生回路の一例
を示す回路図である。

【図４】図１の回路に用いられるセンスアンプの一例を
示す回路図である。

【図５】本発明の一実施例に係る半導体メモリの回路図
である。

【図６】図５の回路に用いられるセンスアンプの一例を
示す回路図である。

【図７】図５の回路の動作を示すタイミングチャートで
ある。

【図８】図５の回路の動作を示すタイミングチャートで
ある。

【符号の説明】

２…メモリセルアレイ、４…行デコーダ、６…列デコーダ、８…列セレクタ回路、１０…出力回路、１２…ダミーセルアレイ、１４…パルス発生回路、１６…遅延検出回路、１８…制御回路、２０…制御回路、２２，２４，２６…論理回路、ＡＬ１…アルミ配線、Ｂ０〜Ｂ６３…ビット線、ＢＡ０〜ＢＡ７…バッファアンプ、Ｃ０〜Ｃ７…カラム線、Ｄ０〜Ｄ７…データ出力端、ＯＴ０〜ＯＴ７…接点、Ｒ０〜Ｒ３１…ワード線、Ｒ_D…ダミー・ワード線、Ｓ_0,0〜Ｓ_1,63，Ｓ_D1〜Ｓ_D3，Ｓ_A0…接点ＳＡ０〜ＳＡ７…センスアンプ、Ｔ_0,0〜Ｔ_31,63…メモリセルのＮチャネル型ＭＯＳト
ランジスタ、Ｔ_D0〜Ｔ_D63…ダミーセルのＮチャネル型ＭＯＳトラン
ジスタ、Ｔ_S0〜Ｔ_S63…セレクト・トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４７１ 7210−4Ｍ

Claims

【特許請求の範囲】

【請求項１】複数のワード線のうちのいづれか１本のワ
ード線と複数のビット線のうちのいづれか１本のビット
線とに接続されているメモリセルを複数有するメモリセ
ルアレイと、外部から与えられるアドレスコードに応答して、前記複
数のワード線のうちから該当するワード線を選択する行
選択手段と、前記アドレスコードに応答して、前記複数のビット線の
うちから該当する１本のビット線をまたは同時に２以上
の所定本数のビット線を選択する列選択手段と、リードサイクルの２倍の周期を有しかつアドレスコード
の変化時に論理レベルが反転する位相を有するパルス信
号を発生するパルス発生手段と、前記パルス発生手段から与えられるパルス信号を所定の
時間遅延して出力する遅延手段と、前記パルス発生手段の出力パルス信号と前記遅延手段の
出力パルス信号とを入力し、前記２つのパルス信号の論
理レベルの一致検出に応答して有効を示す第１の制御信
号を出力する遅延検出手段と、前記第１の制御信号に応答して、前記選択されたワード
線およびビット線に接続されているメモリセルに記憶さ
れているデータを読出して外部に出力するための出力回
路を含む出力手段とを有することを特徴とする半導体記
憶装置。
【請求項２】前記出力手段は、前記列選択手段が同時に
選択するビット線の本数と同数の独立した前記出力回路
を有し、前記出力回路には、それぞれ同じ本数のかつ同
時に選択されないビット線が前記列選択手段を介して連
結されており、前記列選択手段は、外部から与えられるアドレスコード
のうちの所定部分のコードをデコードして、該当するカ
ラム線に所定のセレクト信号を与える列デコーダと、前
記ビット線と関連する前記出力回路との間に連結された
列セレクタ手段であって、前記カラム線から与えられる
前記セレクト信号に応答して電流路が形成される列セレ
クタ手段とを有することを特徴とする請求項１に記載の
装置。
【請求項３】前記列選択手段は、選択すべきビット線に
関連するカラム線に所定のセレクト信号を出力し、前記出力手段は、関連するビット線と一対一に直接連結
された全ビット線の数と同数の互いに独立された出力回
路であって、前記第１の制御信号および関連するカラム
線から与えられる前記所定のセレクト信号に応答して、
関連するメモリセルに記憶されているデータを読出して
外部に出力するための出力回路を有することを特徴とす
る請求項１に記載の装置。
【請求項４】前記出力回路は、関連するメモリセルに記
憶されているデータを読出すためのセンスアンプ回路
と、前記センスアンプの出力を増幅して出力するための
バッファアンプ回路とを有することを特徴とする請求項
１ないし３のいずれか１項に記載の装置。
【請求項５】前記装置は、前記パルス発生手段の出力パ
ルス信号と外部から与えられる所定の第１の外部制御信
号とを入力し、前記パルス発生手段の出力パルス信号と
前記第１の外部制御信号とがいずれも有効を示す場合
に、有効を示す信号を出力する組合せ論理回路により構
成される制御手段をさらに有し、前記第１の制御信号は、前記制御手段により与えられる
出力信号であることを特徴とする請求項１ないし４のい
ずれか１項に記載の装置。
【請求項６】前記装置は、前記パルス発生手段の出力パ
ルス信号と外部から与えられる第２の外部制御信号およ
び第３の外部制御信号とを入力し、前記パルス発生手段
の出力パルス信号と前記第２の外部制御信号とがいずれ
も有効を示す場合に、有効を示す第２の制御信号を出力
し、前記パルス発生手段の出力パルス信号と前記第２お
よび第３の外部制御信号とがいずれも有効を示す場合
に、有効を示す第３の制御信号を出力する組合せ論理回
路により構成される第２の制御手段をさらに有し、前記出力回路は、前記第２の制御信号に応答して関連す
るメモリセルに記憶されているデータを読出すためのセ
ンスアンプ回路と、前記第３の制御信号に応答して前記
センスアンプの出力を増幅して出力するためのバッファ
アンプ回路とを有することを特徴とする請求項１または
２に記載の装置。
【請求項７】前記装置は、前記パルス発生手段の出力パ
ルス信号と外部から与えられる第２の外部制御信号およ
び第３の外部制御信号とを入力し、前記パルス発生手段
の出力パルス信号と前記第２の外部制御信号とがいずれ
も有効を示す場合に、有効を示す第２の制御信号を出力
し、前記パルス発生手段の出力パルス信号と前記第２お
よび第３の外部制御信号とがいずれも有効を示す場合
に、有効を示す第３の制御信号を出力する組合せ論理回
路により構成される制御手段をさらに有し、前記出力回路は、前記第２の制御信号または前記第２の
制御信号および前記セレクト信号に応答して関連するメ
モリセルに記憶されているデータを読出すためのセンス
アンプ回路と、前記第３の制御信号または前記第３の制
御信号および前記第２のセレクト信号に応答して前記セ
ンスアンプの出力を増幅して出力するためのバッファア
ンプ回路とを有することを特徴とする請求項３に記載の
装置。
【請求項８】前記遅延手段は、前記メモリセルアレイの
ワード線と電気的に等価なパルス遅延特性を有すること
を特徴とする請求項１ないし７のいずれか１項に記載の
装置。
【請求項９】前記メモリセルは、ＥＰＲＯＭセルまたは
ＥＥＰＲＯＭセルであることを特徴とする請求項１、２
または６に記載の装置。