KR101384909B1 - 클록 센스 증폭기를 구비한 메모리 - Google Patents

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페리 에이치. 3세 펠리
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Abstract

일 양상에서, 메모리(10) 및 그 방법은 복수의 열들의 비트 라인들 및 복수의 교차 행들의 워드 라인들(36, 38)을 갖는 메모리 어레이(12)를 갖는다. 제어 회로(20, 22, 24, 26)는 연속 메모리 주기 중에 메모리 어레이(12)의 소정의 비트 위치들에 연속해서 액세스하기 위해 메모리 어레이에 연결된다. 제어 회로는 소정의 메모리 주기 개시시에 메모리 어레이 내에서 데이터를 감지한다. 메모리 주기의 타이밍은 메모리 시스템 클록(CSYS)의 싱글 외부 클록 에지로부터 결정된다. 싱글 메모리 주기 중에, 메모리(40, 42)는 초기에 감지하는 기능을 수행하고, 이어서, 적어도 비트 라인들을 프리차지하는 기능과, 감지되는 신호를 어드레스 및 생성하는 기능을 수행한다. 일 양상에서, 연속 메모리 주기들 각각은 메모리 시스템 클록의 싱글 기간 보다 길지 않은 시간 기간이다.
메모리 어레이, 디코더, 어드레스 레지스터, 클록 생성기, 센스 증폭기

Description

클록 센스 증폭기를 구비한 메모리{MEMORY WITH CLOCKED SENSE AMPLIFIER}
본 발명은 회로에 관한 것으로, 특히, 메모리 회로에 관한 것이다.
메모리 회로는 주로 메모리 회로를 생성하는데 사용되는 공정이 계속해서 커짐에 따라 계속해서 더욱 더 많은 비트 수의 스토리지를 가져 왔다. 트랜지스터 크기와 전원 전압을 모두 감소시킨 0.1 미크론 피처 크기 이하의 스케일링(scaling)으로 인해, 상이한 신호 세기를 제공하는 메모리 셀들을 갖는 메모리 어레이를 야기했다. 상이한 세기는 동작 속도에 악영향을 끼쳤다. 동작 속도는 일반적으로 판독 동작을 수행하는데 필요한 시간과 직접 관련된다. 이는 특히 1 기가헤르츠를 초과하는 동작 주파수에 의해 악화되었다. 소정의 속도 요구 사항을 유지하기 위해, 메모리 회로는 일반적으로 판독 동작을 수행하는데 필요한 다양한 소자들 각각에 할당된 일정량의 시간을 갖는다. 주 시간 할당은, 유효 어드레스로부터 워드 라인을 인에이블하기 까지의 시간, 비트 라인(들)에 대한 충분한 신호를 달성하는 시간, 비트 라인들의 신호 감지로부터 출력까지의 시간, 및 워드 라인이 인에이블되는 다음 시간에 대한 준비를 하면서 프리차지하는 시간이다. 속도를 향상시키는 전형적인 방법은 유효 어드레스에 응답함으로 주기 시작(cycle beginning)을 하여 상기 동작들에 필요한 시간을 감소시키고자 하는 것이다. 이는 트랜지스터 스위칭 속도가 스케일링에 의해 향상됨에 따라 속도를 향상시키는데 효과적이었다. 그러나, 속도는 트랜지스터의 스위칭 속도 뿐만 아니라 메모리 셀의 세기에도 좌우된다. 메모리 셀의 세기는 균일하지 않고, 때때로, 일부 셀들은 속도 요구 사항을 만족시키기에는 너무 약하며, 특히 디바이스는 결함이 있는 것으로 간주돼야만 한다.
따라서, 결함이 있는 디바이스들의 수를 감소시키고 스케일링에 의한 속도 향상을 유지할 필요가 있다.
본 발명의 여타 목적 및 장점은 이하의 도면들과 관련해서 기술된 양호한 실시예의 상세한 설명으로부터 당업자에게 쉽게 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 회로이다.
도 2는 도 1의 메모리 회로의 동작을 이해하는데 유용한 타이밍도이다.
일 양상에서, 메모리 회로는 센스 증폭기를 인에이블함으로써 클록 주기를 개시하고, 그 후, 동일한 주기에서, 다음 주기를 위한 어드레스를 인에이블한다. 감지된 신호는 비트 라인 또는 한 쌍의 비트 라인에 나타난다. 신호를 생성하기 위한 시간이 길어질수록 신호는 더 커진다. 그 효과는, 신호를 생성하기 위한 시간이 더 많이 유용한 경우, 보다 약한 메모리 셀의 논리 상태가 보다 감지하기 쉬워진다는 점이다. 클록 주기의 개시에 의해 센스 증폭기가 인에이블될 때, 신호를 생성하기 위한 시간은 클록 주기 속도에 기초하여 변할 수 있다. 또한, 프리차지 와 같은 판독 또는 어드레스에 대한 응답으로 워드 라인을 구동하는 것과 같은 다른 동작이 더 빨라진 경우, 비트 라인(들) 상에서 신호를 생성하기 위한 시간은 더 많아진다. 그 결과, 디바이스의 스위칭 속도가 더 빨라져서 신호를 생성하기 위한 시간이 더 많아짐에 따라 더 약한 메모리 셀의 논리 상태를 검출할 수 있게 된다. 이는 도면 및 이하의 상세한 설명을 참조해서 더 잘 이해된다.
도 1은 1 기가헤르츠 보다 더 빠른 동작 기능을 가지며 0.1 미크론 이하의 적어도 일부 트랜지스터 게이트 길이들로 생성되며, 메모리 어레이(12), 어레이(12)에 연결된 행 디코더(14), 어레이(12)에 연결된 열 디코더(16), 어레이(12)에 연결된 프리차지 회로(18), 열 디코더(16)에 연결된 센스 증폭기(20), 열 디코더(16)에 연결된 기록 드라이버(22), 행 디코더(14)와 열 디코더(16)에 연결된 어드레스 레지스터(24), 및 어드레스 레지스터(24), 프리차지 회로(18), 기록 드라이버(22) 및 센스 증폭기(20)를 위한 클록 신호를 생성하기 위해 외부 클록 Csys에 응답하는 클록 생성기(26)를 포함하는 메모리 회로(10)를 도시한다. 도 1에 도시된 메모리 어레이(12)에는 메모리 셀(28, 30, 32, 34); 워드 라인(36, 38); 및 비트 라인(40, 42)이 있다. 메모리 셀(28, 30)은 워드 라인(36)에 접속된다. 메모리 셀(34, 32)은 워드 라인(38)에 접속된다. 메모리 셀(28, 34)은 비트 라인(40)에 접속된다. 메모리 셀(30, 32)은 비트 라인(42)에 접속된다. 메모리 어레이(12)는 도시된 것 보다 더 많은 수의 비트 라인들과 워드 라인들의 교차점들에 위치한 보다 많은 수의 메모리 셀들을 갖는다. 메모리 어레이가 수억개의 메모리 셀들을 갖는 것이 비범한 일은 아니다. 메모리 어레이(12) 및 디코더(14, 16)의 동작은 비범한 어떤 것이 아니라, DRAM, SRAM 또는 비휘발성 메모리와 같은 일반적인 메모리일 수 있다. SRAM의 경우, 비트 라인들(40, 42)은 각각 한 열을 따라 메모리 셀들에 접속된 상보적인 쌍의 비트 라인들일 수 있다.
전형적인 메모리 회로 방식으로, 어드레스 레지스터(24)는 외부 어드레스를 수신한 후, 열 어드레스 COLadd를 열 디코더(16)에 제공하고, 행 어드레스 ROWadd를 행 디코더(14)에 제공한다. 행 어드레스에 의해 선택된 워드 라인은 한 행을 따른 셀들을 인에이블하고, 셀들은 셀들이 접속된 비트 라인 또는 비트 라인들에서 신호를 생성한다. 열 디코더(16)는 생성된 신호를 센스 증폭기에 연결하고, 센스 증폭기는 선택된 비트 라인 또는 비트 라인들에서 생성된 신호를 감지하고, 생성된 신호에 대응하는 센스 증폭기(20)로부터의 출력, DATA OUT을 제공한다.
그러나, 판독 동작의 타이밍은 속도, 메모리 셀 신호 감지 마진, 및 약한 메모리 비트를 갖는 것에 대한 결함이 있는 것으로 간주될 필요가 없는 디바이스와 관련된 장점들을 제공한다. 타이밍 설명은 도 2의 타이밍도에 도시된 신호들을 참조해서 도움을 받는다. 주기 1은 일반적으로 시스템 클록이라고 하며 논리 하이로 스위치하는 외부 클록 Csys로 시작한다. 본 일례에서, 주기 1은 기록 동작을 종료하고 판독 동작을 개시한다. 주기 1의 개시로, 클록 생성기(26)는 기록 인에이블 클록 Cwe를 인에이블하여서, 기록 드라이버가 신호의 데이터를 데이터 버스 D를 통해 열 디코더(16)에 연결시키게 한다. 열 디코더(16)가 이전 주기 중에 수신된 열 어드레스 COLadd에 응답하여서, 데이터는 이전 주기에 선택된 비트 라인상에 기록된다. 워드 라인은 유사하게 이전 주기에서 수신된 행 어드레스 ROWadd에 의해 선 택된다. 기록 인에이블 클록 Cwe가 디스에이블 상태로 복귀할 때 기록 동작은 완료된다. 본 일례에서, 논리 하이는 인에이블링으로 간주되고, 논리 로우는 디스에이블링으로 간주되지만, 이는 하나 이상의 동작들의 경우 역으로 될 수 있다.
주기 1의 기록 인에이블 클록의 상승 에지는 프리차지 클록 Cpc의 발생을 야기한다. 메모리 어레이(12)의 비트 라인들은 프리차지 클록 Cpc의 논리 하이 중에 프리차지된다. 기록 인에이블 클록 Cwe의 상승 에지는 또한 어드레스 클록 Cadd의 발생을 야기한다. 어드레스 클록 Cadd의 발생은 행 어드레스 ROWadd를 행 디코더(14)에 연결되게 하고, 차례로 메모리 어레이(12)의 워드 라인이 선택되게 한다. 선택된 워드 라인을 따르는 메모리 셀은 접속된 비트 라인들 상에서 신호를 생성함으로써 응답한다. 일정 시간 후에, 열 어드레스 COLadd는 열 디코더(16)에 연결되고, 선택된 비트 라인이 센스 증폭기(20)에 연결된다. 그러나, 다음 주기, 주기 2가 개시될 때까지 센스 증폭기(20)는 인에이블되지 않는다. 주기 2가 개시될 때, 클록 생성기(26)는 논리 하이에서 센스 앰프 인에이블 클록 Csa를 제공함으로써 응답한다. 센스 증폭기(20)는 선택된 비트 라인에서 생성된 신호에 의해 표시된 논리 상태를 감지함으로써 응답하고, 대응 데이터 출력 신호를 제공한다. 따라서, 이 경우 센스 증폭기(20)는 주기 1 중에 외부 어드레스에 의해 선택된 메모리 셀의 논리 상태에 대응하는 출력을 다음 주기, 주기 2의 개시시에 제공한다. 또한, 클록 생성기(26)는 행 및 열 어드레스 클록들 ROWadd 및 COLadd의 디스에이블링을 통해 행 디코더(14) 및 열 디코더(16)를 디스에이블하는 어드레스 클록 Cadd를 종료함으로써 주기 2의 개시에 응답한다. 따라서, 판독 동작 및 기록 동작이 모두 클 록 에지들을 오버랩하더라도, 판독 또는 기록 동작의 총 시간은 1 주기 시간을 초과하지 않는다.
판독 동작이 계속됨에 따라, 클록 생성기(26)는 메모리 어레이(12)의 비트 라인들을 프리차지하기 위한 프리차지 클록 Cpc를 제공함으로써 센스 앰프 인에이블 클록 Csa의 상승 에지에 응답한다. 열 디코더(16) 및 행 디코더(14)는 프리차지 동작 중에 디스에이블된다. 클록 생성기(26)는 어드레스 클록 Cadd를 인에이블함으로써 센스 앰프 인에이블 클록 Csa의 인에이블링에 응답한다. 어드레스 레지스터(24)는 외부 어드레스로부터 유도된 행 어드레스 ROWadd를 행 디코더(14)에 제공함으로써 어드레스 클록 Cadd의 인에이블에 응답하고, 차레로 행 디코더(14)는 행 어드레스 ROWadd에 의해 선택된 워드 라인을 인에이블함으로써 응답한다. 선택된 워드 라인을 따른 메모리 셀들은 접속된 비트 라인 상에서 논리 상태를 나타내는 신호를 생성하기 시작한다. 열 디코더(16)는 어드레스 레지스터(24)에 의해 제공되고 외부 어드레스로부터 유도된 열 어드레스 COLadd에 응답해서 센스 증폭기(20)에 선택된 비트 라인을 연결한다. 행 디코더(14) 및 열 디코더(16)가 인에이블되는 동안 비트 라인 상의 신호는 계속해서 생성된다. 주기 3의 개시로, 클록 생성기(26)는 센스 앰프 인에이블 클록 Csa를 인에이블하며, 이로 인해, 센스 증폭기(20)는 선택된 비트 라인에서 생성된 신호를 검출하고 주기 2중에 외부 어드레스에 의해 선택된 셀에 대응해서 DATA OUT 신호를 제공한다.
클록 생성기(26)는 어드레스 클록 Cadd를 종료함으로써 주기 3의 개시에 응답한다. 클록 생성기(26)는 프리차지 클록 Cpc 및 어드레스 클록 Cadd를 인에이블 함으로써 인에이블된 센스 앰프 인에이블 클록에 응답한다. 프리차지 클록 Cpc는 프리차지 회로(18)를 인에이블하여, 메모리 어레이(12)의 비트 라인들을 프리차지한다. 프리차지 클록 Cpc의 종료는 셀프-타이밍(self-timed)이다. 어드레스 클록 Cadd가 센스 앰프 인에이블 클록 Csa에 응답하더라도, 어드레스 클록 Cadd는 지연되어서, 메모리 어레이의 메모리 셀이 행 어드레스 ROWadd에 응답해서 인에이블되기 전에 비트 라인들의 프리차지가 완료된다. 어드레스 클록 Cadd가 주기 3 중에 인에이블될 때, 외부 어드레스에 의해 선택된 워드 라인 및 비트 라인 상에서 선택된 셀에 의해 신호가 생성된다. 선택된 비트 라인 상의 신호 생성은 다음 주기가 개시될 때까지 종료되지 않는다. 다음 주기는 센스 앰프 인에이블 클록 Csa의 인에이블을 야기하고, 주기 3 중에 선택된 메모리 셀의 논리 상태를 나타내는 데이터의 출력을 야기한다.
이런 특정 실시예의 효과는, 시스템 클록 Csys에 의해 표시된 바와 같이, 현 주기의 개시로 이전 주기 중에 제공된 외부 어드레스에 의해 선택된 메모리 셀의 논리 상태를 나타내는 신호를 제공하는 센스 증폭기의 인에이블에 의해 동작 개시 시퀀스를 개시하는 것이다. 또한, 현 주기의 개시이지만, 감지 후의 발생에 응답하여, 선택된 워드 라인이 인에이블되어서, 비트 라인 상의 신호는 다음 주기 개시시까지 계속해서 생성될 수 있다.
상기 방법의 몇몇 장점들이 있다. 전형적인 메모리에서, 채널 길이가 특정 제조 공정에 대한 평균 보다 더 짧을 때, 소정의 공정에 대한 속도는 보다 빨라진다. 채널 길이가 짧아질수록 스위칭 속도는 더 빨라져서, 어드레스, 디코드 및 프 리차지에 필요한 시간을 단축시키는 효과를 갖는다. 그러나, 한편, 스위칭 트랜지스터에 대한 채널 길이가 짧아질수록 보다 약한 메모리 셀들과 상관할 수 있고, 셀들은 보다 적은 신호 세기를 갖는다. 따라서, 비트 라인들에서 충분한 신호가 생성되는 시간이 증가된다. 기술된 일례에서, 프리차지, 어드레스 및 디코드와 같은 동작의 속도가 빨라져서, 신호 생성은 주기에서 보다 일찍 시작되고, 다음 주기 개시때까지 신호 생성이 계속된다. 따라서, 신호 생성을 위한 시간이 더 길어지고, 이는 보다 약한 셀들이 감지를 위해 필요한 신호를 생성할 수 있게 한다. 그러나, 동일한 셀들은 신호 생성을 위해 할당된 전형적인 시간에 필요한 신호를 생성할 수 없을 수도 있다.
다른 장점은, 약한 셀들을 갖는 디바이스가 신호 생성에 보다 많은 시간을 제공하도록 연장된 주기를 가질 수 있다는 점이다. 따라서, 결함이 있는 대신, 디바이스는 보다 긴 주기 시간에 동작한다. 신호 생성을 위한 시간이 셀프-타이밍이면, 주기 시간을 연장해도, 실제로 신호 생성을 위한 시간이 길어지는 것은 아니다. 모든 비트들이 강해서 충분한 신호 생성을 위한 시간이 평균보다 짧은 경우 유사한 장점이 발생할 수 있다. 주기가 짧아질 수 있는 경우에, 디바이스는 평균 디바이스보다 떠 빠른 것으로 지정될 수 있다. 보다 빠른 디바이스가 일반적으로 보다 많이 팔린다. 신호 생성을 위한 시간이 셀프-타이밍이면, 주기 시간의 감소는 감소될 수 없을 수도 있는 프리차지와 같은 일부 다른 동작의 시간도 감소되게 한다.
또한, 일반적으로 비트 라인 상의 신호 생성(development)은 고 감도 동작이 어서, 해당 동작의 신호 마진이 중요할 수 있다. 해당 동작에 대한 마진은 간단하게 주기 시간을 증가시킴으로써 달성될 수 있다. 그러나, 신호 생성이 셀프-타이밍이면, 주기를 증가시켜도, 신호 생성을 위한 마진을 증가시키는 것이 아니라, 일반적으로 보다 타이트하게(tightly) 제어되고 마진이 별로 필요 없는 프리차지와 같은 동작을 위한 마진을 증가시킨다.
본 일례에서, 하나의 주기에서 제공된 어드레스는 실제로 다음 주기에 들어감에 응답해서 제공된 메모리의 위치를 위한 것이다. 판독 주기 전 최종 기록 주기는 제1 판독 주기에서 판독되는 위치의 어드레스를 제공하는데 사용될 수 있다. 이는 일련의 판독 주기들의 개시시 낭비 주기를 방지하거나, 단독 판독 주기를 실행하도록 두개의 판독 주기에 대한 요구를 방지한다. 기록 수행을 위해 도시된 바 외의 다른 대안들이 사용될 수도 있다.
설명을 위해 본 명세서에서 선택된 실시예에 대한 다양한 다른 변경 및 수정이 발생할 수 있음을 본 기술 분야에 숙련된 자들은 쉽게 알 수 있다. 예를 들어, 외부 어드레스는 멀티플렉스될 수 있는데, 먼저 행 어드레스가 수신되고, 이어서, 열 어드레스가 수신된다. 도 2에 도시된 어드레스 클록이 여전히 해당 워드 라인이 인에이블되는 전체 시간을 나타내는 경우에는, 해당 신호가 생성된다. 메모리(10)는 싱글 메모리 어레이(12)를 갖는 것으로 도시되어 있지만, 메모리(10)는 외부 어드레스의 추가 디코딩을 요구하는 다수의 다른 메모리 어레이들을 가질 수 있다. 센스 증폭기(20)는 싱글 DATA OUT 신호를 제공하는 것으로서 기술되었지만, 다수의 출력 신호들을 제공할 수 있다. 또한, 싱글 메모리 셀이 선택된 것으로 기 술되었지만, 어레이(12)와 동일한 어레이에서 또는 도시되지 않은 다른 어레이들에서 보다 많은 메모리 셀들이 선택될 수 있다. 프리차지 타입은 열거되지 않았지만, 통상, 포지티브 전원 전압과 관련되고, 일부 다른 전압으로 선택될 수 있다. 이러한 수정 및 변형이 본 발명의 원리를 벗어나지 않는 정도에서, 이하의 청구항들의 공정한 해석에 의해서만 액세스되는 범위 내에 포함된다.

Claims (20)

  1. 복수의 열들의 비트 라인들 및 복수의 교차 행들의 워드 라인들을 갖는 메모리 어레이와,
    상기 메모리 어레이에 연결되고, 연속 메모리 판독 주기들 동안에 상기 메모리 어레이 내의 메모리 셀 위치들에 연속해서 액세스하도록 구성된 제어 회로
    를 포함하며,
    상기 제어 회로는 소정의 메모리 판독 주기 개시시에 상기 메모리 어레이 내의 데이터를 감지하는 것을 개시하도록 더 구성되고,
    상기 메모리 판독 주기의 타이밍은 단일 외부 클록 에지(single external clock edge)로부터 결정되고,
    상기 제어 회로(26, 24, 20, 22, 14, 16)는, 후속 메모리 판독 주기의 개시시에 감지되는 데이터에 대한 어드레스에서 메모리 셀들을 인에이블링하도록 구성되고,
    상기 제어 회로는 상기 소정의 메모리 판독 주기의 개시에 응답하여, 또한, 상기 소정의 메모리 판독 주기의 개시시에 발생하는 상기 데이터의 감지 이후에 상기 어드레스에서 상기 메모리 셀들을 인에이블링하도록 구성되는, 메모리.
  2. 제1항에 있어서,
    상기 메모리는, 단일 메모리 주기 동안에, 상기 어드레스의 인에이블링에 응답하여, 상기 후속 메모리 판독 주기의 개시시에 감지되는 데이터에 대한 신호를 생성하도록 구성되고,
    상기 신호를 생성하기 위한 시간(time period)은 상기 메모리 주기의 시간 증가에 따라 증가하고, 적어도 상기 데이터를 감지하는 기능과, 비트 라인들을 프리차징(precharging)하는 기능과, 어드레싱하는 기능과, 감지되는 신호를 생성하는(developing) 기능을 수행하는, 메모리.
  3. 제1항에 있어서,
    상기 메모리는 SRAM인, 메모리.
  4. 제1항에 있어서,
    상기 메모리는 DRAM인, 메모리.
  5. 제1항에 있어서,
    상기 메모리는 1 GHz 보다 긴 클록 주기로 동작하는, 메모리.
  6. 제1항에 있어서,
    상기 메모리의 메모리 셀들은 0.1 마이크론 보다 짧은 게이트 길이를 갖는 트랜지스터에 의해 구현되는, 메모리.
  7. 제1항에 있어서,
    상기 연속 메모리 판독 주기들 각각은 상기 메모리의 시스템 클록의 단일 기간(single peirod)과 같거나 더 짧은, 메모리.
  8. 제1항에 있어서,
    직전의 메모리 주기 동안에 상기 제어 회로에 의해 제공된 어드레스에 위치하는, 상기 메모리 어레이 내의 데이터를 더 포함하는, 메모리.
  9. 복수의 열들의 비트 라인들 및 복수의 교차 행들의 워드 라인들을 갖는 메모리 어레이와,
    상기 메모리 어레이에 연결되어, 연속 메모리 판독 주기 동안에 상기 메모리 어레이 내의 메모리 셀 위치들에 연속해서 액세스하는 제어 회로
    를 포함하며,
    상기 제어 회로는 단일 메모리 주기 동안에,
    적어도 상기 메모리 판독 주기의 개시시에, 초기에 메모리를 감지하는 기능과, 그 후 상기 복수의 열들의 비트 라인들을 프리차징하는 기능과, 상기 메모리를 어드레싱하는 기능과, 후속 메모리 판독 주기의 개시시에 감지되는 신호를 생성하는 기능을 수행하도록 상기 메모리를 제어하는, 메모리.
  10. 제9항에 있어서,
    상기 메모리는 SRAM인, 메모리.
  11. 제9항에 있어서,
    상기 메모리는 DRAM인, 메모리.
  12. 제9항에 있어서,
    상기 메모리는 1 GHz 보다 긴 클록 주기로 동작하는, 메모리.
  13. 제9항에 있어서,
    상기 메모리의 메모리 셀들은 0.1 마이크론 보다 짧은 게이트 길이를 갖는 트랜지스터에 의해 구현되는, 메모리.
  14. 제9항에 있어서,
    상기 연속 메모리 판독 주기들 각각은 상기 메모리의 시스템 클록의 단일 기간과 같거나 더 짧은, 메모리.
  15. 제9항에 있어서,
    소정의 메모리 주기 동안에, 상기 소정의 메모리 주기 직전의 메모리 주기 동안에 상기 제어 회로에 의해 제공된 어드레스에 위치하는, 상기 메모리 어레이 내의 데이터를 더 포함하는, 메모리.
  16. 복수의 열들의 비트 라인들 및 복수의 교차 행들의 워드 라인들을 갖는 메모리 어레이를 구비한 메모리를 제공하는 단계와,
    상기 메모리에 시스템 클록 신호를 연결하는 단계와,
    상기 메모리를 셀프-타이밍(self-timing)하기 위해 상기 시스템 클록 신호로부터 복수의 연속 메모리 클록들을 생성하는(creating) 단계와,
    상기 복수의 연속 메모리 클록들 동안에 상기 메모리 어레이 내의 메모리 셀 위치들에 연속해서 액세스하는 단계와,
    소정의 메모리 클록 개시시에 제1 동작으로서 상기 메모리 어레이 내의 데이터를 감지하는 단계와,
    단일 메모리 주기 동안에, 적어도 초기에 메모리를 감지하는 기능과, 이어서 상기 복수의 열들의 비트 라인들을 프리차징하는 기능과, 상기 메모리를 어드레싱하는 기능과, 감지되는 신호를 생성하는 기능을 수행하는 단계
    를 포함하며,
    상기 복수의 연속 메모리 클록들의 타이밍은 상기 시스템 클록 신호의 단일 클록 에지로부터 결정되는, 방법.
  17. 삭제
  18. 제16항에 있어서,
    상기 복수의 연속 메모리 클록들 각각을 상기 시스템 클록의 기간과 같거나 더 짧은 시간의 기간을 갖도록 구현하는 단계를 더 포함하는, 방법.
  19. 제16항에 있어서,
    상기 메모리를 SRAM(static random access memory)으로 구현하는 단계를 더 포함하는, 방법.
  20. 제16항에 있어서,
    상기 메모리를 DRAM(dynamic random access memory)으로 구현하는 단계를 더 포함하는, 방법.
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