TWI455147B - 具時脈化感測放大器之記憶體 - Google Patents

Description

具時脈化感測放大器之記憶體

本發明係關於電路，且更特定言之係關於記憶體電路。

記憶體電路主要由於對製造記憶體電路時所用過程的持續按比例縮放而持續地具有越來越多位元之儲存。小於0.1微米特徵大小之按比例縮放(其減小電晶體大小與電源電壓)亦導致具有提供不同信號強度之記憶體單元的記憶體陣列。不同強度對操作速度具有不利影響，此通常直接與執行讀取操作所需之時間有關。此尤其隨著超過一千兆赫之操作頻率而加劇。為維持給定速度要求，記憶體電路通常具有分配至執行讀取操作所需之各種元件中每一者的某時間量。主要時間分配為有效位址啟用一字線之時間、達成位元線上之充足信號的時間、感測位元線上之信號以提供輸出的時間，及為準備下一次啟用字線而預充電的時間。改良速度之典型方法為試圖使用以回應有效位址開始之循環而減少此等操作所需之時間。因電晶體切換速度已隨按比例縮放而改良，所以此方法在提供速度改良時為有效的。然而，速度並非僅取決於電晶體之切換速度，而且亦取決於記憶體單元之強度。然而，記憶體單元之強度並不均勻且有時某些單元太弱以致不能夠滿足速度要求且必須將特別裝置視為有缺陷的。

因此，需要減少有缺陷裝置之數目且亦使用按比例縮放來維持速度改良。

在一態樣中，記憶體電路藉由啟用感測放大器隨後(在同一循環中)接著啟用下一循環之位址而開始一時脈循環。待感測之信號存在於一位元線或一對位元線上。產生信號之較長時間導致較大信號。效應為若較多時間可用於產生該信號，則較易於感測較弱記憶體單元之邏輯狀態。隨著藉由時脈循環之開始而啟用感測放大器，用於產生信號之時間可基於時脈循環速度而變化。另外若用於讀取之其他操作(諸如預充電操作或回應位址而驅動字線之操作)較快，則存在較多時間在字線上產生信號。結果為具有較快切換速度之裝置可導致用於信號產生之較多時間且藉此能偵測較弱記憶體單元之邏輯狀態。藉由參看附圖及以下描述而較佳地對此進行理解。

圖1中展示記憶體電路10，其具有以快於一千兆赫操作之能力且係以小於0.1微米之至少某些電晶體閘極長度而製造，該電路包含：記憶體陣列12；列解碼器14，其耦合至陣列12；行解碼器16，其耦合至陣列12；預充電電路18，其耦合至陣列12；感測放大器20，其耦合至行解碼器16；寫入驅動器22，其耦合至行解碼器16；位址暫存器24，其耦合至列解碼器14及行解碼器16；及時脈產生器26，其回應外部時脈Csys以產生位址暫存器24、預充電電路18、寫入驅動器22及感測放大器20之時脈信號。圖1在記憶體陣列12中展示記憶體單元28、30、32及34；字線36及38；及位元線40及42。記憶體單元28及30連接至字線36。記憶體單元34及32連接至字線38。記憶體單元28及34連接至位元線40。記憶體單元30及32連接至位元線42。記憶體陣列12具有位於比圖中所示多的位元線及字線之相交處之較多記憶體單元。記憶體陣列具有數億記憶體單元並非為不尋常的。記憶體陣列12及解碼器14及16之操作絕對無需為不尋常的而是可為普通記憶體，諸如DRAM、SRAM，或非揮發性記憶體。在SRAM之狀況下，位元線40及42中每一者將為連接至沿一行之記憶體單元的一互補對位元線。

在典型記憶體電路型式中，位址暫存器24接收外部位址並隨後向行解碼器16提供行位址COLadd，向列解碼器14提供一列位址ROWadd。藉由該列位址選擇之字線啟用沿一列之單元且該等單元在其所連接之該或該等位元線上產生一信號。行解碼器16將所產生之信號耦合至感測放大器，該感測放大器感測選定之一或多個位元線上的所產生信號並提供對應於所產生信號之輸出(來自感測放大器20之資料)。

然而，讀取操作之時序提供關於速度、記憶體陣列信號感測邊際(margin)及無需因具有弱記憶體位元而被視為有缺陷裝置的益處。藉由參看圖2之時序圖中所示之信號而有助於時序之描述。循環1開始於外部時脈Csys(亦通常稱為系統時脈)切換至邏輯高。在此實例中，循環1結束寫入操作並開始讀取操作。循環1之開始導致時脈產生器26啟用寫入啟用時脈Cwe，該寫入啟用時脈導致寫入驅動器將信號中之資料耦合至資料匯流排D上之行解碼器16。行解碼器16係回應在先前循環期間接收之行位址COLadd以使得資料被寫入至在先前循環中所選擇的位元線上。藉由在先前循環中所接收之列位址ROWadd而類似地選擇一字線。當寫入啟用時脈Cwe返回至其禁用狀態時，寫入操作完成。在此實例中，將邏輯高視為啟用的且將邏輯低視為禁用的，但對於一或多個操作而言此情形可相反。

循環1中寫入啟用時脈之上升緣導致產生預充電時脈Cpc。記憶體陣列12之位元線在預充電時脈Cpc之邏輯高期間被預充電。寫入啟用時脈Cwe之上升緣亦導致產生位址時脈Cadd。位址時脈Cadd之產生導致列位址ROWadd耦合至列解碼器14，其又導致選擇記憶體陣列12之字線。沿選定字線之記憶體單元藉由在其所連接之位元線上產生信號而進行回應。在稍後某時間，行位址COLadd耦合至將選定位元線耦合至感測放大器20的行解碼器16。然而，感測放大器20直至下一循環(循環2)之開始才被啟用。當循環2確實開始時，時脈產生器26藉由提供邏輯高之感測放大器啟用時脈而進行回應。感測放大器20藉由感測由在選定位元線上產生之信號表示的邏輯狀態而進行回應並提供一對應資料輸出信號。感測放大器20因此在下一循環(在此狀況下為循環2)開始時提供對應於在循環1期間由外部位址選定之記憶體單元之邏輯狀態的輸出。時脈產生器26亦藉由終止經由禁用列及行位址時脈ROWadd及COLadd而禁用列解碼器14及行解碼器16的位址時脈Cadd來回應循環2之開始。因此，儘管讀取操作與寫入操作重疊了時脈邊緣，但讀取或寫入操作之總時間未超過一循環之時間。

隨著讀取操作繼續，時脈產生器26藉由提供用以預充電記憶體陣列12之位元線的預充電時脈Cpc而回應感測放大器啟用時脈Csa之上升緣。行解碼器16及列解碼器14在預充電操作期間被禁用。時脈產生器26藉由啟用位址時脈Cadd而回應感測放大器啟用時脈Csa之啟用。位址暫存器24藉由將得自外部位址之列位址ROWadd提供至列解碼器14而回應位址時脈Cadd之啟用，列解碼器14又藉由啟用由列位址ROWadd選擇之字線而進行回應。沿選定字線之記憶體單元開始在其所連接之位元線上產生表示其邏輯狀態的信號。行解碼器16回應行位址COLadd而將選定位元線耦合至感測放大器20，該行位址COLadd係由位址暫存器24提供且得自外部位址。在列解碼器14及行解碼器16被啟用時位元線上之信號持續產生。循環3之開始導致時脈產生器26啟用感測放大器啟用時脈Csa，該感測放大器啟用時脈Csa導致感測放大器20偵測選定位元線上所產生之信號及提供對應於在循環2期間由外部位址選定之單元的資料輸出信號。

時脈產生器26藉由終止位址時脈Cadd而回應循環3之開始。時脈產生器26藉由啟用預充電時脈Cpc及位址時脈Cadd而回應經啟用之感測放大器啟用時脈。預充電時脈Cpc啟用預充電電路18以預充電記憶體陣列12之位元線。預充電時脈Cpc之終止係自定時的。儘管位址時脈Cadd係回應感測放大器啟用時脈Csa，但位址時脈Cadd被延遲以致在回應列位址ROWadd而啟用記憶體陣列中的記憶體單元之前完成位元線之預充電。當在循環3期間啟用位址時脈Cadd時，藉由如由外部位址選擇之選定字線及位元線上的選定單元而產生信號。選定位元線上信號之產生直至下一循環開始才會終止。下一循環導致啟用感測放大器啟用時脈Csa及輸出表示在循環3期間選定記憶體單元之邏輯狀態的資料。

此特殊實施例之效應為當前循環(如系統時脈Csys所示)之開始開始了一連串操作，該等操作開始於啟用感測放大器，該感測放大器提供一表示由在先前循環期間所提供之外部位址選擇的記憶體單元之邏輯狀態的信號。亦回應於當前循環之開始但出現於感測之後，選定字線經啟用以致可持續產生位元線上之信號直至下一循環開始為止。

此方法存在若干益處。在典型記憶體中，給定過程之較高速度出現在通道長度短於特殊過程之平均長度時。較短通道長度之結果為較快切換速度，該較快切換速度具有縮短定址、解碼，及預充電所需之時間的效應。然而在另一方面，切換電晶體之較短通道長度亦可與較弱記憶體單元(具有較小信號強度之單元)相關。因此，在位元線上產生充足信號之時間增加。在所述實例中，諸如預充電、定址及解碼之操作加速以致信號產生在循環中較早開始且信號產生持續進行直至下一循環開始為止。因此，信號產生存在較多時間，此允許較弱單元能夠產生所需信號用於感測。然而，此等相同單元在經分配用於產生信號之典型時間中可能不能夠形成所需信號。

另一益處在於具有弱單元之裝置可使其循環延長以提供較多時間用於信號產生。因此，裝置僅以較長循環時間操作，而非為有缺陷的。在用於信號產生之時間為自定時的狀況下，延長循環時間實際上不會提供較多時間用於信號產生。對於所有位元較強之狀況，可出現類似益處，以致用於產生充足信號之時間短於平均時間。在此狀況下，循環可縮短以致可將裝置指定為快於平均裝置。較快裝置通常可出售得較貴。若用於信號產生之時間為自定時的，則減少循環時間將減少不能夠被減少之某其他操作(諸如預充電)的時間。

亦通常而言，位元線上之信號產生為高敏感性操作以致彼操作中之信號邊際可較為重要。可僅藉由增加循環時間而達成彼操作之邊際。然而，若信號產生為自定時的，則增加循環不會具有增加用於信號產生之邊際的效應而是具有增加通常被較緊密地控制且對邊際存在較少需要之操作(諸如預充電)的邊際之效應。

在此實例中，於一循環中所提供之位址實際上係用於回應進入下一循環而提供之記憶體中的一位置。在讀取循環之前的最末寫入循環可用於提供待在第一讀取循環讀取之位置的位址。此避免了在開始讀取循環系列時的廢棄循環(wasted cycle)或避免了對於兩個讀取循環執行單一讀取循環之需要。亦可使用較所展示用於執行寫入之彼方法不同之替代方法。

熟習此項技術者將易於看出對出於說明之目的而在本文中選擇之實施例的各種其他改變及修改。舉例而言，外部位址可經多路傳輸，其中首先接收列位址隨後接收行位址。在此狀況下，圖2所示位址時脈仍將表示啟用字線以致產生信號之整個時間。記憶體10係展示為具有單一記憶體陣列12，但記憶體10可具有需要對外部位址額外解碼之許多其他記憶體陣列。感測放大器20係描述為提供單一資料輸出信號，但其可提供許多輸出信號。而且，文中描述了選擇單一記憶體單元但在與陣列12相同之陣列中或在未展示之其他陣列中可選擇一個以上記憶體單元。預充電之類型未經指定但其通常為正電源電壓，但可將其選擇為某其他電壓。在此等修改及變化不偏離本發明之精神的情況下，此等修改及變化係用以包括在僅由以下申請專利範圍之合理解釋所評估之本發明範疇內。

10．．．記憶體

12．．．陣列

14．．．列解碼器

16．．．行解碼器

18．．．預充電電路

20．．．感測放大器

22．．．寫入驅動器

24．．．位址暫存器

26．．．時脈產生器

28．．．記憶體單元

30．．．記憶體單元

32．．．記憶體單元

34．．．記憶體單元

36．．．字線

38．．．字線

40．．．線

42．．．線

圖1為根據本發明之一實施例之記憶體電路；且圖2為適用於理解圖1之記憶體電路之操作的時序圖。

10．．．記憶體

12．．．陣列

14．．．列解碼器

16．．．行解碼器

18．．．預充電電路

20．．．感測放大器

22．．．寫入驅動器

24．．．位址暫存器

26．．．時脈產生器

28．．．記憶體單元

30．．．記憶體單元

32．．．記憶體單元

34．．．記憶體單元

36．．．字線

38．．．字線

40．．．線

42．．．線

Claims (20)

1. 一種記憶體，其包含：一記憶體陣列，其具有複數行之位元線及複數個交叉列的字線；及控制電路，其耦合至該記憶體陣列以在連續記憶體循環期間連續存取該記憶體陣列中之預定位元位置，該控制電路在一預定記憶體循環之一開始於該記憶體陣列內啟始感測資料，其中該記憶體循環之時序係自一單一外部時脈邊緣而確定，及回應於該預定記憶體循環之該開始且於在該預定記憶體循環之該開始感測資料後，執行用於在該預定記憶體循環之一隨後記憶體循環之一開始被感測之資料的一位址之一啟用。
2. 如請求項1之記憶體，其中在一單一記憶體循環期間，該記憶體回應於該位址之該啟用而執行產生用於在該隨後記憶體循環之該開始被感測之該資料的一信號，其中用於產生該信號之一時間週期隨著該記憶體循環之一時間週期之增加而增加。
3. 如請求項1之記憶體，其中該記憶體為一SRAM。
4. 如請求項1之記憶體，其中該記憶體為一DRAM。
5. 如請求項1之記憶體，其中該記憶體以一大於1GHz之時脈循環而操作。
6. 如請求項1之記憶體，其中該等記憶體位元係以具有一小於0.1微米之閘極長度的電晶體而實施。
7. 如請求項1之記憶體，其中該等連續記憶體循環中每一 者包含一不大於該記憶體之一系統時脈之一單一週期的時間週期。
8. 如請求項1之記憶體，其中該記憶體進一步包含該記憶體陣列內位於一在一緊接之先前記憶體循環期間由該控制電路提供之位址處的資料。
9. 一種記憶體，其包含：一記憶體陣列，其具有複數行之位元線及複數個交叉列之字線；及控制電路，其耦合至該記憶體陣列以在連續記憶體循環期間連續地存取該記憶體陣列中之預定位元位置，該控制電路控制該記憶體以在一單一記憶體循環期間執行至少以下功能：開始感測一第一位元之一邏輯狀態；隨後預充電該複數行之位元線；隨後定址一第二位元位置；及隨後產生自該第二位元位置被感測之一信號，其中該第二位元位置之一邏輯狀態之感測係開始於一隨後記憶體循環之一開始。
10. 如請求項9之記憶體，其中該記憶體為一SRAM。
11. 如請求項9之記憶體，其中該記憶體為一DRAM。
12. 如請求項9之記憶體，其中該記憶體以一大於1GHz之時脈循環而操作。
13. 如請求項9之記憶體，其中該等記憶體位元係以具有一小於0.1微米之閘極長度的電晶體而實施。
14. 如請求項9之記憶體，其中該等連續記憶體循環中每一者包含一不大於該記憶體之一系統時脈之一單一週期的 時間週期。
15. 如請求項9之記憶體，其在一預定記憶體循環期間進一步包含該記憶體陣列內位於一在該預定記憶體循環之一緊接之先前記憶體循環期間由該控制電路提供的位址處之資料。
16. 一種操作記憶體之方法，其包含：提供一記憶體，該記憶體具有一記憶體陣列，該記憶體陣列具有複數行之位元線及複數個交叉列的字線；將一系統時脈信號耦合至該記憶體；自該系統時脈信號產生複數個連續記憶體時脈以自定時該記憶體；在該複數個連續記憶體時脈期間連續地存取該記憶體陣列中之預定位元位置；及開始感測該記憶體陣列內之資料作為一在一預定記憶體時脈之一開始時的第一操作，其中該複數個連續記憶體時脈之時序係自該系統時脈信號之一單一信號時脈邊緣而確定且該資料係在緊接於該預定記憶體時脈之前之一記憶體時脈期間被產生。
17. 如請求項16之方法，其進一步包含：在一單一記憶體循環期間執行至少以下功能：初始地感測該記憶體；隨後預充電該複數行之位元線；定址該記憶體；及產生一待感測之信號。
18. 如請求項16之方法，其進一步包含：實施該複數個連續記憶體循環中每一者，其具有一不 大於該系統時脈之一週期的時間週期。
19. 如請求項16之方法，其進一步包含：將該記憶體實施為一靜態隨機存取記憶體(SRAM)。
20. 如請求項16之方法，其進一步包含：將該記憶體實施為一動態隨機存取記憶體(DRAM)。