JPH07105688A - 半導体メモリ回路の制御方法及び同期式半導体メモリ回路 - Google Patents
半導体メモリ回路の制御方法及び同期式半導体メモリ回路Info
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- JPH07105688A JPH07105688A JP5269860A JP26986093A JPH07105688A JP H07105688 A JPH07105688 A JP H07105688A JP 5269860 A JP5269860 A JP 5269860A JP 26986093 A JP26986093 A JP 26986093A JP H07105688 A JPH07105688 A JP H07105688A
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- JP
- Japan
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- signal
- circuit
- semiconductor memory
- reset
- memory circuit
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Abstract
(57)【要約】
【目的】 データの書き込み／読み出しの初期速度が向
上すると共に読み出しデータの取扱い性が向上し、更に
回路が大型化することのない半導体メモリ回路の制御方
法及び半導体メモリ回路を提供する。 【構成】 データ書き込み回路及びデータ読み出し回路
を、外部からのアクセスが行われる際に、予め外部から
入力されるコントロール信号により選択し、かつ選択さ
れた回路をコントロール信号のフロントエッジにより発
生させたリセット信号によりリセットすることで、読み
出しが始まるときにはリセットが終わっているため、デ
ータが基本サイクルの前半で外部に出力され、１サイク
ル遅くなることがなく、最初のサイクルからデータが出
力され、その後の信号も出力レジスタを用いなくても遅
れることなく出力される。従って、初期速度が向上する
と共に読み出しデータの取扱い性が向上し、更に回路が
小型化される。
上すると共に読み出しデータの取扱い性が向上し、更に
回路が大型化することのない半導体メモリ回路の制御方
法及び半導体メモリ回路を提供する。 【構成】 データ書き込み回路及びデータ読み出し回路
を、外部からのアクセスが行われる際に、予め外部から
入力されるコントロール信号により選択し、かつ選択さ
れた回路をコントロール信号のフロントエッジにより発
生させたリセット信号によりリセットすることで、読み
出しが始まるときにはリセットが終わっているため、デ
ータが基本サイクルの前半で外部に出力され、１サイク
ル遅くなることがなく、最初のサイクルからデータが出
力され、その後の信号も出力レジスタを用いなくても遅
れることなく出力される。従って、初期速度が向上する
と共に読み出しデータの取扱い性が向上し、更に回路が
小型化される。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路の制御
方法及び半導体メモリ回路に関し、特に動作開始時の制
御に特徴を有する半導体メモリ回路の制御方法及び半導
体メモリ回路に関するものである。
方法及び半導体メモリ回路に関し、特に動作開始時の制
御に特徴を有する半導体メモリ回路の制御方法及び半導
体メモリ回路に関するものである。
【０００２】
【従来の技術】半導体メモリ回路には同期式及び非同期
式のものがあるが、高速な書き込み／読み出しが可能で
あることから、同期式半導体メモリ回路がＦＩＦＯ、同
期式ＳＲＡＭなどの用途に注目されている。
式のものがあるが、高速な書き込み／読み出しが可能で
あることから、同期式半導体メモリ回路がＦＩＦＯ、同
期式ＳＲＡＭなどの用途に注目されている。
【０００３】従来の同期式半導体メモリ回路の概略構成
を図３に示す。メモリアレイ１１にはセンスアンプ１
２、出力レジスタ１３及び出力バッファ１４がこの順番
に接続されている。また、センスアンプ１２及び出力レ
ジスタ１３にはコントロール回路１５及び同期信号回路
１６が接続されている。このコントロール回路１５は外
部からの書き込み／読み出し可能信号に応じてコントロ
ール信号を同期信号回路１６に出力するようになってい
る。同期信号回路１６は、このコントロール信号に応じ
て外部同期信号に同期したリセット信号によりセンスア
ンプ１２、出力レジスタ１３をリセットし、実際に書き
込み／読み出しを行うようになっている。
を図３に示す。メモリアレイ１１にはセンスアンプ１
２、出力レジスタ１３及び出力バッファ１４がこの順番
に接続されている。また、センスアンプ１２及び出力レ
ジスタ１３にはコントロール回路１５及び同期信号回路
１６が接続されている。このコントロール回路１５は外
部からの書き込み／読み出し可能信号に応じてコントロ
ール信号を同期信号回路１６に出力するようになってい
る。同期信号回路１６は、このコントロール信号に応じ
て外部同期信号に同期したリセット信号によりセンスア
ンプ１２、出力レジスタ１３をリセットし、実際に書き
込み／読み出しを行うようになっている。
【０００４】即ち、図４のタイムチャートに示すよう
に、外部から書き込み／読み出しが行われる際、或る外
部同期信号の立ち上がり（動作開始エッジ）よりも或る
時間幅ｔs（セットアップ／ホールド時間、図５のＡ
部）だけ前に、書き込み／読み出し可能信号に応じた時
間幅ｔrwのコントロール信号が発生し、このコントロー
ル信号がハイになっているときの外部同期信号の立ち上
がり（Ｂ部）に同期したリセット信号が立ち上がり、セ
ンスアンプ１２等がリセットされる。そして、次の外部
同期信号の立ち下がり（Ｃ部）に同期してリセット信号
が立ち下がる。
に、外部から書き込み／読み出しが行われる際、或る外
部同期信号の立ち上がり（動作開始エッジ）よりも或る
時間幅ｔs（セットアップ／ホールド時間、図５のＡ
部）だけ前に、書き込み／読み出し可能信号に応じた時
間幅ｔrwのコントロール信号が発生し、このコントロー
ル信号がハイになっているときの外部同期信号の立ち上
がり（Ｂ部）に同期したリセット信号が立ち上がり、セ
ンスアンプ１２等がリセットされる。そして、次の外部
同期信号の立ち下がり（Ｃ部）に同期してリセット信号
が立ち下がる。
【０００５】上記したように、従来は外部同期信号の立
ち上がりエッジでリセットパルス信号が発生し、立ち下
がりエッジでパルスが終了するため、センスアンプ等が
動作可能になるのが基本サイクルの後半になり、データ
が出力されるのが遅くなることから、出力レジスタ１３
を設け、センスアンプからのデータを一旦レジスタに蓄
えて外部同期信号の立ち上がりエッジをトリガとしてこ
のレジスタからデータを読み出すようにしていた。
ち上がりエッジでリセットパルス信号が発生し、立ち下
がりエッジでパルスが終了するため、センスアンプ等が
動作可能になるのが基本サイクルの後半になり、データ
が出力されるのが遅くなることから、出力レジスタ１３
を設け、センスアンプからのデータを一旦レジスタに蓄
えて外部同期信号の立ち上がりエッジをトリガとしてこ
のレジスタからデータを読み出すようにしていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記方
法では初期状態にてレジスタにデータが存在しない場
合、メモリアレイからセンスアンプを介してレジスタへ
データをロードする必要があり、この動作を行うために
１サイクルを必要とすることから、書き込み／読み出し
の初期速度が低下するばかりでなく、特に読み出し時に
最初のサイクルでデータが出力されないず、データの取
扱いが厄介になる問題があった。また、出力レジスタを
設けることによる回路の大型化する問題もあった。
法では初期状態にてレジスタにデータが存在しない場
合、メモリアレイからセンスアンプを介してレジスタへ
データをロードする必要があり、この動作を行うために
１サイクルを必要とすることから、書き込み／読み出し
の初期速度が低下するばかりでなく、特に読み出し時に
最初のサイクルでデータが出力されないず、データの取
扱いが厄介になる問題があった。また、出力レジスタを
設けることによる回路の大型化する問題もあった。
【０００７】本発明は上記したような従来技術の問題点
に鑑みなされたものであり、その主な目的は、データの
書き込み／読み出しの初期速度が向上すると共に読み出
しデータの取扱い性が向上し、更に回路が大型化するこ
とのない半導体メモリ回路の制御方法及び半導体メモリ
回路を提供することにある。
に鑑みなされたものであり、その主な目的は、データの
書き込み／読み出しの初期速度が向上すると共に読み出
しデータの取扱い性が向上し、更に回路が大型化するこ
とのない半導体メモリ回路の制御方法及び半導体メモリ
回路を提供することにある。
【０００８】
【課題を解決するための手段】上記した目的は本発明に
よれば、データ書き込み回路及びデータ読み出し回路を
有し、外部からのアクセスが行われる際に、予め外部か
ら入力されるコントロール信号により前記各回路のいず
れかが選択され、かつ選択された回路がリセット信号に
よりリセットされて書き込み／読み出しが行われる半導
体メモリ回路の制御方法であって、前記コントロール信
号のフロントエッジにより前記リセット信号を発生させ
ることを特徴とする半導体メモリ回路の制御方法、及び
データ書き込み回路及びデータ読み出し回路を有し、外
部から外部同期信号に同期してアクセスが行われる際
に、前記外部同期信号の作動開始エッジよりも前に外部
から入力されるコントロール信号により前記各回路のい
ずれかが選択され、かつ選択された回路がリセット信号
によりリセットされて書き込み／読み出しが行われる半
導体メモリ回路であって、前記コントロール信号のフロ
ントエッジにより前記リセット信号を発生させると共に
前記作動開始エッジにより前記リセット信号のエンドエ
ッジを発生させ、前記データ書き込み回路及びデータ読
み出し回路からレジスタを介さずに直接外部に出力する
ようになっていることを特徴とする半導体メモリ回路を
提供することにより達成される。
よれば、データ書き込み回路及びデータ読み出し回路を
有し、外部からのアクセスが行われる際に、予め外部か
ら入力されるコントロール信号により前記各回路のいず
れかが選択され、かつ選択された回路がリセット信号に
よりリセットされて書き込み／読み出しが行われる半導
体メモリ回路の制御方法であって、前記コントロール信
号のフロントエッジにより前記リセット信号を発生させ
ることを特徴とする半導体メモリ回路の制御方法、及び
データ書き込み回路及びデータ読み出し回路を有し、外
部から外部同期信号に同期してアクセスが行われる際
に、前記外部同期信号の作動開始エッジよりも前に外部
から入力されるコントロール信号により前記各回路のい
ずれかが選択され、かつ選択された回路がリセット信号
によりリセットされて書き込み／読み出しが行われる半
導体メモリ回路であって、前記コントロール信号のフロ
ントエッジにより前記リセット信号を発生させると共に
前記作動開始エッジにより前記リセット信号のエンドエ
ッジを発生させ、前記データ書き込み回路及びデータ読
み出し回路からレジスタを介さずに直接外部に出力する
ようになっていることを特徴とする半導体メモリ回路を
提供することにより達成される。
【０００９】
【作用】このように、コントロール信号のフロントエッ
ジにてリセット信号のフロントエッジを既定することに
より、読み出しサイクルが始まる前にリセットパルス信
号が発生し、センスアンプ、出力回路等のリセットが実
行される。そして、読み出しが始まるときにはリセット
パルス信号が終わり、読み出し動作が開始されるため、
データが基本サイクルの前半で外部に出力され、１サイ
クル遅くなることがなく、最初のサイクルからデータが
出力され、その後の信号も出力レジスタを用いなくても
遅れることなく出力される。
ジにてリセット信号のフロントエッジを既定することに
より、読み出しサイクルが始まる前にリセットパルス信
号が発生し、センスアンプ、出力回路等のリセットが実
行される。そして、読み出しが始まるときにはリセット
パルス信号が終わり、読み出し動作が開始されるため、
データが基本サイクルの前半で外部に出力され、１サイ
クル遅くなることがなく、最初のサイクルからデータが
出力され、その後の信号も出力レジスタを用いなくても
遅れることなく出力される。
【００１０】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【００１１】図１は、本発明が適用された同期式半導体
メモリ回路の概略構成を示す。メモリアレイ１にはセン
スアンプ２及び出力バッファ４がこの順番に接続されて
いる。また、センスアンプ２及び出力バッファ４にはコ
ントロール回路５が接続されている。このコントロール
回路５は外部からの書き込み／読み出し可能信号に応じ
て内部的にコントロール信号を発生し、更にこのコント
ロール信号に同期したリセット信号によりセンスアンプ
２、出力バッファ４をリセットし、実際に書き込み／読
み出しを行うようになっている。
メモリ回路の概略構成を示す。メモリアレイ１にはセン
スアンプ２及び出力バッファ４がこの順番に接続されて
いる。また、センスアンプ２及び出力バッファ４にはコ
ントロール回路５が接続されている。このコントロール
回路５は外部からの書き込み／読み出し可能信号に応じ
て内部的にコントロール信号を発生し、更にこのコント
ロール信号に同期したリセット信号によりセンスアンプ
２、出力バッファ４をリセットし、実際に書き込み／読
み出しを行うようになっている。
【００１２】以下に、本実施例の作動要領について図２
のタイムチャートに沿って説明する。まず、外部から書
き込み／読み出しが行われる際、或る外部同期信号の立
ち上がり（動作開始エッジ）よりも或る時間幅ｔs（セ
ットアップ／ホールド時間、例えば３〜５ｎｓ）だけ前
（図２のＡ部）に、書き込み／読み出し可能信号に応じ
た時間幅ｔrwのコントロール信号が発生する。そして、
このコントロール信号の立ち上がりに同期してリセット
信号が立ち上がり、センスアンプ２等がリセットされ
る。次に、外部同期信号の立ち上がり（Ｂ部）に同期し
てリセット信号が立ち下がる。
のタイムチャートに沿って説明する。まず、外部から書
き込み／読み出しが行われる際、或る外部同期信号の立
ち上がり（動作開始エッジ）よりも或る時間幅ｔs（セ
ットアップ／ホールド時間、例えば３〜５ｎｓ）だけ前
（図２のＡ部）に、書き込み／読み出し可能信号に応じ
た時間幅ｔrwのコントロール信号が発生する。そして、
このコントロール信号の立ち上がりに同期してリセット
信号が立ち上がり、センスアンプ２等がリセットされ
る。次に、外部同期信号の立ち上がり（Ｂ部）に同期し
てリセット信号が立ち下がる。
【００１３】従って、外部同期信号の立ち上がりエッジ
でリセットパルス信号が発生する場合と異なり、センス
アンプ等が動作可能になるのが基本サイクルの前半にな
り、データが最初のサイクルから出力可能となり、その
後も遅延することがないことから出力レジスタを設ける
必要がない。
でリセットパルス信号が発生する場合と異なり、センス
アンプ等が動作可能になるのが基本サイクルの前半にな
り、データが最初のサイクルから出力可能となり、その
後も遅延することがないことから出力レジスタを設ける
必要がない。
【００１４】尚、上記実施例は同期式半導体メモリ回路
について説明したが、非同期式半導体メモリ回路にも容
易に応用できることは云うまでもなく、その場合、外部
同期信号の代わりに実際の書き込み／読み出し信号が用
いられる以外はその作動は上記実施例と同様である。但
し、非同期式半導体メモリ回路の場合には同期式と異な
り、外部同期信号のサイクルで入出力する形式ではな
く、また出力レジスタがないことから、データの取扱い
性向上及び回路の小型化よりも初期速度の向上が主な効
果となる。
について説明したが、非同期式半導体メモリ回路にも容
易に応用できることは云うまでもなく、その場合、外部
同期信号の代わりに実際の書き込み／読み出し信号が用
いられる以外はその作動は上記実施例と同様である。但
し、非同期式半導体メモリ回路の場合には同期式と異な
り、外部同期信号のサイクルで入出力する形式ではな
く、また出力レジスタがないことから、データの取扱い
性向上及び回路の小型化よりも初期速度の向上が主な効
果となる。
【００１５】
【発明の効果】上記した説明により明らかなように、本
発明による半導体メモリ回路の制御方法及び同期式半導
体メモリ回路によれば、データ書き込み回路及びデータ
読み出し回路を、外部からのアクセスが行われる際に、
予め外部から入力されるコントロール信号により選択
し、かつ選択された回路をコントロール信号のフロント
エッジにより発生させたリセット信号によりリセットし
て書き込み／読み出しを行うようにすることで、読み出
しが始まるときにはリセットが終わっているため、デー
タが基本サイクルの前半で外部に出力され、１サイクル
遅くなることがなく、最初のサイクルからデータが出力
され、その後の信号も出力レジスタを用いなくても遅れ
ることなく出力される。従って、データの書き込み／読
み出しの初期速度が向上すると共に読み出しデータの取
扱い性が向上し、更に回路が小型化される。
発明による半導体メモリ回路の制御方法及び同期式半導
体メモリ回路によれば、データ書き込み回路及びデータ
読み出し回路を、外部からのアクセスが行われる際に、
予め外部から入力されるコントロール信号により選択
し、かつ選択された回路をコントロール信号のフロント
エッジにより発生させたリセット信号によりリセットし
て書き込み／読み出しを行うようにすることで、読み出
しが始まるときにはリセットが終わっているため、デー
タが基本サイクルの前半で外部に出力され、１サイクル
遅くなることがなく、最初のサイクルからデータが出力
され、その後の信号も出力レジスタを用いなくても遅れ
ることなく出力される。従って、データの書き込み／読
み出しの初期速度が向上すると共に読み出しデータの取
扱い性が向上し、更に回路が小型化される。
【図１】本発明が適用された同期式半導体メモリ回路の
概略構成図である。
概略構成図である。
【図２】本発明に基づく方法により同期式半導体メモリ
回路に外部から書き込み／読み出しが行われる際の作動
を示すタイムチャートである。
回路に外部から書き込み／読み出しが行われる際の作動
を示すタイムチャートである。
【図３】従来の同期式半導体メモリ回路の概略構成図で
ある。
ある。
【図４】従来の方法により同期式半導体メモリ回路に外
部から書き込み／読み出しが行われる際の作動を示すタ
イムチャートである。
部から書き込み／読み出しが行われる際の作動を示すタ
イムチャートである。
１ メモリアレイ ２ センスアンプ ４ 出力バッファ ５ コントロール回路 １１ メモリアレイ １２ センスアンプ １３ 出力レジスタ １４ 出力バッファ １５ コントロール回路 １６ 同期信号回路
Claims (3)
- 【請求項１】 データ書き込み回路及びデータ読み出
し回路を有し、外部からのアクセスが行われる際に、予
め外部から入力されるコントロール信号により前記各回
路のいずれかが選択され、かつ選択された回路がリセッ
ト信号によりリセットされて書き込み／読み出しが行わ
れる半導体メモリ回路の制御方法であって、 前記コントロール信号のフロントエッジにより前記リセ
ット信号を発生させることを特徴とする半導体メモリ回
路の制御方法。 - 【請求項２】 当該半導体メモリ回路が、前記アクセ
スが外部同期信号に同期して行われると共に前記コント
ロール信号が前記外部同期信号の作動開始エッジよりも
前に外部から入力される同期式メモリ回路からなり、 前記作動開始エッジにより前記リセット信号のエンドエ
ッジを発生させることを特徴とする請求項１に記載の半
導体メモリ回路の制御方法。 - 【請求項３】 データ書き込み回路及びデータ読み出
し回路を有し、外部から外部同期信号に同期してアクセ
スが行われる際に、前記外部同期信号の作動開始エッジ
よりも前に外部から入力されるコントロール信号により
前記各回路のいずれかが選択され、かつ選択された回路
がリセット信号によりリセットされて書き込み／読み出
しが行われる半導体メモリ回路であって、 前記コントロール信号のフロントエッジにより前記リセ
ット信号を発生させると共に前記作動開始エッジにより
前記リセット信号のエンドエッジを発生させ、 前記データ書き込み回路及びデータ読み出し回路からレ
ジスタを介さずに直接外部に出力するようになっている
ことを特徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5269860A JPH07105688A (ja) | 1993-10-01 | 1993-10-01 | 半導体メモリ回路の制御方法及び同期式半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5269860A JPH07105688A (ja) | 1993-10-01 | 1993-10-01 | 半導体メモリ回路の制御方法及び同期式半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105688A true JPH07105688A (ja) | 1995-04-21 |
Family
ID=17478215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5269860A Withdrawn JPH07105688A (ja) | 1993-10-01 | 1993-10-01 | 半導体メモリ回路の制御方法及び同期式半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105688A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009531805A (ja) * | 2006-03-29 | 2009-09-03 | フリースケール セミコンダクター インコーポレイテッド | クロック同期式検出増幅器を備える記憶装置およびその動作方法 |
-
1993
- 1993-10-01 JP JP5269860A patent/JPH07105688A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009531805A (ja) * | 2006-03-29 | 2009-09-03 | フリースケール セミコンダクター インコーポレイテッド | クロック同期式検出増幅器を備える記憶装置およびその動作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |