JPH09128333A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09128333A JPH09128333A JP7281687A JP28168795A JPH09128333A JP H09128333 A JPH09128333 A JP H09128333A JP 7281687 A JP7281687 A JP 7281687A JP 28168795 A JP28168795 A JP 28168795A JP H09128333 A JPH09128333 A JP H09128333A
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Abstract
(57)【要約】
【課題】デジタルＩＣのデータ取り込み回路の論理設計
に際して、アクセスタイムのマージンを大きくとらなく
て済み、製造プロセスのばらつきやＩＣ外部の配線容量
などの変動によらずにデータを読み取ることを可能とす
る。 【解決手段】外部装置２のアクセスタイムを規定する制
御信号を生成し、外部装置に出力する制御信号出力回路
１０と、制御信号出力回路から出力する制御信号の分岐
信号を取り込む制御信号取り込み回路２０と、制御信号
取り込み回路の出力信号をサンプリングクロックとして
使用し、制御信号に同期して外部装置から出力されたデ
ータを取り込むデータ取り込み回路３０とを具備する。
に際して、アクセスタイムのマージンを大きくとらなく
て済み、製造プロセスのばらつきやＩＣ外部の配線容量
などの変動によらずにデータを読み取ることを可能とす
る。 【解決手段】外部装置２のアクセスタイムを規定する制
御信号を生成し、外部装置に出力する制御信号出力回路
１０と、制御信号出力回路から出力する制御信号の分岐
信号を取り込む制御信号取り込み回路２０と、制御信号
取り込み回路の出力信号をサンプリングクロックとして
使用し、制御信号に同期して外部装置から出力されたデ
ータを取り込むデータ取り込み回路３０とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）に係り、特にクロックに同期して制御が行われ
るデジタルＩＣにおいて外部装置に対して制御信号を出
力し、制御信号に同期して外部装置から読み出されたデ
ータを取り込む回路に関するもので、例えばＣＤＲＯＭ
（コンパクトディスク型読み出し専用メモリ）デコーダ
用ＩＣやマイコンなどのメモリアクセス回路、周辺回路
とのインターフェースに使用されるものである。
（ＩＣ）に係り、特にクロックに同期して制御が行われ
るデジタルＩＣにおいて外部装置に対して制御信号を出
力し、制御信号に同期して外部装置から読み出されたデ
ータを取り込む回路に関するもので、例えばＣＤＲＯＭ
（コンパクトディスク型読み出し専用メモリ）デコーダ
用ＩＣやマイコンなどのメモリアクセス回路、周辺回路
とのインターフェースに使用されるものである。
【０００２】
【従来の技術】従来のデジタルＩＣには、外部配線を介
して接続された複数の外部装置（ＤＲＡＭ、ＳＲＡＭ、
ＰＳＲＡＭ、ＥＥＰＲＯＭなどの各種メモリやバスドラ
イバなど）の一つを選択し、この選択された外部装置か
ら読み出されたデータを取り込むためにデータ取り込み
回路部を有するものがある。
して接続された複数の外部装置（ＤＲＡＭ、ＳＲＡＭ、
ＰＳＲＡＭ、ＥＥＰＲＯＭなどの各種メモリやバスドラ
イバなど）の一つを選択し、この選択された外部装置か
ら読み出されたデータを取り込むためにデータ取り込み
回路部を有するものがある。
【０００３】上記デジタルＩＣに接続された各デバイス
は、通常、デジタルＩＣから外部配線を介して供給され
るリード信号やチップイネーブル信号などの制御信号入
力が活性状態の時にはデータ出力端子からデータ“１”
あるいは“０”を出力するが、上記制御信号入力が非活
性状態の時にはデータ出力端子が開放状態（高インピー
ダンス状態）になる。リーク電流が大きなデバイスや、
プルアップ／プルダウン抵抗が外部配線に接続されてい
る場合には、特にデータ出力端子が開放状態でのデータ
ホールドは期待できない。
は、通常、デジタルＩＣから外部配線を介して供給され
るリード信号やチップイネーブル信号などの制御信号入
力が活性状態の時にはデータ出力端子からデータ“１”
あるいは“０”を出力するが、上記制御信号入力が非活
性状態の時にはデータ出力端子が開放状態（高インピー
ダンス状態）になる。リーク電流が大きなデバイスや、
プルアップ／プルダウン抵抗が外部配線に接続されてい
る場合には、特にデータ出力端子が開放状態でのデータ
ホールドは期待できない。
【０００４】従来のデジタルＩＣに形成されているデー
タ取り込み回路部は、基本的には図８（ａ）に示すよう
に構成され、図８（ｂ）に示すような動作が行われる。
図８（ａ）において、１はデジタルＩＣ、２は外部装
置、３は上記デジタルＩＣと外部装置とを接続する外部
配線であり、制御信号線４とデータ線５を含む。
タ取り込み回路部は、基本的には図８（ａ）に示すよう
に構成され、図８（ｂ）に示すような動作が行われる。
図８（ａ）において、１はデジタルＩＣ、２は外部装
置、３は上記デジタルＩＣと外部装置とを接続する外部
配線であり、制御信号線４とデータ線５を含む。
【０００５】上記デジタルＩＣ１において、１１はシス
テムクロックＣＬＫに同期して制御が行われ、外部装置
２のアクセスタイムを規定する制御信号（本例ではリー
ド信号ＲＤ）を生成する制御信号生成回路である。１２
は前記制御信号生成回路１１で生成されたリード信号Ｒ
Ｄをバッファ増幅し、出力端子１３を介して外部配線３
に出力する制御信号出力バッファ回路である。
テムクロックＣＬＫに同期して制御が行われ、外部装置
２のアクセスタイムを規定する制御信号（本例ではリー
ド信号ＲＤ）を生成する制御信号生成回路である。１２
は前記制御信号生成回路１１で生成されたリード信号Ｒ
Ｄをバッファ増幅し、出力端子１３を介して外部配線３
に出力する制御信号出力バッファ回路である。
【０００６】３１は入出力兼用端子であり、３２は外部
装置２からのデータＤout が入出力兼用端子３１を介し
て入力し、これをバッファ増幅するデータ入力バッファ
回路、３３は前記制御信号生成回路１１から出力するリ
ード信号ＲＤをサンプリングクロックとして使用し、前
記データ入力バッファ回路３２の出力データＤinをサン
プリングクロックに同期してラッチするラッチ回路、３
４は前記入出力兼用端子３１に接続されているデータ出
力バッファ回路である。
装置２からのデータＤout が入出力兼用端子３１を介し
て入力し、これをバッファ増幅するデータ入力バッファ
回路、３３は前記制御信号生成回路１１から出力するリ
ード信号ＲＤをサンプリングクロックとして使用し、前
記データ入力バッファ回路３２の出力データＤinをサン
プリングクロックに同期してラッチするラッチ回路、３
４は前記入出力兼用端子３１に接続されているデータ出
力バッファ回路である。
【０００７】図８（ａ）の回路は、リード信号出力が非
活性状態になる前に選択された外部装置２から出力され
ているデータＤout をサンプリングして取り込むように
動作する。
活性状態になる前に選択された外部装置２から出力され
ているデータＤout をサンプリングして取り込むように
動作する。
【０００８】しかし、制御信号生成回路１１で生成され
たリード信号を出力端子１３を介して外部配線３に出力
すると、図８（ｂ）に示すように、ＩＣ内部のゲートア
レイや外部配線３の配線容量などによりリード信号にア
ナログ遅延が生じる。
たリード信号を出力端子１３を介して外部配線３に出力
すると、図８（ｂ）に示すように、ＩＣ内部のゲートア
レイや外部配線３の配線容量などによりリード信号にア
ナログ遅延が生じる。
【０００９】従って、リード信号出力のパルス幅とし
て、外部装置２からのデータ読み取りに要するアクセス
タイムに比べてマージンが少ない場合には、制御信号生
成回路１１で生成されたリード信号を用いてデータをサ
ンプリングして取り込むことが不可能になる場合があ
る。
て、外部装置２からのデータ読み取りに要するアクセス
タイムに比べてマージンが少ない場合には、制御信号生
成回路１１で生成されたリード信号を用いてデータをサ
ンプリングして取り込むことが不可能になる場合があ
る。
【００１０】このような問題に対処するために、従来
は、図９乃至図１１のいずれか１つに示すような方法を
採用している。図９に示すデータ取り込み方法は、リー
ド信号のパルス幅をリード信号のアナログ遅延量を考慮
してアクセスタイムに比べて十分広く設定してデータを
取り込むものであり、サイクルタイムにマージンがある
場合に採用される。
は、図９乃至図１１のいずれか１つに示すような方法を
採用している。図９に示すデータ取り込み方法は、リー
ド信号のパルス幅をリード信号のアナログ遅延量を考慮
してアクセスタイムに比べて十分広く設定してデータを
取り込むものであり、サイクルタイムにマージンがある
場合に採用される。
【００１１】このデータ取り込み方法において、システ
ムクロックＣＬＫにリード信号以上の時間分解能がない
場合、リード信号の終了エッジでデータを取り込むのが
通常であるが、リード信号のアナログ遅延量によりアク
セスタイムのマージンが減少する。そこで、デバイスの
アクセスタイムに適当なアナログ遅延量を加えてアクセ
ス時間を設計する必要が生じる。
ムクロックＣＬＫにリード信号以上の時間分解能がない
場合、リード信号の終了エッジでデータを取り込むのが
通常であるが、リード信号のアナログ遅延量によりアク
セスタイムのマージンが減少する。そこで、デバイスの
アクセスタイムに適当なアナログ遅延量を加えてアクセ
ス時間を設計する必要が生じる。
【００１２】しかし、リード信号のアナログ遅延量は、
ＩＣの製造プロセスのばらつき以外にＩＣ間配線容量な
どに依存し、一意には決まらない。また、システムクロ
ックＣＬＫに制御信号以上の時間分解能がないと、１ク
ロックサイクルを延ばすことに起因してバッファアクセ
スのサイクルタイムの増加が大きくなる。
ＩＣの製造プロセスのばらつき以外にＩＣ間配線容量な
どに依存し、一意には決まらない。また、システムクロ
ックＣＬＫに制御信号以上の時間分解能がないと、１ク
ロックサイクルを延ばすことに起因してバッファアクセ
スのサイクルタイムの増加が大きくなる。
【００１３】図１０に示すデータ取り込み方法は、リー
ド期間（データ読み出し期間）を少しだけ広く設定（図
中破線で示すような必要なアクセスタイムに対して、図
中実線で示すようなアクセスタイムとなるように設定）
し、サイクルタイムの余分な増大を招かずにデータを取
り込むものであり、高速クロックを使用できる場合に採
用される。
ド期間（データ読み出し期間）を少しだけ広く設定（図
中破線で示すような必要なアクセスタイムに対して、図
中実線で示すようなアクセスタイムとなるように設定）
し、サイクルタイムの余分な増大を招かずにデータを取
り込むものであり、高速クロックを使用できる場合に採
用される。
【００１４】しかし、このデータ取り込み方法は、バッ
ファアクセスのサイクルタイムの増加を防ぐためには、
システムクロックＣＬＫの周波数を十分に高くすればよ
いが、スプリアス（不要高周波）信号対策や消費電力の
点で問題が生じる。
ファアクセスのサイクルタイムの増加を防ぐためには、
システムクロックＣＬＫの周波数を十分に高くすればよ
いが、スプリアス（不要高周波）信号対策や消費電力の
点で問題が生じる。
【００１５】図１１（ａ）、（ｂ）に示す回路およびデ
ータ取り込み方法は、制御信号生成回路１１で生成され
たリード信号ＲＤをアナログ遅延回路６により遅延させ
た信号ＲＤd をサンプリングクロックとして使用してデ
ータを取り込むものである。
ータ取り込み方法は、制御信号生成回路１１で生成され
たリード信号ＲＤをアナログ遅延回路６により遅延させ
た信号ＲＤd をサンプリングクロックとして使用してデ
ータを取り込むものである。
【００１６】このデータ取り込み方法は、ＩＣの設計時
において外部の配線容量などを正確に見積もることがで
きないのでアナログ遅延回路６の遅延量の調整が困難で
あり、リード信号が非活性状態になった後のデータ保持
時間が殆んどない外部デバイスにおいては、安全上、小
さめの遅延量の設計を必要とするので、アクセスタイム
のマージンを十分に得ることができない。
において外部の配線容量などを正確に見積もることがで
きないのでアナログ遅延回路６の遅延量の調整が困難で
あり、リード信号が非活性状態になった後のデータ保持
時間が殆んどない外部デバイスにおいては、安全上、小
さめの遅延量の設計を必要とするので、アクセスタイム
のマージンを十分に得ることができない。
【００１７】
【発明が解決しようとする課題】上記したように従来の
デジタルＩＣは、データ取り込み回路部の論理設計に際
して、製造プロセスのばらつきやＩＣ外部の配線容量な
どの変動を見込んでアクセスタイムのマージンを大きく
とる必要が生じるので、サイクルタイムの増加が大きく
なるという問題があった。
デジタルＩＣは、データ取り込み回路部の論理設計に際
して、製造プロセスのばらつきやＩＣ外部の配線容量な
どの変動を見込んでアクセスタイムのマージンを大きく
とる必要が生じるので、サイクルタイムの増加が大きく
なるという問題があった。
【００１８】本発明は上記の問題点を解決すべくなされ
たもので、データ取り込み回路部の論理設計に際してア
クセスタイムのマージンを大きくとらなくて済み、製造
プロセスのばらつきやＩＣ外部の配線容量などの変動に
よらずにデータを読み取ることが可能になる半導体集積
回路を提供することを目的とする。
たもので、データ取り込み回路部の論理設計に際してア
クセスタイムのマージンを大きくとらなくて済み、製造
プロセスのばらつきやＩＣ外部の配線容量などの変動に
よらずにデータを読み取ることが可能になる半導体集積
回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の半導体集積回路
は、外部装置のアクセスタイムを規定する制御信号を生
成し、外部装置に出力する制御信号出力回路と、前記制
御信号出力回路から出力する制御信号の分岐信号を取り
込む制御信号取り込み回路と、前記制御信号取り込み回
路の出力信号をサンプリングクロックとして使用し、前
記制御信号に同期して前記外部装置から出力されたデー
タを取り込むデータ取り込み回路とを具備することを特
徴とする。
は、外部装置のアクセスタイムを規定する制御信号を生
成し、外部装置に出力する制御信号出力回路と、前記制
御信号出力回路から出力する制御信号の分岐信号を取り
込む制御信号取り込み回路と、前記制御信号取り込み回
路の出力信号をサンプリングクロックとして使用し、前
記制御信号に同期して前記外部装置から出力されたデー
タを取り込むデータ取り込み回路とを具備することを特
徴とする。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１（ａ）は、本発明の第
１の実施の形態に係るデジタルＩＣのデータ取り込み回
路部の基本構成と外部装置との接続状態の一例を示して
おり、図１（ｂ）は図１（ａ）の回路における動作波形
の一例を示している。
施の形態を詳細に説明する。図１（ａ）は、本発明の第
１の実施の形態に係るデジタルＩＣのデータ取り込み回
路部の基本構成と外部装置との接続状態の一例を示して
おり、図１（ｂ）は図１（ａ）の回路における動作波形
の一例を示している。
【００２１】図１において、１はデジタルＩＣ、２は外
部装置、３は上記デジタルＩＣと外部装置とを接続する
外部配線であり、制御信号線４およびデータ線５を含
む。上記デジタルＩＣ１は、外部装置２のアクセスタイ
ムを規定する制御信号（本例ではリード信号ＲＤ）を生
成し、外部装置２に出力する制御信号出力回路１０と、
前記制御信号出力回路１０から出力するリード信号ＲＤ
out の分岐信号を取り込む制御信号取り込み回路２０
と、前記制御信号取り込み回路２０から出力するリード
信号ＲＤinをサンプリングクロックとして使用し、前記
リード信号ＲＤout に同期して前記外部装置２から出力
されたデータＤout を取り込むデータ取り込み回路３０
とを具備する。
部装置、３は上記デジタルＩＣと外部装置とを接続する
外部配線であり、制御信号線４およびデータ線５を含
む。上記デジタルＩＣ１は、外部装置２のアクセスタイ
ムを規定する制御信号（本例ではリード信号ＲＤ）を生
成し、外部装置２に出力する制御信号出力回路１０と、
前記制御信号出力回路１０から出力するリード信号ＲＤ
out の分岐信号を取り込む制御信号取り込み回路２０
と、前記制御信号取り込み回路２０から出力するリード
信号ＲＤinをサンプリングクロックとして使用し、前記
リード信号ＲＤout に同期して前記外部装置２から出力
されたデータＤout を取り込むデータ取り込み回路３０
とを具備する。
【００２２】上記制御信号出力回路１０は、システムク
ロックＣＬＫに同期して制御が行われ、外部装置２のア
クセスタイムを規定する制御信号（本例ではリード信号
ＲＤ）を生成する制御信号生成回路１１と、前記制御信
号生成回路１１で生成されたリード信号ＲＤをバッファ
増幅して出力端子１３を介して出力する制御信号出力バ
ッファ回路１２とを有する。
ロックＣＬＫに同期して制御が行われ、外部装置２のア
クセスタイムを規定する制御信号（本例ではリード信号
ＲＤ）を生成する制御信号生成回路１１と、前記制御信
号生成回路１１で生成されたリード信号ＲＤをバッファ
増幅して出力端子１３を介して出力する制御信号出力バ
ッファ回路１２とを有する。
【００２３】前記制御信号取り込み回路２０は、前記制
御信号出力回路１０から出力するリード信号ＲＤout の
分岐信号が入力する制御信号入力バッファ回路２１から
なる。 前記データ取り込み回路３０は、外部装置２か
らのデータＤout が入力端子３１を介して入力し、これ
をバッファ増幅するデータ入力バッファ回路３２と、上
記データ入力バッファ回路３２の出力データＤinを前記
制御信号入力バッファ回路２１から出力するリード信号
ＲＤinに同期してラッチするラッチ回路３３とを有す
る。なお、本例では、入力端子３１は入出力兼用の入出
力端子が用いられており、上記入出力端子にはデータ出
力バッファ回路３４が接続されている。
御信号出力回路１０から出力するリード信号ＲＤout の
分岐信号が入力する制御信号入力バッファ回路２１から
なる。 前記データ取り込み回路３０は、外部装置２か
らのデータＤout が入力端子３１を介して入力し、これ
をバッファ増幅するデータ入力バッファ回路３２と、上
記データ入力バッファ回路３２の出力データＤinを前記
制御信号入力バッファ回路２１から出力するリード信号
ＲＤinに同期してラッチするラッチ回路３３とを有す
る。なお、本例では、入力端子３１は入出力兼用の入出
力端子が用いられており、上記入出力端子にはデータ出
力バッファ回路３４が接続されている。
【００２４】図１のデジタルＩＣ１においては、制御信
号出力回路１０からリード信号ＲＤout を出力して外部
装置２に供給し、リード信号ＲＤout に同期して外部装
置２から出力されるデータＤout が入力するデータ入力
バッファ回路３２の出力データＤinを取り込むためのサ
ンプリングクロックとして、デジタルＩＣ１の出力端子
１３から出力される前のリード信号ＲＤout の分岐信号
を制御信号入力バッファ回路２１に取り込んだ信号ＲＤ
inを使用するので、外部配線３の配線容量などによるア
ナログ遅延量の変動に左右されずにデータＤout を取り
込むことが可能になる。
号出力回路１０からリード信号ＲＤout を出力して外部
装置２に供給し、リード信号ＲＤout に同期して外部装
置２から出力されるデータＤout が入力するデータ入力
バッファ回路３２の出力データＤinを取り込むためのサ
ンプリングクロックとして、デジタルＩＣ１の出力端子
１３から出力される前のリード信号ＲＤout の分岐信号
を制御信号入力バッファ回路２１に取り込んだ信号ＲＤ
inを使用するので、外部配線３の配線容量などによるア
ナログ遅延量の変動に左右されずにデータＤout を取り
込むことが可能になる。
【００２５】換言すれば、デジタルＩＣ１の内外におけ
るリード信号の遅延量の差がほぼ零になるように打ち消
すことが可能になり、実デバイスに対するリード信号の
活性状態から非活性状態までの間の時間を十分にアクセ
スタイムとして利用することが可能になるので、データ
取り込み回路部の論理設計に際してアクセスタイムのマ
ージンを大きくとらなくて済み、製造プロセスのばらつ
きやＩＣ外部の配線容量などの変動によらずにデータを
読み取ることが可能になる。
るリード信号の遅延量の差がほぼ零になるように打ち消
すことが可能になり、実デバイスに対するリード信号の
活性状態から非活性状態までの間の時間を十分にアクセ
スタイムとして利用することが可能になるので、データ
取り込み回路部の論理設計に際してアクセスタイムのマ
ージンを大きくとらなくて済み、製造プロセスのばらつ
きやＩＣ外部の配線容量などの変動によらずにデータを
読み取ることが可能になる。
【００２６】図２（ａ）および（ｂ）は、図１（ａ）中
のデジタルＩＣ１の変形例を示す回路図およびタイミン
グ波形図である。図２（ａ）中に示すデジタルＩＣ１ｆ
は、図１（ａ）に示したデジタルＩＣ１と比べて、出力
端子１３から外部配線３に出力されたリード信号ＲＤou
t の分岐信号が制御信号入力端子２２を介して制御信号
入力バッファ回路２１に入力する点が異なり、その他は
同じであるので図１（ａ）中と同一符号を付している。
のデジタルＩＣ１の変形例を示す回路図およびタイミン
グ波形図である。図２（ａ）中に示すデジタルＩＣ１ｆ
は、図１（ａ）に示したデジタルＩＣ１と比べて、出力
端子１３から外部配線３に出力されたリード信号ＲＤou
t の分岐信号が制御信号入力端子２２を介して制御信号
入力バッファ回路２１に入力する点が異なり、その他は
同じであるので図１（ａ）中と同一符号を付している。
【００２７】上記図２（ａ）中のデジタルＩＣ１ｆにお
いても、前記図１（ａ）中のデジタルＩＣ１と同様の動
作により同様の効果が得られる。図３乃至図７は、それ
ぞれ図１（ａ）に示した回路の相異なる具体例を示して
おり、図１（ａ）中と同一部分には同一符号を付してい
る。
いても、前記図１（ａ）中のデジタルＩＣ１と同様の動
作により同様の効果が得られる。図３乃至図７は、それ
ぞれ図１（ａ）に示した回路の相異なる具体例を示して
おり、図１（ａ）中と同一部分には同一符号を付してい
る。
【００２８】図３（ａ）および（ｂ）は、外部装置とし
て頁モードを有するＤＲＡＭ（ダイナミック型ランダム
アクセスメモリ）２ａを有する場合のデジタルＩＣ１ａ
のデータ取り込み回路部およびその動作例を示してい
る。
て頁モードを有するＤＲＡＭ（ダイナミック型ランダム
アクセスメモリ）２ａを有する場合のデジタルＩＣ１ａ
のデータ取り込み回路部およびその動作例を示してい
る。
【００２９】上記デジタルＩＣ１ａは例えばＣＤＲＯＭ
デコーダ用ＩＣであり、そのバッファ用ＲＡＭとしてＤ
ＲＡＭ２ａが使用されている。上記デジタルＩＣ１ａに
おいて、制御信号出力回路は、システムクロックＣＬＫ
に同期して制御が行われ、ＤＲＡＭ２ａのアクセスタイ
ムを規定する制御信号（本例では／ＣＡＳ信号）を含む
複数種類の信号を生成する信号生成回路１１ａと、前記
信号生成回路１１ａで生成された各信号をそれぞれバッ
ファ増幅し、複数の出力端子１３を介して外部配線に出
力する複数の出力バッファ回路１２とを有する。
デコーダ用ＩＣであり、そのバッファ用ＲＡＭとしてＤ
ＲＡＭ２ａが使用されている。上記デジタルＩＣ１ａに
おいて、制御信号出力回路は、システムクロックＣＬＫ
に同期して制御が行われ、ＤＲＡＭ２ａのアクセスタイ
ムを規定する制御信号（本例では／ＣＡＳ信号）を含む
複数種類の信号を生成する信号生成回路１１ａと、前記
信号生成回路１１ａで生成された各信号をそれぞれバッ
ファ増幅し、複数の出力端子１３を介して外部配線に出
力する複数の出力バッファ回路１２とを有する。
【００３０】上記複数種類の信号は、／ＣＡＳ（カラム
アドレスストローブ）信号、／ＲＡＳ（ロウアドレスス
トローブ）信号、／ＯＥ（アウトプットイネーブル）信
号、／ＷＲＩＴＥ（ライトイネーブル）信号のほかに、
アドレス信号を含む。
アドレスストローブ）信号、／ＲＡＳ（ロウアドレスス
トローブ）信号、／ＯＥ（アウトプットイネーブル）信
号、／ＷＲＩＴＥ（ライトイネーブル）信号のほかに、
アドレス信号を含む。
【００３１】この場合、ＤＲＡＭ２ａのアクセスタイム
を規定する制御信号として、アクセスタイムが最も短い
／ＣＡＳ信号が用いられ、システムクロックＣＬＫの半
クロック（／ＣＡＳパルス幅）で動作するように設計さ
れている。
を規定する制御信号として、アクセスタイムが最も短い
／ＣＡＳ信号が用いられ、システムクロックＣＬＫの半
クロック（／ＣＡＳパルス幅）で動作するように設計さ
れている。
【００３２】また、制御信号入力バッファ回路２１は、
前記複数種類の制御信号のうちで外部装置２のアクセス
タイムを規定する制御信号が出力する特定の出力端子１
３の制御信号（本例では／ＣＡＳ信号）が入力する。
前記複数種類の制御信号のうちで外部装置２のアクセス
タイムを規定する制御信号が出力する特定の出力端子１
３の制御信号（本例では／ＣＡＳ信号）が入力する。
【００３３】また、前記ＤＲＡＭ２ａを頁モードで使用
する際には、複数回の／ＣＡＳ信号により連続的にアク
セスし、データの取り込みを連続して複数回行う場合が
あるので、データ取り込み回路のラッチ回路３３を複数
段用意している。
する際には、複数回の／ＣＡＳ信号により連続的にアク
セスし、データの取り込みを連続して複数回行う場合が
あるので、データ取り込み回路のラッチ回路３３を複数
段用意している。
【００３４】図３（ａ）の回路によれば、デジタルＩＣ
１ａの内部と外部とで／ＣＡＳ信号の遅延に差が生じな
くなり、データの取り込みが可能になる。図４（ａ）お
よび（ｂ）は、外部装置としてＳＲＡＭ（スタティック
型ランダムアクセスメモリ）２ｂを有する場合のデジタ
ルＩＣ１ｂのデータ取り込み回路部およびその動作例を
示している。
１ａの内部と外部とで／ＣＡＳ信号の遅延に差が生じな
くなり、データの取り込みが可能になる。図４（ａ）お
よび（ｂ）は、外部装置としてＳＲＡＭ（スタティック
型ランダムアクセスメモリ）２ｂを有する場合のデジタ
ルＩＣ１ｂのデータ取り込み回路部およびその動作例を
示している。
【００３５】上記デジタルＩＣ１ｂにおいて、制御信号
生成回路１１ｂで生成する複数種類の信号は、／ＣＥ１
（チップイネーブル１）信号、ＣＥ２信号、／ＯＥ信
号、／ＷＲＩＴＥ信号を含み、さらに、アドレス信号を
含む。そして、ＳＲＡＭ２ｂのアクセスタイムを規定す
る制御信号として／ＯＥ信号が用いられる。
生成回路１１ｂで生成する複数種類の信号は、／ＣＥ１
（チップイネーブル１）信号、ＣＥ２信号、／ＯＥ信
号、／ＷＲＩＴＥ信号を含み、さらに、アドレス信号を
含む。そして、ＳＲＡＭ２ｂのアクセスタイムを規定す
る制御信号として／ＯＥ信号が用いられる。
【００３６】図５（ａ）および（ｂ）は、外部装置とし
てＰＳＲＡＭ（擬似ＳＲＡＭ）２ｃを有する場合のデジ
タルＩＣ１ｃのデータ取り込み回路部およびその動作例
を示している。
てＰＳＲＡＭ（擬似ＳＲＡＭ）２ｃを有する場合のデジ
タルＩＣ１ｃのデータ取り込み回路部およびその動作例
を示している。
【００３７】上記デジタルＩＣ１ｃにおいて、制御信号
生成回路１１ｃで生成する複数種類の信号は、／ＣＥ信
号、／ＯＥ信号、／ＷＲＩＴＥ信号を含み、さらに、ア
ドレス信号を含む。そして、ＰＳＲＡＭ２ｃのアクセス
タイムを規定する制御信号として／ＯＥ信号が用いられ
る。
生成回路１１ｃで生成する複数種類の信号は、／ＣＥ信
号、／ＯＥ信号、／ＷＲＩＴＥ信号を含み、さらに、ア
ドレス信号を含む。そして、ＰＳＲＡＭ２ｃのアクセス
タイムを規定する制御信号として／ＯＥ信号が用いられ
る。
【００３８】図６（ａ）および（ｂ）は、外部装置とし
てＥＥＰＲＯＭ（電気的消去・再書き込み可能なＲＯ
Ｍ）２ｄを有する場合のデジタルＩＣ１ｄのデータ取り
込み回路部およびその動作例を示している。
てＥＥＰＲＯＭ（電気的消去・再書き込み可能なＲＯ
Ｍ）２ｄを有する場合のデジタルＩＣ１ｄのデータ取り
込み回路部およびその動作例を示している。
【００３９】上記デジタルＩＣ１ｄにおいて、制御信号
生成回路１１ｄで生成する複数種類の信号は、／ＣＥ信
号、／ＯＥ信号を含み、さらに、アドレス信号を含む。
そして、ＥＥＰＲＯＭ２ｄのアクセスタイムを規定する
制御信号として／ＯＥ信号が用いられる。
生成回路１１ｄで生成する複数種類の信号は、／ＣＥ信
号、／ＯＥ信号を含み、さらに、アドレス信号を含む。
そして、ＥＥＰＲＯＭ２ｄのアクセスタイムを規定する
制御信号として／ＯＥ信号が用いられる。
【００４０】図７（ａ）および（ｂ）は、外部装置とし
てバスドライバ回路を有する周辺デバイス用ＩＣ２ｅを
有する場合のデジタルＩＣ１ｅのデータ取り込み回路部
およびその動作例を示している。
てバスドライバ回路を有する周辺デバイス用ＩＣ２ｅを
有する場合のデジタルＩＣ１ｅのデータ取り込み回路部
およびその動作例を示している。
【００４１】上記デジタルＩＣ１ｅにおいて、制御信号
生成回路１１ｅで生成する複数種類の信号は、／Ｇ１信
号、／Ｇ２信号を含み、さらに、アドレス信号を含む。
そして、バスドライバ回路のアクセスタイムを規定する
制御信号として／Ｇ１信号が用いられる。
生成回路１１ｅで生成する複数種類の信号は、／Ｇ１信
号、／Ｇ２信号を含み、さらに、アドレス信号を含む。
そして、バスドライバ回路のアクセスタイムを規定する
制御信号として／Ｇ１信号が用いられる。
【００４２】なお、バスドライバ回路においては、／Ｇ
１信号入力と／Ｇ２信号入力との論理積をとった信号に
より出力バッファ回路３５の出力動作の可否（出力状態
／高インピーダンス状態）を制御している。
１信号入力と／Ｇ２信号入力との論理積をとった信号に
より出力バッファ回路３５の出力動作の可否（出力状態
／高インピーダンス状態）を制御している。
【００４３】
【発明の効果】上述したように本発明の半導体集積回路
によれば、データ取り込み回路部の論理設計に際してア
クセスタイムのマージンを大きくとらなくて済み、製造
プロセスのばらつきや外部の配線容量などの変動によら
ずにデータを読み取ることが可能になる。
によれば、データ取り込み回路部の論理設計に際してア
クセスタイムのマージンを大きくとらなくて済み、製造
プロセスのばらつきや外部の配線容量などの変動によら
ずにデータを読み取ることが可能になる。
【図１】本発明の第１の実施の形態に係るデジタルＩＣ
におけるデータ取り込み回路部の基本構成およびその動
作例を示す回路図およびタイミング波形図。
におけるデータ取り込み回路部の基本構成およびその動
作例を示す回路図およびタイミング波形図。
【図２】図１中のデジタルＩＣの変形例を示す回路図お
よびタイミング波形図。
よびタイミング波形図。
【図３】図１中の外部装置がＤＲＡＭである場合を示す
回路図およびタイミング波形図。
回路図およびタイミング波形図。
【図４】図１中の外部装置がＳＲＡＭである場合を示す
回路図およびタイミング波形図。
回路図およびタイミング波形図。
【図５】図１中の外部装置がＰＳＲＡＭである場合を示
す回路図およびタイミング波形図。
す回路図およびタイミング波形図。
【図６】図１中の外部装置がＥＥＰＲＯＭである場合を
示す回路図およびタイミング波形図。
示す回路図およびタイミング波形図。
【図７】図１中の外部装置がバスドライバ回路を有する
周辺デバイスである場合を示す回路図およびタイミング
波形図。
周辺デバイスである場合を示す回路図およびタイミング
波形図。
【図８】従来のデジタルＩＣにおけるデータ取り込み回
路部の基本構成およびその動作例を示す回路図およびタ
イミング波形図。
路部の基本構成およびその動作例を示す回路図およびタ
イミング波形図。
【図９】図８に示したデータ取り込み回路部の第１の変
形例に係る動作例を示すタイミング波形図。
形例に係る動作例を示すタイミング波形図。
【図１０】図８に示したデータ取り込み回路部の第２の
変形例に係る動作例を示すタイミング波形図。
変形例に係る動作例を示すタイミング波形図。
【図１１】図８に示したデータ取り込み回路部の第３の
変形例およびその動作例を示す回路図およびタイミング
波形図。
変形例およびその動作例を示す回路図およびタイミング
波形図。
１、１ａ〜１ｆ…デジタルＩＣ、 ２…外部装置、 ２ａ…ＤＲＡＭ、 ２ｂ…ＳＲＡＭ、 ２ｃ…ＰＳＲＡＭ、 ２ｄ…ＥＥＰＲＯＭ、 ２ｅ…バスドライバ回路を有する周辺デバイス用ＩＣ、 ３…外部配線、 ４…制御信号線、 ５…データ線、 １０…制御信号出力回路、 １１、１１ａ〜１１ｅ…制御信号生成回路、 １２…制御信号出力バッファ回路、 １３…出力端子、 ２０…制御信号取り込み回路、 ２１…制御信号入力バッファ回路、 ２２…制御信号入力端子、 ３０…データ取り込み回路、 ３１…入出力端子、 ３２…データ入力バッファ回路、 ３３…ラッチ回路、 ３４…データ出力バッファ回路。
Claims (3)
- 【請求項１】 外部装置のアクセスタイムを規定する制
御信号を生成し、外部装置に出力する制御信号出力回路
と、前記制御信号出力回路から出力する制御信号の分岐
信号を取り込む制御信号取り込み回路と、前記制御信号
取り込み回路の出力信号をサンプリングクロックとして
使用し、前記制御信号に同期して前記外部装置から出力
されたデータを取り込むデータ取り込み回路とを具備す
ることを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記制御信号出力回路は、システムクロックに同期して
制御が行われ、前記外部装置のアクセスタイムを規定す
る制御信号を生成する制御信号生成回路と、前記制御信
号生成回路で生成された制御信号をバッファ増幅し、出
力端子を介して出力する制御信号出力バッファ回路とを
有し、 前記制御信号取り込み回路は、前記制御信号出力回路か
ら制御信号出力端子を介して出力する前の制御信号の分
岐信号が入力する制御信号入力バッファ回路を有し、 前記データ取り込み回路は、入力端子を介して入力する
前記外部装置からのデータをバッファ増幅するデータ入
力バッファ回路と、前記データ入力バッファ回路の出力
データを前記制御信号入力バッファ回路の出力信号に同
期してラッチするラッチ回路とを有することを特徴とす
る半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 前記制御信号出力回路は、システムクロックに同期して
制御が行われ、前記外部装置のアクセスタイムを規定す
る制御信号を生成する制御信号生成回路と、前記制御信
号生成回路で生成された制御信号をバッファ増幅し、出
力端子を介して出力する制御信号出力バッファ回路を有
し、 前記制御信号取り込み回路は、前記制御信号出力回路か
ら制御信号出力端子を介して出力された制御信号を制御
信号入力端子を介して入力する制御信号入力バッファ回
路を有し、 前記データ取り込み回路は、入力端子を介して入力する
前記外部装置からのデータをバッファ増幅するデータ入
力バッファ回路と、前記データ入力バッファ回路の出力
データを前記制御信号入力バッファ回路の出力信号に同
期してラッチするラッチ回路とを有することを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281687A JPH09128333A (ja) | 1995-10-30 | 1995-10-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281687A JPH09128333A (ja) | 1995-10-30 | 1995-10-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128333A true JPH09128333A (ja) | 1997-05-16 |
Family
ID=17642591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7281687A Pending JPH09128333A (ja) | 1995-10-30 | 1995-10-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09128333A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085650A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 情報処理回路および情報処理方法 |
| JP2007317016A (ja) * | 2006-05-26 | 2007-12-06 | Nec Electronics Corp | インタフェース回路及びメモリ制御装置 |
| WO2021075302A1 (ja) * | 2019-10-15 | 2021-04-22 | 株式会社ソニー・インタラクティブエンタテインメント | 信号処理チップ、及び信号処理システム |
-
1995
- 1995-10-30 JP JP7281687A patent/JPH09128333A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085650A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 情報処理回路および情報処理方法 |
| JP2007317016A (ja) * | 2006-05-26 | 2007-12-06 | Nec Electronics Corp | インタフェース回路及びメモリ制御装置 |
| WO2021075302A1 (ja) * | 2019-10-15 | 2021-04-22 | 株式会社ソニー・インタラクティブエンタテインメント | 信号処理チップ、及び信号処理システム |
| JPWO2021075302A1 (ja) * | 2019-10-15 | 2021-12-16 | 株式会社ソニー・インタラクティブエンタテインメント | 信号処理チップ、及び信号処理システム |
| US11954059B2 (en) | 2019-10-15 | 2024-04-09 | Sony Interactive Entertainment Inc. | Signal processing chip and signal processing system |
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