JP3237583B2 - 同期型半導体記憶装置及びこれを用いた半導体記憶システム - Google Patents
同期型半導体記憶装置及びこれを用いた半導体記憶システムInfo
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- JP3237583B2 JP3237583B2 JP23510597A JP23510597A JP3237583B2 JP 3237583 B2 JP3237583 B2 JP 3237583B2 JP 23510597 A JP23510597 A JP 23510597A JP 23510597 A JP23510597 A JP 23510597A JP 3237583 B2 JP3237583 B2 JP 3237583B2
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Description
【０００１】
【発明の属する技術分野】本発明は、同期型半導体記憶
装置に関し、特にクロック信号の出力に特徴のある同期
型半導体記憶装置及びこれを用いた半導体記憶システム
に関する。
装置に関し、特にクロック信号の出力に特徴のある同期
型半導体記憶装置及びこれを用いた半導体記憶システム
に関する。
【０００２】
【従来の技術】従来、メモリコントローラからのクロッ
ク信号を基準に動作する同期型半導体記憶装置として、
同期型ＤＲＡＭがある。図７は同期型ＤＲＡＭの構成図
の一例である。図８、図９、図１０は、それぞれ同期型
ＤＲＡＭのＡＣＴＩＶＡＴＥコマンド入力時、ＲＥＡＤ
コマンド入力時、ＷＲＩＴＥコマンド入力時における信
号波形図である。以下、図７、図８、図９及び図１０を
参照して一般的な同期型ＤＲＡＭの動作を説明する。
ク信号を基準に動作する同期型半導体記憶装置として、
同期型ＤＲＡＭがある。図７は同期型ＤＲＡＭの構成図
の一例である。図８、図９、図１０は、それぞれ同期型
ＤＲＡＭのＡＣＴＩＶＡＴＥコマンド入力時、ＲＥＡＤ
コマンド入力時、ＷＲＩＴＥコマンド入力時における信
号波形図である。以下、図７、図８、図９及び図１０を
参照して一般的な同期型ＤＲＡＭの動作を説明する。
【０００３】図７及び図８（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）において、時刻ｔ０
で、端子群１１にＡＣＴＩＶＡＴＥコマンド（行アドレ
ス選択コマンド、ＣＳバーとＲＡＳバーがＬＯＷレベ
ル、ＣＡＳバーとＷＥバーがＨＩＧＨレベル。以下、Ｃ
Ｓバー、ＲＡＳバー，ＣＡＳバー及びＷＥバーをそれぞ
れ「ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ及びＷＥＢ」とい
う。）が端子３４のクロック入力に対して定められた入
力セットアップタイム、入力ホールドタイムの間入力さ
れると、ＡＣＴＩＶＡＴＥコマンドは入力回路１２を通
してデコードされ、ラッチ回路１３（Ｄ型フリップフロ
ップ回路）に入力される。また時刻ｔ０の端子３４に対
するクロック入力は、入力回路３５を通して内部クロッ
ク信号発生回路３６に入力されて、内部クロック信号発
生回路３６において内部クロック信号３７が生成されて
出力され、ラッチ回路３，１３，３３、書き込み制御回
路２３、読み出し制御回路２４に送られる。
（ｄ）、（ｅ）、（ｆ）、（ｇ）において、時刻ｔ０
で、端子群１１にＡＣＴＩＶＡＴＥコマンド（行アドレ
ス選択コマンド、ＣＳバーとＲＡＳバーがＬＯＷレベ
ル、ＣＡＳバーとＷＥバーがＨＩＧＨレベル。以下、Ｃ
Ｓバー、ＲＡＳバー，ＣＡＳバー及びＷＥバーをそれぞ
れ「ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ及びＷＥＢ」とい
う。）が端子３４のクロック入力に対して定められた入
力セットアップタイム、入力ホールドタイムの間入力さ
れると、ＡＣＴＩＶＡＴＥコマンドは入力回路１２を通
してデコードされ、ラッチ回路１３（Ｄ型フリップフロ
ップ回路）に入力される。また時刻ｔ０の端子３４に対
するクロック入力は、入力回路３５を通して内部クロッ
ク信号発生回路３６に入力されて、内部クロック信号発
生回路３６において内部クロック信号３７が生成されて
出力され、ラッチ回路３，１３，３３、書き込み制御回
路２３、読み出し制御回路２４に送られる。
【０００４】前記ＡＣＴＩＶＡＴＥコマンドは、ラッチ
回路１３において内部クロック信号３７によりラッチさ
れ、ラッチされたＡＣＴＩＶＡＴＥコマンド信号１４
は、行アドレス制御回路１７へ入力されて、行アドレス
制御回路１７からは行アドレス制御信号１８が出力され
る。また、端子群１に入力される行アドレス入力（Ｘ）
がクロック入力に対して定められた入力セットアップタ
イム、入力ホールドタイムの間入力されると入力回路２
を通してラッチ回路３（Ｄ型フリップフロップ回路）に
入力されて、ラッチ回路３において内部クロック信号３
７によってラッチされる。ラッチされた行アドレス
（Ｘ）は、その後、行アドレスバッファ７を通して行デ
コーダ８に入力され、行デコーダ８においては行アドレ
ス（Ｘ）に対応する行選択線９が選択される。
回路１３において内部クロック信号３７によりラッチさ
れ、ラッチされたＡＣＴＩＶＡＴＥコマンド信号１４
は、行アドレス制御回路１７へ入力されて、行アドレス
制御回路１７からは行アドレス制御信号１８が出力され
る。また、端子群１に入力される行アドレス入力（Ｘ）
がクロック入力に対して定められた入力セットアップタ
イム、入力ホールドタイムの間入力されると入力回路２
を通してラッチ回路３（Ｄ型フリップフロップ回路）に
入力されて、ラッチ回路３において内部クロック信号３
７によってラッチされる。ラッチされた行アドレス
（Ｘ）は、その後、行アドレスバッファ７を通して行デ
コーダ８に入力され、行デコーダ８においては行アドレ
ス（Ｘ）に対応する行選択線９が選択される。
【０００５】次に、データ読み出し時の動作について説
明する。図７及び図９（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）にお
いて、時刻ｔ０で、端子群１１にＲＥＡＤコマンド（読
み出し動作コマンド、ＣＳＢとＣＡＳＢがＬＯＷレベ
ル、ＲＡＳＢとＷＥＢがＨＩＧＨレベル）と端子群１に
アドレス（Ｙ１）がクロック入力に対して定められた入
力セットアップタイム、入力ホールドタイムの間、入力
されると、ＲＥＡＤコマンドは、入力回路１２を通して
デコードされラッチ回路１３へ入力される。前記ＲＥＡ
Ｄコマンドは、ラッチ回路１３において内部クロック信
号３７によりラッチされ、ラッチされたＲＥＡＤコマン
ド信号１６は、列アドレス制御回路１９に入力されると
ともに、読み出し制御回路２４へ送られる。列アドレス
制御回路１９においては、ＲＥＡＤコマンド信号１６の
入力を受けて列アドレス制御信号２０が出力され、列ア
ドレスバッファ４に入力される。また、前記アドレス
（Ｙ１）は、入力回路２を通してラッチ回路３（Ｄ型フ
リップフロップ回路）に入力されて、内部クロック信号
３７によりラッチされ、ラッチされたアドレス（Ｙ１）
は、列アドレスバッファ４を通して列デコーダ５に入力
され、このアドレスに対応する列選択線６が選択され
る。これにより読み出すべきメモリセルが選択されたこ
とになる。次に、メモリセルアレイ１０から、センスア
ンプ２１を経由して読み出されるデータ出力はＲ／Ｗ
（ＲＥＡＤ／ＷＲＩＴＥ）バス２２を経由してデータア
ンプ２８において時刻ｔ０のクロック入力に対応する内
部クロック信号３７により読み出し制御回路２４で生成
されるデータアンプ制御信号２５によって増幅される。
次に、時刻ｔ１のクロック入力に対応する内部クロック
信号３７から読み出し制御回路２４で作成された出力デ
ータラッチ信号２６により、ラッチ回路２９（Ｄ型フリ
ップフロップ回路）において出力データはラッチされ
て、読み出し制御回路２４で生成される出力許可信号２
７により出力回路３０を介して端子３１に出力される。
図９はバースト長（同時に読み出し、書き込みを実行す
るビット長）が４ビットの場合の動作波形図であり、一
連の動作は、１サイクルごとに次のビットの読み出し動
作が実行され並列に処理される。つまり２ビット目（Ｙ
２）は時刻ｔ１〜ｔ２、３ビット目（Ｙ３）は時刻ｔ２
〜ｔ３、４ビット目（Ｙ４）は時刻ｔ３〜ｔ４の２クロ
ックでそれぞれ実行される。上述した読み出し動作では
ＲＥＡＤコマンドが入力されてから２クロック目でデー
タが出力されるために、”ＣＡＳ ＬＡＴＥＮＣＹ
２”と呼ばれている。
明する。図７及び図９（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）にお
いて、時刻ｔ０で、端子群１１にＲＥＡＤコマンド（読
み出し動作コマンド、ＣＳＢとＣＡＳＢがＬＯＷレベ
ル、ＲＡＳＢとＷＥＢがＨＩＧＨレベル）と端子群１に
アドレス（Ｙ１）がクロック入力に対して定められた入
力セットアップタイム、入力ホールドタイムの間、入力
されると、ＲＥＡＤコマンドは、入力回路１２を通して
デコードされラッチ回路１３へ入力される。前記ＲＥＡ
Ｄコマンドは、ラッチ回路１３において内部クロック信
号３７によりラッチされ、ラッチされたＲＥＡＤコマン
ド信号１６は、列アドレス制御回路１９に入力されると
ともに、読み出し制御回路２４へ送られる。列アドレス
制御回路１９においては、ＲＥＡＤコマンド信号１６の
入力を受けて列アドレス制御信号２０が出力され、列ア
ドレスバッファ４に入力される。また、前記アドレス
（Ｙ１）は、入力回路２を通してラッチ回路３（Ｄ型フ
リップフロップ回路）に入力されて、内部クロック信号
３７によりラッチされ、ラッチされたアドレス（Ｙ１）
は、列アドレスバッファ４を通して列デコーダ５に入力
され、このアドレスに対応する列選択線６が選択され
る。これにより読み出すべきメモリセルが選択されたこ
とになる。次に、メモリセルアレイ１０から、センスア
ンプ２１を経由して読み出されるデータ出力はＲ／Ｗ
（ＲＥＡＤ／ＷＲＩＴＥ）バス２２を経由してデータア
ンプ２８において時刻ｔ０のクロック入力に対応する内
部クロック信号３７により読み出し制御回路２４で生成
されるデータアンプ制御信号２５によって増幅される。
次に、時刻ｔ１のクロック入力に対応する内部クロック
信号３７から読み出し制御回路２４で作成された出力デ
ータラッチ信号２６により、ラッチ回路２９（Ｄ型フリ
ップフロップ回路）において出力データはラッチされ
て、読み出し制御回路２４で生成される出力許可信号２
７により出力回路３０を介して端子３１に出力される。
図９はバースト長（同時に読み出し、書き込みを実行す
るビット長）が４ビットの場合の動作波形図であり、一
連の動作は、１サイクルごとに次のビットの読み出し動
作が実行され並列に処理される。つまり２ビット目（Ｙ
２）は時刻ｔ１〜ｔ２、３ビット目（Ｙ３）は時刻ｔ２
〜ｔ３、４ビット目（Ｙ４）は時刻ｔ３〜ｔ４の２クロ
ックでそれぞれ実行される。上述した読み出し動作では
ＲＥＡＤコマンドが入力されてから２クロック目でデー
タが出力されるために、”ＣＡＳ ＬＡＴＥＮＣＹ
２”と呼ばれている。
【０００６】次に、データ書き込み時の動作について説
明する。図７及び図１０（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）にお
いて、時刻ｔ０で端子１１からＷＲＩＴＥコマンド（書
き込み動作コマンド、ＣＳＢとＣＡＳＢとＷＥＢがＬＯ
Ｗレベル、ＲＡＳＢがＨＩＧＨレベル）、端子３１から
書き込みデータ（ＤＱ）、端子１からアドレス（Ｙ１）
がクロック入力に対して定められた入力セットアップタ
イム、入力ホールドタイムの間、入力される。ＷＲＩＴ
Ｅコマンドは、入力回路１２を通してデコードされてラ
ッチ回路１３へ入力される。ラッチ回路１３において
は、ＷＲＩＴＥコマンドは時刻ｔ０のクロック入力に対
応して内部クロック信号発生回路３６より出力される内
部クロック信号３７によりラッチされ、ＷＲＩＴＥコマ
ンド信号１５が出力され、列アドレス制御回路１９と書
き込み制御回路２３へ送られる。列アドレス制御回路１
９においては、ＷＲＩＴＥコマンド信号１５の入力を受
けて列アドレス制御信号２０が出力され、列アドレスバ
ッファ４に入力される。読み出し時と同様に前記アドレ
ス（Ｙ１）は、入力回路２を通してラッチ回路３（Ｄ型
フリップフロップ回路）に入力されて、内部クロック信
号３７によりラッチされ、ラッチされたアドレス（Ｙ
１）は、列アドレスバッファ４を通して列デコーダ５に
入力され、このアドレスに対応する列選択線６が選択さ
れる。また、端子３１より入力される書き込みデータ
（ＤＱ）は、入力回路３２を通してラッチ回路３３（Ｄ
型フリップフロップ回路）に入力され、時刻ｔ０のクロ
ック入力に対応して内部クロック発生回路３６より出力
される内部クロック信号３７の立ち上がりによりラッチ
されて、書き込み制御回路２３に入力される。さらに、
時刻ｔ０のクロック入力に対応して内部クロック発生回
路３６より出力される内部クロック信号３７の立ち下が
りによって書き込み制御回路２３から出力される書き込
みデータはＲ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス２２、
センスアンプ２１を経由してメモリセルアレイ１０の対
応するメモリセルに書き込まれる。書き込み動作に関し
ては、１サイクルで動作が終了する。
明する。図７及び図１０（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）にお
いて、時刻ｔ０で端子１１からＷＲＩＴＥコマンド（書
き込み動作コマンド、ＣＳＢとＣＡＳＢとＷＥＢがＬＯ
Ｗレベル、ＲＡＳＢがＨＩＧＨレベル）、端子３１から
書き込みデータ（ＤＱ）、端子１からアドレス（Ｙ１）
がクロック入力に対して定められた入力セットアップタ
イム、入力ホールドタイムの間、入力される。ＷＲＩＴ
Ｅコマンドは、入力回路１２を通してデコードされてラ
ッチ回路１３へ入力される。ラッチ回路１３において
は、ＷＲＩＴＥコマンドは時刻ｔ０のクロック入力に対
応して内部クロック信号発生回路３６より出力される内
部クロック信号３７によりラッチされ、ＷＲＩＴＥコマ
ンド信号１５が出力され、列アドレス制御回路１９と書
き込み制御回路２３へ送られる。列アドレス制御回路１
９においては、ＷＲＩＴＥコマンド信号１５の入力を受
けて列アドレス制御信号２０が出力され、列アドレスバ
ッファ４に入力される。読み出し時と同様に前記アドレ
ス（Ｙ１）は、入力回路２を通してラッチ回路３（Ｄ型
フリップフロップ回路）に入力されて、内部クロック信
号３７によりラッチされ、ラッチされたアドレス（Ｙ
１）は、列アドレスバッファ４を通して列デコーダ５に
入力され、このアドレスに対応する列選択線６が選択さ
れる。また、端子３１より入力される書き込みデータ
（ＤＱ）は、入力回路３２を通してラッチ回路３３（Ｄ
型フリップフロップ回路）に入力され、時刻ｔ０のクロ
ック入力に対応して内部クロック発生回路３６より出力
される内部クロック信号３７の立ち上がりによりラッチ
されて、書き込み制御回路２３に入力される。さらに、
時刻ｔ０のクロック入力に対応して内部クロック発生回
路３６より出力される内部クロック信号３７の立ち下が
りによって書き込み制御回路２３から出力される書き込
みデータはＲ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス２２、
センスアンプ２１を経由してメモリセルアレイ１０の対
応するメモリセルに書き込まれる。書き込み動作に関し
ては、１サイクルで動作が終了する。
【０００７】次に、複数の同期型メモリを使用する半導
体記憶システムの構成について説明する。
体記憶システムの構成について説明する。
【０００８】図１１は、半導体記憶システムにおけるメ
モリコントローラと同期型メモリとの接続の一例を示す
ブロック図である。メモリコントローラから出力された
クロック信号は、そのまま並べられた同期型ＤＲＡＭに
直線的に接続されている。また、アドレス及びデータの
バスも、メモリコントローラと同期型ＤＲＡＭとの間で
直線的に接続されている。なお、コマンド入力用のＣＳ
Ｂ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ信号は図示していな
い。
モリコントローラと同期型メモリとの接続の一例を示す
ブロック図である。メモリコントローラから出力された
クロック信号は、そのまま並べられた同期型ＤＲＡＭに
直線的に接続されている。また、アドレス及びデータの
バスも、メモリコントローラと同期型ＤＲＡＭとの間で
直線的に接続されている。なお、コマンド入力用のＣＳ
Ｂ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ信号は図示していな
い。
【０００９】図１２は、図１１の構成での同期型メモリ
４への書き込み動作及び読み出し動作の信号波形図であ
る。時刻ｔ０にメモリコントローラからクロックが出力
され、そのクロックに対し所定の入力セットアップタイ
ム（図中ｂ）、入力ホールドタイム（図中ｃ）を設けて
ＷＲＩＴＥコマンド、アドレス、データが入力される。
クロックは、メモリコントローラを出力されたところを
（Ａ）、同期型メモリ４に入力されるところを（Ｂ）と
すると、ｔ０からｔ０’まで遅れて入力される。メモリ
コントローラから同期型メモリ４までの配線による伝搬
時間をａとするとｔ０からｔ０’までが時間ａになる。
同様に、アドレス、データも同じように時間ａだけ遅れ
て入力され同期型メモリ４の所定のアドレスにデータが
書き込まれる。次に時刻ｔ１においてＲＥＡＤコマンド
が入力された時を説明する。クロック入力は、（Ａ）か
ら（Ｂ）まで書き込み動作と同じように時間ａだけ遅れ
て入力される。アドレスも同様である。データ出力はＣ
ＡＳ ＬＡＴＥＮＣＹ ２の場合、同期型メモリ４の所
定のアドレスのデータがｔ２’のクロック（Ｂ）を基準
に出力され、（Ｆ）から（Ｅ）まで時間ａだけ遅れてメ
モリコントローラに到達し、メモリコントローラ内でｔ
３のクロック（Ａ）を用いてラッチされる。
４への書き込み動作及び読み出し動作の信号波形図であ
る。時刻ｔ０にメモリコントローラからクロックが出力
され、そのクロックに対し所定の入力セットアップタイ
ム（図中ｂ）、入力ホールドタイム（図中ｃ）を設けて
ＷＲＩＴＥコマンド、アドレス、データが入力される。
クロックは、メモリコントローラを出力されたところを
（Ａ）、同期型メモリ４に入力されるところを（Ｂ）と
すると、ｔ０からｔ０’まで遅れて入力される。メモリ
コントローラから同期型メモリ４までの配線による伝搬
時間をａとするとｔ０からｔ０’までが時間ａになる。
同様に、アドレス、データも同じように時間ａだけ遅れ
て入力され同期型メモリ４の所定のアドレスにデータが
書き込まれる。次に時刻ｔ１においてＲＥＡＤコマンド
が入力された時を説明する。クロック入力は、（Ａ）か
ら（Ｂ）まで書き込み動作と同じように時間ａだけ遅れ
て入力される。アドレスも同様である。データ出力はＣ
ＡＳ ＬＡＴＥＮＣＹ ２の場合、同期型メモリ４の所
定のアドレスのデータがｔ２’のクロック（Ｂ）を基準
に出力され、（Ｆ）から（Ｅ）まで時間ａだけ遅れてメ
モリコントローラに到達し、メモリコントローラ内でｔ
３のクロック（Ａ）を用いてラッチされる。
【００１０】図１３は、図１１の構成での同期型メモリ
１への書き込み動作、読み出し動作の信号波形図であ
る。時刻ｔ０にメモリコントローラからクロックが出力
され、そのクロックに対し所定の入力セットアップタイ
ム（図中ｂ）、入力ホールドタイム（図中ｃ）を設けて
ＷＲＩＴＥコマンド、アドレス、データが入力される。
クロックは、メモリコントローラを出力されたところ
（Ａ）が同期型メモリ１に入力される。同様に、アドレ
ス、データも遅れなく入力され同期型メモリ１の所定の
アドレスにデータが書き込まれる。次に時刻ｔ１におい
てＲＥＡＤコマンドが入力された時を説明する。クロッ
ク入力、アドレス入力とも書き込み動作と同じように入
力される。同期型メモリ１の所定のアドレスのデータが
ＣＡＳ ＬＡＴＥＮＣＹ ２でｔ２のクロック（Ａ）を
基準に出力され、メモリコントローラに到達し、メモリ
コントローラ内でｔ３のクロック（Ａ）を用いてラッチ
される。
１への書き込み動作、読み出し動作の信号波形図であ
る。時刻ｔ０にメモリコントローラからクロックが出力
され、そのクロックに対し所定の入力セットアップタイ
ム（図中ｂ）、入力ホールドタイム（図中ｃ）を設けて
ＷＲＩＴＥコマンド、アドレス、データが入力される。
クロックは、メモリコントローラを出力されたところ
（Ａ）が同期型メモリ１に入力される。同様に、アドレ
ス、データも遅れなく入力され同期型メモリ１の所定の
アドレスにデータが書き込まれる。次に時刻ｔ１におい
てＲＥＡＤコマンドが入力された時を説明する。クロッ
ク入力、アドレス入力とも書き込み動作と同じように入
力される。同期型メモリ１の所定のアドレスのデータが
ＣＡＳ ＬＡＴＥＮＣＹ ２でｔ２のクロック（Ａ）を
基準に出力され、メモリコントローラに到達し、メモリ
コントローラ内でｔ３のクロック（Ａ）を用いてラッチ
される。
【００１１】次に図１４に示す例について説明する。図
中”Ｗｒｉｔｅ”と”Ｒｅａｄ”はそれぞれ書き込み動
作の許可信号、読み出し動作の許可信号を意味し、それ
ぞれ書き込み動作中、読み出し動作中にＨｉｇｈとなる
信号でメモリコントローラから出力される。クロックは
書き込み動作時はＷｒｉｔｅが入力するＡＮＤ素子１を
通してそれぞれの同期型メモリに入力される。読み出し
動作時はＲｅａｄが入力するＡＮＤ素子２を通してそれ
ぞれの同期型メモリに入力され、（Ｋ）の配線を経由し
てメモリコントローラにも入力される。アドレスとデー
タは図１１の例と同じである。
中”Ｗｒｉｔｅ”と”Ｒｅａｄ”はそれぞれ書き込み動
作の許可信号、読み出し動作の許可信号を意味し、それ
ぞれ書き込み動作中、読み出し動作中にＨｉｇｈとなる
信号でメモリコントローラから出力される。クロックは
書き込み動作時はＷｒｉｔｅが入力するＡＮＤ素子１を
通してそれぞれの同期型メモリに入力される。読み出し
動作時はＲｅａｄが入力するＡＮＤ素子２を通してそれ
ぞれの同期型メモリに入力され、（Ｋ）の配線を経由し
てメモリコントローラにも入力される。アドレスとデー
タは図１１の例と同じである。
【００１２】図１５は、図１４の例の同期型メモリ４へ
の書き込み動作、読み出し動作の信号波形図である。時
刻ｔ０にメモリコントローラからクロックが出力され、
そのクロックに対し所定の入力セットアップタイム（図
中ｂ）、入力ホールドタイム（図中ｃ）を設けてＷＲＩ
ＴＥコマンド、アドレス、データが入力される。クロッ
クはメモリコントローラを出力されたところを（Ｇ）、
遠端を（Ｈ）、Ｗｒｉｔｅ用ＡＮＤ素子１出力を
（Ｉ）、Ｒｅａｄ用ＡＮＤ素子２出力を（Ｊ）とし、
（Ｇ）から（Ｈ）又は（Ｉ）から（Ｊ）までの配線によ
る伝搬時間をａ、ＡＮＤ素子１又は２の通過時間をｄと
すると同期型メモリ４にはｔ０からｔ０''、つまりａ＋
ｄの時間遅れて入力される。アドレス、データは図１１
の例と同じく時間ａだけ遅れて入力され、同期型メモリ
４の所定のアドレスにデータが書き込まれる。次に時刻
ｔ１においてＲＥＡＤコマンドが入力された時を説明す
る。クロック入力は書き込み動作と同じように時間ａ＋
ｄだけ遅れて入力される。さらに、メモリコントローラ
には（Ｊ）から（Ｋ）ヘの配線による伝搬時間ｅだけ遅
れて入力される。アドレスも書き込み動作と同様であ
る。データ出力は同期型メモリ４の所定のアドレスのデ
ータがＣＡＳ ＬＡＴＥＮＣＹ ２でｔ２''のクロック
（Ｊ）を基準に出力され、（Ｏ）から（Ｎ）まで時間ａ
だけ遅れてメモリコントローラに到達し、メモリコント
ローラ内でｔ３''' のクロック（Ｋ）を用いてラッチさ
れる。
の書き込み動作、読み出し動作の信号波形図である。時
刻ｔ０にメモリコントローラからクロックが出力され、
そのクロックに対し所定の入力セットアップタイム（図
中ｂ）、入力ホールドタイム（図中ｃ）を設けてＷＲＩ
ＴＥコマンド、アドレス、データが入力される。クロッ
クはメモリコントローラを出力されたところを（Ｇ）、
遠端を（Ｈ）、Ｗｒｉｔｅ用ＡＮＤ素子１出力を
（Ｉ）、Ｒｅａｄ用ＡＮＤ素子２出力を（Ｊ）とし、
（Ｇ）から（Ｈ）又は（Ｉ）から（Ｊ）までの配線によ
る伝搬時間をａ、ＡＮＤ素子１又は２の通過時間をｄと
すると同期型メモリ４にはｔ０からｔ０''、つまりａ＋
ｄの時間遅れて入力される。アドレス、データは図１１
の例と同じく時間ａだけ遅れて入力され、同期型メモリ
４の所定のアドレスにデータが書き込まれる。次に時刻
ｔ１においてＲＥＡＤコマンドが入力された時を説明す
る。クロック入力は書き込み動作と同じように時間ａ＋
ｄだけ遅れて入力される。さらに、メモリコントローラ
には（Ｊ）から（Ｋ）ヘの配線による伝搬時間ｅだけ遅
れて入力される。アドレスも書き込み動作と同様であ
る。データ出力は同期型メモリ４の所定のアドレスのデ
ータがＣＡＳ ＬＡＴＥＮＣＹ ２でｔ２''のクロック
（Ｊ）を基準に出力され、（Ｏ）から（Ｎ）まで時間ａ
だけ遅れてメモリコントローラに到達し、メモリコント
ローラ内でｔ３''' のクロック（Ｋ）を用いてラッチさ
れる。
【００１３】図１６は、図１４の構成での同期型メモリ
１への書き込み動作、読み出し動作の信号波形図であ
る。時刻ｔ０にメモリコントローラからクロックが出力
され、そのクロックに対し所定の入力セットアップタイ
ム（図中ｂ）、入力ホールドタイム（図中ｃ）を設けて
ＷＲＩＴＥコマンド、アドレス、データが入力される。
クロックはＷｒｉｔｅが入力するＡＮＤ素子１を通して
時間ｄだけ遅れてクロック（Ｉ）が同期型メモリ１に入
力される。アドレス、データは遅れなく入力され同期型
メモリ１の所定のアドレスにデータが書き込まれる。次
に時刻ｔ１においてＲＥＡＤコマンドが入力された時を
説明する。クロックは（Ｇ）から（Ｈ）に行き、Ｒｅａ
ｄが入力するＡＮＤ素子を通して（Ｊ）から（Ｉ）に伝
わり遅れ時間ａ＋ｄ＋ｅで同期型メモリ１に入力され
る。アドレスは書き込み動作と同じように入力される。
同期型メモリ１の所定のアドレスのデータがＣＡＳ Ｌ
ＡＴＥＮＣＹ ２でｔ２''のクロック（Ｉ）を基準に出
力され、メモリコントローラに到達し、メモリコントロ
ーラ内でｔ３''' のクロック（Ｋ）を用いてラッチされ
る。
１への書き込み動作、読み出し動作の信号波形図であ
る。時刻ｔ０にメモリコントローラからクロックが出力
され、そのクロックに対し所定の入力セットアップタイ
ム（図中ｂ）、入力ホールドタイム（図中ｃ）を設けて
ＷＲＩＴＥコマンド、アドレス、データが入力される。
クロックはＷｒｉｔｅが入力するＡＮＤ素子１を通して
時間ｄだけ遅れてクロック（Ｉ）が同期型メモリ１に入
力される。アドレス、データは遅れなく入力され同期型
メモリ１の所定のアドレスにデータが書き込まれる。次
に時刻ｔ１においてＲＥＡＤコマンドが入力された時を
説明する。クロックは（Ｇ）から（Ｈ）に行き、Ｒｅａ
ｄが入力するＡＮＤ素子を通して（Ｊ）から（Ｉ）に伝
わり遅れ時間ａ＋ｄ＋ｅで同期型メモリ１に入力され
る。アドレスは書き込み動作と同じように入力される。
同期型メモリ１の所定のアドレスのデータがＣＡＳ Ｌ
ＡＴＥＮＣＹ ２でｔ２''のクロック（Ｉ）を基準に出
力され、メモリコントローラに到達し、メモリコントロ
ーラ内でｔ３''' のクロック（Ｋ）を用いてラッチされ
る。
【００１４】
【発明が解決しようとする課題】上述した従来の技術に
は以下の様な問題点がある。
は以下の様な問題点がある。
【００１５】まず図１１乃至図１３の例について説明す
る。書き込み時には、クロック信号も、アドレス信号、
データ信号もメモリコントローラから同期型メモリ側に
伝わる。そのため、信号の伝搬時間を考慮しても、メモ
リコントローラに一番近い同期型メモリも一番遠い同期
型メモリも、クロック信号とアドレスデータ信号との入
力時間差は同じである。したがって、入力セットアップ
タイムｂ、入力ホールドタイムｃのマージンは変わらな
い。しかし、読み出し動作時には、クロック信号とアド
レス信号は書き込み時と同じであり問題ないが、データ
は同期型メモリから出力される。そのため、メモリコン
トローラから遠い同期型ＤＲＡＭほどメモリコントロー
ラに到達するデータとそのデータをラッチするメモリコ
ントローラのｔ３のクロック（Ａ）との時間が小さくな
り、ラッチできない可能性がある。
る。書き込み時には、クロック信号も、アドレス信号、
データ信号もメモリコントローラから同期型メモリ側に
伝わる。そのため、信号の伝搬時間を考慮しても、メモ
リコントローラに一番近い同期型メモリも一番遠い同期
型メモリも、クロック信号とアドレスデータ信号との入
力時間差は同じである。したがって、入力セットアップ
タイムｂ、入力ホールドタイムｃのマージンは変わらな
い。しかし、読み出し動作時には、クロック信号とアド
レス信号は書き込み時と同じであり問題ないが、データ
は同期型メモリから出力される。そのため、メモリコン
トローラから遠い同期型ＤＲＡＭほどメモリコントロー
ラに到達するデータとそのデータをラッチするメモリコ
ントローラのｔ３のクロック（Ａ）との時間が小さくな
り、ラッチできない可能性がある。
【００１６】次に、図１４乃至図１６の例について説明
する。書き込み時には、クロック信号はＡＮＤ素子の通
過時間ｄだけ遅れるが、アドレス信号、データ信号と
も、方向は同じなので同期型ＤＲＡＭの入力では入力ホ
ールドタイムのマージンが時間ｄの分だけ小さくなる。
つまりクロックとアドレス、データ入力のマージンが図
中ｆとｇになる。時間ｄが無視できるだけ小さければ問
題ない。読み出し動作時は、クロック信号を折り返して
クロック（Ｋ）をメモリコントローラに入力しているの
で、同期型メモリから出力されたデータに関してはクロ
ック（Ｋ）でラッチすればよく問題ない。しかし、読み
出し時には、クロックを折り返しているので、メモリコ
ントローラに近い同期型ＤＲＡＭは入力されるクロック
が遅くなる。同期型ＤＲＡＭ１の場合はクロック（Ｉ）
は（Ｇ）に比べａ＋ｄ＋ｅだけ遅れる。アドレス信号は
同期型ＤＲＡＭにそのまま入力されるのでアドレス信号
の入力ホールドタイムが極端に悪化して正常に動作しな
い可能性がある。図１６中ｈはアドレスが正常な値から
切り替わったあと、ラッチするためのクロック（Ｉ）が
Ｈｉｇｈになっており逆マージンのため正常な入力をラ
ッチできない。
する。書き込み時には、クロック信号はＡＮＤ素子の通
過時間ｄだけ遅れるが、アドレス信号、データ信号と
も、方向は同じなので同期型ＤＲＡＭの入力では入力ホ
ールドタイムのマージンが時間ｄの分だけ小さくなる。
つまりクロックとアドレス、データ入力のマージンが図
中ｆとｇになる。時間ｄが無視できるだけ小さければ問
題ない。読み出し動作時は、クロック信号を折り返して
クロック（Ｋ）をメモリコントローラに入力しているの
で、同期型メモリから出力されたデータに関してはクロ
ック（Ｋ）でラッチすればよく問題ない。しかし、読み
出し時には、クロックを折り返しているので、メモリコ
ントローラに近い同期型ＤＲＡＭは入力されるクロック
が遅くなる。同期型ＤＲＡＭ１の場合はクロック（Ｉ）
は（Ｇ）に比べａ＋ｄ＋ｅだけ遅れる。アドレス信号は
同期型ＤＲＡＭにそのまま入力されるのでアドレス信号
の入力ホールドタイムが極端に悪化して正常に動作しな
い可能性がある。図１６中ｈはアドレスが正常な値から
切り替わったあと、ラッチするためのクロック（Ｉ）が
Ｈｉｇｈになっており逆マージンのため正常な入力をラ
ッチできない。
【００１７】
【課題を解決するための手段】本発明に係る同期型半導
体記憶装置は、外部から入力したクロック信号を基準に
書き込み動作及び読み出し動作を行う同期型半導体記憶
装置において、クロック信号を折り返しクロック信号と
して外部へ出力する折り返しクロック信号出力端子と、
折り返しクロック信号の出力の可否をチップセレクト信
号により制御する制御回路とを備えたものである。
体記憶装置は、外部から入力したクロック信号を基準に
書き込み動作及び読み出し動作を行う同期型半導体記憶
装置において、クロック信号を折り返しクロック信号と
して外部へ出力する折り返しクロック信号出力端子と、
折り返しクロック信号の出力の可否をチップセレクト信
号により制御する制御回路とを備えたものである。
【００１８】本発明に係る半導体記憶システムは、メモ
リーコントローラと、外部から入力したクロック信号を
基準に書き込み動作及び読み出し動作を行うとともにメ
モリーコントローラに並列かつ直線状に接続された複数
の同期型半導体記憶装置とを備え、これらの同期型半導
体記憶装置は、クロック信号を基準に読み出しデータを
メモリーコントローラへ出力するとともに、クロック信
号を前記折り返しクロック信号として前記メモリーコン
トローラへ出力し、メモリーコントローラは、前記折り
返しクロック信号を基準に前記読み出しデータを取り込
むものである。また、同期型半導体記憶装置は、折り返
しクロック信号の出力の可否をチップセレクト信号によ
り制御する、としてもよい。
リーコントローラと、外部から入力したクロック信号を
基準に書き込み動作及び読み出し動作を行うとともにメ
モリーコントローラに並列かつ直線状に接続された複数
の同期型半導体記憶装置とを備え、これらの同期型半導
体記憶装置は、クロック信号を基準に読み出しデータを
メモリーコントローラへ出力するとともに、クロック信
号を前記折り返しクロック信号として前記メモリーコン
トローラへ出力し、メモリーコントローラは、前記折り
返しクロック信号を基準に前記読み出しデータを取り込
むものである。また、同期型半導体記憶装置は、折り返
しクロック信号の出力の可否をチップセレクト信号によ
り制御する、としてもよい。
【００１９】
【発明の実施の形態】図１は本発明に係る同期型半導体
記憶装置の一実施形態の構成を示すブロック図である。
図１に示されるように、本実施形態は、図７の従来例に
対し、クロックとチップセレクト信号（ＣＳＢ）が入力
する折り返しクロック信号発生回路３９と出力端子４０
が追加されている。折り返しクロック信号発生回路３９
が特許請求の範囲における「制御回路」に相当する。図
１において、ＡＣＴＩＶＡＴＥコマンド（行アドレス系
動作コマンド：ＣＳＢ及びＲＡＳＢがＬＯＷレベル、Ｃ
ＡＳＢ及びＷＥＢがＨＩＧＨレベル）が入力される場合
の動作、データ読み出し時に、ＲＥＡＤコマンド（読み
出し動作コマンド：ＣＳＢ及びＣＡＳＢがＬＯＷレベ
ル、ＲＡＳＢ及びＷＥＢがＨＩＧＨレベル）と、アドレ
スが入力される場合の動作、及びデータ書き込み時に、
ＷＲＩＴＥコマンド（書き込み動作コマンド：ＣＳＢ、
ＣＡＳＢ及びＷＥＢがＬＯＷレベル、ＲＡＳＢがＨＩＧ
Ｈレベル）が入力される場合の動作については、それぞ
れ基本的には前述の従来例の場合と同様である。したが
って説明の重複を避けるために、ここでは、従来例と異
なる点に焦点を当てて、本発明の特徴とするクロック信
号の折り返し出力に関して説明するものとする。
記憶装置の一実施形態の構成を示すブロック図である。
図１に示されるように、本実施形態は、図７の従来例に
対し、クロックとチップセレクト信号（ＣＳＢ）が入力
する折り返しクロック信号発生回路３９と出力端子４０
が追加されている。折り返しクロック信号発生回路３９
が特許請求の範囲における「制御回路」に相当する。図
１において、ＡＣＴＩＶＡＴＥコマンド（行アドレス系
動作コマンド：ＣＳＢ及びＲＡＳＢがＬＯＷレベル、Ｃ
ＡＳＢ及びＷＥＢがＨＩＧＨレベル）が入力される場合
の動作、データ読み出し時に、ＲＥＡＤコマンド（読み
出し動作コマンド：ＣＳＢ及びＣＡＳＢがＬＯＷレベ
ル、ＲＡＳＢ及びＷＥＢがＨＩＧＨレベル）と、アドレ
スが入力される場合の動作、及びデータ書き込み時に、
ＷＲＩＴＥコマンド（書き込み動作コマンド：ＣＳＢ、
ＣＡＳＢ及びＷＥＢがＬＯＷレベル、ＲＡＳＢがＨＩＧ
Ｈレベル）が入力される場合の動作については、それぞ
れ基本的には前述の従来例の場合と同様である。したが
って説明の重複を避けるために、ここでは、従来例と異
なる点に焦点を当てて、本発明の特徴とするクロック信
号の折り返し出力に関して説明するものとする。
【００２０】図２に示す回路は折り返しクロック信号発
生回路の例である。この回路はクロックとチップセレク
ト信号（ＣＳＢ）の入力とインバータ２つとＮＡＮＤ素
子で構成されている論理回路である。図３は図２の折り
返しクロック信号発生回路の信号波形図である。チップ
セレクト信号（ＣＳＢ）がＬＯＷであれば、クロック入
力に対して、折り返しクロック信号を出力する。つまり
時刻ｔ０のクロック入力に対してｔ０’の折り返しクロ
ック信号を出力する。
生回路の例である。この回路はクロックとチップセレク
ト信号（ＣＳＢ）の入力とインバータ２つとＮＡＮＤ素
子で構成されている論理回路である。図３は図２の折り
返しクロック信号発生回路の信号波形図である。チップ
セレクト信号（ＣＳＢ）がＬＯＷであれば、クロック入
力に対して、折り返しクロック信号を出力する。つまり
時刻ｔ０のクロック入力に対してｔ０’の折り返しクロ
ック信号を出力する。
【００２１】次に本実施形態の同期型半導体記憶装置を
複数使用した半導体記憶システムの構成例について説明
する。図４がその一例であり、クロック、アドレス、デ
ータは図１０の従来例と同じ様に直線的に接続されてい
るが、各同期型メモリからは折り返しクロック信号が出
力されており、メモリコントローラに入力されている。
また、各同期型メモリ内のＣＳＢ１，２，３，４はチッ
プセレクト信号でそれぞれメモリコントローラから出力
され各同期型メモリに入力されている。
複数使用した半導体記憶システムの構成例について説明
する。図４がその一例であり、クロック、アドレス、デ
ータは図１０の従来例と同じ様に直線的に接続されてい
るが、各同期型メモリからは折り返しクロック信号が出
力されており、メモリコントローラに入力されている。
また、各同期型メモリ内のＣＳＢ１，２，３，４はチッ
プセレクト信号でそれぞれメモリコントローラから出力
され各同期型メモリに入力されている。
【００２２】図５は、図４の構成での同期型メモリ４へ
の書き込み動作、読み出し動作の信号波形図である。時
刻ｔ０にメモリコントローラからクロックが出力され、
そのクロックに対し所定の入力セットアップタイム（図
中ｂ）、入力ホールドタイム（図中ｃ）を設けてＷＲＩ
ＴＥコマンド、アドレス、データが入力される。クロッ
クはメモリコントローラを出力されたところを（Ｐ）、
同期型メモリ４に入力されるところを（Ｑ）とするとｔ
０からｔ０’まで遅れて入力される。メモリコントロー
ラから同期型メモリ４までの配線による伝搬時間を従来
例と同様にａとするとｔ０からｔ０’までが時間ａにな
る。同様に、アドレス、データも同じように時間ａだけ
遅れて入力され、同期型メモリ４の所定のアドレスにデ
ータが書き込まれる。つまりクロック信号とアドレス、
データの信号の時間関係は変わらず、入力セットアップ
タイムはｂ、入力ホールドタイムはｃのまま同期型ＤＲ
ＡＭ４に入力される。次に時刻ｔ１においてＲＥＡＤコ
マンドが入力された時を説明する。クロック入力は
（Ｐ）から（Ｑ）まで書き込み動作と同じように時間ａ
だけ遅れて入力される。アドレスも同様である。データ
出力はＣＡＳ ＬＡＴＥＮＣＹ ２の場合、同期型メモ
リ４の所定のアドレスのデータがｔ２’のクロック
（Ｑ）を基準に出力され、（Ｗ）から（Ｖ）まで時間ａ
だけ遅れてメモリコントローラに到達する。つまり、ク
ロック（Ｐ）を基準にするとａ＋ｄ＋アクセスタイムだ
け遅れている。ここでアクセスタイムとは、同期型半導
体記憶装置にクロックが入力されてからデータ出力ピン
にデータが出力されるまでの時間を示す。また、データ
をラッチすべき折り返しクロックは、ｔ３のクロック
（Ｐ）を基準にするとｔ３''' までａ＋ｉ＋ｄだけ遅れ
てメモリコントローラに到達することになり、ｉが無視
できるだけ小さければデータとラッチ信号の時間関係は
ほとんど変化がない。したがって、同期型メモリ４の出
力データはメモリコントローラ内でｔ３''' の折り返し
クロック信号（Ｓ）を用いてラッチできる。
の書き込み動作、読み出し動作の信号波形図である。時
刻ｔ０にメモリコントローラからクロックが出力され、
そのクロックに対し所定の入力セットアップタイム（図
中ｂ）、入力ホールドタイム（図中ｃ）を設けてＷＲＩ
ＴＥコマンド、アドレス、データが入力される。クロッ
クはメモリコントローラを出力されたところを（Ｐ）、
同期型メモリ４に入力されるところを（Ｑ）とするとｔ
０からｔ０’まで遅れて入力される。メモリコントロー
ラから同期型メモリ４までの配線による伝搬時間を従来
例と同様にａとするとｔ０からｔ０’までが時間ａにな
る。同様に、アドレス、データも同じように時間ａだけ
遅れて入力され、同期型メモリ４の所定のアドレスにデ
ータが書き込まれる。つまりクロック信号とアドレス、
データの信号の時間関係は変わらず、入力セットアップ
タイムはｂ、入力ホールドタイムはｃのまま同期型ＤＲ
ＡＭ４に入力される。次に時刻ｔ１においてＲＥＡＤコ
マンドが入力された時を説明する。クロック入力は
（Ｐ）から（Ｑ）まで書き込み動作と同じように時間ａ
だけ遅れて入力される。アドレスも同様である。データ
出力はＣＡＳ ＬＡＴＥＮＣＹ ２の場合、同期型メモ
リ４の所定のアドレスのデータがｔ２’のクロック
（Ｑ）を基準に出力され、（Ｗ）から（Ｖ）まで時間ａ
だけ遅れてメモリコントローラに到達する。つまり、ク
ロック（Ｐ）を基準にするとａ＋ｄ＋アクセスタイムだ
け遅れている。ここでアクセスタイムとは、同期型半導
体記憶装置にクロックが入力されてからデータ出力ピン
にデータが出力されるまでの時間を示す。また、データ
をラッチすべき折り返しクロックは、ｔ３のクロック
（Ｐ）を基準にするとｔ３''' までａ＋ｉ＋ｄだけ遅れ
てメモリコントローラに到達することになり、ｉが無視
できるだけ小さければデータとラッチ信号の時間関係は
ほとんど変化がない。したがって、同期型メモリ４の出
力データはメモリコントローラ内でｔ３''' の折り返し
クロック信号（Ｓ）を用いてラッチできる。
【００２３】図６は、図４の構成での同期型メモリ１へ
の書き込み動作、読み出し動作の信号波形図である。時
刻ｔ０にメモリコントローラからクロックが出力され、
そのクロックに対し所定の入力セットアップタイム（図
中ｂ）、入力ホールドタイム（図中ｃ）を設けてＷＲＩ
ＴＥコマンド、アドレス、データが入力される。クロッ
クはメモリコントローラを出力されたところ（Ｐ）が同
期型メモリ１に入力される。同様に、アドレス、データ
も遅れなく入力されるため同期型メモリ１に入力される
アドレス、データの入力セットアップタイムｂ、入力ホ
ールドタイムｃは変化がなく、同期型メモリ１の所定の
アドレスにデータが書き込まれる。次に時刻ｔ１におい
てＲＥＡＤコマンドが入力された時を説明する。クロッ
ク入力、アドレス入力とも書き込み動作と同じように入
力される。同期型メモリ１の所定のアドレスのデータが
ＣＡＳ ＬＡＴＥＮＣＹ ２でｔ２のクロック（Ｐ）を
基準に出力され、メモリコントローラに到達する。クロ
ック（Ｐ）からの遅れはアクセスタイムのみである。ま
た、折り返しクロックはクロック（Ｐ）を基準に生成さ
れ遅れ時間はｉのみである。したがって同期型メモリ４
の例と同様にｉが無視できるだけ小さければデータとラ
ッチ信号の時間関係はほとんど変化がない。したがっ
て、同期型メモリ４の出力データはメモリコントローラ
内でｔ３’の折り返しクロック信号（Ｓ）を用いてラッ
チできる。また、折り返しクロックの遅れｉを少なくす
るのは同期型半導体記憶装置又はそれを使用した半導体
装置で、既存のＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌ
ｏｏｐ：位相同期ループ）技術を用いれば容易に実現可
能である。
の書き込み動作、読み出し動作の信号波形図である。時
刻ｔ０にメモリコントローラからクロックが出力され、
そのクロックに対し所定の入力セットアップタイム（図
中ｂ）、入力ホールドタイム（図中ｃ）を設けてＷＲＩ
ＴＥコマンド、アドレス、データが入力される。クロッ
クはメモリコントローラを出力されたところ（Ｐ）が同
期型メモリ１に入力される。同様に、アドレス、データ
も遅れなく入力されるため同期型メモリ１に入力される
アドレス、データの入力セットアップタイムｂ、入力ホ
ールドタイムｃは変化がなく、同期型メモリ１の所定の
アドレスにデータが書き込まれる。次に時刻ｔ１におい
てＲＥＡＤコマンドが入力された時を説明する。クロッ
ク入力、アドレス入力とも書き込み動作と同じように入
力される。同期型メモリ１の所定のアドレスのデータが
ＣＡＳ ＬＡＴＥＮＣＹ ２でｔ２のクロック（Ｐ）を
基準に出力され、メモリコントローラに到達する。クロ
ック（Ｐ）からの遅れはアクセスタイムのみである。ま
た、折り返しクロックはクロック（Ｐ）を基準に生成さ
れ遅れ時間はｉのみである。したがって同期型メモリ４
の例と同様にｉが無視できるだけ小さければデータとラ
ッチ信号の時間関係はほとんど変化がない。したがっ
て、同期型メモリ４の出力データはメモリコントローラ
内でｔ３’の折り返しクロック信号（Ｓ）を用いてラッ
チできる。また、折り返しクロックの遅れｉを少なくす
るのは同期型半導体記憶装置又はそれを使用した半導体
装置で、既存のＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌ
ｏｏｐ：位相同期ループ）技術を用いれば容易に実現可
能である。
【００２４】
【発明の効果】上述したように、本発明に係る同期型半
導体記憶装置及びこれを用いた半導体記憶システムによ
れば、入力したクロック信号を折り返しクロック信号と
して外部へ出力するので、クロックと他の信号とのタイ
ミングマージンがなくなってラッチできなくなることを
防止できる。
導体記憶装置及びこれを用いた半導体記憶システムによ
れば、入力したクロック信号を折り返しクロック信号と
して外部へ出力するので、クロックと他の信号とのタイ
ミングマージンがなくなってラッチできなくなることを
防止できる。
【図１】本発明に係る同期型半導体記憶装置の一実施形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図２】図１の同期型半導体記憶装置における折り返し
クロック信号発生回路の一例を示す回路図である。
クロック信号発生回路の一例を示す回路図である。
【図３】図２の折り返しクロック信号発生回路の動作を
示す信号波形図である。
示す信号波形図である。
【図４】本発明に係る半導体記憶システムの一実施形態
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】図４の半導体記憶システムにおける同期型メモ
リ４の動作を示す信号波形図である。
リ４の動作を示す信号波形図である。
【図６】図４の半導体記憶システムにおける同期型メモ
リ１の動作を示す信号波形図である。
リ１の動作を示す信号波形図である。
【図７】従来の同期型半導体記憶装置の構成を示すブロ
ック図である。
ック図である。
【図８】図７の同期型半導体記憶装置のＡＣＴＩＶＥコ
マンド入力時における動作を示す信号波形図である。
マンド入力時における動作を示す信号波形図である。
【図９】図７の同期型半導体記憶装置のＲＥＡＤコマン
ド入力時における動作を示す信号波形図である。
ド入力時における動作を示す信号波形図である。
【図１０】図７の同期型半導体記憶装置のＷＲＩＴＥコ
マンド入力時における動作を示す信号波形図である。
マンド入力時における動作を示す信号波形図である。
【図１１】従来の半導体記憶システムの第一例を示すブ
ロック図である。
ロック図である。
【図１２】図１１の半導体記憶システムにおける同期型
メモリ４の動作を示す信号波形図である。
メモリ４の動作を示す信号波形図である。
【図１３】図１１の半導体記憶システムにおける同期型
メモリ１の動作を示す信号波形図である。
メモリ１の動作を示す信号波形図である。
【図１４】従来の半導体記憶システムの第二例を示すブ
ロック図である。
ロック図である。
【図１５】図１４の半導体記憶システムにおける同期型
メモリ４の動作を示す信号波形図である。
メモリ４の動作を示す信号波形図である。
【図１６】図１４の半導体記憶システムにおける同期型
メモリ１の動作を示す信号波形図である。
メモリ１の動作を示す信号波形図である。
１，１１，３１，３４，４０ 端子 ２，１２，３２，３５ 入力回路 ３，１３，２９，３３ ラッチ回路 ４ 列アドレスバッファ ５ 列デコーダ ６ 列選択線 ７ 行アドレスバッファ ８ 行デコーダ ９ 行選択線 １０ メモリセルアレイ １４ ＡＣＴＩＶＡＴＥコマンド信号 １５ ＷＲＩＴＥコマンド信号 １６ ＲＥＡＤコマンド信号 １７ 行アドレス制御回路 １８ 行アドレス許可信号 １９ 列アドレス制御回路 ２０ 列アドレス許可信号 ２１ センスアンプ ２２ Ｒ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス ２３ 書き込み制御回路 ２４ 読み出し制御回路 ２５ データアンプ制御信号 ２６ 出力データラッチ信号 ２７ 出力許可信号 ２８ データアンプ ２９ データラッチ回路 ３０ 出力回路 ３６ 内部クロック信号発生回路 ３７ 内部クロック信号 ３８ チップセレクト信号（ＣＳＢ） ３９ 折り返しクロック信号発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 G06F 12/00
Claims (3)
- 【請求項１】 外部から入力したクロック信号を基準に
書き込み動作及び読み出し動作を行う同期型半導体記憶
装置において、 前記クロック信号を折り返しクロック信号として外部へ
出力する折り返しクロック信号出力端子と、前記折り返
しクロック信号の出力の可否をチップセレクト信号によ
り制御する制御回路と、 を備えたことを特徴とする同期型半導体記憶装置。 - 【請求項２】 メモリーコントローラと、外部から入力
したクロック信号を基準に書き込み動作及び読み出し動
作を行うとともに前記メモリーコントローラに並列かつ
直線状に接続された複数の同期型半導体記憶装置とを備
え、 これらの同期型半導体記憶装置は、前記クロック信号を
折り返しクロック信号として外部へ出力する折り返しク
ロック信号出力端子と、前記折り返しクロック信号の出
力の可否をチップセレクト信号により制御する制御回路
とを有し、 前記チップセレクト信号により選択された前記同期型半
導体記憶装置は、 前記クロック信号を基準に読み出しデ
ータを前記メモリーコントローラへ出力するとともに、
前記折り返しクロック信号を前記クロック信号出力端子
から前記メモリーコントローラへ出力し、 前記メモリーコントローラは、前記折り返しクロック信
号を基準に前記読み出しデータを取り込む、 半導体記憶システム。 - 【請求項３】 メモリーコントローラと、外部から入力
したクロック信号を基準に書き込み動作及び読み出し動
作を行うとともに前記メモリーコントローラに並列かつ
直線状に接続された複数の同期型半導体記憶装置とを備
え、 これらの同期型半導体記憶装置は、前記クロック信号を
基準に読み出しデータを前記メモリーコントローラへ出
力するとともに、前記クロック信号を前記折り返しクロ
ック信号として前記メモリーコントローラへ出力し、 前記メモリーコントローラは、前記折り返しクロック信
号を基準に前記読み出しデータを取り込み、 前記同期型半導体記憶装置は、前記折り返しクロック信
号の出力の可否をチップセレクト信号により制御する、 半導体記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23510597A JP3237583B2 (ja) | 1997-08-29 | 1997-08-29 | 同期型半導体記憶装置及びこれを用いた半導体記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23510597A JP3237583B2 (ja) | 1997-08-29 | 1997-08-29 | 同期型半導体記憶装置及びこれを用いた半導体記憶システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1173771A JPH1173771A (ja) | 1999-03-16 |
| JP3237583B2 true JP3237583B2 (ja) | 2001-12-10 |
Family
ID=16981138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23510597A Expired - Fee Related JP3237583B2 (ja) | 1997-08-29 | 1997-08-29 | 同期型半導体記憶装置及びこれを用いた半導体記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237583B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495848B1 (ko) * | 2000-03-30 | 2005-06-16 | 마이크론 테크놀로지, 인크. | 제로-레이턴시-제로 버스 전환 동기 플래시 메모리 |
-
1997
- 1997-08-29 JP JP23510597A patent/JP3237583B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1173771A (ja) | 1999-03-16 |
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