JPWO2021075302A1 - 信号処理チップ、及び信号処理システム - Google Patents
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Abstract
Description
(1)前記サンプリングする信号線上の信号に変化があったとき、
(2)前記信号処理ブロック及び/または信号線の状態を表す制御信号が所定の状態を表すものとなったとき、
(3)前記サンプリングする信号線の状態が所定の状態となったとき、の少なくとも一つのタイミングでサンプリングを行うこととしてもよい。
(1)アドレス信号(ADDR)が有効(AVALIDが「H」)かつ準備完了(AREADYが「H」)であるとき(T1からT2の期間)、
(2)データ信号(DATA)が有効(DVALIDが「H」)かつ準備完了(DREADYが「H」)であるとき(T3からT4,T5からT6,T7からT8,及びT8からT9の期間)、
(3)応答信号(BRESP)が有効(BVALIDが「H」)かつ準備完了(BREADYが「H」)であるとき(T9からT10の期間)
において、それぞれアドレス信号、データ信号、応答信号が有意な信号となっているので、これらの各期間に対応する時点で、各信号をサンプリングする。
また信号処理チップ1内のチップ内インターコネクトである、信号処理ブロックB間を接続する信号線Lは、上述のバス型の例に限られない。
なお、メインデータを授受するチップ内インターコネクトがネットワーク型であっても、信号処理ブロック間でのレジスタやメモリアクセスのためのMMIOアクセスインターコネクトが共有バス型である場合もある。また、システム制御用の信号線(パワーマネージメントやDFT(Design for Testability)/DFD(Design for Diagnosability)用の信号、あるいは割り込み信号などを行う制御線)が専用線として接続される場合もある。さらに信号処理ブロックによっては固有の専用線を備える場合もあり、この場合は一方向(信号が一方的に出力される)のクロスバ型の信号線が備えられる場合もある。
また本実施の形態のラッパー部10の送出部12は、バッファした情報を送出する際に、クオリティ制御(QoS制御)のための情報を付してもよい。このQoS制御のための情報としては、例えばタイムスタンプや、優先度の情報等がある。
ここまでの説明では、チップ間インターコネクトCを介して2つのチップが相互に接続される例について説明したが、チップ間インターコネクトCを介して互いに接続されるチップの数は2つに限られない。
また、ここまでの説明では識別情報を用いてデータフレームの宛先となる信号処理ブロックBを特定することとしていたが、本実施の形態はこれに限られない。例えば、チップ間インターコネクトCを介して互いに接続されるすべての信号処理チップ1のすべての(あるいは宛先となり得る)信号処理ブロックBのそれぞれに予め順序を設定しておき、送出部12が、サンプリング部11から入力されるデータフレームを、その宛先となる信号処理ブロックの各々について上記予め定められた順序に並べ替えて、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出することとしてもよい。
またここまでの説明では、チップ間インターコネクトCのビット幅は、このチップ間インターコネクトCで互いに接続された信号処理チップ1が送受する、それぞれのチップ内で信号をサンプリングして得たデータフレームのビット幅w以下であるものとした。この例では、チップ間インターコネクトCのビットのうち、使用されないビットについては、予め定めたパディング方法でその値を設定する。例えば使用されないビットに対応する配線を介してはその値が「0」であることを表す信号を送出することとする。
また、1つのデータフレームにも時間的に複数回分のサンプリング結果が含まれてもよく、複数種類のサンプリング結果が含まれてもよい。すなわちデータフレームのフォーマットが送信側と受信側の各信号処理チップ1で既知であればよい。
さらにチップ間インターコネクトCにおけるフロー制御は、ここまでに述べたようなクレジット制御を行う例に限られず、仮想チャネルなどの他の制御を行ってもよい。また公知のQoS制御が行われてもよい。
近年のチップ内インターコネクトでは、コマンドを送受するフェーズと、データを送受するフェーズとが分離された、いわゆるスプリットトランザクションが主流である。このスプリットトランザクションでは、コマンドとデータとが任意のタイミングで(どのようなサイクル数を置いて)到来しても構わないので、本実施の形態の方法で信号を送受することが問題となることはない。
また本実施の形態において、信号線L上にサンプリング部11を配することができず、サンプリング部11が信号線L上の信号をサンプリングできない場合は、各信号処理ブロックBごとにラッパー部10を配してもよい。この場合、各信号処理ブロックBは信号線L上に信号を出力するとともに、対応するラッパー部10にも信号を出力する。また、信号処理ブロックBは信号線L上の信号を受け入れるとともに、対応するラッパー部10からも信号を受け入れる。
(1)メイン・データ・インターコネクト
このメイン・データ・インターコネクトは、主たるデータの転送用のインターコネクトである。なお、キャッシュコヒーレントプロトコルを含む場合がある。このメイン・データ・インターコネクトの例としては、AMBA AXI, CCI, Infinity Fabricなどであり、制御ユニットとキャッシュ間、キャッシュ同士の間など(CU-L1, L1-L2, L1-RB, L1-分散L2巨大クロスバなど)で利用される。
(2)MMIOアクセス・インターコネクト
これはCPU/制御コアからチップ内の各ブロックのレジスタ/メモリ アクセス用のインターコネクトである。
(3)システム制御系
パワーマネージャ制御、DFT/DFD系統、割り込みなどに関わるインターコネクトである。
(4)ブロック固有専用線
これはローカルデータバスや、ハンドシェイク、制御ラインなどである。GPU等においてはコマンドプロセッサCPから各シェーダエンジンSEへのライン、あるいはラスタライザから各シェーダエンジンSEへのライン、ジオメトリ・テッセレーション系から各シェーダエンジンSEへのラインなどで利用される。
・チップ間物理リンク(chip to chip physical link)は、フレームをクレジットベースのフロー制御にもとづいて送受信してもよい。
・フレーム生成において、フレームにはタイムスタンプを付加してもよい。
・フレーム生成において、フレームにはプライオリティ情報を付加してもよい。
・またフレームの経路を選択する、経路選択用スイッチ(SW)を設け、この経路選択用スイッチ(SW)を介してフレームを転送してもよい。これらの経路選択用スイッチ(SW)や、ラッパーモジュール、チップ間物理リンク(chip to chip physical link)においては、バーチャルチャネル(VC)、およびQoS制御を利用してもよい
・QoS制御を行う場合、タイムスタンプとプライオリティ情報を用いてもよい。
・電気的転送の周波数帯域抑制やロバストネス向上のため、フレームを128B130Bなどでエンコードしてもよい。
・フレームには、ECCなどエラー補正値の付加をおこなってもよい。
・チップ内のブロック(機能ブロック)、ラッパーモジュール、チップ間物理リンク(chip to chip physical link)、を相互に接続するインターコネクトは、ツリー、メッシュ、トーラス、など、どのようなトポロジーを用いたものであってもよい。
・チップ間の転送では、チップ間物理リンク(chip to chip physical link)のビット幅にて、フレームをアライメントしてもよいし、非アライメントのまま不足分を所定のデータで充填して、フレームを転送してもよい。
・非アライメントでフレームを転送するときには、あらかじめソースとデスティネーションとの間で充填に関するルールを定めておく。この場合、フレームの区切りを示す目印となるデータを付加せずに送信できることとなり、これにより転送効率(フレーム利用効率)を向上できる。
・フレーム区切りを示す目印となるデータが必要である場合は、当該目印となるデータとして、専用線アサートやマジックナンバー値を用いてもよい。
・1フレーム内に、空間軸(複数のソースの信号値)・時間軸(より高速動作な周波数による信号値に基づく情報)方向に、複数のサンプリング値が含まれてもよい。これにより転送効率(フレーム利用効率)が向上する。
・ソース及びデスティネーションとなるブロックはそれぞれ、フレームに付加されたIDにより、1フレームに含まれるサンプリング値のフォーマットを把握することとしてもよい。
・ソース・デスティネーションがどのブロックであるかと、フレーム内の信号のフォーマットは、IDによって特定されるが、このID等の情報は、事前に静的に決まっていてもよいし、設定フェーズが実施されるときに動的に決められてもよい。
・また、本実施の形態では、サンプリングしたraw値、及び、IDなどの最低限のヘッダを付加したフレームの長さは問われない。
・チップ間物理リンク(chip to chip physical link)は、複数のソース・デスティネーションの組み合わせ間のフレームを集約して転送してもよい。
・このチップ間物理リンク(chip to chip physical link)のビット幅も、限定されるものではない。
・さらにチップ間物理リンク(chip to chip physical link)は、一対のチップ間で複数設けられていてもよい。
・チップ内接続に対して、ブリッジを介する接続によるデータ転送効率低下や遅延増加がおき、限定的な用途に特化している。
・チップ内インターコネクトのプロトコルを、チップ間インターコネクトのプロトコルに変換するブリッジが使われている。
・チップ内にはさまざまなインターコネクトがあるが、従来方式では、主たるチップ内インターコネクトプロトコルの変換のみに限定対応している。多様なチップ内プロトコルへ対応するには、その数だけ変換ブリッジを用意する必要もある。
・チップ間接続は、電気的特性やコストの制約により、少ないビット幅に転送をシリアライズして接続することが必要となり、変換オーバーヘッドが大きい専用チップ間インターコネクトのプロトコルが使われることが多い。
・多レイヤ変換を介して、データのシリアライズ化・パケット化をおこなっている。限定ビット数(幅2から64ビット程度)のシリアルのチップ間物理リンクを使うことが前提となっている。
・既存のチップ間のインターフェース規格においては、プロトコル・オーバーヘッドが20〜30%程度となっている。
・AXIマスターがリードアドレス制御を送出、
・AXIスレーブがアドレス読み出し可能の信号(ARREADY)を送出、
・AXIマスターがライトのデータを送出、
・AXIスレーブがライトレディの信号(WREADY)を送出、
・AXIスレーブがリードデータを送出、
・AXIマスターがリードレディの信号(RREADY)を送出、
・AXIスレーブがライト応答を送出、
・AXIマスターがレディ(BREADY)を送出、
というように信号を送出する場合、信号のタイミングチャートは図13に例示するようなものとなる。
Claims (18)
- それぞれが信号線を介して信号を送受する複数の信号処理ブロックと、
前記信号処理ブロックが送受する信号線上の信号をサンプリングするサンプリング手段と、
前記サンプリングした信号を表す情報を含むデータフレームを、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出する送出手段と、
を含む信号処理チップ。 - 請求項1に記載の信号処理チップであって、
前記送出手段は、前記予め定められた条件を満足するタイミングが到来するまで、前記サンプリングして得たデータフレームを保持するバッファを備える信号処理チップ。 - 請求項1または2に記載の信号処理チップであって、
前記送出手段における前記予め定められた条件を満足するタイミングは、情報の送出先となる他の信号処理チップから所定の指示を受けた時点である信号処理チップ。 - 請求項1から3のいずれか一項に記載の信号処理チップであって、
前記信号線には、前記信号処理ブロックがデータを送受するデータ信号線と、制御情報を送受する制御信号線とを含む信号処理チップ。 - 請求項1から4のいずれか一項に記載の信号処理チップであって、
前記サンプリング手段は、
(1)前記サンプリングする信号線上の信号に変化があったとき、
(2)前記信号処理ブロック及び/または信号線の状態を表す制御信号が所定の状態を表すものとなったとき、
(3)前記サンプリングする信号線の状態が所定の状態となったとき、の少なくとも一つのタイミングでサンプリングを行い、
前記送出手段は、前記サンプリング手段がサンプリングを行い、予め定められた条件を満足するタイミングで、前記サンプリングで得られたデータフレームを他の信号処理チップに対して送出する信号処理チップ。 - 請求項1から5のいずれか一項に記載の信号処理チップであって、
前記送出手段は、複数の前記データフレームに基づいて、所定データ長の転送フレームを少なくとも一つ生成し、当該転送フレームを送出する送出手段であって、
前記転送フレームを生成する際には、予め定めた詰め込み規則に従い、前記データフレームの少なくとも一つに含まれる情報を、複数の前記転送フレームに詰め込んで前記転送フレームを生成する信号処理チップ。 - 請求項1から5のいずれか一項に記載の信号処理チップであって、
前記送出手段は、前記データフレームと、データフレーム間の区切りを表すデータとを含む転送フレームを生成し、当該転送フレームを送出する信号処理チップ。 - 請求項1から7のいずれか一項に記載の信号処理チップであって、
前記データフレームは、複数の信号処理ブロックが送受する信号線上の信号、及び/又は、複数の互いに異なるタイミングで前記信号をサンプリングして得た情報を含む信号処理チップ。 - 請求項1から8のいずれか一項に記載の信号処理チップであって、
前記サンプリング手段は、送出先となる他の信号処理チップ内の複数の信号処理ブロックのそれぞれが宛先となって受け入れるべき信号をそれぞれサンプリングし、
前記送出手段はさらに、前記サンプリングして得られた情報を、前記宛先となる複数の信号処理ブロックの各々について予め定められた順序に並べ替えてデータフレームを生成し、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出する信号処理チップ。 - 請求項1から9のいずれか一項に記載の信号処理チップであって、
前記送出手段はさらに、前記サンプリングした信号を受け入れるべき、他の信号処理チップ内の信号処理ブロックを識別する識別情報を付加して、前記サンプリングした信号を表すデータフレームを、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出する信号処理チップ。 - 請求項1から9のいずれか一項に記載の信号処理チップであって、
前記送出手段はさらに、前記サンプリングした信号を出力したソースの信号処理ブロックと、当該信号を受け入れるべき、他の信号処理チップ内のデスティネーションの信号処理ブロックとの組を識別する識別情報を付加して、前記サンプリングした信号を表すデータフレームを、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出する信号処理チップ。 - 請求項1から11のいずれか一項に記載の信号処理チップであって、
前記サンプリング手段は、固定サイクルモードを含む複数の動作モードで動作し、固定サイクルモードで動作する際には、所定のクロックサイクルだけ連続して、前記信号処理ブロックが送受する信号線上の信号をサンプリングし、
前記送出手段は、当該連続してサンプリングされた信号を表す情報を含むデータフレームを、分断することなく送出する信号処理チップ。 - 互いに信号線で接続される複数の信号処理ブロックを有する信号処理チップであって、
互いに信号線で接続される複数の信号処理ブロックを有する他の信号処理チップに接続され、
前記他の信号処理チップにおいてサンプリングされた、当該他の信号処理チップ内の信号処理ブロック間の信号線上の信号を表すデータフレームを、当該他の信号処理チップから受け入れる受入手段と、
前記受け入れたデータフレームに基づいて、自己内の前記信号線に信号を出力する逆サンプリング手段と、
を含む信号処理チップ。 - 請求項13に記載の信号処理チップであって、
前記受入手段は、データフレームであって、当該データフレームに基づいて前記逆サンプリング手段が出力する信号を受け入れるべき、デスティネーションとなる信号処理ブロックを識別する識別情報が付加されたデータフレームを受け入れ、
当該識別情報で識別されるデスティネーションとなる信号処理ブロックに対し、前記逆サンプリング手段が出力した信号を供給するスイッチ手段、をさらに有する信号処理チップ。 - 請求項13に記載の信号処理チップであって、
前記受入手段は、データフレームであって、当該データフレームが表す、他の信号処理チップ内でサンプリングした信号を出力したソースの信号処理ブロックと、当該データフレームに基づいて前記逆サンプリング手段が出力する信号を受け入れるべき、デスティネーションとなる信号処理ブロックとの組を識別する識別情報が付加されたデータフレームを受け入れ、
当該識別情報で識別されるデスティネーションとなる信号処理ブロックに対し、前記逆サンプリング手段が出力した信号を供給するスイッチ手段、をさらに有する信号処理チップ。 - 請求項14または15に記載の信号処理チップであって、
前記識別情報に関連付けて、サンプリングのフォーマットに関するフォーマット情報を保持し、
識別情報が付加されたデータフレームに基づいて前記逆サンプリング手段が出力する信号を、当該識別情報で識別されるデスティネーションとなる信号処理ブロックに対し、当該識別情報に関連付けて保持されたフォーマット情報が表すフォーマットの信号として供給する信号処理チップ。 - 互いに信号線で接続される複数の信号処理ブロックを有する信号処理チップを複数備えた信号処理システムであって、
前記信号処理チップの少なくとも一つである第1の信号処理チップが、少なくとも、当該第1の信号処理チップ内の信号処理ブロック間の第1の信号線上の信号を、サンプリングするサンプリング手段と、
前記サンプリングした信号を表す情報を含むデータフレームを、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出する送出手段と、を備え、
前記第1の信号処理チップとは異なる第2の信号処理チップが、少なくとも、前記第1の信号処理チップにおいてサンプリングされた、当該第1の信号処理チップ内の信号処理ブロック間の第1の信号線上の信号の情報を含むデータフレームを、当該第1の信号処理チップから受け入れる受入手段と、
前記受け入れたデータフレームに基づいて、第2の信号処理チップ内の第2の信号線に信号を出力する逆サンプリング手段と、を備える信号処理システム。 - 請求項17に記載の信号処理システムであって、
前記サンプリング手段は、前記第1の信号処理チップ内の信号処理ブロックが、同じ第1の信号処理チップ内の他の信号処理ブロックとの間で、前記第1の信号線を介して信号を送受する際に用いるプロトコルに関わらず、予め定められた方式で前記第1の信号線上の信号をサンプリングし、
前記送出手段は、前記プロトコルに関わらず、予め定められた方式で前記データフレームを送出する信号処理システム。
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