JP7266698B2 - 信号処理チップ、及び信号処理システム - Google Patents

Description

本発明は、信号処理チップ、及び信号処理システムに関する。

近年では、各種の情報を処理する集積回路の集積規模がますます増大しており、単一の信号処理チップ（シングルチップ）でのデザインが困難になりつつある。

一方、多数の信号処理チップを相互に接続した複数信号処理チップのシステム（マルチチップ）で、信号処理を行うため、チップ間のインターコネクトを行う技術が開発されている。

近年では、信号処理チップ内部では、その内部に含まれる複数の信号処理ブロック間で、比較的低遅延で、多ビット・広帯域の信号通信が可能なインターコネクト（チップ内インターコネクト）が開発されているが、チップ間インターコネクトとしては、チップごとの信号の電気的条件や、送受可能なタイミングが異なるため、各チップ内に接続ポート回路を設け、ここでチップ内の信号を、所定のプロトコルでの通信信号に変換して、外部のチップとの間で送受を行うことが一般的であった。

しかしながらこのような、上記従来のチップ間インターコネクトの技術では、プロトコル変換や、プロトコル変換後のデータの授受におけるキューイング等において信号処理の遅延が大きくなり、処理性能が低下してしまう。また、一般的なデータ通信と同様のプロトコルを採用する場合、いわゆるトランスポート層、データリンク層の情報のオーバーヘッドが大きく、転送データ量も大きくなっていた。

本発明は上記実情に鑑みて為されたもので、複数チップ間での信号授受を行う場合でも、転送データ量の増大を抑え、また、信号処理の遅延を小さくできる信号処理チップ、及び信号処理システムを提供することを、その目的の一つとする。

上記従来例の問題点を解決するための本発明の一態様は、それぞれが信号線を介して信号を送受する複数の信号処理ブロックと、前記信号処理ブロックが送受する信号線上の信号をサンプリングするサンプリング手段と、前記サンプリングした信号を表す情報を含むデータフレームを、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出する送出手段と、を含むこととしたものである。

これにより、複数チップ間での信号授受を行う場合でも、転送データ量の増大を抑え、また、信号処理の遅延を小さくできる。

本発明の実施の形態の例に係る信号処理チップの構成及び接続例を表すブロック図である。 本発明の実施の形態に係る信号処理チップのラッパー部の例を表すブロック図である。 本発明の実施の形態の例に係る信号処理チップ内の信号線上の信号の例を表す説明図である。 本発明の実施の形態の例に係る信号処理チップの別の構成例を表すブロック図である。 本発明の実施の形態の例に係る信号処理チップの別の接続例を表すブロック図である。 本発明の実施の形態の例に係る複数の信号処理チップが実現する機能の例を表す説明図である。 本発明の実施の形態に係る信号処理チップの別のラッパー部の別の例を表すブロック図である。 本発明の実施の形態に係る信号処理チップの一例が備える識別情報テーブルの内容例を表す説明図である。 本発明の実施の形態に係る信号処理チップの出力する情報の例を表す説明図である。 本発明の実施の形態に関するＩＤテーブルの内容例を表す説明図である。 本発明の実施の形態の構成例を説明する説明図である。 本発明の実施の形態で用いられるプロトコルの一例を表す説明図である。 本発明の実施の形態における信号のタイミングチャートの例を表す説明図である。 本発明の実施の形態で用いられるスイッチの構成例を表す説明図である。 本発明の実施の形態で用いられるサンプリング回路の構成例を示す説明図である。 本発明の実施の形態で用いられる逆サンプリング回路の構成例を示す説明図である。 本発明の実施の形態の送信部の構成例に関する説明図である。 本発明の実施の形態で用いられるセレクタジェネレータの信号出力例に関する説明図である。 本発明の実施の形態の受信部の構成例に関する説明図である。 本発明の実施の形態のバッファの構成例に関する説明図である。 本発明の実施の形態のＰＨＹインタフェースの構成例に関する説明図である。 本発明の実施の形態の各部の接続例に関する説明図である。 本発明の実施の形態に係る信号処理チップの構成例を表す説明図である。 本発明の実施の形態に係る信号処理チップのバスサイクルの推移例を表す説明図である。 本発明の実施の形態のトポロジ構成の例を表す説明図である。 本発明の実施の形態のトポロジ構成の例を表すもう一つの説明図である。 本発明の実施の形態のトポロジ構成の例を表すさらにもう一つの説明図である。 本発明の実施の形態に係るパッケージ構成例を表す説明図である。 本発明の実施の形態のＧＰＵ構成方法の例を表す説明図である。 本発明の実施の形態のＧＰＵ構成方法の例を表すもう一つの説明図である。 本発明の実施の形態のＧＰＵ構成方法の例を表す説明図である。 本発明の実施の形態のＧＰＵ構成方法の一例に係るパッケージ構成方法の例を表す説明図である。 本発明の実施の形態のＧＰＵ構成方法の例を表すさらにもう一つの説明図である。 本発明の実施の形態のＧＰＵ構成方法の例を表すさらにもう一つの説明図である。 本発明の実施の形態のＧＰＵ構成方法の例を表すさらにもう一つの説明図である。 本発明の実施の形態のＧＰＵ構成方法の例を表すさらにもう一つの説明図である。 本発明の実施の形態のＧＰＵ構成方法の例を表すさらにもう一つの説明図である。

本発明の実施の形態について図面を参照しながら説明する。本発明の実施の形態に係る信号処理チップ１の一例は、図１に例示するように、互いに信号線Ｌで接続される複数の信号処理ブロックＢ１，Ｂ２…（以下、区別の必要がないときには信号処理ブロックＢと書く）と、ラッパー部１０とを含んで構成される。なお、この信号処理チップ１には、各部に電源等を供給する配線等、種々の他の配線が含まれるのが現実であるが、ここでは本発明の実施の形態の説明を簡潔にするため、本発明の実施の形態において必要な構成を示すこととする。

ここで信号線Ｌは、同じ信号処理チップ１内にある複数の信号処理ブロックＢ間でデータを授受するデータバスを含む。一般にデータバスは、複数ビットのディジタル信号（ハイ（Ｈ）またはロー（Ｌ）となる信号）を伝達する、所定ビット幅の数のデータ信号線を含む。またこの信号線Ｌのうちには、データバス以外に、上記複数の信号処理ブロックＢが互いに制御信号を伝達する制御信号線を含んでもよい。

またここで信号処理ブロックＢは、制御コアや、レジスタ、パワーマネージメント制御部等であり、互いに信号線Ｌを介し、それぞれ所定のプロトコル（チップ内インターコネクトプロトコル）を用いて通信可能に結合されている。

またラッパー部１０は、信号線Ｌに接続されるとともに、信号処理チップ１外部の、他の信号処理チップ１のラッパー部１０と、チップ間インターコネクトＣを介して通信可能に接続される。

ここでチップ間インターコネクトＣは、狭い電圧振幅で動作する差動信号や、信号状態に応じて電圧振幅を最適化するイコライザやプリエンファシス機能、8b10bや128B130Bエンコードなどを用いることで、動作周波数がチップ内の信号線Ｌに比べて高く、広帯域の信号通信が可能な信号ラインであるものとする。ただし、このことはチップ間インターコネクトＣの機能を限定する趣旨ではなく、このような条件にあてはまらない信号線を用いてもよい。たとえば、チップ間インターコネクトＣとして、差動信号に代わりシングルエンド信号を用いてもよいし、動作周波数はチップ内インターコネクトに用いられる信号線Ｌに比べて低くても機能する。このようなチップ間インターコネクトＣに用いることのできる信号ラインの例は広く知られているので、ここでの詳しい説明は省略する。

ラッパー部１０は、その一例を図２に例示するように、サンプリング部１１と、送出部１２と、受入部１３と、逆サンプリング部１４とを含む。

サンプリング部１１は、サンプリング部１１に接続されている信号線Ｌ上の信号を、サンプリングして出力する。本実施の形態では、この信号線Ｌのうち、他の信号処理チップ１に送出するべき信号を伝達する配線（対象配線と呼ぶ）内の信号（ｒａｗ値）をサンプリングして得た情報（以下データフレームという）を出力する。

本実施の形態においてこのサンプリング部１１は、ｒａｗ値をサンプリングすることで、信号線Ｌ上の信号送受のプロトコル、つまりチップ内インターコネクトプロトコルに関わらず、予め定められた方式でサンプリングを行うこととなる。

送出部１２は、サンプリング部１１が出力するデータフレーム（信号線Ｌ内のサンプリングされた配線ごとの情報を含む）をバッファする。そして送出部１２は、予め定められた条件を満足するタイミングで、チップ間インターコネクトＣを介して他の信号処理チップに対して、バッファしたデータフレームを送出する。このデータフレームを送出するタイミングについては後に述べる。

またこの送出部１２は、送出時に配線ごとの信号を表すデータフレームを、パラレルに送出する代わりにシリアルに変換して送出してもよい。このようにシリアルに変換することで、チップ間インターコネクトＣのビット幅を削減できる。

受入部１３は、インターコネクトＣを介して他の信号処理チップ１から到来したデータフレームを受け入れてバッファし、所定のタイミングで逆サンプリング部１４に出力する。具体的にこの受入部１３は、信号処理チップ１内の信号処理ブロックＢの一つとして動作し、信号処理チップ１内の信号線Ｌ上に、バッファ内に一時的に保持したデータフレームに基づく信号を出力可能なタイミングが到来すると、このタイミングで、バッファしたデータフレームを、逆サンプリング部１４に出力して、当該データフレームをバッファから削除する（空き容量を増やす）。

なおインターコネクトＣを介して他の信号処理チップ１から到来したデータフレームが、シリアルに変換されたものである場合、受入部１３は、この情報をパラレルなデータフレームに変換して、配線ごとの信号を表す情報を得る。

送出部１２と受入部１３とは、データフレームを、チップ内インターコネクトプロトコルに関わらず、予め定められたチップ間インターコネクトＣの通信方式で送受する。このチップ間インターコネクトＣの通信方式は、既に述べた例のように、比較的狭い電圧振幅で動作する差動信号や、信号状態に応じて電圧振幅を最適化するイコライザやプリエンファシス機能、8b10bや128B130Bエンコードなどを用いるもの等、種々の通信方式を採用できる。

逆サンプリング部１４は、受入部１３からデータフレームが出力されると、当該データフレームに基づいて、当該データフレームの送信元である、チップ間インターコネクトＣを介して接続された他の信号処理チップ内の接続線Ｌ内の信号（ｒａｗ値）を再生し、自チップ（自己）内で、逆サンプリング部１４に接続されている信号線Ｌの対象配線に対応する配線に、当該再生した信号を出力する。

ここで送出部１２がデータフレームを送出するタイミングについて説明する。このタイミングは、当該データフレームの送出先となる他の信号処理チップ１から、所定の指示を受けた時点であるものとしてよい。また送出部１２は、このタイミングが到来するまで、サンプリング部１１が出力したデータフレームを保持する第１のバッファＢＵＦを備える。

ここで所定の指示は、受入部１３にて受け入れた可能となったことを表す信号としてよい（いわゆるクレジット・フロー制御を行うこととしてよい）。本実施の形態の一例では、逆サンプリング部１４が信号線Ｌに信号を出力するタイミングが到来するまで、受入部１３は他の信号処理チップ１が送出したデータフレームを保持する第２のバッファＢＵＦを備えるが、この第２のバッファＢＵＦが一杯になったときに他の信号処理チップ１がデータフレームの送出を停止できるよう、この第２のバッファＢＵＦの空き容量の増減を表すクレジット情報を、データフレームの送出元である信号処理チップ１に対して出力する。

具体的に受入部１３は、自己が備える第２のバッファＢＵＦの空き容量の増減値を求めて、当該増減値をクレジット情報として、チップ間インターコネクトＣを介して接続されている信号処理チップ１に対して送出するよう、送出部１２に指示する。

このクレジット情報は、当初は、第２のバッファＢＵＦに保持可能な回数分の情報であるとする。なおここでの例では、１回あたり、チップ間インターコネクトＣのビット幅分のデータフレームが送受されるものとする。

そして信号処理チップ１の受入部１３は、他の信号処理チップ１からクレジット情報を受け入れると、当該クレジット情報を、送出部１２に出力する。

送出部１２は、クレジット情報の入力を受けて、データフレームの送出先である他の信号処理チップ１の受入部１３の空き容量を演算する。具体的にこの送出部１２は、当初は、データフレームの送出先である他の信号処理チップ１の受入部１３の空き容量情報を記憶部に保持し、「０」にリセットする。

そして送出部１２は、クレジット情報として送出される値を、上記記憶部に保持した値に加算して、受入部１３の空き容量を求め、求めた空き容量が「０」となったときにはデータフレームの送出を中断し、空き容量が「ｎ」（ｎ＞０の整数）となると、ｎ回分だけデータフレームの送出を行う。

ラッパー部１０は、基本的に以上の構成を備えており、次のように動作する。図３は、信号処理チップ１内の信号線Ｌが伝送する信号の一部の例を示す説明図である。なお、次の例では、一対の信号処理チップ１ａ，１ｂが、チップ間インターコネクトＣを介して互いに接続されているものとする。

また各信号処理チップ１ａ，１ｂのそれぞれが備える複数の信号処理ブロックＢは、図３に例示するように、それぞれの信号処理チップ１ａ，１ｂ内の信号線Ｌを介して、クロック（ＡＣＬＫ）、アドレス信号（ＡＤＤＲ、複数ビットあるものとする）、アドレス信号の有効性を示す信号（ＡＶＡＬＩＤ）、アドレス信号が準備完了となったことを表す信号（ＡＲＥＡＤＹ）、データ信号（ＤＡＴＡ、データ幅分のビット数だけあるものとする）、データ信号の終了を表す信号（ＬＡＳＴ）、データ信号の有効性を示す信号（ＤＶＡＬＩＤ）、データの準備が完了となったことを表す信号（ＤＲＥＡＤＹ）、応答信号（ＢＲＥＳＰ）、応答信号の有効性を表す信号（ＢＶＡＬＩＤ）、応答信号の準備が完了となったことを表す信号（ＢＲＥＡＤＹ）を含む信号を送受しているものとする。

従ってこの例では、チップ間インターコネクトＣのビット幅を、これらの信号を一度に（並列に）送出できる程度として予め定めておくか、あるいは送出部１２と受入部１３との間でパラレル・シリアル変換及びシリアル・パラレル変換を行うこととしておく。

この例で、まず信号処理チップ１ａのラッパー部１０ａ（以下、区別のため、信号処理チップ１ａのラッパー部１０内の各部の符号にはａの文字を付し、信号処理チップ１ｂのラッパー部１０内の各部の符号にはｂの文字を付す）のサンプリング部１１ａは、所定のタイミングごとに、アドレスクロックを除く各信号をサンプリング（ディジタルサンプリング）して、当該信号を含む情報をデータフレームとして送出部１２ａに出力する。送出部１２ａは、サンプリング部１１ａが出力するデータフレームを、一時的にバッファに保持する。

送出部１２ａは、データフレームの送出先となる信号処理チップ１ｂ（チップ間インターコネクトＣで接続された他の信号処理チップ）から受入部１３ａが受け入れたクレジット情報の入力を受けて、当該送出先となる信号処理チップ１ｂの受入部１３ｂの空き容量の情報を演算する。

そして送出部１２ａは、ここで演算した信号処理チップ１ｂの受入部１３ｂの空き容量情報を参照し、空き容量があれば、バッファに保持したデータフレーム（１回のサンプリングで得られた、アドレス信号（ＡＤＤＲ）、アドレス信号の有効性を示す信号（ＡＶＡＬＩＤ）の各ビット、アドレス信号が準備完了となったことを表す信号（ＡＲＥＡＤＹ）、データ信号（ＤＡＴＡ）の各ビット、データ信号の終了を表す信号（ＬＡＳＴ）、データ信号の有効性を示す信号（ＤＶＡＬＩＤ）、データの準備が完了となったことを表す信号（ＤＲＥＡＤＹ）、応答信号（ＢＲＥＳＰ）、応答信号の有効性を表す信号（ＢＶＡＬＩＤ）、及び応答信号の準備が完了となったことを表す信号（ＢＲＥＡＤＹ）のそれぞれの状態（ＨまたはＬ）を表す情報を含む）を、送出先となる信号処理チップ１ｂに対してチップ間インターコネクトＣを介して送出する。また送出部１２ａは、空き容量を参照した結果、空き容量がない（「０」である）場合には、クレジット情報を受信して空き容量が生じるまで待機する。

さらにこの送出部１２ａは、受入部１３ａから、受入部１３ａが備えるバッファの空き容量の増減を表すクレジット情報の入力を受けると、当該クレジット情報を、チップ間インターコネクトＣを介して信号処理チップ１ｂに対して送出する。

受入部１３ａは、信号処理チップ１ｂから当該信号処理チップ１ｂにてサンプリングして得られたデータフレームを、一時的に自己が備えるバッファに保持する。またこの受入部１３ａは、信号処理チップ１ａ内の信号処理ブロックの一つとして動作し、信号処理チップ１ａ内の信号線Ｌ上に、自己が備えるバッファしたデータフレームに基づく信号を出力可能なタイミングが到来すると、このタイミングで、バッファしたデータフレームを、逆サンプリング部１４ａに出力し、当該データフレームをバッファから削除する（空き容量を増やす）。

またこの受入部１３ａは、自己が備えるバッファの空き容量の増減値を求めて、当該増減値をクレジット情報として、チップ間インターコネクトＣを介して接続されている信号処理チップ１ｂに対して送出するよう、送出部１２ａに指示する。

さらに受入部１３ａは、チップ間インターコネクトＣを介して信号処理チップ１ｂからクレジット情報を受け入れる。そして受入部１３ａは、この受け入れたクレジット情報を、送出部１２ａに出力する。

逆サンプリング部１４ａは、受入部１３ａから入力されたデータフレームに基づいて、信号処理チップ１ｂ内の信号線Ｌ上の信号を再生して、信号処理チップ１ａ内の信号線Ｌ上に出力する。ここでは逆サンプリング部１４ａは、受入部１３ａから、上記他の信号処理チップ内の信号線Ｌにおいて１回のサンプリングで得られたアドレス信号（ＡＤＤＲ）、アドレス信号の有効性を示す信号（ＡＶＡＬＩＤ）の各ビット、アドレス信号が準備完了となったことを表す信号（ＡＲＥＡＤＹ）、データ信号（ＤＡＴＡ）の各ビット、データ信号の終了を表す信号（ＬＡＳＴ）、データ信号の有効性を示す信号（ＤＶＡＬＩＤ）、データの準備が完了となったことを表す信号（ＤＲＥＡＤＹ）、応答信号（ＢＲＥＳＰ）、応答信号の有効性を表す信号（ＢＶＡＬＩＤ）、及び応答信号の準備が完了となったことを表す信号（ＢＲＥＡＤＹ）のそれぞれの状態（ＨまたはＬ）を表す情報を受け入れ、当該情報に基づいて上記の各信号を再生して、自身の信号線Ｌ上に出力する。

これにより、信号処理チップ１ａ内の各信号処理ブロックＢが、上記他の信号処理チップ１ｂ内の信号線Ｌ上の信号を、チップ間インターコネクトＣ、及び信号処理チップ１ａ内の信号線Ｌを介して受け入れることとなる。

このように本実施の形態では、互いにチップ間インターコネクトＣで接続された各信号処理チップ１ａ，１ｂは、それぞれの信号線Ｌ内の各信号をサンプリングし、当該サンプリングした信号を表すデータフレームを、パラレルの（多ビットを一度に送出可能な）通信手段であるチップ間インターコネクトＣを介して送受している。またこのとき、一方の信号線Ｌ内の信号をサンプリングして得たデータフレームに基づき、他方の信号線Ｌ内の信号を再生することとしているので、プロトコルの変換や、パケッタイズ、あるいは種々のヘッダ情報の付加などといったオーバーヘッドが生じることがなく、相互に転送するデータ量の増大を抑え、また、全体の信号処理の遅延を小さくできる。

さらに本実施の形態において、サンプリング部１１による信号線Ｌ上の信号のサンプリングは、常時行われる必要はなく、サンプリング部１１は、
（１）前記サンプリングする信号線上の信号に変化があったとき、
（２）前記信号処理ブロック及び／または信号線の状態を表す制御信号が所定の状態を表すものとなったとき、
（３）前記サンプリングする信号線の状態が所定の状態となったとき、の少なくとも一つのタイミングでサンプリングを行うこととしてもよい。

例えば、サンプリング部１１による信号線Ｌ上の信号のサンプリングは、必ずしも、各クロック信号の変化のタイミングごとに常に（例えばクロック信号の立ち上がりのタイミングごとに毎回）行われる必要はなく、送出の対象となる信号が有意であるとの条件が満足されたタイミングで行うこととしてもよい。なお、信号が有意であるか否かは、例えば対応する制御信号線により伝達される有効性（ＶＡＬＩＤ）の信号や、準備完了（レディ）であることを表す信号に基づいて判断すればよい。

具体的に図３の例であれば、サンプリング部１１は、クロック（ＡＣＬＫ）Ｔ０からＴ１０までの期間において、
（１）アドレス信号（ＡＤＤＲ）が有効（ＡＶＡＬＩＤが「Ｈ」）かつ準備完了（ＡＲＥＡＤＹが「Ｈ」）であるとき（Ｔ１からＴ２の期間）、
（２）データ信号（ＤＡＴＡ）が有効（ＤＶＡＬＩＤが「Ｈ」）かつ準備完了（ＤＲＥＡＤＹが「Ｈ」）であるとき（Ｔ３からＴ４，Ｔ５からＴ６，Ｔ７からＴ８，及びＴ８からＴ９の期間）、
（３）応答信号（ＢＲＥＳＰ）が有効（ＢＶＡＬＩＤが「Ｈ」）かつ準備完了（ＢＲＥＡＤＹが「Ｈ」）であるとき（Ｔ９からＴ１０の期間）
において、それぞれアドレス信号、データ信号、応答信号が有意な信号となっているので、これらの各期間に対応する時点で、各信号をサンプリングする。

ここでサンプリング部１１が、クロック（ＡＣＬＫ）の立ち上がりのタイミングでサンプリングを行うこととすれば、Ｔ２，Ｔ４，Ｔ６，Ｔ８，Ｔ９，Ｔ１０の各サイクルの開始タイミング（ＴＳ１，ＴＳ２，ＴＳ３，ＴＳ４，ＴＳ５，ＴＳ６）においてサンプリング部１１が各信号のサンプリングを行うこととなる。つまり、この例では、Ｔ３，Ｔ７のクロックの立ち上がりタイミングではサンプリング部１１はサンプリングを行わず、従って送出部１２が送出するデータフレームは、上記ＴＳ１，ＴＳ２，ＴＳ３，ＴＳ４，ＴＳ５，ＴＳ６のタイミングでサンプリングされた信号を表すデータフレームのみとなるので、チップ間インターコネクトＣを介して送受する情報量をさらに低減できる。

また、信号が有意であるか否かの判断は、上述のように対応する有効性（ＶＡＬＩＤ）の信号や、準備完了（レディ）であることを表す信号に基づいて行う例に限られない。例えばサンプリング部１１は、チップ内の信号処理ブロックＢのインターコネクトである信号線Ｌの状態（有効（enable）・無効（disable））を表す制御信号を参照して、信号線Ｌが有効な状態のときに限りサンプリングを行ってもよい。また、サンプリング部１１は、信号線Ｌを介して接続された信号処理ブロックＢの状態を表す制御信号（bus/cycle enable, clk/power gating enableなど）を参照して、当該信号処理ブロックの状態が有効である場合に限り、サンプリングを行ってもよい。

さらにサンプリング部１１は、サンプリング部１１自身に接続されている信号線Ｌに含まれる対象配線の信号に変化があったとき、つまり対象配線の信号が「Ｌ」から「Ｈ」あるいは「Ｈ」から「Ｌ」に変化があったときに限り、当該対象配線の信号のサンプリングを行ってもよい。

この例では、送出部１２が送出するデータフレームは、対象配線ごとに、対象配線の信号（ｒａｗ値）の変化を表す情報を含む。

従ってこの例では、逆サンプリング部１４は、他の信号処理チップ１でサンプリングされた信号を表す情報が入力されるまでは、前回入力された情報に基づく信号の出力を維持し、また他の信号処理チップ１でサンプリングされた情報の入力があると、当該入力された情報に従い、対応する対象配線の信号（ｒａｗ値）を設定する。

これにより、必要なタイミングに限りサンプリングを行うことができ、信号処理チップ１間での不要な情報の送受を抑制できる。

［異なるチップ内インターコネクトに適用する例］
また信号処理チップ１内のチップ内インターコネクトである、信号処理ブロックＢ間を接続する信号線Ｌは、上述のバス型の例に限られない。

例えば、本発明の実施の形態に係る信号処理チップ１の別の一例は、ネットワーク・オン・チップ（ＮｏＣ）型の構成を有する。この例の信号処理チップ１は、図４に例示するように、内部の複数の信号処理ブロックＢ１，Ｂ２…が、互いに、スイッチＳＷを含む信号線Ｌで接続される。この例では、ラッパー部１０は、スイッチＳＷに接続される。

ここでスイッチＳＷは信号処理ブロックＢ間での信号のルーティングを制御するものであり、広く知られた種々の構成を利用できるので、ここでの詳しい説明は省略する。

本実施の形態のこの例では、ラッパー部１０のサンプリング部１１は、チップ間インターコネクトＣを介して接続された、他の信号処理チップ１内の信号処理ブロックＢ１ｂ，Ｂ２ｂ…宛となる信号をサンプリングし、サンプリングして得たデータフレームを送出部１２に出力する。送出部１２及び受入部１３は、既に述べた例と同様の動作を行うので、繰り返しての説明を省略する。

またこの例の逆サンプリング部１４は、受入部１３から入力されたデータフレームに基づいて信号を再生し、信号線Ｌ内のスイッチＳＷに出力する。

この例では、図５に例示するように、チップ間インターコネクトＣを介して互いに接続される一対の信号処理チップ１ｃ，１ｄが、いずれもネットワーク・オン・チップ（ＮｏＣ）型の構成を有し、それぞれの内部の複数の信号処理ブロックＢが互いに、それぞれの信号処理チップ１ｃ，１ｄが備えるスイッチＳＷｃ，ＳＷｄを含む信号線Ｌｃ，Ｌｄで接続される。

なお、この例においても、チップ間インターコネクトＣのビット幅は、既に述べた信号処理チップ１ａ，１ｂ間の場合と同様に、多数の信号を一度に（並列に）送出できる程度として予め定めておく。

この例では、信号処理チップ１ｃのスイッチＳＷｃは、信号処理チップ１ｄが備える信号処理ブロックＢｄ１，Ｂｄ２…に送出するべき信号（信号処理チップ１ｃ内にない信号処理ブロックＢ宛の信号）を、ラッパー部１０ｃ（以下、区別のため、信号処理チップ１ｃのラッパー部１０内の各部の符号にはｃの文字を付し、信号処理チップ１ｄのラッパー部１０内の各部の符号にはｄの文字を付す）にルーティングして出力する。

ラッパー部１０ｃのサンプリング部１１ｃはスイッチＳＷｃから入力された信号をサンプリング（ディジタルサンプリング）して送出部１２ｃに出力する。送出部１２ｃは、サンプリング部１１ｃが出力するデータフレームを、一時的にバッファに保持する。

送出部１２ｃは、データフレームの送出先となる信号処理チップ１ｄ（チップ間インターコネクトＣで接続された他の信号処理チップ）から受入部１３ｃが受け入れたクレジット情報の入力を受けて、当該データフレームの送出先となる信号処理チップ１ｄの受入部１３ｄの空き容量の情報を演算する。

そして送出部１２ｃは、ここで演算した信号処理チップ１ｄの受入部１３ｄの空き容量情報を参照し、空き容量があれば、バッファに保持したデータフレーム（１回のサンプリングで得られた各信号を表す情報を含む）を、送出先となる信号処理チップ１ｄに対してチップ間インターコネクトＣを介して送出する。また送出部１２ｃは、空き容量を参照した結果、空き容量がない（「０」である）場合には、クレジット情報を受信して空き容量が生じるまで待機する。

さらにこの送出部１２ｃは、受入部１３ｃから、受入部１３ｃが備えるバッファの空き容量の増減を表すクレジット情報の入力を受けると、当該クレジット情報を、チップ間インターコネクトＣを介して信号処理チップ１ｄに対して送出する。

受入部１３ｃは、信号処理チップ１ｄから当該信号処理チップ１Ｄにてサンプリングして得られたデータフレームを、一時的に自己が備えるバッファに保持する。またこの受入部１３ｃは、信号処理チップ１ｃ内の信号処理ブロックの一つとして動作し、信号処理チップ１ｃ内の信号線Ｌｃ上のスイッチＳＷｃ上に、自己が備えるバッファした情報に基づく信号を出力可能なタイミングが到来すると、このタイミングで、バッファしたデータフレームを、逆サンプリング部１４ｃに出力し、当該データフレームをバッファから削除する（空き容量を増やす）。

またこの受入部１３ｃは、自己が備えるバッファの空き容量の増減値を求めて、当該増減値をクレジット情報として、チップ間インターコネクトＣを介して接続されている信号処理チップ１ｄに対して送出するよう、送出部１２ｃに指示する。

さらに受入部１３ｃは、チップ間インターコネクトＣを介して信号処理チップ１ｄからクレジット情報を受け入れる。そして受入部１３ｃは、この受け入れたクレジット情報を、送出部１２ｃに出力する。

逆サンプリング部１４ｃは、受入部１３ｃから、上記他の信号処理チップ１ｄ内のスイッチＳＷｄが出力し、１回のサンプリングで得られた各信号を表すデータフレームを受け入れ、当該データフレームに基づいて上記の各信号を再生して、自身の信号線ＬｃのスイッチＳＷｃに出力する。

これにより、信号処理チップ１ｃ内の各信号処理ブロックＢが、上記他の信号処理チップ１ｄ内の信号処理ブロックが送出した信号を、スイッチＳＷｄ、チップ間インターコネクトＣ、及び信号処理チップ１ｃ内の信号線Ｌｃ内のスイッチＳＷｃを介して受け入れることとなる。

このように本実施の形態では、互いにチップ間インターコネクトＣで接続された各信号処理チップ１ｃ，１ｄは、それぞれのスイッチＳＷ間の各信号をサンプリングし、当該サンプリングした信号を表すデータフレームを、例えばパラレルの（多ビットを一度に送出可能な）通信手段であるチップ間インターコネクトＣを介して送受している。つまり、本実施の形態のこの例では、図６に例示するような、チップ内のインターコネクトに複数のスイッチＳＷｃ，ＳＷｄがあるものと同様の構成を複数のチップで実現できる。またこの例でも、サンプリング部１１は、スイッチＳＷが出力する信号のサンプリングを、必ずしも、各クロック信号の変化のタイミングごとに常に（例えばクロック信号の立ち上がりのタイミングごとに毎回）行う必要はなく、既に述べたように例えば送出の対象となる信号が有意であるとの条件が満足されたタイミングで行うこととしてもよい。なお、信号が有意であるか否かは、対応する有効性（ＶＡＬＩＤ）の信号や、準備完了（レディ）であることを表す信号に基づいて判断してもよいし、チップ内の信号処理ブロックＢのインターコネクトである信号線Ｌの状態（バスやクロックの有効（enable）・無効（disable）を表す信号等）を参照して行ってもよい。

［スイッチを介さない信号をサンプリングする例］
なお、メインデータを授受するチップ内インターコネクトがネットワーク型であっても、信号処理ブロック間でのレジスタやメモリアクセスのためのＭＭＩＯアクセスインターコネクトが共有バス型である場合もある。また、システム制御用の信号線（パワーマネージメントやＤＦＴ（Design for Testability）／ＤＦＤ（Design for Diagnosability）用の信号、あるいは割り込み信号などを行う制御線）が専用線として接続される場合もある。さらに信号処理ブロックによっては固有の専用線を備える場合もあり、この場合は一方向（信号が一方的に出力される）のクロスバ型の信号線が備えられる場合もある。

そしてこの例の信号処理チップ１のラッパー部１０は、スイッチＳＷを介してメインデータを授受するインターコネクト（メインデータインターコネクト）上の信号をサンプリングするだけでなく、これらの各信号線上の信号もサンプリングしてデータフレームを生成して送出し、また、チップ間インターコネクトＣを介して受け入れたデータフレームに基づいて再生した信号を、これらの信号線上に出力する。

ここで、これらスイッチＳＷを介さずにサンプリングする各信号については、スイッチＳＷからの信号が入力されるタイミングとは無関係なタイミングでサンプリングを行う。具体的に、これらの信号線については、既に述べたように、各クロック信号の変化のタイミングごとに（例えばクロック信号の立ち上がりのタイミングごとに毎回）行ってもよいし、例えば送出の対象となる信号が有意であるとの条件が満足されたタイミングで行うこととしてもよい。この例でも、信号が有意であるか否かは、対応する有効性（ＶＡＬＩＤ）の信号や、準備完了（レディ）であることを表す信号に基づいて判断してもよいし、チップ内の信号処理ブロックＢのインターコネクトである各信号線の状態（バスやクロックの有効（enable）・無効（disable）を表す信号等）を参照して行ってもよい。

［送受する情報の変形例］
また本実施の形態のラッパー部１０の送出部１２は、バッファした情報を送出する際に、クオリティ制御（ＱｏＳ制御）のための情報を付してもよい。このＱｏＳ制御のための情報としては、例えばタイムスタンプや、優先度の情報等がある。

具体的に、この例の送出部１２は、図示しない計時部（時計モジュール等）を備え、バッファしたデータフレームを送出する時点で、この計時部が計時する時刻の情報をタイムスタンプとして付加して送出してもよい。さらにバッファしたデータフレームを順次送出する際に、優先度の情報を付して送出してもよい。

受入部１３は、受け入れたデータフレームにタイムスタンプが含まれる場合は、タイムスタンプの順にバッファに保持してもよく、逆サンプリング部１４へ出力する際には、バッファしているデータフレームのうちタイムスタンプが表す時刻の早い（古い）データフレームから順に出力するようにしてもよい。

なお、優先度の情報が含まれる場合は、受入部１３は、逆サンプリング部１４へデータフレームを出力する際には、受け入れたデータフレームのうち、優先度の高いデータフレームから順に（かつ同じ優先度のうちであればタイムスタンプが表す時刻の早い順であってもよい）出力するようにしてもよい。

また送出部１２は、チップ間インターコネクトＣの電気的条件（周波数帯域の抑制の必要など通信の確実性を向上させる条件）を考慮して、送出するデータフレームを、１２８Ｂ１３０Ｂ等の情報としてエンコードしてから送出してもよい。または誤り訂正符号を付した情報（誤り検出・訂正可能な情報）としてエンコードしてから送出してもよい。

この場合、受入部１３ではエンコードされたデータフレームをデコードしてからバッファに蓄積する。この例では、送受する情報量は若干増大するが、プロトコル変換等の例に比べると、その増大量は抑制できる。

［チップ間インターコネクトを介して３以上のチップが接続される例］
ここまでの説明では、チップ間インターコネクトＣを介して２つのチップが相互に接続される例について説明したが、チップ間インターコネクトＣを介して互いに接続されるチップの数は２つに限られない。

本実施の形態のある例では、３以上の信号処理チップ１が複数のチップ間インターコネクトＣを介して互いに接続される。この例の複数チップを介したチップ間インターコネクトＣは、ツリー構造や、メッシュ構造、トーラス構造等、種々のトポロジのネットワーク構造を有してよい。

またこの例では、各信号処理チップ１内の各信号処理ブロックＢにはそれぞれ固有の識別情報を事前に割り当てておくものとする。そしてこの例の信号処理チップ１が備えるラッパー部１０′は、図７に例示するように、サンプリング部１１と、識別情報テーブル２１と、識別情報付加部２２と、識別情報デコード部２３と、送出部１２′と、受入部１３′と、逆サンプリング部１４′とを含む。ここでサンプリング部１１は、既に述べた例と同様であるので、繰り返しての説明を省略する。

識別情報テーブル２１は、図８に例示するように、チップ間インターコネクトＣを介して互いに接続されるすべての信号処理チップ１のすべての信号処理ブロックＢごとに互いに異なる識別情報（信号処理チップ１ａ，１ｂ，１ｃが相互に接続される場合、信号処理チップ１ａ，１ｂ，１ｃが備える信号処理ブロックＢのどの２つも同じ識別情報とならないよう設定されているものとする）Ｉと、当該識別情報で識別される信号処理ブロックＢが自己の信号処理チップ１内に所在するか否かを表す所在フラグＥとを互いに関連付けたものである。

さらに本実施の形態の例では、この識別情報は、チップ間インターコネクトＣを介して互いに接続され、データフレームの送受が行われるすべての信号処理チップ１のすべての信号処理ブロックＢの組み合わせ（送信の方向を含む）ごとに固有の識別情報Ｉを設定する。すなわち、ある信号処理チップ１ａが備える信号処理ブロックＢａから信号処理チップ１ｂが備える信号処理ブロックＢｂへ送出するデータフレームを識別する識別情報として「１」を設定し、信号処理チップ１ａが備える信号処理ブロックＢａから信号処理チップ１ｂが備える信号処理ブロックＢｃへ送出するデータフレームを識別する識別情報として「２」を設定し…というように、識別情報Ｉにより、信号の送信元（ソース）である信号処理ブロックＢと、信号の送出先（デスティネーション）である信号処理ブロックＢとを表すこととしておく。

この識別情報テーブル２１は、識別情報で識別される信号処理ブロックＢが受け入れる信号のフォーマットを表す情報Ｆがさらに関連付けられていてもよい。このフォーマットを表す情報Ｆには、チップ間インターコネクトＣに含まれる複数の配線のそれぞれがどの信号を送受するために使用されているかを表す情報が含まれてもよいし、当該信号をサンプリングした信号線（オンチップインターコネクト）の種類や周波数などが含まれてもよい。このように、このフォーマットを表す情報Ｆには、信号線上の信号に関わるフォーマットを表す種々の付加的情報が含まれてよい。また識別情報一つあたりに複数の種類のフォーマットを表す情報Ｆが関連付けられていてもよい。

識別情報付加部２２は、サンプリング部１１がサンプリングして得たデータフレームの宛先となる信号処理ブロックＢが（アドレス情報等により）特定されている場合は、当該サンプリングされた信号を出力した信号処理ブロックＢ（ソースブロックＢｓ）と宛先として特定された信号処理ブロックＢ（デスティネーションブロックＢｄ）とを特定する識別情報を、サンプリングして得られたデータフレームに付加して、送出部１２′に出力する。識別情報デコード部２３については、便宜的に、後に説明する。

送出部１２′は、この識別情報が付加されたデータフレーム（信号線Ｌ内のサンプリングされた配線ごとの信号の状態をサンプリングした情報を含む）をバッファし、予め定められた条件を満足するタイミングで、チップ間インターコネクトＣを介して他の信号処理チップ１に対して当該バッファしたデータフレームを送出する。このデータフレームを送出するタイミングについては、既に述べたような、クレジット情報を利用して決定されるタイミングでよい。

なお、この例では、データフレームの送出先となる信号処理チップ１は複数あるので、送出部１２′は、他の全ての信号処理チップ１内の受入部１３のバッファの空き容量をクレジット情報に基づいて算出しておき、そのうち受入部１３のバッファの空き容量が最小の空き容量となっている信号処理チップ１の空き容量分（当該空き容量で蓄積可能な量）のデータフレームを送出する。ここで当該最小の空き容量が「０」であれば、送出部１２′は、データフレームの送出を待機する。

この目的のため、本実施の形態のこの例では、相互にチップ間インターコネクトＣで接続される各信号処理チップ１にも固有の識別情報（チップＩＤ）を割り当てておき、送受するクレジット情報にはチップＩＤを付して送出するものとし、送出部１２′はクレジット情報とともに送信されたチップＩＤを参照して対応する空き容量の情報を更新する。

受入部１３′は、インターコネクトＣを介して他の信号処理チップ１から到来したデータフレームを受け入れてバッファし、所定のタイミングで識別情報デコード部２３に対して当該データフレームを出力する。

この受入部１３′もまた、信号処理チップ１内の信号処理ブロックＢの一つとして動作し、信号処理チップ１内の信号線Ｌ上に、バッファ内に一時的に保持したデータフレームに基づく信号を出力可能なタイミングが到来すると、このタイミングで、バッファしたデータフレームを、識別情報デコード部２３に出力して、当該データフレームをバッファから削除する（空き容量を増やす）。

識別情報デコード部２３は、受入部１３′から入力されたデータフレームに含まれる識別情報を参照し、当該識別情報に関連付けて識別情報テーブル２１に記録されている所在フラグＥが、自己と同じ信号処理チップ１内に所在することを表す場合（図８ではTrueとなっている場合）は、受入部１３′から入力されたデータフレームから識別情報を除いて、宛先となる信号処理ブロックＢ（デスティネーションブロックＢｄ）に接続されている逆サンプリング部１４に出力する。

また識別情報テーブル２１に識別情報で識別される宛先の信号処理ブロックＢ（デスティネーションブロックＢｄ）が受け入れる信号のフォーマットを表す情報Ｆがさらに記録されている場合は、識別情報デコード部２３は、受入部１３′から入力されたデータフレームに含まれる識別情報に関連付けられている、フォーマットを表す情報Ｆを参照して、信号線Ｌのどの配線に、データフレームを逆サンプリングして得られる各信号のうちどの信号を出力するかや、サンプリングレート（周波数）等を表す付加的情報を、逆サンプリング部１４′にさらに出力してもよい。

逆サンプリング部１４′は、識別情報デコード部２３からデータフレームが入力されると、当該データフレームに基づいて、当該データフレームの送信元である、チップ間インターコネクトＣを介して接続された他の信号処理チップ内の接続線Ｌ内の信号を再生し、自チップ（自己）内の信号線Ｌに当該再生した信号を出力する。

またこの逆サンプリング部１４′は、識別情報デコード部２３から、他の信号処理チップでサンプリングして得られたデータフレームとともに、当該データフレームを逆サンプリングして得られる各信号のうちどの信号を出力するかやサンプリングレート（周波数）等を表す付加的情報（フォーマット情報）を受け入れて、このフォーマット情報に従って、再生した各信号を、信号線Ｌに出力することとしてもよい。

なお、フォーマットが予め定められている場合は、このフォーマット情報は必ずしも必要でなく、識別情報テーブル２１にフォーマットを表す情報Ｆを記録しておく必要もない。

［識別情報を用いない宛先の指定］
また、ここまでの説明では識別情報を用いてデータフレームの宛先となる信号処理ブロックＢを特定することとしていたが、本実施の形態はこれに限られない。例えば、チップ間インターコネクトＣを介して互いに接続されるすべての信号処理チップ１のすべての（あるいは宛先となり得る）信号処理ブロックＢのそれぞれに予め順序を設定しておき、送出部１２が、サンプリング部１１から入力されるデータフレームを、その宛先となる信号処理ブロックの各々について上記予め定められた順序に並べ替えて、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出することとしてもよい。

このような処理は、各信号処理ブロックＢのそれぞれに、常時チップ間インターコネクトＣを介して信号を送信する必要がある場合に好適である。このように順序により宛先を指定させる（Ｎ番目に受信した情報は、上記定めた順序の上で、（Ｎ mod Ｐ）＋１番目にある信号処理ブロックＢ宛と識別される。ここでＰは、宛先となり得るものとして順序賀設定された信号処理ブロックＢの数であり、Ｘ mod Ｙは、ＸをＹで除した余りを意味する）ことにより、識別情報を付加することなく、データフレームの宛先の指定をさせることが可能となる。

［フレームアライメント］
またここまでの説明では、チップ間インターコネクトＣのビット幅は、このチップ間インターコネクトＣで互いに接続された信号処理チップ１が送受する、それぞれのチップ内で信号をサンプリングして得たデータフレームのビット幅ｗ以下であるものとした。この例では、チップ間インターコネクトＣのビットのうち、使用されないビットについては、予め定めたパディング方法でその値を設定する。例えば使用されないビットに対応する配線を介してはその値が「０」であることを表す信号を送出することとする。

この場合、データフレームは、チップ間インターコネクトＣを介して一度に送信される情報（ビット幅ｗ以下の情報、以下転送フレームと呼ぶ）にアライメントされる。

しかしながら、次のようにすることで信号処理チップ１は、データフレームを、転送フレームにアライメントすることなく（つまり一つのデータフレームを複数の転送フレームにまたがって）送受信してもよい。

本実施の形態のこの例では、図９（ａ）に例示するように、ビット幅ｗのチップ間インターコネクトＣを介して順次、複数の転送フレームを送信する際に、転送フレームのビット幅ｗにアライメントせずに、複数のデータフレームＪ１，Ｊ２…を含めてもよい。すなわち、データフレームを送出する側の信号処理チップ１の送出部１２は、予め定めた詰め込み規則に従い、送出するべきデータフレームの少なくとも一つに含まれる情報を、複数の転送フレームに詰め込んで転送フレームを生成することとしてもよい。

具体的に送信元となる信号処理チップ１ａのラッパー部１０，１０′がサンプリングして得たｗ１ビット長のデータフレームＪ１と、ｗ２ビット長のデータフレームＪ２と…を送出する場合（なお、ｗ１＋ｗ２＞ｗとする。またｗ１とｗ２とは互いに等しい必要はない）、最初の転送フレームに、データフレームＪ１全体と、データフレームＪ２のうち先頭（ｗ２－（ｗ１＋ｗ２－ｗ））ビット分の情報とを含め、２番目のフレームにデータフレームＪ２のうちの残りのビット数の情報を含めて送信する。

この場合、これら複数の転送フレームを受信した信号処理チップ１ｂが、所定の規則に従って（例えば最初に受信する信号から順にデータフレームのビット長を定めておくなどして）元のデータフレームのビット長の情報（データフレームＪ１，Ｊ２…に含まれる情報）を順次取り出してバッファに記録する。この場合、データフレームの区切り位置を表す情報を含める必要がない。

もっとも、ビット長Ｗの１以上の転送フレームに、ビット長の総和がＷ以下となる複数のデータフレームに含まれる情報を詰め込む方法は、この例に限られず、チップ間インターコネクトＣで互いに接続された信号処理チップ１間で予め定めておけば、任意の詰め込み規則を用いることができる。

また、転送効率はやや低下するものの、データフレームの区切り位置を表す情報を含めてもよい。具体的には、チップ間インターコネクトＣの配線のうち一つを区切り位置を表す専用線としておき、情報の区切りとなる位置に特定のビットパターン（マジックナンバー値等）を含める。この場合、先の例と同様、フレームのうち、送信元となる信号処理チップ１ａのラッパー部１０，１０′がサンプリングして得たｗ１ビット長の情報（データフレーム）Ｊ１と、ｗ２ビット長の情報（データフレーム）Ｊ２と…を送出するときに、図９（ｂ）に示すように、最初の転送フレームの先頭ｗ１ビットにデータフレームＪ１を含め、続いて区切り位置を表すビットパターン（境界パターン：ここではｎビットとする）ｐを含め、次に、データフレームＪ２のうち先頭（ｗ２－（ｗ１＋ｗ２＋ｎ－ｗ））ビットの情報を含め、２番目の転送フレームにデータフレームＪ２のうちの残りのビット数の情報を含めて送信する。

［データフレームに複数回、複数種類のサンプリング結果を含める例］
また、１つのデータフレームにも時間的に複数回分のサンプリング結果が含まれてもよく、複数種類のサンプリング結果が含まれてもよい。すなわちデータフレームのフォーマットが送信側と受信側の各信号処理チップ１で既知であればよい。

すなわちここまでの説明におけるデータフレームにおいて、１回に送出されるデータフレーム一つあたりに含まれる情報は、一回のサンプリングで得られた情報だけに限られない。つまり、一つのデータフレームには、複数のソースブロックが出力する信号線上の信号をサンプリングして得た情報が含まれてもよい。また一つのデータフレームには、複数の互いに異なるタイミングでサンプリングされた信号を表す情報が含まれていてもよい。

このようなデータフレームを受け入れた逆サンプリング部１４は、当該データフレームに含まれる情報が表す複数のソースブロックが出力する信号に基づいて、それぞれ対応する宛先となるデスティネーションブロックに接続された信号線上の信号を再生する。また、複数の時点でサンプリングされた信号がデータフレームに含まれる場合は、サンプリングされた順に従って（各信号をサンプリングした時間に応じたタイミングで）対応する宛先となるデスティネーションブロックに接続された信号線上の信号を再生する。

［チップ間インターコネクトに関する変形例］
さらにチップ間インターコネクトＣにおけるフロー制御は、ここまでに述べたようなクレジット制御を行う例に限られず、仮想チャネルなどの他の制御を行ってもよい。また公知のＱｏＳ制御が行われてもよい。

またチップ間インターコネクトＣはここまでに述べたようなパラレルの配線に限られず、識別情報を用いて信号の宛先となるいずれかの信号処理チップ１内の信号処理ブロックＢが特定される場合、チップ間インターコネクトＣ上にスイッチＳＷを配して、当該識別情報を参照し、宛先となる信号処理ブロックＢを含む信号処理チップ１に情報をルーティングしてもよい。

［サイクル数が固定された信号への対応］
近年のチップ内インターコネクトでは、コマンドを送受するフェーズと、データを送受するフェーズとが分離された、いわゆるスプリットトランザクションが主流である。このスプリットトランザクションでは、コマンドとデータとが任意のタイミングで（どのようなサイクル数を置いて）到来しても構わないので、本実施の形態の方法で信号を送受することが問題となることはない。

しかしながら、動作において固定サイクルであることが前提で、所定の動作サイクルだけ待機することが要求される場合や、あるサイクル内に応答をすることが要求されている場合、複数サイクル分の信号のサンプリング結果を連続させて（分断せずに）送受する必要が生じることも考えられる。

そこで本実施の形態において信号処理チップ１は、チップ間インターコネクトＣを介してデータフレームを送出するにあたり、複数のタイミングで連続的にサンプリングした信号に基づくデータフレームを、連続して送出する固定サイクルモードと、これまでに説明したようにデータフレームの送出タイミングを問わない通常モードとのいずれかのモードの指定を受けて、このモード指定に応じたモードでデータフレームの送出を行ってもよい。

具体的に本実施の形態の一例では、信号を送出する信号処理ブロックＢあるいは、サンプリング部１１が、予め定めた種類の信号を送出、あるいはサンプリングする際に、固定サイクルモードで送出するよう、モードを指定する。

この固定サイクルモードが指定されている間（例えば所定のクロックサイクルの間）は、サンプリング部１１は、毎クロックごとに信号線Ｌ上の信号をサンプリングして（連続してサンプリングして）データフレームを生成し、送出部１２に出力する。また送出部１２（あるいは送出部１２′、以下同じであるので、送出部１２′については省略する）は、サンプリング部１１が出力するデータフレームを、サンプリングした順序を変更することなく、他の信号処理チップ１へ送出する。

あるいは、サンプリング部１１は、固定サイクルモードが指定されている間、毎クロックごとに信号線Ｌ上の信号をサンプリングして（連続してサンプリングして）得た情報を、一つのデータフレームに含めて送出部１２に出力することとしてもよい。

またこのとき送出部１２は、データフレームの送出先となる信号処理チップ１の受入部１３のバッファの空き容量が当該固定サイクルモードで送出するべき情報全体を送出するに十分な空き容量となるまで待機して送出することとしてもよい。

さらにこの例では送出部１２は、当該固定サイクルモードで送出されるデータフレームには、固定サイクルモードで送出されたデータフレームであることを表すフラグ情報を付してもよい。そしてこのフラグ情報が付されたデータフレームを受け入れた受入部１３（あるいは受入部１３′。以下同様なので、受入部１３′の表記は省略する）は、このデータフレームに基づく信号を送出可能なタイミングで、当該フラグの付されたデータフレームを続けて（サイクルを変化させることなく）出力する。

これにより、サンプリングされた信号が分断されずに、信号処理チップ間で転送される。なお、この例においても、仮想チャネルやＱｏＳ等、他の方法でのフロー制御などが採用されても構わない。

［信号線Ｌ上にサンプリング部を配することができない場合］
また本実施の形態において、信号線Ｌ上にサンプリング部１１を配することができず、サンプリング部１１が信号線Ｌ上の信号をサンプリングできない場合は、各信号処理ブロックＢごとにラッパー部１０を配してもよい。この場合、各信号処理ブロックＢは信号線Ｌ上に信号を出力するとともに、対応するラッパー部１０にも信号を出力する。また、信号処理ブロックＢは信号線Ｌ上の信号を受け入れるとともに、対応するラッパー部１０からも信号を受け入れる。

この例では、各ラッパー部１０は、共通の送受信部（ＰＨＹ等）を介してチップ間インターコネクトＣを用いたデータフレームの送受を行うこととしてもよい。

さらに各信号処理ブロックＢごとにラッパー部１０を配するのではなく、各信号処理ブロックＢが信号線Ｌ上に信号を出力するとともに、一つのラッパー部１０に対して同じ信号を出力することとしてもよい。

本発明の実施形態については、また次のように説明することもできる。すなわち、本発明の実施の形態において特徴的なことの一つは、シングル・チップを前提としたチップ内アーキテクチャを、マルチ・チップに効率よく展開し接続する方法を提供することにある。

このような方法を提供する背景として、シリコンプロセス微細化の進展により、チップ開発コストや、チップ製造コストが急増していることがある。これにより巨大なSOCチップを要件に応じて毎回開発し、巨大なチップの製造歩留まりを改善させながら製造コストをおさえることが難しくなってきている。

従来は、集積度の向上によって、同じ機能・性能を実現するために必要なシリコンサイズを削減することで、このようなコスト上昇を相対的に相殺することが可能であったが、このような対応も近年は難しくなってきている。またSOCには、ロジック回路、大規模内蔵メモリ、PHYなどのアナログ回路が含まれるが、それぞれに最も適したシリコンプロセスは異なり、1チップ内にこれらが含まれると製造歩留まりやコストの最適化が行いにくいというのが現状である。

例えば1チップに機能が集約されていると、システム動作時の熱密度が1チップに集中して高まってしまう。また、チップ外との接続に比べて１チップ内においては、低遅延・多ビット接続・広帯域接続をオンチップインターコネクトで効率よく実現できるため、1チップ化は、機能性能を高めるときには有効な手段であった。しかし一方で上記のような課題の解決が困難となっている。

そこで本実施の形態では、１チップに集積することが必要であった巨大なシステムデザインを、複数チップを用いながらも効率よく構成することを目的の一つとする、また、システム性能・製造コスト・放熱の組合せを最適化することを別の目的の一つとする

本実施の形態では、共通のアーキテクチャながら、１システムで使うチップの数を変更することで、処理能力にスケーラビリティを持たせることとした。一例として１つのGPUを、マルチチップで構成することを実現することを可能とする。

また、ポータブルな機器であっても、ホームコンソールなど設置型の機器であっても、さらにはサーバであっても、同じチップの利用を可能とする。

上記目的のため、本発明の実施の形態では、低遅延・多ビット接続・広帯域接続を前提にしたチップ内インターコネクトを、チップ間の物理リンク（chip to chip physical link）を介した、チップ間インターコネクトへ効率よく変換することとした。

ここで変換の対象となるチップ内接続インターコネクトを大別すると、次の4種類となる。本実施の形態の目的の一つは、これらをチップ間接続においてもできるだけトランスペアレントに扱えるようにすることである：
（１）メイン・データ・インターコネクト
このメイン・データ・インターコネクトは、主たるデータの転送用のインターコネクトである。なお、キャッシュコヒーレントプロトコルを含む場合がある。このメイン・データ・インターコネクトの例としては、AMBA AXI, CCI, Infinity Fabricなどであり、制御ユニットとキャッシュ間、キャッシュ同士の間など（CU-L1, L1-L2, L1-RB, L1-分散L2巨大クロスバなど）で利用される。
（２）MMIOアクセス・インターコネクト
これはCPU/制御コアからチップ内の各ブロックのレジスタ/メモリ アクセス用のインターコネクトである。
（３）システム制御系
パワーマネージャ制御、DFT/DFD系統、割り込みなどに関わるインターコネクトである。
（４）ブロック固有専用線
これはローカルデータバスや、ハンドシェイク、制御ラインなどである。ＧＰＵ等においてはコマンドプロセッサCPから各シェーダエンジンSEへのライン、あるいはラスタライザから各シェーダエンジンSEへのライン、ジオメトリ・テッセレーション系から各シェーダエンジンSEへのラインなどで利用される。

従来のチップ間インターコネクトでは、オンチップインターコネクトにチップ外接続ポートを設け、インターフェース・ブリッジなどを介して、外部チップに接続していた。しかしながらこの方法では、プロトコル変換やキューイングの遅延が大きく、スループット性能がチップ内インターコネクトの場合に比して低下する。

そして遅延が大きいと、特にキャッシュコヒーレント・プロトコルなどハンドシェイクを要する転送のスループット性能が律速されることとなるなど、外部チップ・インタフェースのトランスポート・データリンク層のオーバーヘッドが大きくなってしまっていた。なお、転送データを削減するための既存のデータ圧縮方式を採用しても、遅延が大きいので、上記の課題は解決できない。

そこで本発明の実施の形態では、広帯域かつチップ内インターコネクトより動作周波数が速いチップ間物理リンク（chip to chip physical link）の利用を前提として、チップ内インターコネクトを流れる信号のｒａｗ値の変化をサンプリングしたフレームを送受信することとした。

ここで、チップ内インターコネクトを介した信号の送受で利用される各種のチップ内プロトコルについて、個別にプロトコル変換することなく、共通の方式でサンプリングして、送受信できることとなる。また、サンプリングするチップ内インターコネクトで利用されるプロトコルやビット幅は問われない。

また、サンプリングする対象は、通常のインターコネクトにおけるデータ線のみならず、制御線を流れる信号のraw値の変化を含めてもよい。

さらに、このサンプリングにおいては、信号が変化したとき、つまりシグナルエッジの変化（０から１への変化または１から０への変化）があったときのみサンプリングとフレーム生成をしてもよい。これにより不要な情報の転送をスキップできる。

また、サンプリングするか否かを、各インターコネクトおよびマスターブロックのアクティブ・非アクティブを示す制御信号（bus/cycle enable, clk/power gating enableなど）を参照して判断してもよい。これによりサンプリング不要なサイクルを判別し、不要な転送をスキップできる。

また、チップ内インターコネクトの各サイクルのアクティブ(enable/disable、valid、readyなど)ステータスを参照し、サンプリングが不要となるサイクルを判別して、不要な転送をスキップしてもよい。

具体的に、本実施の形態では、チップ内インターコネクトの値をサンプリングし、フレームを生成する、送信側（ソース）のラッパーモジュールを備える。また、このフレームを受信する側である受信側では、当該受信したフレームに含まれるサンプリング値を出力するデスティネーションのラッパーモジュールを備える。

またここで送受されるフレームは、ソースとデスティネーションを特定するＩＤを付加したフレームとしてもよい。

これを実現する一つの例では、ソースとなるブロックと、デスティネーションとなるブロックと、の組み合わせに対して、固有のＩＤを付与する。一例として、ソース側であるチップにブロックＡ，Ｂ，Ｃの３つのブロックがあり、デスティネーション側であるチップにブロックＤ，Ｅ，Ｆの３つのブロックがあるとき、次のようにＩＤを割り当てる。

すなわち、A→Dの転送にID：1、 A→Eの転送にID：２、 A→F転送にID：3、B→Dの転送にID：4、 B→Eの転送にID：5、 B→F転送にID：6、C→Dの転送にID：7、 C→Eの転送にID：8、 C→F転送にID：9…というようにＩＤを割り当てることとしてもよい。これにより、ひとつのＩＤをデコードするだけでソースとデスティネーションおよび経路を把握できるようにする。

また、他のチップからフレームを受信したチップは、このＩＤに基づいて当該チップ内で宛て先に該当するデスティネーションにフレームを送出することとしてもよい。

また、各チップでは、チップ内インターコネクトを流れる信号のraw値の変化をサンプリングして得たデータを、送信時に、パラレルシリアル変換してもよい。この例では、受信側のチップが受け入れたフレームのデータを、シリアルパラレル変換する。これにより、チップ間の転送に要するビット幅を削減できる。

また本発明の実施の形態の一例に係るその他の特徴の例は、次の通りである。すなわち、
・チップ間物理リンク（chip to chip physical link）は、フレームをクレジットベースのフロー制御にもとづいて送受信してもよい。

この場合、通信においてクレジットベースのフロー制御以外のACK/NAKなどを用いたハンドシェイクをしない。またチップ内でのプロトコルが利用しているハンドシェイクに関わりなくフレームを転送する。
・フレーム生成において、フレームにはタイムスタンプを付加してもよい。
・フレーム生成において、フレームにはプライオリティ情報を付加してもよい。
・またフレームの経路を選択する、経路選択用スイッチ（ＳＷ）を設け、この経路選択用スイッチ（ＳＷ）を介してフレームを転送してもよい。これらの経路選択用スイッチ（ＳＷ）や、ラッパーモジュール、チップ間物理リンク（chip to chip physical link）においては、バーチャルチャネル（ＶＣ）、およびQoS制御を利用してもよい
・QoS制御を行う場合、タイムスタンプとプライオリティ情報を用いてもよい。
・電気的転送の周波数帯域抑制やロバストネス向上のため、フレームを128B130Bなどでエンコードしてもよい。
・フレームには、ＥＣＣなどエラー補正値の付加をおこなってもよい。
・チップ内のブロック（機能ブロック）、ラッパーモジュール、チップ間物理リンク（chip to chip physical link）、を相互に接続するインターコネクトは、ツリー、メッシュ、トーラス、など、どのようなトポロジーを用いたものであってもよい。
・チップ間の転送では、チップ間物理リンク（chip to chip physical link）のビット幅にて、フレームをアライメントしてもよいし、非アライメントのまま不足分を所定のデータで充填して、フレームを転送してもよい。
・非アライメントでフレームを転送するときには、あらかじめソースとデスティネーションとの間で充填に関するルールを定めておく。この場合、フレームの区切りを示す目印となるデータを付加せずに送信できることとなり、これにより転送効率（フレーム利用効率）を向上できる。
・フレーム区切りを示す目印となるデータが必要である場合は、当該目印となるデータとして、専用線アサートやマジックナンバー値を用いてもよい。
・１フレーム内に、空間軸（複数のソースの信号値）・時間軸（より高速動作な周波数による信号値に基づく情報）方向に、複数のサンプリング値が含まれてもよい。これにより転送効率（フレーム利用効率）が向上する。
・ソース及びデスティネーションとなるブロックはそれぞれ、フレームに付加されたＩＤにより、1フレームに含まれるサンプリング値のフォーマットを把握することとしてもよい。

すなわち、図１０に例示するように、フレームに付加する固有のＩＤは、ソースとなる機能ブロックを特定する情報（Src）と、デスティネーションとなる機能ブロックを特定する情報（Ds）と、サンプリングしたチップ内インターコネクトの信号のフォーマット（Format）や動作周波数（Freq）など、当該チップ内インターコネクトの種類に基づく情報と、ＱｏＳ、バースト等、フレームの送受信に関わる情報とを互いに関連付けて、各チップ内のラッパーモジュールが参照可能な状態で例えば各チップ内に保持しておく。

この例では、ＩＤには、ソースとデスティネーションの組み合わせに加えて、サンプリングしたチップ内インターコネクトの種類や周波数など様々な付加情報が紐づけてられる。これにより、ＩＤをデコードするだけで複数の情報を取り出すことが可能となる。

さらに本発明の実施の形態においては：
・ソース・デスティネーションがどのブロックであるかと、フレーム内の信号のフォーマットは、ＩＤによって特定されるが、このＩＤ等の情報は、事前に静的に決まっていてもよいし、設定フェーズが実施されるときに動的に決められてもよい。
・また、本実施の形態では、サンプリングしたｒａｗ値、及び、ＩＤなどの最低限のヘッダを付加したフレームの長さは問われない。
・チップ間物理リンク（chip to chip physical link）は、複数のソース・デスティネーションの組み合わせ間のフレームを集約して転送してもよい。
・このチップ間物理リンク（chip to chip physical link）のビット幅も、限定されるものではない。
・さらにチップ間物理リンク（chip to chip physical link）は、一対のチップ間で複数設けられていてもよい。

チップ内インターコネクトのプロトコルにおいて、コマンドフェーズとデータフェーズが分離されたスプリットトランザクションが主流となっている。スプリットトランザクションでは、各トランザクションは、アウトスタンディング（outstanding）に、並列に動作し、コマンドフェーズとデータフェーズとの間で要する時間（サイクル数）や、コマンドとデータとの順序は可変となっている。このようなトランザクションにおいて、本実施の形態の方法を適用することは容易である。ラッパーモジュールやスイッチ（SW）においてバッファ（BUF）を介することにより、従来のプロトコル変換ブリッジよりも小さいが遅延が発生しうる。そのときに、スプリットトランザクションはトランスペアレントに使用できる。

ただし、固定サイクル決め打ちで動く、シグナル状態遷移や、ソースデスティネーション間ハンドシェイクも存在する。そのような信号をチップ間で転送する必要があるときは、当該固定サイクルだけ連続サンプリングしたデータが連続したフレーム（すなわちバースト（Burst)）を転送するモード、もしくは１フレーム内に当該連続サンプリングしたデータが格納されるモードがあってもよい。またそのモードでの転送であることを示すヘッダフラグがフレーム内に含まれていてもよい。ラッパーモジュールやスイッチが当該フラグを参照して転送を実施することで、連続サンプリング値が分断されず、固定サイクル数で、チップ間を転送できるように制御できる。また、そのときには、VCやQoS制御とおなじ制御スキームを使用してもよい。

従来のチップ間接続は：
・チップ内接続に対して、ブリッジを介する接続によるデータ転送効率低下や遅延増加がおき、限定的な用途に特化している。
・チップ内インターコネクトのプロトコルを、チップ間インターコネクトのプロトコルに変換するブリッジが使われている。
・チップ内にはさまざまなインターコネクトがあるが、従来方式では、主たるチップ内インターコネクトプロトコルの変換のみに限定対応している。多様なチップ内プロトコルへ対応するには、その数だけ変換ブリッジを用意する必要もある。
・チップ間接続は、電気的特性やコストの制約により、少ないビット幅に転送をシリアライズして接続することが必要となり、変換オーバーヘッドが大きい専用チップ間インターコネクトのプロトコルが使われることが多い。
・多レイヤ変換を介して、データのシリアライズ化・パケット化をおこなっている。限定ビット数（幅２から６４ビット程度）のシリアルのチップ間物理リンクを使うことが前提となっている。
・既存のチップ間のインターフェース規格においては、プロトコル・オーバーヘッドが20～30%程度となっている。

本実施の形態が対象の一例とする信号処理チップには、CPU/GPU/DSPなどのプロセッサ、ビデオ圧縮符号化・伸張復号をおこなう機能ブロック、画像音声処理や通信処理を行うハードワイヤード機能ブロック、不揮発性・開発性のメモリ、さまざまな外部デバイスと接続するためのインターフェース機能ブロック、A/D変換・D/A変換や、外部メモリや外部チップと接続するためのPHY、クロック逓倍や同期をおこなうPLLなどを内蔵してよい。

すなわち図１１に例示するように、第１のチップが機能ブロックＡ（Blk A）、機能ブロックＢ（Blk B）…及びラッパーモジュール（Wrapper）が相互にチップ内インターコネクトで接続されたものであり、第２のチップが機能ブロックＣ（Blk C）、機能ブロックＤ（Blk D）…及びラッパーモジュール（Wrapper）が相互にチップ内インターコネクトで接続されたものであるとする。このような第１のチップと第２のチップとを接続する本実施の形態の例に係るチップ間インターコネクトによると、ラッパーモジュールがそれぞれ複雑なレイヤ変換を排除し、既存のチップ内インターコネクトラインを流れる信号をディジタルサンプリングし、中継転送する。

なお、この例では、超多ビット高速チップ間物理リンク（chip to chip physical link）が使えることを前提とする(ある例では、想定幅 256 ～ 2048 bit 程度)。

また、ラッパーモジュールがサンプリングして得るデータのビット幅（フレーム）と、チップ間物理リンク（chip to chip physical link）のビット幅は同じであって、各ビットが１対１対応してもよいし、ビット幅が異なっていてもよい。さらに、複数のラッパーモジュールが出力するフレームをチップ間物理リンク（chip to chip physical link）の同一ラインにたたみこんでもよい。

１対１接続や、単純なハードワイヤードブロックが固定ルールを使う場合ならば、フレームにＩＤなどを含むヘッダを含める必要がなくなる。また、この場合、フレーム区切りのマークも不要となる。

また、サンプリングのタイミングに関して、図１２に例示するように、ＡＭＢＡ ＡＸＩプロトコルで信号を授受する、５６線のチップ内インターコネクトで相互に接続されたＡＸＩマスターとなる機能ブロックと、ＡＸＩスレーブとなる機能ブロックとがある例を考える。

このとき、ＡＸＩマスター側からライトアドレス制御が送出され、ＡＸＩスレーブがそれに応答してアドレス書き込み可能の信号（ＡＷＲＥＡＤＹ）を送出するものとする。そしてその後、
・ＡＸＩマスターがリードアドレス制御を送出、
・ＡＸＩスレーブがアドレス読み出し可能の信号（ＡＲＲＥＡＤＹ）を送出、
・ＡＸＩマスターがライトのデータを送出、
・ＡＸＩスレーブがライトレディの信号（ＷＲＥＡＤＹ）を送出、
・ＡＸＩスレーブがリードデータを送出、
・ＡＸＩマスターがリードレディの信号（ＲＲＥＡＤＹ）を送出、
・ＡＸＩスレーブがライト応答を送出、
・ＡＸＩマスターがレディ（ＢＲＥＡＤＹ）を送出、
というように信号を送出する場合、信号のタイミングチャートは図１３に例示するようなものとなる。

このとき、このチップ内インターコネクトに接続されたラッパーモジュールは、５６線のいずれかのシグナルエッジに変化があったサイクルだけ５６線分の値（５６の値）をサンプリングして、他のチップのラッパーモジュールへ送出することとしてもよい。図１３の例であれば、Ｔ7のサイクルでのサンプリングはスキップできる。なお、この例に限らず、ラッパーモジュールは、サンプリングの対象とするチップ内インターコネクトのアクティブ（enable/disable）のステータスを参照し、サンプリング不要なサイクルを判別し、サンプリング不要と判断したサイクルでのサンプリング（及び、その送出）をスキップしてもよい。

また図１４に、信号処理チップ１のスイッチＳＷの構成例を示す。図１４（ａ）は２つのラッパーモジュールからそれぞれフレームの入力を受けて順次バッファ１４０１に保持し、１つの出力先の機能ブロック宛に出力するスイッチＳＷの例を示す。また図１４（ｂ）は２つのラッパーモジュールからそれぞれフレームの入力を受けて、それぞれの入力に対応して設けられ、各フレームに含まれるＩＤを、ＩＤテーブル１４１１を参照してデコードするＩＤデコーダ１４１２，１４１３を備える例を示す。この例では、ＩＤデコーダ１４１２，１４１３はそれぞれ受け入れたフレームに含まれるＩＤをデコードして、出力先となる３つの機能ブロックのいずれかを宛先として特定する。そしてＩＤデコーダ１４１２，１４１３は、特定した宛先の機能ブロックに対応して設けられたバッファ１４１４，１４１５，１４１６のいずれかにフレームを出力する。

サンプリングを行うためのラッパーモジュール内の回路は、例えば図１５に例示するように、第１のラッチ（Ｄフリップフロップ（ＤＦＦ））１５０１と、第２のラッチ（ＤＦＦ）１５０２と、ＮＯＴ回路１５０３と、３入力ＡＮＤ回路１５０４とを含んで構成される。第１のラッチ１５０１はサンプリングの対象となるチップ内インターコネクトのＲａｗ信号の入力を受け入れ、また当該チップ内インターコネクトのクロック信号の所定のタイミングで、当該受け入れたＲａｗ信号をラッチし、ラッチした信号を出力する。

第２のラッチ１５０２は、第１のラッチ１５０１が出力する信号を、チップ内インターコネクトのクロック信号の所定のタイミングでラッチし、当該ラッチした信号をＮＯＴ回路１５０３に出力する。ＮＯＴ回路１５０３は当該入力された信号を論理反転し、ＡＮＤ回路１５０４に出力する。

３入力ＡＮＤ回路１５０４は、ここではチップ内インターコネクトのアクティブ（enable/disable）信号と、ＮＯＴ回路１５０３の出力と、第１のラッチ１５０１の出力とを受け入れて、これらの信号のＡＮＤ演算結果をサンプリング結果として出力する。

この回路により、チップ内インターコネクトがアクティブであり、かつ、Ｒａｗ信号に変化があった（第１、第２のラッチの出力する信号が異なっている）場合に、クロック周波数１サイクルにわたってパルスを出力する回路が得られる。

なお、サンプリングの対象となるＲａｗ信号がクロック同期信号である場合は、ラッチの必要がないので、この場合、第１のラッチ１５０１は必ずしも必要でない。

また、逆サンプリング（デサンプリング）を行う回路の例は、図１６に例示するように、排他的論理和回路（ＥＸＯＲ）１６０１と、ラッチ（ＤＦＦ）１６０２とを含んで構成される。排他的論理和回路１６０１は、サンプリング結果の入力と、後に説明するラッチ１６０２の出力とを得て、それらの排他的論理和を演算し、当該演算の結果をラッチ１６０２に出力する。

ラッチ１６０２は、排他的論理和回路１６０１の出力を、チップ内インターコネクトのクロックの所定のタイミングでラッチし、当該ラッチした信号を出力する。この出力は、受信側のチップ内インターコネクトのＲａｗ信号として出力される。

この逆サンプリング回路の例によると、サンプリング結果のパルスが入力されるごとに、Ｒａｗ信号の出力の０／１を反転させる。また引き続いて受け入れるサンプリング結果に変化がない場合は同じ値を出力し続けることとなっている。なお、入力されるサンプリング結果に変化がない状態では、逆サンプリング回路のクロックを停止したり、各部への電源供給を停止したりして、省電力化を図ってもよい。

なお、サンプリングと逆サンプリングとで用いるクロックと、各チップ内インターコネクトで利用されるクロックが異なっている場合、これらを同期させるための同期化の回路を、上記サンプリング回路や逆サンプリング回路に付加して、サンプリングと逆サンプリングとで用いるクロックを、各チップ内インターコネクトで利用されるクロックに同期させてもよい。

サンプリングした信号を送出するための送出部の回路構成例を図１７に示す。図１７においては４ビットの信号を送出する例が示される。ここではＰＨＹクロック信号の入力を受けてクロック信号の変化ごとに、４つ（ビット数に応じた数）のいずれかの出力信号線の出力を順次、輪番に１とし、他の出力信号線の出力を０とする（図１８）セレクタジェネレータ１７０１と、各ビットに対応する信号とセレクタジェネレータ１７０１のいずれかの出力信号線からの信号との論理積をそれぞれ演算して出力するＡＮＤ回路１７０２と、これらのＡＮＤ回路１７０２の出力の論理和を演算して出力するＯＲ回路１７０３と、ＯＲ回路１７０３の出力をＰＨＹクロックの所定のタイミングでラッチして出力する第１のラッチ（ＤＦＦ）１７０４と、ＯＲ回路１７０３の出力を、反転したＰＨＹクロックの所定のタイミングでラッチして出力する第２のラッチ（ＤＦＦ）１７０５と、ＰＨＹクロックの入力を受けて、第１，第２のラッチ１７０４，１７０５のいずれかの出力を選択して出力するセレクタ１７０６とを含む。この例によると、４ビット分のサンプリング結果をシリアライズして送出可能となる。

また、この回路が送出した信号を受け入れる受信部の回路構成例を図１９に示す。図１９に例示する回路は、セレクタジェネレータ１７０１と同様の動作を行うセレクタジェネレータ１９０１と、シリアライズされた信号とセレクタジェネレータ１９０１のいずれかの出力信号線からの信号との論理積をそれぞれ演算して出力するＡＮＤ回路１９０２と、奇数番目のビットに対応する信号線上に設けられ、ＡＮＤ回路１９０２が出力する信号を、反転したＰＨＹクロックの所定のタイミングでラッチして出力する第１のラッチ１９０３と、偶数番目のビットに対応する信号線上に設けられ、ＡＮＤ回路１９０２が出力する信号を、ＰＨＹクロックの所定のタイミングでラッチして出力する第２のラッチ１９０４とを含む。この回路では、これら各ラッチの出力がそれぞれ対応するサンプリング結果として出力される。

本実施の形態のこの例では、サンプリングや逆サンプリングで用いるクロックに対して、ＰＨＹクロックの周波数をより高く設定し、ＰＨＹ間（PHY to PHY）の転送において、同じ情報量を、より少ないビット幅で転送することを可能としている。この例によると、Ｐ２Ｓ（Parallel to Serial）、Ｓ２Ｐ（Serial to Parallel）変換が、単相（Positiveクロックエッジを利用する）の４ビットの幅の信号を、両相（PositiveとNegativeの双方のクロックエッジを利用する）１ビット幅の信号として転送することとなる。この例ではＰＨＹのクロックの周波数は、サンプリングや逆サンプリングで用いるクロックに対して、最低でも２倍の周波数とする必要がある。

ただし、チップ間の伝送路において、誤り訂正用のデータを付加したり、８ｂ１０ｂ転送等によるクロック信号の埋め込みを行ってもよい。また、プリエンファシスを併用してもよい。これらの結果、実効のデータ転送効率が低下する場合には、サンプリング、逆サンプリングで用いるクロックの周波数に対するＰＨＹクロックの周波数の比をより高くしてもよい。

また本実施の形態のある例で利用されるバッファ回路は、図２０に例示する構成により実現できる。この例のバッファ回路は、各チップ内に、送信側（ＴＸ）と受信側（ＲＸ）との対で配される。

送信側のバッファ回路は、バッファ部２００１、カウンタ部２００２、及び自チップクレジット値保持部２００３を含んで構成され、受信側のバッファ回路は、バッファ部２０１０、カウンタ部２０１１、及び対向チップクレジット値保持部２０１２を含んで構成される。

これらのバッファ回路は、ＰＨＹが送受信するデータ（つまり、サンプリング結果）を一時期的に保持する。送信側のバッファ回路は、対向チップ（送信先のチップ）の受信側バッファが空いていることを、対向チップクレジット値保持部２０１２から取得した値に基づいて確認できたとき、サンプリング結果を、その確認できた値の量だけＰＨＹへ出力する。

送信側バッファ回路は、自チップの受信側バッファの空き容量を、自チップクレジット情報として取得し、自チップクレジット情報保持部２００３に格納するとともに、サンプリング結果と共にＰＨＹへ出力して、対向チップへ通達する。

受信側バッファ回路は、対向チップからサンプリング結果の入力を無条件に受け入れてバッファ部２０１０に保持する。ここではクレジット情報に基づいて送信が行われているため受信側バッファ回路のバッファ部２０１０におけるバッファあふれが生じることはない。

受信側バッファ回路は、受信するサンプリング結果が入力される間に、事前に約束したルールで挿入されている、対向チップの受信側バッファの空き容量を対向チップクレジット値保持部２０１２に保存する。

またカウンタ部２００２及び２０１１は、現在の、対応するバッファ部２００１，２０１０の空き領域の数を保持する。この例では、カウンタ部２００２，２０１１の初期値を、それぞれ対応するバッファ部の空き領域の数に設定する。

これらカウンタ部２００２，２０１１に対しては、サンプリング結果が入力されるたびにアクティブになる（パルスが生成される）カウンタ減算信号、またはサンプリング結果が出力されるたびにアクティブになる（パルスが生成される）カウンタ加算信号が入力される。

そしてカウンタ減算信号がアクティブになる（パルスが入力される）たびに、カウンタ部２００２，２０１１が保持する値を、そのアクティブサイクル数だけ減算した値とする。

また、カウンタ加算信号がアクティブになる（パルスが入力される）たびに、カウンタ部２００２，２０１１が保持する値を、そのアクティブサイクル数を加算した値とする。

そしてこの例では、バッファ回路は、自チップクレジット情報（すなわちバッファ部の空き増減量）として、カウンタの現在の値もしくは、前回からの差分増減量を使う。

ここでバッファ残量を示すカウンタ値、もしくは前回のカウンタ値からのカウンタの増減値をクレジット情報として、ＰＨＹ間で送受される通信データへ挿入する例について説明する。この例ではクレジット情報のビット幅は９乃至３２ビット程度であり、サンプリング結果のデータサイズである８乃至２０４８バイト程度あたり1カウント程度が想定される。従って、クレジット情報を、ＰＨＹ間で送受される通信データに対し、決められた周期間隔で固定的に挿入することとしてよい。このようにしても、オーバーヘッドは十分小さい。

なお、これらバッファ回路のビット幅が例えば５１２ビット必要であったとき、接続されるチップ内インターコネクトなどの幅で分割してよい（例えば１９２，５６，３６，２２８バイトにそれぞれ分割してよい）。またバッファの分割単位ごとに、サンプリング結果にパルスがなく、0が続いているならば、バッファ回路へのクロックや電源を停止してよい。これにより低電力化を実現できる。

また本実施の形態で利用可能なＰＨＹの回路の例を、図２１に示す。図２１には、送信側となるチップ内に配される送信側（ＴＸ）ＰＨＹインタフェース回路と、受信側となるチップ内に配される受信側（ＲＸ）ＰＨＹインタフェース回路とを示している。なお、後述のように各チップに送信側ＰＨＹインタフェースと受信側ＰＨＹインタフェースとの双方を備えてもよい。

図２１に示す送信側ＰＨＹインタフェースは、ＰＨＹクロックを生成するＰＨＹクロックジェネレータ２１０１と、シリアライズされたサンプリング結果の入力を受けて、プリエンコーディングやプリエンファシス等（PreEncoding, PreDrv, PreEmph）の処理を行い、信号線を介してアナログ信号を送出する送信回路部２１０２と、を含む。

また受信側ＰＨＹインタフェースは、信号線を介して受信したアナログ信号を整形するイコライザ（EQU）２１１０と、ＰＨＹクロックを再生するクロック再生回路２１１１と、アナログ信号をデジタル信号に変換するＡＤＣ２１１２とを含んで構成される。

この例では、クロック信号をデータ信号に埋め込んで送信することとしており、差動信号ペアで送信する例を示している。また変調の方法としてＰＡＭ４（４値パルス振幅変調）等、種々の変調方式を採用してもよい。ＰＡＭ４の場合、１シンボルあたり２ビットの転送が行われることとなる。

本実施の形態の例では、このような差動信号を用いて比較的高速な電気通信を行うＰＨＹを用いる。またこの例のように、クロック信号をデータ線上の信号に重畳して電気通信を行うほか、クロック信号を送受するクロック信号線を別途設けてもよい。またこのＰＨＹは、シリアライズ化されたサンプリング結果を、シングルエンド信号を用いて電気通信を行う標準的なインタフェース回路により実現されてもよいし、磁界結合により近接通信を行うものであってもよい。さらに、電気光変換を介して光通信を行うものであってもよい。

図２２に、本実施の形態の信号処理チップであるチップＡとチップＢとの間でチップ間インターコネクトを行う際の回路構成の概略例を示す。

図２２に例示するように、各チップにはそれぞれ一対のラッパーモジュール２２０１，２２０２，２２０３，２２０４と、一対のＰＨＹ２２０５，２２０６，２２０７，２２０８を含む。

またチップＡのラッパーモジュール２２０１はサンプリング回路２２１１及び送信側バッファ２２１２を含み、ＰＨＹ２２０５は、ＰＨＹインタフェース回路２２１３を含む。

チップＡのラッパーモジュール２２０２は逆サンプリング回路２２２１及び受信側バッファ２２２２を含み、ＰＨＹ２２０６は、ＰＨＹインタフェース回路２２２３を含む。

チップＢのラッパーモジュール２２０３は逆サンプリング回路２２３１及び受信側バッファ２２３２を含み、ＰＨＹ２２０７は、ＰＨＹインタフェース回路２２３３を含む。

チップＢのラッパーモジュール２２０４はサンプリング回路２２４１及び送信側バッファ２２４２を含み、ＰＨＹ２２０８は、ＰＨＹインタフェース回路２２４３を含む。

サンプリング回路２２１１及び逆サンプリング回路２２２１は、チップＡのチップ内インターコネクトに接続される。同様に、逆サンプリング回路２２３１及びサンプリング回路２２４１は、チップＢのチップ内インターコネクトに接続される。ここで各チップ内インターコネクトは種々の異なるプロトコルで動作していてよい。またこの図２２では、チップ内インターコネクトが最大動作周波数１．６２５ＧＨｚで動作するものであり、信号線の合計が１０２４ビット（５１２ビット双方向）である場合の例を示している。この例にあるように、ＰＨＹ内では２６ＧＨｚのＱＤＲ（Quad Data Rate：１サイクルあたり４相、つまり同一周波数でクロック位相０度、９０度、１８０度、２７０度を用意する方式）で信号を処理し、ＰＨＹインタフェース回路が送受する信号は８ビット幅の５２ＧＨｚの信号であるとする。またＰＡＭ４変調（４値パルス振幅変調：１シンボルあたり２ビットの転送を行う）を採用し、差動信号方式を採用している（差動信号方式：Differential pair signals、２本の相補信号を使って１ビットの転送を行う方式）ものとする。

この例では、チップ内インターコネクトのプロトコルによりハンドシェイク等を行うものとし、これらの回路群はハンドシェイクに介在せず、そのまま対向チップへ中継することとする。

さらに図２３は、様々な動作周波数のチップ内インターコネクト５１２本をラッパーモジュールに入力し、そのまま５１２ビット幅でサンプリングし、Ｐ２Ｓ（Parallel to Serial）で8ビットに集約する例を示した概略説明図である。

ａ：１９２ビット（二点鎖線），動作周波数１．６２５ＧＨｚは、メイン・データ・インターコネクトであり、ここではネットワークオンチップ（Network on Chip）型であるものとしている（主たるデータの転送用であり、キャッシュコヒーレントプロトコルを含んでもよい。AXIや CCI、 Infinity Fabric等である）。

ｂ：出力５６ビット、入力３６ビット（破線）、動作周波数４０６ＭＨｚは、MMIOアクセス・インターコネクトであり、共有バス型であるものとする。このインターコネクトは、ＣＰＵや制御コアから各機能ブロックのレジスタやメモリアクセスを行う際に用いられるものである）。

ｃ：３６ビット（一点鎖線）、動作周波数２０３ＭＨｚは、システム制御系のインターコネクトであり、ディスクリート専用線であるものとする。パワーマネジメント制御や、ＤＦＴ／ＤＦＤ系統、割り込みなどの信号を送受するものである。

ｄ：２２８ビット（実線），動作周波数１．６２５ＧＨｚは、ブロック固有専用線であり、片方向クロスバ型であるものとする。ローカルデータバス、ハンドシェイク、制御ラインなどとして用いられるものである。

この例では、動作周波数が比較的低いチップ内インターコネクトは、ラッパーモジュールにおいてサンプリングした信号を、動作周波数が最も高い信号（ここでの例では1.625GHzの信号）にマルチプレックス（多重化）し、信号本数を削減したうえでＰ２Ｓへ入力してもよい。この例では1.625GHzで動作する信号（ａ，ｄ）にあわせて1.625GHz以上でサンプリングをおこなうため、４０６ＭＨｚの信号ｂの５６本は１４本の信号線に、２０３ＭＨｚの信号ｃの３６本は５本の信号線にそれぞれマルチプレックスできる。この場合、信号ａ１９２ビット、信号ｂは（５６ビットから削減されて）１４ビット、信号ｃは（３６ビットから削減されて）５ビット、信号ｄは２２８ビットとなり、合計は（５１２ビットから削減されて）４３９ビットとなる。これにより、同じＰＨＹのビット幅で、より多くのチップ内インターコネクト上の信号を転送することができることとなる。

図２４は、このチップ内インターコネクトにおけるバスサイクルの推移の例を表す説明図である。ここでのサイクルは、最も高速なチップないインターコネクトのクロック動作周波数におけるサイクルであり、それとは異なるチップ内インターコネクトであっても、サンプリング結果の送信に用いるＰＨＹ単位が同じである場合、ＰＨＹを共有するチップ内インターコネクトのうち最も早いクロック周波数でサンプリングが行われることとなる。

なお、図２４においてactiveとあるのは、対応するチップ内インターコネクトが利用されており、かつ、信号に０／１の変化がある状態を示す。この状態では、対応するチップ内インターコネクト用のサンプリング回路（ラッパーモジュール内）においてパルスが生成される。

またnon-activeとあるのは、対応するチップ内インターコネクトが利用されているが信号に０／１の変化がない状態、または、対応するオンチップインターコネクトが利用されていない状態（信号に０／１変化があってもよい。つまり無意味な、無視してよい信号変動があってもよい）を示す。この状態では対応するチップ内インターコネクト用サンプリング回路においてパルスは生成されない。またこのnon-activeの状態ではサンプリング回路及びそれより後続する回路でクロックや電源を停止させることができる。この例では、低電力化できる。

また、本実施の形態の例に係るチップ間インターコネクトを利用して、複合インターコネクトを２チップ構成に拡張する例について図２５を参照しつつ説明する。

図２５では、１１個の機能ブロック（Blk０からBlkＪ）２５０１と、スイッチ（ＳＷ）２５０２とを含むチップを２チップ構成に拡張する例を示している。２チップ構成にした場合には、本実施の形態の信号処理チップの例として、６つの機能ブロック（Blk０，Ａ，Ｂ，Ｅ，Ｆ，Ｇ）２５１１と、スイッチ（ＳＷ）２５１２と、ラッパーモジュール２５１３と、チップ間ＰＨＹ２５１４とを備えた第１のチップ（CHIP A）と、５つの機能ブロック（BlkＣ，Ｄ，Ｈ，Ｉ，Ｊ）２５２１と、スイッチ（ＳＷ）２５２２と、ラッパーモジュール２５２３と、チップ間ＰＨＹ２５２４とを備えた第２のチップ（CHIP B）とを含む構成として実現できる。

なお、もとの１チップの状態では、ブロックBlkＡ，Ｂと、ブロックBlkＥ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊとの間のメイン・データ・インターコネクト（二点鎖線）が第１のスイッチＳＷ２５０２により仲介されている。同様に、ブロックBlkＣ，ＤとブロックBlkＥ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊとの間のメイン・データ・インターコネクト（二点鎖線）が第２のスイッチＳＷ２５０２により仲介されているものとしている。

MMIOアクセス・インターコネクト（破線）は、機能ブロックBlk０から他の機能ブロックBlkＡ乃至Ｊの間に接続されており、システム制御系（一点鎖線）は、機能ブロックBlkＡ乃至Ｊから機能ブロックBlk０の間に接続されている。さらにブロック固有専用線（実線）は、片方向クロスバ型のローカルデータバス等であり、機能ブロックBlk０から機能ブロックBlkＡ乃至Ｄの間に接続されているものとしている。

この例では、２チップ構成とした場合、第１のチップ側では、スイッチ２５１２とラッパーモジュール２５１３との間でメイン・データ・インターコネクトの信号線のサンプリング、及びメイン・データ・インターコネクトの信号線への信号出力のための接続が行われる。またラッパーモジュール２５１３はMMIOアクセス・インターコネクト上の信号とブロック固有専用線上の信号とをサンプリングしており、システム制御系に対しては、第２のチップから送信されたシステム制御系の信号を出力する。なお、このラッパーモジュール２５１３は、サンプリングした信号を、ＰＨＹ２５１４を介して第２のチップへ送出するとともに、第２のチップが送信した信号を、ＰＨＹ２５１４を介して受け入れている。

また第２のチップ側では、スイッチ２５２２とラッパーモジュール２５２３との間でメイン・データ・インターコネクトの信号線のサンプリング、及びメイン・データ・インターコネクトの信号線への信号出力のための接続が行われる。またラッパーモジュール２５２３は第１のチップから送信されたMMIOアクセス・インターコネクト上の信号とブロック固有専用線上の信号とをそれぞれ対応するインターコネクトに出力しており、システム制御系のインターコネクト上の信号をサンプリングして、ＰＨＹ２５２４へ出力している。なお、このラッパーモジュール２５２３は、サンプリングした信号を、ＰＨＹ２５２４を介して第１のチップへ送出するとともに、第１のチップが送信した信号を、ＰＨＹ２５２４を介して受け入れている。

またこの例のように、ひとつのラッパーモジュールに、各チップ内インターコネクトを接続するために、各チップ内インターコネクトの信号線をチップ内で引き回すと、チップ内のレイアウト効率を悪化させ、設計効率・電力効率・エリア効率等が低下する場合がある。このような場合には、次のような構成をとることで、チップ内の配線効率を改善させることもできる。

すなわち本実施の形態の一例（マルチレイヤーバス型のチップ内インターコネクトに、ツリートポロジを追加する第１のケース）では、図２６に例示するように、各機能ブロックの近傍に各機能ブロックからの出力信号線の信号をサンプリングするラッパーモジュール（Wrapper）を配する。すなわち、この例ではラッパーモジュールの挿入箇所（フレーム変換の場所）は各機能ブロック出力直下となる。

デスティネーションとなる機能ブロックの数にかかわらず、ソースとなる機能ブロック（ラッパーモジュール）が複数あるため、マルチノード接続用のラッパーモジュールを用いてＩＤを付加することとする。

この例では、各機能ブロックの出力インターコネクト規格が互いに異なる場合には、それぞれ対応するラッパーモジュールに通してからチップ内で引き回して、インターチップ・スレーブ（Inter-chip Slave）を介してＰＨＹへと出力する。図２６において破線で示す経路が新たに追加されたトポロジーに相当する。

またチップ内の配線効率を改善させる本実施の形態の別の例（マルチレイヤーバス型のチップ内インターコネクトに、ツリートポロジを追加する第２のケース）では、図２７に例示するように、各機能ブロックから、スイッチＳＷを介して、ラッパーモジュール（Wrapper）へとチップ内インターコネクトの信号線を接続する。この経路においては、一般的なチップ内インターコネクトのプロトコルを用いてよい。

この例におけるラッパーモジュール（Wrapper）挿入箇所（フレーム変換の場所）は、チップ間物理リンク（chip to chip physical link）の直前となる。この例ではソースとなるラッパーモジュール（Wrapper）は一つであるので1対1ノード接続用のラッパーモジュールを用いてもよい。

ただし、対向チップにおいて、デスティネーションとなるラッパーモジュールや機能ブロックが複数あるときには、マルチノード接続用のラッパーモジュールを用いてＩＤを付加する。図２７においても破線で示す経路が新たに追加されたトポロジーに相当する。

なお、各機能ブロックの出力インターコネクト規格が共通、かつQoS/VC対応のときは、元より使われているチップ内インターコネクトをチップ内で引き回すこととすればよい。

また、これら図２６，２７に例示した例は、ツリートポロジを追加するケースであるが、チップ内の機能ブロック、ラッパーモジュール、チップ間物理リンク（chip to chip physical link）を接続するために追加するチップ内インターコネクトは、ツリーに限られずメッシュやトーラスなどの他のトポロジを用いてもよい。

また、これら図２６，２７に例示のものでは、説明を容易にするため各機能ブロックからＰＨＹを介して送信する方向のみ図示しているが、勿論逆方向の接続があってもよい。この場合スイッチ（ＳＷ）は、単方向用のスイッチ（ＳＷ）を２つ設けて双方向の通信に対応することとする。

また、以下、本発明の実施の形態を用いたＧＰＵ構成方法等の例を表す。本実施の形態の信号処理チップを複数含むパッケージは、図２８に例示するように、（１）複数のチップを一つのパッケージ内に積層して配置してもよい（CoC:chip on chip）し、（２）各チップをそれぞれのパッケージとして、パッケージを積層して配置してもよい（PoP:Package on Package）。また、（３）パッケージの基板（substrate）上にＲＤＬ（Re-Distribution Layer）を配し、このＲＤＬ上に本実施の形態の信号処理チップを２つ配することとしてもよい（2.5D構成の一例）。

さらに、（４）パッケージの基板（substrate）上に本実施の形態の信号処理チップを２つ平面的に配してもよい。また、（５）パッケージの基板（substrate）上にシリコンインターポーザ（Silicon Interposer）を配し、この上に本実施の形態の信号処理チップを２つ配することとしてもよい（2.5D構成のもう一つの例）。なお、（６）シリコンインターポーザ（Silicon Interposer）は信号処理チップの全体をカバーする必要はなく、チップ間インターコネクトの配線された部分をカバーするよう配されてもよい（2.5D構成のさらにもう一つの例：部分シリコンインターポーザ）。さらに（７）各信号処理チップが別々のパッケージとなっていてもよい。

ＧＰＵの構成を本実施の形態の信号処理チップを用いて実現する例について次に説明する。ここでの例で対象とするＧＰＵの従来の例（シングルチップの例）は、図２９に示すように、各機能ブロックを含む１つのＧＰＵがモノリシックチップで構成されてなる。性能を向上させるためにはより巨大化する必要があり、結局、特定の性能や機能要件に特化したチップとならざるを得ない。そこで破線枠内をそれぞれ本実施の形態の信号処理チップとすることで、コマンドプロセッサを含む第１のチップ（チップＡ）と、シェーダーエンジンなどを含む第２のチップ（チップＢ）と、メモリコントローラを含む第３のチップ（チップＣ）とに分割する（図３０）。なお、図３０の例ではチップＢやチップＣが複数個備えられており、チップＡを１つ、チップＢを２つ、チップＣを４つ組み合わせて図２９に例示したＧＰＵと同等のＧＰＵを実現している。

より詳しくは、チップＡは、主にGraphics/Compute frontendや統括処理制御系を内蔵する。このチップＡは、並列化が比較的困難なＧＰＵ全体にまたがる処理系を含む。このチップAにはI/O hubダイを統合してもよい。

チップＡは、チップBの次に高速に動作するロジック回路を中心として構成し、必要に応じて各チップを接続するオンチップインターコネクトやペリフェラルI/FのハブとなるI/O Hubチップと統合する。このチップＡの設計に際しては、コストパフォーマンスに優れるロジック回路用シリコンプロセスを採用したときの恩恵が最大化する組み合わせとなるよう構成する。

また、チップＢは、主にシェーダーエンジン（Unified Shader, プログラマブルグラフィックス演算器）や、ラスタライザやレンダリングバックエンド（Z/Stencil/Blendなどのラスターオペレーション）、ローカルメモリ、L0/L1/L2キャッシュなどを内蔵する。このチップＢは、比較的高い演算並列性をもつ機能を中心に構成したものである。具体的には、高速に動作させるべき演算器や、ハードワイヤードロジック、L0/L1高速キャッシュなどを中心としてこのチップＢを構成する。このチップＢの設計に際しては、最も微細化が進んだ高性能ロジック回路用シリコンプロセスを採用したときに、チップエリアや性能（動作周波数や消費電力）の恩恵が最大化する組み合わせとする。

チップＣは、ＰＨＹや大容量キャッシュメモリ（オンチップSRAM、eDRAM、MRAM、FeRAMなど用いる）を中心として構成する。このチップＣにおいては、ＰＨＹなどのアナログ回路や大容量オンチップメモリ（ SRAM、eDRAM、MRAM、FeRAMなど）を集積する場合に有利なシリコンプロセスを採用する。

なお、この例は一例であり、例えばチップＢの機能を多重化し、チップAを廃したうえで、チップBが、チップAの機能を併せ持つようにしてもよい。

この例を図３１に示す。図３１は別の分割方法の例を示したものである。図３１の例では、破線枠内をそれぞれ本実施の形態の信号処理チップとしたもので、コマンドプロセッサやシェーダーエンジン等を含むチップＢ２つと、メモリコントローラに係るチップ４つを組み合わせる例としたものである。

このように１つのＧＰＵの実現方法として複数の分割方法が考えられるため、システムにおいて接続する数を変更するなど構成を調整することでシステムの性能や機能を柔軟に設定できる。

例えば図３２に例示するように、家庭用ゲーム機等において、ポータブル機ではチップＡを１、チップＢを１、チップＣを２とする例が考えられる。このとき、一般的なＧＰＵとしてはチップＡを１、チップＢを１、チップＣを３としてＰＣ用のＧＰＵとすることができる。また据え置き型のゲーム機等では、チップＡを１、チップＢを２、チップＣを４とし、より高性能なＧＰＵとしてチップＡを１、チップＢを３、チップＣを６とすることとしてもよい。

サーバ機等ではチップＡを２、チップＢを４、チップＣを８としてさらに性能の向上を図る。

なお、これらにおいてチップＡ，Ｂ，Ｃには、接続され得る対向チップの数に基づいて、チップ内インターコネクトを接続するためのラッパーモジュール（Wrapper）を、必要な数だけ内蔵させておく。システム構成として、最大接続可能数よりも少ないチップ組み合わせ数とする場合には、内蔵するラッパーモジュール（Wrapper）の一部を未使用としてもよい。

またチップＡを１、チップＢを２、チップＣを４とする構成では、この構成によるＧＰＵを、ＲＤＬを用いた２．５Ｄ構成の１パッケージとし、Ｉ／Ｏハブチップなどを含む別パッケージや、ＤＲＡＭなどに接続する形態としてもよい（図３３（ａ））。チップＡを２、チップＢを４、チップＣを８とする構成では、１つのチップＡと２つのチップＢと４つのチップＣとをシリコンインターポーザを利用した２．５Ｄ構成の１パッケージで構成し、このパッケージを２つ、チップ間インターコネクトで接続して１つのＧＰＵを得てもよい（図３３（ｂ））。なお、これらの例でＣＰＵのチップもまた、本実施の形態の信号処理チップを用いた構成としてもよく、その場合、例えばＣＰＵ部分はＲＤＬを用いた２．５Ｄ構成としてもよい。

また、本実施の形態の信号処理チップを用いたある例では、図３４に示すように、Ｉ／Ｏハブチップにもラッパーモジュールを配して、複数のＧＰＵ（これらの各ＧＰＵにもラッパーモジュールを配する）をチップ間インターコネクトにより接続してもよい。この例では、複数のＧＰＵをあたかも１つの巨大なＧＰＵであるかのように動作させることが可能となる。

従来、複数のＧＰＵを用いる場合には専用のソフトウェア開発を行う必要があったが、本実施の形態の信号処理チップを利用した例によれば、仮想的に巨大な１ＧＰＵを複数の比較的小規模のＧＰＵにより実現できる。このことで、シリコン・ダイ接続数で性能スケーラビリティ（つまり、サーバでもコンソールでも共通に使用できるアーキテクチャ）を確保しつつ、アプリケーションのマルチテナントなどでチップ稼働率の向上も目指すといったことも可能となる。

また、コヒーレントＩ／Ｏハブダイが、上述のチップＡを内蔵し、ＣＰＵ／ＧＰＵがチップＢ，Ｃ及びＣＰＵを内蔵する例を、図３５に示す。この例では、本実施の形態の例に係るラッパーモジュールは、コヒーレントＩ／Ｏハブと、ＣＰＵ／ＧＰＵとの間に挿入され、これらの間でチップ間インターコネクトが行われる。

さらに、図３６に例示するように、本実施の形態の信号処理チップとして機能するシリコンダイ（プロセッサダイ）を用いて、比較的小規模なホームコンソール（図３６（ａ））と、比較的大規模なサーバ（図３６（ｂ））とを実現することもできる。この例では共通のシリコンダイが利用されているが、ホームコンソールでは、チップ間インターコネクトは行われていないので、このシリコンダイに含まれるラッパーモジュールは使用されていない（enableになっていない）。一方、サーバとする場合には、ラッパーモジュールをenableとして、多チップ接続を行っている。図３６（ｂ）の例では、Ｉ／Ｏハブダイに接続されている。

さらにプロセッサダイが複数のラッパーモジュールを備える場合、構成するシステムの規模に応じて、enableとするラッパーモジュールの数を異ならせてもよい（図３７）。

なお、図３０乃至３７などに例示したもののように、複数のチップ間インターコネクトが含まれるときには、そのうちの一部には、本実施の形態の信号処理チップによるインターコネクト以外のチップ間インターコネクト（ラッパーモジュールを利用しないインターコネクト）が含まれてもよい。

１ 信号処理チップ、１０ ラッパー部、１１ サンプリング部、１２，１２′ 送出部、１３，１３′ 受入部、１４，１４′ 逆サンプリング部、２１ 識別情報テーブル、２２ 識別情報付加部、２３ 識別情報デコード部。

Claims (14)

1. それぞれが信号線を介して信号を送受する複数の信号処理ブロックと、
   前記信号処理ブロックが送受する信号線上の信号をサンプリングするサンプリング手段と、
   前記サンプリングした信号を表す情報を含むデータフレームを、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出する送出手段と、
   を含み、
   前記送出手段はさらに、前記サンプリングした信号を受け入れるべき、他の信号処理チップ内の信号処理ブロックを識別する識別情報を付加して、前記サンプリングした信号を表すデータフレームを、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出する信号処理チップ。
2. それぞれが信号線を介して信号を送受する複数の信号処理ブロックと、
   前記信号処理ブロックが送受する信号線上の信号をサンプリングするサンプリング手段と、
   前記サンプリングした信号を表す情報を含むデータフレームを、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出する送出手段と、
   を含み、
   前記送出手段はさらに、前記サンプリングした信号を出力したソースの信号処理ブロックと、当該信号を受け入れるべき、他の信号処理チップ内のデスティネーションの信号処理ブロックとの組を識別する識別情報を付加して、前記サンプリングした信号を表すデータフレームを、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出する信号処理チップ。
3. 請求項１または２に記載の信号処理チップであって、
   前記送出手段は、前記予め定められた条件を満足するタイミングが到来するまで、前記サンプリングして得たデータフレームを保持するバッファを備える信号処理チップ。
4. 請求項１から３のいずれか一項に記載の信号処理チップであって、
   前記送出手段における前記予め定められた条件を満足するタイミングは、情報の送出先となる他の信号処理チップから所定の指示を受けた時点である信号処理チップ。
5. 請求項１から４のいずれか一項に記載の信号処理チップであって、
   前記信号線には、前記信号処理ブロックがデータを送受するデータ信号線と、制御情報を送受する制御信号線とを含む信号処理チップ。
6. 請求項１から５のいずれか一項に記載の信号処理チップであって、
   前記サンプリング手段は、
   （１）前記サンプリングする信号線上の信号に変化があったとき、
   （２）前記信号処理ブロック及び／または信号線の状態を表す制御信号が所定の状態を表すものとなったとき、
   （３）前記サンプリングする信号線の状態が所定の状態となったとき、の少なくとも一つのタイミングでサンプリングを行い、
   前記送出手段は、前記サンプリング手段がサンプリングを行い、予め定められた条件を満足するタイミングで、前記サンプリングで得られたデータフレームを他の信号処理チップに対して送出する信号処理チップ。
7. 請求項１から６のいずれか一項に記載の信号処理チップであって、
   前記送出手段は、複数の前記データフレームに基づいて、所定データ長の転送フレームを少なくとも一つ生成し、当該転送フレームを送出する送出手段であって、
   前記転送フレームを生成する際には、予め定めた詰め込み規則に従い、前記データフレームの少なくとも一つに含まれる情報を、複数の前記転送フレームに詰め込んで前記転送フレームを生成する信号処理チップ。
8. 請求項１から６のいずれか一項に記載の信号処理チップであって、
   前記送出手段は、前記データフレームと、データフレーム間の区切りを表すデータとを含む転送フレームを生成し、当該転送フレームを送出する信号処理チップ。
9. 請求項１から８のいずれか一項に記載の信号処理チップであって、
   前記データフレームは、複数の信号処理ブロックが送受する信号線上の信号、及び／又は、複数の互いに異なるタイミングで前記信号をサンプリングして得た情報を含む信号処理チップ。
10. 請求項１から９のいずれか一項に記載の信号処理チップであって、
    前記サンプリング手段は、送出先となる他の信号処理チップ内の複数の信号処理ブロックのそれぞれが宛先となって受け入れるべき信号をそれぞれサンプリングし、
    前記送出手段はさらに、前記サンプリングして得られた情報を、前記宛先となる複数の信号処理ブロックの各々について予め定められた順序に並べ替えてデータフレームを生成し、予め定められた条件を満足するタイミングで、他の信号処理チップに対して送出する信号処理チップ。
11. 請求項１から１０のいずれか一項に記載の信号処理チップであって、
    前記サンプリング手段は、固定サイクルモードを含む複数の動作モードで動作し、固定サイクルモードで動作する際には、所定のクロックサイクルだけ連続して、前記信号処理ブロックが送受する信号線上の信号をサンプリングし、
    前記送出手段は、当該連続してサンプリングされた信号を表す情報を含むデータフレームを、分断することなく送出する信号処理チップ。
12. 互いに信号線で接続される複数の信号処理ブロックを有する信号処理チップであって、
    互いに信号線で接続される複数の信号処理ブロックを有する他の信号処理チップに接続され、
    前記他の信号処理チップにおいてサンプリングされた、当該他の信号処理チップ内の信号処理ブロック間の信号線上の信号を表すデータフレームを、当該他の信号処理チップから受け入れる受入手段と、
    前記受け入れたデータフレームに基づいて、自己内の前記信号線に信号を出力する逆サンプリング手段と、
    を含み、
    前記受入手段は、データフレームであって、当該データフレームに基づいて前記逆サンプリング手段が出力する信号を受け入れるべき、デスティネーションとなる信号処理ブロックを識別する識別情報が付加されたデータフレームを受け入れ、
    当該識別情報で識別されるデスティネーションとなる信号処理ブロックに対し、前記逆サンプリング手段が出力した信号を供給するスイッチ手段、をさらに有する信号処理チップ。
13. 互いに信号線で接続される複数の信号処理ブロックを有する信号処理チップであって、
    互いに信号線で接続される複数の信号処理ブロックを有する他の信号処理チップに接続され、
    前記他の信号処理チップにおいてサンプリングされた、当該他の信号処理チップ内の信号処理ブロック間の信号線上の信号を表すデータフレームを、当該他の信号処理チップから受け入れる受入手段と、
    前記受け入れたデータフレームに基づいて、自己内の前記信号線に信号を出力する逆サンプリング手段と、
    を含み、
    前記受入手段は、データフレームであって、当該データフレームが表す、他の信号処理チップ内でサンプリングした信号を出力したソースの信号処理ブロックと、当該データフレームに基づいて前記逆サンプリング手段が出力する信号を受け入れるべき、デスティネーションとなる信号処理ブロックとの組を識別する識別情報が付加されたデータフレームを受け入れ、
    当該識別情報で識別されるデスティネーションとなる信号処理ブロックに対し、前記逆サンプリング手段が出力した信号を供給するスイッチ手段、をさらに有する信号処理チップ。
14. 請求項１２または１３に記載の信号処理チップであって、
    前記識別情報に関連付けて、サンプリングのフォーマットに関するフォーマット情報を保持し、
    識別情報が付加されたデータフレームに基づいて前記逆サンプリング手段が出力する信号を、当該識別情報で識別されるデスティネーションとなる信号処理ブロックに対し、当該識別情報に関連付けて保持されたフォーマット情報が表すフォーマットの信号として供給する信号処理チップ。

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