JPH10336252A - シリアルデータ転送制御装置およびシリアルデータ転送方法 - Google Patents

シリアルデータ転送制御装置およびシリアルデータ転送方法

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JPH10336252A
JPH10336252A JP9142703A JP14270397A JPH10336252A JP H10336252 A JPH10336252 A JP H10336252A JP 9142703 A JP9142703 A JP 9142703A JP 14270397 A JP14270397 A JP 14270397A JP H10336252 A JPH10336252 A JP H10336252A
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JP9142703A
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Kuniyoshi Takano
邦良 高野
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 ＩＥＥＥ１３９４規格のシリアルインターフ
ェイスでは、アイソクロナス転送モードにより多数のノ
一ドへのデ一タ転送が可能であるが、受信ノ一ド中に受
信能力の低いものが存在する場合、データ発信源のノー
ドはその低い能力に合わせた低レートのデータ転送を強
いられ、システム全体のデータ転送速度やシステムバス
の利用効率が低下するという課題があった。 【解決手段】 受信データを保持するＦＩＦＯ４５と、
ＦＩＦＯからのデータ読出用クロックとして転送先ノー
ドの受信能力に対応した周波数のクロックを生成する読
出クロック生成回路４６を設け、アイソクロナスデータ
の受信期間（バス占有期間）に他ノードにデータをその
ノードの受信能力に合せた低いレートでアイソクロナス
転送し、その後ＦＩＦＯ４５内に残留しているデータに
ついては、これをアシンクロナス転送モードで目的のノ
一ドヘ転送するようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＩＥＥＥ１
３９４等のシリアルインターフェイスの技術に係り、機
器間でのシリアルデータの転送制御を行う装置と方法に
関する。
【０００２】
【従来の技術】近年、コンピュータの周辺装置の接続に
使用されているＳＣＳＩ（Small Computer System Inte
rface)等のパラレルインターフェイスに代わる次世代イ
ンターフェイスとしてＳＳＡ、Fiber Channel 、ＩＥＥ
Ｅ１３９４等のシリアルインターフェイスが開発され注
目を浴びており、各社とも業界標準を目指し上記シリア
ルインターフェイスに対応した周辺機器の研究・開発を
行っている。
【０００３】上記のシリアルインターフェイスはデータ
転送がシリアルで行われるため、パラレルインターフェ
イスに見られたようなデータ信号間でのクロストークや
信号の遅延のばらつきなど高速化を妨げる要因が少な
く、高速転送が可能であると言う利点を有する。また、
命令体系が従来のＳＣＳＩの命令セットを使用している
ため、既存のデバイスドライバの移植が容易である等の
メリットも有している。特に、ＩＥＥＥ１３９４インタ
ーフェイスはリアルタイム性を要求されるデータ転送を
意識したモードを備えておりマルチメディア用途に向く
インターフェイスと言える。
【０００４】ＩＥＥＥ１３９４シリアルインターフェイ
スは２つのデータ転送モードを有しており、その一つは
同期型転送であるアシンクロナス（Asynchronous）転送
モード、もう一つは非同期型転送であるアイソクロナス
(Isochronous）転送モードである。
【０００５】図８を参照して、このＩＥＥＥ１３９４シ
リアルインターフェイスにおける２つの転送モードにつ
いて説明する。なお、図８では簡単のため各データ転送
の様子を分けて示してあるが、実際には同一のバスライ
ン上でデータのやり取りが行われる。
【０００６】アシンクロナス（Asynchronous）転送モー
ドは、ＳＣＳＩと同様に、２つの機器（以降、ノ一ドと
呼ぶ）間においてハンドシェイクによりデータ６の送受
信を行うモードである。このモードでは、各ノ一ドの保
有するＩＤ番号に基づいて各ノード間でのバス使用権の
獲得競争（アービトレーション）が行われ、バス使用権
を獲得したノードのみが目的のノードにデータを転送す
ることができる。したがって、優先順位の低いＩＤを有
するノ一ドは必要時にバス使用権を獲得できるとは限ら
ない。
【０００７】アイソクロナス(Isochronous）転送モード
は、ハンドシェイクを交えることなくノード間でデータ
を転送するモードである。このモードでは、サイクルマ
スタと呼ばれる転送管理を行う機能を持った１つのノー
ドが一定周期毎にスタートパケット１、２をブロードキ
ャスト転送によりシリアルバスに出力する。送信側の各
ノードはそれぞれ、スタートパケット１から次のスター
トパケット２が発生するまでの期間内にて、予め自身に
割り当てられたチャネルにデータ３、４、５を載せて送
信を行う。一方、受信側ノードは転送データのヘッダ領
域に付加されたチャネル情報を解読して自ノード宛ての
データを取り込む。
【０００８】そして上記２つの転送モードにおいて、ア
シンクロナス転送は、アイソクロナス転送のサイクルが
保証される範囲でバスを占有して、すなわち１つの転送
サイクル内にてアイソクロナス転送が終了した残りの期
間で行われる。
【０００９】ＩＥＥＥ１３９４シリアルインターフェイ
スにおいて、各ノ一ドは、図９に示すようにツリー構造
で接続されており、特定のノ一ド間でバス接続したり、
アイソクロナス転送データをすべてのノ一ドに転送する
ために、ノ一ド（例えばノードＡ）からノード（例えば
ノードＢ）へ送られたバス上の信号７は他のノ一ド（例
えばノードＣ）へも（信号８として）伝達することが可
能な回路構成となっている。
【００１０】図１０にPhysicalレイヤと呼ばれるシリア
ルデータ転送制御システムの従来例を示す。
【００１１】このシリアルデータ転送制御システムにお
いて、受信した２つの信号(DataRx)９、(StrbRx)１０は
データ同期化回路１１によりノードのローカルクロック
(Clk) １２で同期化される。同期化された信号(DataRx)
９、(StrbRx)１０はデータ復調回路１５またはバス制御
回路１６に入力される。
【００１２】データ復調回路１５は、同期化されたデー
タストリーム(RxData)１４とストローブ信号(RxStrb)１
３より純粋なデータ１７を復元して、ＬＩＮＫ／ＰＨＹ
インターフェイス回路１８に送る。ＬＩＮＫ／ＰＨＹイ
ンターフェイス回路１８は、データ復調回路１５から送
られてきたデータストリーム１７を、上位層のＬＩＮＫ
レイヤとのハンドシェイク信号１９を介して、クロック
(SCIK)２０に同期したデータ２１としてＬＩＮＫレイヤ
ヘ送る。一方、他のノ一ドヘ信号を転送するため、復元
されたデータ２１はデータ変調回路２２に入力される。
【００１３】さらに、ＬＩＮＫ／ＰＨＹインターフェイ
ス回路１８は、ＬＩＮＫレイヤから送られてくるハンド
シェイク信号１９に応じてバス制御回路１６にバス所有
権獲得やデータ転送のためのバス要求信号２３を出力
し、同時にリセットやバスのフェイズ（アイドルな
ど）、ノ一ドの Physical ＩＤといったバス情報信号２
４の受信も行う。
【００１４】バス制御回路１６は、データ同期化回路１
１の出力信号(RxStrb)１３、(RxData)１４をシリアルバ
ス２５上のハンドシェイク信号として監視し、バス情報
信号２４としてＬＩＮＫ／ＰＨＹインターフェイス回路
１８へ出力する。またＬＩＮＫ／ＰＨＹインターフェイ
ス回路１８からのバス要求信号２３に基づき、シリアル
バス２５へのハンドシェイク出力信号(TxArbStrb) ２
６、(TxArbData) ２７の生成を行う。さらにマルチプレ
クサ２８に出力制御信号２９を出力してデータ転送先の
ノードへのデータ出力をＯＮ・ＯＦＦする。
【００１５】データ変調回路２２は、ＬＩＮＫレイヤか
らのデータもしくはＬＩＮＫ／ＰＨＹインターフェイス
回路１８からの転送データ２１をデータ信号(TxPktDat
a) ３０とストローブ信号(TxPktstrb) ３１に変換して
マルチプレクサ２８へ出力する。マルチプレクサ２８は
バス制御回路１６からの信号 ( TxArbStrb２６およびTx
ArbData ２７）かデータ変調回路２２からの信号（ TxP
ktStrb３１および TxPktData３０）のいずれかを選択し
バス２５へ出力する。
【００１６】次に、図１０に示したシリアルデータ転送
制御システムにおいて、受信データを他ノ一ドヘ転送す
る回路の詳細を図１１を用いて説明する。
【００１７】ＩＥＥＥ１３９４シリアルバス２５から受
信したバス信号(DataRx)９および(StrbRx)１０はデータ
同期化回路１１によりノ一ドのローカルクロック(Clk)
１２で同期化される。シリアルバス２５上を流れる信号
は DS Link方式で変調されている。
【００１８】図１２にこの DS Link方式の変調信号のパ
ターンを示す。 DS Link方式の変調信号は、サンプリン
グ時間ごとにデータの値を見て、値が変化しなければス
トローブ信号が変化する、といった形態をとる。したが
って、同時に２つの信号が変化することはない。
【００１９】このような信号を復元するため、データ同
期化回路１１の出力信号であるデータストリーム(RxDat
a)１４とストローブ信号(RxStrb)１３をExclusive ＯＲ
３２に入力し、データ復元用のクロック(RxClk) ３３を
生成する。データ復調回路１５は、このクロック(RxCl
k) ３３によりフリップフロップ３４にデータ(RxData)
１４をラッチする。
【００２０】フリップフロップ３４にラッチされたデー
タ(Data0) ３５、(Data1) ３６は上位レイヤまたはパラ
レル・シリアル変換を行うためのマルチプレクサ３７へ
送られる。マルチプレクサ３７はパラレルデータ(Data
0) ３５、(Data1) ３６をシリアルデータ３８に変換
し、次のマルチプレクサ３９に入力する。マルチプレク
サ３７のデータ切換えは、切換信号生成回路４０にて、
データ復元用のクロック(RxClk) ３３に基づいて生成さ
れたビット毎の切換出力信号４１に従って行われる。マ
ルチプレクサ３９は上位レイヤからのデータ４２とシリ
アルデータ３８のいずれかを選択してデータ変調回路２
２に出力する。
【００２１】データ変調回路２２は、 DS Link方式の符
号化を行うため、Exclusive ＯＲ４３とフリップフロッ
プ４４によりデータ信号(TxPktData) ３０およびストロ
ーブ信号(TxPktStrb) ３１を生成し、マルチプレクサ２
８へ出力する。マルチプレクサ２８はバス制御回路１６
からの信号（ TxArbStrb２６および TxArbData２７）か
データ変調回路２２からのデータ信号（ TxPktStrb３１
および TxPktData３０）のいずれかを選択し、シリアル
バス２５へ出力する。なお、マルチプレクサ２８はバス
制御回路１６によって出力のＯＮ・ＯＦＦが制御され
る。
【００２２】このような回路により受信データを他のノ
ードへ転送する際、受信データのビットレート（１００
Ｍｂｐｓ、２００Ｍｂｐｓなどのバス上のデータ周波
数）がデータの送り先である他ノ一ドのサポートしてい
るビットレートよりも大きい場合が存在する。この場
合、受信側ノ一ドはローカルクロックでデータを正確に
取り込めないため、送信側ノ一ドはマルチプレクサ２８
をＯＦＦしてデータ転送を行わないようにしている。
【００２３】したがって、アイソクロナス転送モードで
複数のノ一ドにデータ転送を行う場合、データを送るべ
きノ一ドの中に受信能力の低いものが存在した場合、デ
ータ発信源となるノードは、受信能力の低いノ一ドの受
信能力に合せてデータ転送レートを落とさざるを得な
い。これはデータの中継ノ一ドの中に能力の低いものが
存在した場合にも同様である。このため、データ転送に
余分な時間が費やされることになり、システム全体とし
ての効率低下を招くことはもちろん、データ転送レート
の低下による各ノード毎のバス占有時間の増加によって
バスの使用効率が劣化すると言う問題が生じていた。
【００２４】
【発明が解決しようとする課題】上記したようにアイソ
クロナス転送モードはブロードキャスト転送であるため
多数のノ一ドに対するデ一タ転送が可能であるが、受信
するノ一ドの中に受信能力の低いノ一ドが存在すると、
データ発信源のノードはその低い能力に合わせた低レー
トによるデータ転送を強いられる。このためにシステム
全体のデータ転送速度が低下すると言う問題が生じてい
た。
【００２５】本発明はこのような課題を解決するための
もの、受信能力の低いノ一ドが存在しても、システム全
体としてのデータ転送速度やシリアルバスの利用効率の
低下を最小限に抑制することのできるデータ転送制御装
置及びデータ転送制御方法の提供を目的とする。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のデータ転送制御装置は、請求項１に記載さ
れるように、機器間のシリアルデータ転送を制御するデ
ータ転送制御装置において、第１の機器より非同期型転
送されてきたデータを受信する手段と、前記受信したデ
ータを、転送先の第２の機器の能力に対応し且つ該受信
データのビットレートと異なる所定のレートで前記第２
の機器に転送する手段とを具備してなるものである。
【００２７】ここで、受信データのビットレートと異な
る所定のレートとは、このデータ転送制御装置を搭載し
た機器から見てデータ転送先となる機器の受信能力に対
応して決定されるレートであり、その転送先の機器の受
信能力が自機器の受信能力より低い場合、その転送先の
機器の受信能力に合せて低いレートが設定される。
【００２８】このように転送先の機器の受信能力に合せ
た低いレートでデータをその機器に転送することで、デ
ータの発信源である機器はターゲットとなる機器の受信
能力に縛られないビットレートでデータ転送を行うこと
が可能となり、最も受信能力の低い機器に合わせてレー
トを決定する従来方式に比べてシステムの効率化を図る
ことができる。また、ビットレート低下によるバス占有
時間の増大も防ぐことができるため、バスの効率的な使
用が可能となる。
【００２９】また、本発明のデータ転送制御装置は、請
求項２に記載されるように、機器間のシリアルデータ転
送を制御するデータ転送制御装置において、第１の機器
より非同期型転送されてきたデータを受信する手段と、
前記受信したデータを非同期型転送と同期型転送とに分
割して、転送先の第２の機器の能力に対応し且つ該受信
データのビットレートと異なる所定のレートで前記第２
の機器に転送する手段とを具備してなるものである。
【００３０】さらに、本発明のデータ転送制御装置は、
請求項３に記載されるように、機器間のシリアルデータ
転送を制御するデータ転送制御装置において、第１の機
器より非同期型転送されてきたデータを受信する手段
と、前記受信したデータを、転送先の第２の機器の能力
に対応し且つ該受信データのビットレートより低い所定
のレートで前記第２の機器に非同期型転送すると共に残
留データを前記所定レートで前記第２の機器に同期型転
送する手段とを具備してなるものである。
【００３１】非同期型転送では、機器毎の１サイクル内
のバス占有時間が限られているため、受信データのビッ
トレートより低いレートでデータを他の機器に転送する
場合、バス占有時間内に全受信データを転送しきれず、
レートの差に応じた量の残留データが発生する。本発明
では、このような残留データを目的の機器に同期型転送
することによって、全てのデータを転送することが可能
となる。
【００３２】また、本発明のデータ転送制御装置は、請
求項４に記載されるように、機器間のシリアルデータ転
送を制御するデータ転送制御装置において、第１の機器
より非同期型転送されてきたデータを受信する手段と、
前記受信したデータを二分するための手段と、前記二分
された個々のデータを各々一時的に保存する２つの記憶
手段と、前記２つの記憶手段のうち一方の記憶手段に保
存されたデータを転送先の第２の機器の能力に対応し且
つ前記受信データのビットレートより低い所定のレート
で前記第２の機器に非同期型転送すると共に、他方の記
憶手段に保存されたデータを前記所定レートで前記第２
の機器に同期型転送する手段とを具備してなるものであ
る。
【００３３】本発明によれば、請求項１乃至３の発明に
よる効果が同様に得られると共に、非同期型転送するデ
ータと同期型転送するデータとを別々の記憶手段に保存
することによって、記憶手段が一つの場合に比べ、残留
データの同期型転送において記憶手段からデータを取り
出す際のアドレス管理が容易になる。
【００３４】さらに、本発明のデータ転送制御装置は、
請求項５に記載されるように、機器間のシリアルデータ
転送を制御するデータ転送制御装置において、第１の機
器より非同期型転送されてきたデータを受信する手段
と、前記受信したデータを二分するための手段と、前記
二分された一方のデータを一時的に記憶するための第１
の記憶手段と、前記非同期型転送における各チャネル毎
に設けられた複数の第２の記憶手段と、前記二分された
他方のデータを前記受信データのチャネルに対応する前
記第２の記憶手段に入力するための手段と、前記第１の
記憶手段に保存されたデータを転送先の第２の機器の能
力に対応し且つ前記受信データのビットレートより低い
所定のレートで前記第２の機器に非同期型転送すると共
に、前記第２の記憶手段に保存されたデータを前記所定
レートで前記第２の機器に同期型転送する手段とを具備
することを特徴とする。
【００３５】本発明は、請求項１乃至３の発明による効
果が同様に得られると共に、非同期型転送の各チャネル
毎に別々の記憶手段に残留データを保存することによっ
て、各チャネル毎の残留データを同期型転送する場合の
記憶手段のアドレス管理が容易になる。
【００３６】
【発明の実施の形態】以下、本発明を実施する場合の形
態について図面に基づいて説明する。
【００３７】図１は本発明の第１の実施形態であるシリ
アルデータ転送制御システムにおいて、特に受信データ
を他のノードへ転送する回路の構成を示した図である。
なお、同図において図１１に示した従来の回路の同じも
のには同一の符号を付し、その説明は省略する。
【００３８】本実施形態のシリアルデータ転送制御シス
テムは、図１１に示した従来の回路構成に、データ復号
回路１５にて復号した受信データを一時的に保持するた
めのＦＩＦＯ４５と、ＦＩＦＯ４５からのデータ読出用
のクロックとしてデータ転送先のノ一ドの受信能力に対
応した周波数のクロックを生成する読出クロック生成回
路４６と、ＦＩＦＯ４５から読み出すデータのアドレス
を制御するアドレス制御回路４７とを主に付加して構成
されたものである。
【００３９】ＩＥＥＥ１３９４シリアルバス２５から受
信したバス信号(DataRx)９および(StrbRx)１０は、その
ビットレートに対応したノ一ドのローカルクロック(Cl
k) １２によって同期化され、同期化された信号はその
ビットレートのままアドレス制御回路４７による書き込
み位置の制御の下でＦＩＦＯ４５に書き込まれる。ＦＩ
ＦＯ４５に書き込まれたデータは、読出クロック生成回
路４６によって生成された読出クロック４８を用いて、
アドレス制御回路４７による読み出し位置の制御の下で
読み出され、ＦＩＦＯ４５から読み出されたデータ３８
はマルチプレクサ３９を介してデータ変調回路２２に出
力される。
【００４０】ここで、読出クロック生成回路４６は、デ
ータ転送先のノ一ドの受信能力に応じた周波数の読出ク
ロック４８を生成する。これにより、データ転送先のノ
一ドの受信能力が自ノードよりも低い場合は、そのデー
タ転送先のノードの受信能力に合せてデータのビットレ
ートを落として送信が行われることになる。
【００４１】但し、このようなレート変更により、アイ
ソクロナス転送時のバス占有時間内に、ＦＩＦＯ４５内
のデータを全て他のノードへアイソクロナス転送しきる
ことはできなくなり、ＦＩＦＯ４５内には未送信のデー
タが残留することになる。そこで、本実施形態では、受
信したデータをアイソクロナス転送とアシンクロナス転
送とに分けて他ノ一ドヘ転送するようにしている。すな
わち、図２に示すように、アイソクロナス転送データの
受信期間（バス占有期間）に他ノードにデータをアイソ
クロナスモードで転送し、その後ＦＩＦＯ４５内に残留
しているデータについては、これをアシンクロナスモー
ドで目的のノ一ドヘ転送する。
【００４２】アシンクロナス転送は、図１に示すよう
に、上位レイヤで生成したヘッダ部のデータ４２をマル
チプレクサ３９で選択し、このヘッダ部をＦＩＦＯ４５
の出力データ３８に付加してデータ変調回路２２に送る
ことによって行われる。
【００４３】図３に受信アイソクロナスデータのフォー
マットと該データを送信する際の各転送モードへの割り
当て領域を示す。各ノ一ドは、チャネルを監視してシリ
アルバス２５から（自身に割り当てられたチャネルの）
データを取り込むため、ヘッダ情報はアイソクロナス転
送内で送る必要がある。このため、ヘッダ＋（データの
１部）をアイソクロナスモードで転送し、残りのデータ
＋データのＣＲＣ（Cyclic Redundancy Check) をアシ
ンクロナスモードで転送するようにしている。図４にヘ
ッダ情報を加えたアシンクロナスモードの転送データフ
ォーマットを示す。同図に示すように、データ部には数
ブロック分の残留データを設定して転送することになる
ので、ヘッダ情報のうちのデータ長情報はノ一ドでその
値を算出して設定する必要がある。このデータ長は、ア
ドレス制御回路４７の書き込みポインタと読み出しポイ
ンタのアドレス値情報４９から算出することが可能であ
る。
【００４４】また、通常のアシンクロナス転送では、送
信するデータ部の最後の quadletにデータ誤りチェック
用のＣＲＣを付加するが、本実施形態では複数の残留デ
ータをまとめて送信することがあるので、このアシンク
ロナス転送におけるデータ部最後のＣＲＣは使用しな
い。誤りチェックは、アイソクロナスモードで転送した
データと合わせて受信ノ一ド側で個々のブロックに対し
て行うようにする。また、複数の残留データをまとめて
送信する場合は個々のブロック毎にチャネルやデータ数
などに関する情報を付加するようにすれば、受信ノ一ド
での処理を容易化できる。
【００４５】図５にアシンクロナスモードによる転送パ
ケットのデータ部の構成を示す。ここで、各ブロックの
データ長情報以外は受信したデータを基に作成される。
データ長はアシンクロナス転送のヘッダ部と同様にアド
レス制御回路４７の書き込みポインタと読み出しポイン
タのアドレス値情報４９から算出する。また、チャネル
ナンバを示す channelビットや、音と映像などをアイソ
クロナスモードで転送するときに同期をとるために使用
するＳｙ(Synchronization Code)ビットは受信ノ一ドヘ
先に送られていたアイソクロナスデータとの照合を行う
上で重要な手がかりとなる。なお、アシンクロナス転送
におけるヘッダ部とデータ部の出力の切換えはマルチプ
レクサ３９で行う。
【００４６】このように、本実施形態のシリアルデータ
転送制御システムでは、アイソクロナスモードで転送さ
れてきた受信データのビットレートを転送先ノ一ドの受
信能力に対応したレートに変更し、アイソクロナス転送
とアシンクロナス転送とに分割して送ることができるの
で、データ発信源であるノ一ドはターゲットとなるノー
ドの受信能力に制約を受けることなく本来の転送レート
でデータをアイソクロナスモードで送信することがで
き、システム全体としてデータ転送速度を向上させるこ
とが可能となる。特に、ツリー構造を有するシリアルイ
ンターフェイスにおいては、クリティカルパス上に能力
の高い機器を配置し、それに接続される枝として能力の
低い機器を配置することでその効果は更に大きくなる。
また、個々のアイソクロナス転送チャネルに使用される
バス占有時間も短くなるため、シリアルバスの利用効率
も高めることができる。
【００４７】次に、本発明の第２の実施形態について説
明する。
【００４８】図６はこの実施形態のシリアルデータ転送
制御システムの構成を示す図である。本実施形態のシリ
アルデータ転送制御システムは、図１１に示した従来の
データ転送制御システムに、２つのＦＩＦＯ５１、５２
と、各ＦＩＦＯ５１、５２の入力を切り換える第１のマ
ルチプレクサ５０と、各ＦＩＦＯ５１、５２の出力を切
り換える第２のマルチプレクサ５３と、切換信号生成回
路５７と、受信データ量判定回路５４と、転送データ量
設定回路５５とを主に付加して構成されたものである。
【００４９】第１の実施形態では、一つのＦＩＦＯ４５
内ヘ続けてデータを書き込んで行くため、残留データを
アシンクロナス転送する際にそのデータをＦＩＦＯ４５
より取り出すための複雑なアドレス管理が要求される。
そこで第２の実施形態では、アイソクロナス転送するデ
ータとアシンクロナス転送するデータとを別々のＦＩＦ
Ｏ５１、５２に書き込むことによってアドレス管理の容
易化を実現している。以下、このシリアルデータ転送制
御システムの主な動作を説明する。
【００５０】データ同期化回路１１で同期化されたデー
タ(RxData)１４は、第１のマルチプレクサ５０によって
ＦＩＦＯ５１またはＦＩＦＯ５２のいずれかへ入力され
る。ＦＩＦＯ５１、５２は各々、データラッチ用のクロ
ック(RxClk) ３３に従ってデータをラッチする。また、
第２のマルチプレクサ５３は読出クロック生成回路４６
により生成される読出クロック４８に従ってＦＩＦＯ５
１、５２から読み出されるデータを選択して転送データ
３８として出力する。
【００５１】受信データ量判定回路５４は、転送データ
３８のヘッダ情報から受信したブロック毎のデータ量を
抽出する。転送データ量設定回路５５はアイソクロナス
モードで転送するデータ量を上位レイヤより送られてき
た書き込み信号５６に従って設定する。切換信号生成回
路５７は、受信データのビットレートに対応したクロッ
ク(Clk) １２を用いて入力データ数をカウントしつつ、
受信データ量判定回路５４および転送データ設定回路５
５の出力データ値を基にアイソクロナス転送するデータ
とアシンクロナス転送するデータの入力先のＦＩＦＯを
切り換えるように第１のマルチプレクサ５０を切替制御
する。
【００５２】データ転送の方法は第１の実施形態と同様
であり、転送するデータのビットレートを転送先のノ一
ドの受信能力に合せて変更し、アイソクロナスモードと
アシンクロナスモードとに分けてデータ転送を行う。
【００５３】このように本実施形態では、アイソクロナ
ス転送するデータとアシンクロナス転送するデータを各
々２つのＦＩＦＯ５１、５２に分けて記憶することで、
アシンクロナス転送の際には対応するＦＩＦＯ５２の先
頭位置からデータを読み出せばよく、したがって、第１
の実施形態に比べ、残留データをアイソクロナス転送す
る場合のアドレス管理が容易になる。
【００５４】次に、本発明の第３の実施形態について説
明する。
【００５５】図７はこの実施形態のシリアルデータ転送
制御システムの構成を示す図である。 アイソクロナス
モードでは１サイクル内に複数のチャネルが存在する。
また転送データは各チャネル毎にターゲットとなるノ一
ドが異なる。したがって、複数のチャネルデータを、第
１の実施形態のように１つのＦＩＦＯに記憶した場合或
いは第２の実施形態のように１つのアシンクロナス転送
用のＦＩＦＯに記憶した場合、アシンクロナスモードで
データを転送する際に各受信ノ一ドに対するデータの区
分けが困難となる。また、同一のノ一ドに送る場合で
も、送信側でチャネル毎にまとめて転送を行う際にＦＩ
ＦＯのアドレス管理が複雑になり実用的でない。
【００５６】このような課題を解決するため、本実施形
態のデータ転送制御システムは、チャネル毎のアシンク
ロナス転送用のＦＩＦＯ５２−１，…，５２−Ｎと、受
信データのチャネルを判定するチャネル判定回路６１
と、チャネル毎のアシンクロナス転送用のＦＩＦＯ５２
−１，…，５２−Ｎへのデータ入力を切り換えるマルチ
プレクサ６０を有して構成されたものである。
【００５７】すなわち、本実施形態では、データ同期化
回路１１で同期化されたデータ(RxData)１４を、マルチ
プレクサ５０によってアイソクロナス転送用のＦＩＦＯ
側かアシンクロナス転送用のＦＩＦＯ側のいずれかに出
力する。アシンクロナス用のＦＩＦＯ側に出力されたデ
ータ５９は、マルチプレクサ６０によってチャネル毎
に、該チャネルに対応するいずれかのＦＩＦＯ５２−
１，…，５２−Ｎに入力される。このときチャネル判定
回路６１は、転送データ３８のヘッダ情報から受信中の
データのチャネルを判断してマルチプレクサ６０の切換
えを行う。
【００５８】このように本実施形態では、チャネル毎に
アシンクロナス転送用のＦＩＦＯ５２−１，…，５２−
Ｎを設けたことで、アシンクロナスモードで残留データ
をターゲットのノードへ転送する際、そのノードに割り
当てられているチャネルに対応するアシンクロナス転送
用ＦＩＦＯの先頭位置からデータを読み出して、これを
マルチプレクサ５３で選択すればよく、各チャネル毎の
残留データをアシンクロナスモードで転送する場合のア
ドレス管理がより一層容易になる。
【００５９】
【発明の効果】以上述べてきたように本発明によれば、
非同期型モードで受信したデータを受信能力の低い他の
機器ヘ転送する際に、その機器の受信能力に合せた低い
レートでその機器にデータを非同期型転送し、残りのデ
ータを同期型転送することにより、データの発信源であ
る機器はターゲットとなる機器の受信能力に縛られない
ビットレートでデータ転送を行うことが可能となり、最
も受信能力の低い機器に合わせてレートを決定する従来
方式に比べてシステムの効率化を図ることができる。ま
た、ビットレート低下によるバス占有時間の増大も防ぐ
ことができるため、バスの効率的な使用が可能となる。
【００６０】また、本発明によれば、非同期型転送する
データと同期型転送するデータとを別々の記憶手段に一
時蓄積することによって、残留データを同期型転送する
場合の記憶手段のアドレス管理が容易になる。
【００６１】さらに、本発明によれば、非同期型転送の
各チャネル毎に別々の記憶手段に残留データを一時蓄積
することによって、各チャネル毎の残留データを同期型
転送する場合の記憶手段のアドレス管理が容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態であるシリアルデータ
転送制御システムの構成を示す図
【図２】図１のシリアルデータ転送制御システムにおけ
る各モードによるデータ転送のタイミングを示す図
【図３】ＩＥＥＥ１３９４規格におけるアイソクロナス
転送パケットの構成を示す図
【図４】ＩＥＥＥ１３９４規格におけるアシンクロナス
転送パケットの構成を示す図
【図５】図４のアシンクロナス転送パケットにおけるデ
ータ部の構成を示す図
【図６】本発明の第２の実施形態であるシリアルデータ
転送制御システムの構成を示す図
【図７】本発明の第３の実施形態であるシリアルデータ
転送制御システムの構成を示す図
【図８】ＩＥＥＥ１３９４シリアルインターフェイスに
おけるアイソクロナス転送モードとアシンクロナス転送
モードについて説明するためのタイミング図
【図９】ＩＥＥＥ１３９４規格における各機器の接続形
態を示す図
【図１０】従来のシリアルデータ転送制御システムの構
成を示す図
【図１１】図１０に示した従来のシリアルデータ転送制
御システムにおけて受信データを他のノードへ転送する
回路の構成を示す図
【図１２】ＩＥＥＥ１３９４規格における符号化方式の
例を示す図
【符号の説明】
４５……ＦＩＦＯ ４６……読出クロック生成回路 ４７……アドレス制御回路 ４８……読出クロック ５０……第１のマルチプレクサ ５１……アイソクロナス転送用ＦＩＦＯ ５２……アシンクロナス転送用ＦＩＦＯ ５３……第２のマルチプレクサ ５４……受信データ量判定回路 ５５……転送データ量設定回路 ５７……切換信号生成回路 ５２−１、５２−Ｎ……チャネル毎のアシンクロナス転
送用ＦＩＦＯ ６０……マルチプレクサ ６１……チャネル判定回路

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 機器間のシリアルデータ転送を制御する
    装置において、 第１の機器より非同期型転送されてきたデータを受信す
    る手段と、 前記受信したデータを、転送先の第２の機器の能力に対
    応し且つ該受信データのビットレートと異なる所定のレ
    ートで前記第２の機器に転送する手段とを具備すること
    を特徴とするシリアルデータ転送制御装置。
  2. 【請求項２】 機器間のシリアルデータ転送を制御する
    装置において、 第１の機器より非同期型転送されてきたデータを受信す
    る手段と、 前記受信したデータを非同期型転送と同期型転送とに分
    割して、転送先の第２の機器の能力に対応し且つ該受信
    データのビットレートと異なる所定のレートで前記第２
    の機器に転送する手段とを具備することを特徴とするシ
    リアルデータ転送制御装置。
  3. 【請求項３】 機器間のシリアルデータ転送を制御する
    装置において、 第１の機器より非同期型転送されてきたデータを受信す
    る手段と、 前記受信したデータを、転送先の第２の機器の能力に対
    応し且つ該受信データのビットレートより低い所定のレ
    ートで前記第２の機器に非同期型転送すると共に残留デ
    ータを前記所定レートで前記第２の機器に同期型転送す
    る手段とを具備することを特徴とするシリアルデータ転
    送制御装置。
  4. 【請求項４】 機器間のシリアルデータ転送を制御する
    装置において、 第１の機器より非同期型転送されてきたデータを受信す
    る手段と、 前記受信したデータを二分するための手段と、 前記二分された個々のデータを各々一時的に保存する２
    つの記憶手段と、 前記２つの記憶手段のうち一方の記憶手段に保存された
    データを転送先の第２の機器の能力に対応し且つ前記受
    信データのビットレートより低い所定のレートで前記第
    ２の機器に非同期型転送すると共に、他方の記憶手段に
    保存されたデータを前記所定レートで前記第２の機器に
    同期型転送する手段とを具備することを特徴とするシリ
    アルデータ転送制御装置。
  5. 【請求項５】 機器間のシリアルデータ転送を制御する
    装置において、 第１の機器より非同期型転送されてきたデータを受信す
    る手段と、 前記受信したデータを二分するための手段と、 前記二分された一方のデータを一時的に記憶するための
    第１の記憶手段と、 前記非同期型転送における各チャネル毎に設けられた複
    数の第２の記憶手段と、 前記二分された他方のデータを前記受信データのチャネ
    ルに対応する前記第２の記憶手段に入力するための手段
    と、 前記第１の記憶手段に保存されたデータを転送先の第２
    の機器の能力に対応し且つ前記受信データのビットレー
    トより低い所定のレートで前記第２の機器に非同期型転
    送すると共に、前記第２の記憶手段に保存されたデータ
    を前記所定レートで前記第２の機器に同期型転送する手
    段とを具備することを特徴とするシリアルデータ転送制
    御装置。
  6. 【請求項６】 機器間でシリアルデータを転送する方法
    において、 第１の機器より非同期型転送されてきた受信データを、
    転送先の第２の機器の能力に対応し且つ該受信データの
    ビットレートと異なる所定のレートで前記第２の機器に
    転送することを特徴とするシリアルデータ転送方法。
  7. 【請求項７】 機器間でシリアルデータを転送する方法
    において、 第１の機器より非同期型転送されてきた受信データを、
    非同期型転送と同期型転送とに分割して、転送先の第２
    の機器の能力に対応し且つ該受信データのビットレート
    と異なる所定のレートで前記第２の機器に転送すること
    を特徴とするシリアルデータ転送方法。
  8. 【請求項８】 機器間でシリアルデータを転送する方法
    において、 第１の機器より非同期型転送されてきた受信データを、
    転送先の第２の機器の能力に対応し且つ該受信データの
    ビットレートより低い所定のレートで、前記第２の機器
    に非同期型転送した後、残留データを前記所定レートで
    同期型転送することを特徴とするシリアルデータ転送方
    法。
JP9142703A 1997-05-30 1997-05-30 シリアルデータ転送制御装置およびシリアルデータ転送方法 Withdrawn JPH10336252A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100311707B1 (ko) * 1998-02-24 2001-11-02 미다라이 후지오 데이타 통신 시스템, 데이타 통신 방법, 데이타 통신 장치 및 디지탈 인터페이스
JP2005527877A (ja) * 2001-09-28 2005-09-15 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ バスシステム及びバスにつなぐためのバスインターフェース
US7853736B2 (en) 2006-09-28 2010-12-14 Fujitsu Semiconductor Limited Extending existing request commands of IEEE 1394 by adding extended request command having highest priority
US8285902B2 (en) 2008-12-24 2012-10-09 Fujitsu Semiconductor Limited Data transfer apparatus and data transfer method

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