JPH10173723A - データ転送方法及びデータ転送装置 - Google Patents

データ転送方法及びデータ転送装置

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JPH10173723A
JPH10173723A JP8332258A JP33225896A JPH10173723A JP H10173723 A JPH10173723 A JP H10173723A JP 8332258 A JP8332258 A JP 8332258A JP 33225896 A JP33225896 A JP 33225896A JP H10173723 A JPH10173723 A JP H10173723A
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Application number
JP8332258A
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English (en)
Inventor
Kenji Oi
健次 大井
Ten Shimizu
天 清水
Hiroyuki Tsujimoto
廣幸 辻本
Koji Sakai
康志 酒井
Hirotaka Ueno
弘貴 上野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【課題】チップサイズを小さくすることができるデータ
転送方法及びデータ転送装置を提供する。 【解決手段】AV/Cプロトコルにより入力されるパケット
データを格納するFIFOブロック23には、各パケッ
トデータのサイズの複数の基本サイズFIFO41が並
列に設けられている。各基本サイズFIFO41には、
その時々において、読み出し又は書き込みの何れか一方
のみが行われる。そして、各基本サイズFIFO41に
は、1つの入出力ポートを持った通常のRAM(シング
ルポート・タイプ)等が用いられる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、データ転送方法及
びデータ転送装置に係り、詳しくはシリアルインタフェ
ースの規格であるIEEE1394規格に準拠したデータ転送装
置に関するものである。
【0002】近年、マルチメディア化に伴って、パーソ
ナルコンピュータと周辺機器間におけるデータ転送量の
増大化及び転送速度の高速化が要求されている。特に、
大量の音声や画像データを扱うデジタルビデオカメラ、
デジタルVTR、カラーページプリンタ等の周辺機器と
パーソナルコンピュータとを結ぶインタフェースについ
ては、シリアルインタフェースの一つであるIEEE1394が
注目されている。
【0003】
【従来の技術】近年、大量のデータであって連続性が要
求されている動画等の画像データの転送には、リアルタ
イム性が発揮されるIEEE1394プロトコルが注目されてい
る。IEEE1394プロトコルは、ある一定の周期毎に必ずデ
ータ転送をできるアイソクロナス(Isochronous) 転送モ
ード(以下、Isoc転送モードという)を備えている。つ
まり、コンピュータに転送される画像(動画)データの
転送時刻が不規則になると、画像(動画)を再生したと
き不連続となりリアリティにかける。そこで、IEEE1394
プロトコルにおけるIsoc転送モードにて、常に一定の時
刻毎に画像(動画)データを転送すれば、リアリティの
ある画像(動画)を再生することができる。
【0004】また、デジタルビデオカメラ(DVCR)等のA
V機器間でデジタルデータを転送するために、AV/Cプロ
トコルが用いられるようになってきている。そのため、
カメラなどのAV機器には、画像ICとIEEE1394プロト
コルコントローラ(以下、IPCという)とが備えられ
ている。画像ICは、動画等の画像データを所定の転送
単位毎に出力する。IPCは、画像ICから出力される
データを含む転送データ(パケット)を生成する。そし
て、IPCは、生成したパケットを、Isoc転送モードに
てコンピュータ等の相手の機器に転送する。
【0005】
【発明が解決しようとする課題】ところで、IEEE1394プ
ロトコルとAV/Cプロトコルは、それぞれ別々に規定され
ているため、IEEE1394プロトコルのデータ転送周期と、
AV/Cプロトコルのデータ転送周期とが異なっている。例
えば、IEEE1394プロトコルにおけるIsoc転送モードでは
データ転送周期が125μsに設定され、AV/Cプロトコ
ルではデータ転送周期が133μsに設定されている。
従って、2つのプロトコルによるデータ転送の位相が徐
々にずれてくる。
【0006】そのため、IPCには少なくとも1つのパ
ケット分のデータを保持できる容量のFIFOが接続さ
れる。IPCは、AV/Cプロトコルのデータ転送周期に基
づいて生成した1つパケット分のデータをFIFOに一
旦格納する。そして、IPCは、Isoc転送モードによる
データ転送周期に基づいてFIFOからデータを読み出
して転送する。
【0007】即ち、FIFOには、AV/Cプロトコルによ
るデータ転送周期のデータの書き込みと、IEEE1394プロ
トコルによるデータ転送周期毎のデータの読み出しとが
行われる。そして、このデータの読み出しと書き込み
は、両プロトコルのデータ転送周期の違いから同時に発
生する場合がある。従って、IPCには、データを読み
出すためのポートと、データを書き込むためのポートと
を備えた、いわゆるデュアルポート以上のFIFOを接
続する必要がある。しかしながら、デュアルポートのF
IFOは高価であるため、カメラ等の機器の価格が上昇
するという問題がある。
【0008】また、両プロトコルによるデータ転送周期
の違いから、画像ICから出力されるデータが、Isoc転
送モードによるパケット転送に間に合わない場合が生じ
てくる。この場合、IPCは、FIFOに一旦格納され
たデータを次のIsoc転送モードのデータ転送周期に順次
読み出すと共に、次のAV/Cプロトコルによるデータ転送
周期に次のパケットデータを書き込む。そのため、IP
Cは、FIFOのデータ量(書き込んだデータ数、読み
出したデータ数、FIFOの残容量)を常に監視しなが
ら、FIFOの読み出し・書き込みを行う必要があるの
で、処理が複雑化する。その処理の複雑化は、IPCの
チップサイズを大きくして価格を上昇させるため、やは
り、機器の価格が上昇するという問題がある。
【0009】本発明は上記問題点を解決するためになさ
れたものであって、その目的はチップサイズを小さくす
ることができるデータ転送方法及びデータ転送装置を提
供することにある。
【0010】
【課題を解決するための手段】本発明は上記目的を達成
するため、請求項1に記載の発明は、第1のサイクルに
て順次転送されるデータをデータ格納用メモリに格納
し、前記メモリに格納したデータを読み出して前記第1
のサイクルとは異なるタイミングの第2のサイクルにて
順次転送するデータ転送方法において、前記第1及び第
2のサイクルにて一度に転送されるパケットのデータ量
を基本サイズとし、その基本サイズに設定されデータを
格納する基本サイズメモリを複数並列に接続し、前記複
数の基本サイズメモリを順次選択し、その選択した基本
サイズメモリに前記第1のサイクルにより順次転送され
るパケットを格納するとともに、パケットが既に格納さ
れた基本サイズメモリを順次選択してその基本サイズメ
モリに格納されたパケットを読み出して第2のサイクル
により転送するようにしたことを要旨とする。
【0011】請求項2に記載の発明は、第1のサイクル
にて順次転送されるデータをデータ格納用メモリに格納
し、前記メモリに格納したデータを読み出して前記第1
のサイクルとは異なるタイミングの第2のサイクルにて
順次転送するデータ転送装置において、前記第1及び第
2のサイクルにて一度に転送されるパケットのデータ量
を基本サイズとし、その基本サイズに設定され、複数並
列に接続された基本サイズメモリと、前記複数の基本サ
イズメモリを順次選択し、その選択した基本サイズメモ
リに前記第1のサイクルにより順次転送されるパケット
を格納する第1の制御回路と、前記複数の基本サイズメ
モリを順次選択してその基本サイズメモリに格納された
パケットを読み出して第2のサイクルにより転送する第
2の制御回路とを備えたことを要旨とする。
【0012】請求項3に記載の発明は、請求項2に記載
のデータ転送装置において、前記複数の基本サイズメモ
リは、受信パケットを格納するために複数並列に接続さ
れた受信用基本サイズメモリと、送信パケットを格納す
るために複数並列に接続された送信用基本サイズメモリ
とから構成され、前記第1,第2の制御回路は、それぞ
れ前記第1,第2のサイクルにて送信用基本サイズメモ
リを順次選択してデータを読み出し、前記第1,第2の
サイクルにて受信用基本サイズメモリを順次選択してデ
ータを書き込むようにしたことを要旨とする。
【0013】請求項4に記載の発明は、請求項2又は3
に記載のデータ転送装置において、前記第1,第2のサ
イクルの間には複数のチャネルを用いてデータが転送さ
れ、前記並列接続された複数の基本サイズメモリと第
1,第2の制御回路とからなるブロックを前記複数のチ
ャネル数に対応して並列に接続し、前記複数のチャネル
に対応して前記並列接続された複数のブロックを選択す
るブロック選択回路を備えたことを要旨とする。
【0014】請求項5に記載の発明は、請求項2乃至4
に記載のデータ転送装置において、前記第1の制御回路
は、前記複数の基本サイズメモリの内、エンプティ状態
にある基本サイズメモリの内の1つを選択し、その選択
した基本サイズメモリにパケットを格納するようにした
ことを要旨とする。
【0015】請求項6に記載の発明は、請求項2乃至4
に記載のデータ転送装置において、前記第2の制御回路
は、前記基本サイズメモリの内、フル状態にある基本サ
イズメモリの内の1つを選択し、そのパケットが既に格
納された基本サイズからパケットを読み出すようにした
ことを要旨とする。
【0016】請求項7に記載の発明は、請求項2乃至6
に記載のデータ転送装置において、前記第1又は第2の
サイクルの内の何れか一方は、外部周辺機器との間で一
定の周期毎にデータ転送が保証される転送モードにおけ
るサイクルであることを要旨とする。
【0017】(作用)従って、請求項1に記載の発明に
よれば、複数並列に接続された基本サイズメモリは、第
1及び第2のサイクルにて一度に転送されるパケットの
データ量に設定される。そして、複数の基本サイズメモ
リを順次選択し、その選択した基本サイズメモリに第1
のサイクルにより順次転送されるパケットを格納すると
ともに、パケットが既に格納された基本サイズメモリを
順次選択してその基本サイズメモリに格納されたパケッ
トが読み出されて第2のサイクルにより転送される。
【0018】請求項2に記載の発明によれば、それぞれ
異なるタイミングの第1,第2のサイクルにて一度に転
送されるパケットのデータ量を基本サイズとし、その基
本サイズに設定された基本サイズメモリを、複数並列に
接続する。第1の制御回路は、複数の基本サイズメモリ
を順次選択し、その選択した基本サイズメモリに第1の
サイクルにより順次転送されるパケットを格納する。第
2の制御回路は、複数の基本サイズメモリを順次選択し
てその基本サイズメモリに格納されたパケットが読み出
されて第2のサイクルにより転送される。
【0019】請求項3に記載の発明によれば、複数の基
本サイズメモリは、受信パケットを格納するために複数
並列に接続された受信用基本サイズメモリと、送信パケ
ットを格納するために複数並列に接続された送信用基本
サイズメモリとから構成される。第1,第2の制御回路
は、それぞれ第1,第2のサイクルにて送信用基本サイ
ズメモリを順次選択してデータを読み出し、第1,第2
のサイクルにて受信用基本サイズメモリが順次選択され
てデータが書き込まれる。
【0020】請求項4に記載の発明によれば、第1,第
2のサイクルの間には複数のチャネルを用いてデータが
転送され、それら複数のチャネル数に対応して並列接続
された複数の基本サイズメモリと第1,第2の制御回路
とからなるブロックを並列に接続する。そして、ブロッ
ク選択回路は、複数のチャネルに対応して並列接続され
た複数のブロックが選択され、データが転送される。
【0021】請求項5に記載の発明によれば、複数の基
本サイズメモリの内、エンプティ状態にある基本サイズ
メモリの内の1つが選択され、その選択された基本サイ
ズメモリには第1の制御回路からパケットが格納され
る。
【0022】請求項6に記載の発明によれば、基本サイ
ズメモリの内、フル状態にある基本サイズメモリの内の
1つが選択され、そのパケットが既に格納された基本サ
イズからパケットが第2の制御回路により読み出され
る。
【0023】請求項7に記載の発明によれば、第1又は
第2のサイクルの内の何れか一方は、外部周辺機器との
間で一定の周期毎にデータ転送が保証される転送モード
におけるサイクルであり、そのサイクルにて基本サイズ
メモリからデータが転送される。
【0024】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図1〜図9に従って説明する。図1は、シリア
ルインタフェースの一つであるIEEE1394に準拠したシス
テム構成を示す。図1において、パーソナルコンピュー
タ(以下、パソコンという)1、外部周辺機器としての
デジタルVTR2、同じく周辺機器としてのカラーペー
ジプリンタ3、及び、同じく周辺機器としてのデジタル
ビデオカメラ4は、IEEE1394バスケーブル(以下、IEEE
1394バスという)5を介して互いに接続されている。パ
ソコン1、デジタルVTR2、カラーページプリンタ
3、及び、デジタルビデオカメラ4は、IEEE1394バス5
を介して互いにIEEE1394プロトコルに準拠したデータ転
送を可能にするためのIEEE1394プロトコルコントローラ
をそれぞれ備えている。
【0025】図2は、画像データを送信する機能のみを
備えた機器、例えば、デジタルビデオカメラ4の構成を
説明するためのブロック回路を示す。デジタルビデオカ
メラ4は、AV/Cプロトコルインタフェース(以下、AV
IFという)11、及び、データ転送装置としてのIEEE
1394プロトコルコントローラ(以下、IPCという)1
2を備えている。AVIF11には、図示しないCCD
等により得られた画像(動画)データが入力される。A
VIF11は、入力される画像データを、AV/Cプロトコ
ルに準拠した信号に変換すると共に、第1又は第2のサ
イクルとしての所定のデータ転送周期(例えば、133
μs)にて送信するデータ量のパケットを生成し、IP
C12に出力する。
【0026】IPC12は、IEEE1394バス5を介して前
記パソコン1等の他の周辺機器(ノード)に備えられた
IEEE1394プロトコルコントローラと接続されている。I
PC12は、AVIF11から入力される画像データを
アイソクロナス(Isochronous)転送モード(Isoc転送モ
ード)を用いて目的とするノードに送信する。
【0027】IPC12は、入力される画像データに基
づいて、アイソクロナス・パケット(Isocパケット)を
生成する。そして、IPC12は、アービトレーション
を行ってIEEE1394バス5の権利を獲得し、Isocパケット
を目的とするノードに送信する。
【0028】ここで、Isocパケットについて説明する。
図8に示すように、Isocパケット13は、パケットヘッ
ダ14、ヘッダCRC15、データ部16、データCR
C17により構成されている。パケットヘッダ14に
は、Isocパケット13のデータ長や、転送に使用するチ
ャネル番号等の情報が格納されている。ヘッダCRC1
5には、パケットヘッダ14に対して所定の方式により
生成された誤り検出符号が格納されている。
【0029】データ部16は、CIPヘッダ16aとペ
イロードデータ16bとから構成されている。CIPヘ
ッダ16aには、ペイロードデータ16bのフォーマッ
ト等の情報が格納されている。ペイロードデータ16b
は、AV/Cプロトコルに対応した数のデータが格納され
る。そのデータ数は、転送速度と単位時間当たりに必要
とするデータ量に応じて、240/480/960byte の何れかの
データ量に設定される。データCRC17には、データ
部16に格納されたデータに対して所定の方式による誤
り検出符号が格納されている。
【0030】IPC12には、AVIF11からデータ
部が入力される。IPC12は、入力されるデータ部に
対してヘッダ部、ヘッダCRC、及び、データCRCを
付加してIsocパケットを生成する。そして、IPC12
は、生成したIsocパケットをIEEE1394バスを介して相手
のノードに転送する。
【0031】図3に示すように、IEEE1394プロトコルコ
ントローラ(IPC)12は、リンク層処理回路21と
物理層処理回路22とから構成されている。リンク層処
理回路21には、AVIF11から図8に示すデータ部
16が入力される。リンク層処理回路21は、データ部
16に基づいて図8に示されるIsocパケット13を生成
するために設けられ、その生成したIsocパケット13を
物理層処理回路22に出力する。
【0032】物理層処理回路22は、入力されるIsocパ
ケット13を、IEEE1394プロトコルに対応した信号を生
成するために設けられ、その生成した信号をIEEE1394バ
ス5を介して転送する。
【0033】リンク層処理回路21は、データ格納用の
FIFOブロック23と、選択部24,25、ヘッダ生
成部26、及び、CRC生成部27よりなるパケット生
成回路28とが備えられている。ヘッダ生成部26は、
図8に示すパケットヘッダ14及びヘッダCRC15を
生成するために設けられている。CRC生成部27は、
図8に示すデータ部16に基づいてデータCRC17を
生成するために設けられている。選択部24は、データ
部16に対してパケットヘッダ14及びヘッダCRC1
5を付加するために設けられ、選択部25は、データ部
16に対してデータCRC17を付加するために設けら
れている。
【0034】FIFOブロック23には、AVIF11
から周辺機器、即ち、相手のノードへ送信するデータ部
16が順次格納される。パケット生成回路28は、FI
FOブロック23内のデータ部16の先頭にパケットヘ
ッダ14及びヘッダCRC15を付加するとともに、デ
ータ部16の末尾にデータCRC17を付加することに
より送信パケット(Isocパケット)13を生成し、物理
層処理回路22に転送する。
【0035】図3に示すように、物理層処理回路22
は、パラレル−シリアル変換回路(以下、PS変換回路
という)29、DS変調回路30、及び、IEEE1394イン
タフェース回路(以下、IEEE1394IF回路という)31
とから構成されている。
【0036】PS変換回路29には、リンク層処理回路
21にて生成されたIsocパケットが入力される。PS変
換回路29は、入力されるパラレルデータのIsocパケッ
トをシリアルデータに変換し、DS変調回路30に出力
する。
【0037】DS変調回路30は、PS変換回路29か
ら出力されるシリアルデータを順次入力し、そのシリア
ルデータと、図示しないクロック信号とに基づいてスト
ローブデータを生成する。尚、クロック信号は、IPC
12が動作する基準となる信号であり、他の回路にも同
様に供給されている。そして、DS変調回路30は、入
力されるシリアルデータと、生成したストローブデータ
とをIEEE1394IF回路31に出力する。
【0038】IEEE1394IF回路31は、先ずIEEE1394バ
ス5の権利を獲得するためにアービトレーションを行
う。そして、バスの権利を獲得すると、IEEE1394IF回
路31は、入力されるシリアルデータ及びストローブデ
ータをIEEE1394バス5を介して目的とする周辺回路(ノ
ード)に出力する。
【0039】次に、FIFOブロック23の構成を図4
〜図6に従って説明する。図4に示すように、FIFO
ブロック23は、複数の基本サイズメモリとしての基本
サイズFIFO41、第1,第2の制御回路としての入
力制御回路42、及び、出力制御回路43により構成さ
れる。
【0040】各基本サイズFIFO41は、AV/Cプロト
コルのパケットサイズに合わせた容量に設定されてい
る。尚、本実施形態では、各基本サイズFIFO41の
容量は、AVIF11から出力されるデータの容量、即
ち、図8に示されるデータ部16を構成するCIP ヘッダ
16a及びペイロードデータ16bのデータ数(240/48
0/960byte の何れかのサイズ)に設定されている。
【0041】また、FIFOブロック23に備えられる
基本サイズFIFO41の数は、データを転送するのに
使用されるチャネル数や、AV/CプロトコルとIEEE1394プ
ロトコルとの転送間隔の差等に応じて設定される。
【0042】各基本サイズFIFO41には、図8に示
されるデータ部16が共通に入力される。各基本サイズ
FIFO41は、それぞれデータを順次書き込む毎に、
次にデータを書き込むアドレスを自動的にインクリメン
トする。
【0043】図5に示すように、各基本サイズFIFO
41は、それぞれデータがフル、即ち、AV/Cプロトコル
による1つのパケットのデータが格納されている場合、
フル信号SFを入力制御回路42に出力する。また、図
6に示すように、各基本サイズFIFO41は、それぞ
れデータが書き込まれていない場合、エンプティ信号S
Eを出力制御回路43に出力する。
【0044】入力制御回路42は、各基本サイズFIF
O41から出力されるフル信号SFに基づいて、各基本
サイズFIFO41を順次使用していく。具体的には、
入力制御回路42は、各基本サイズFIFO41からそ
れぞれ出力されるフル信号SFに基づいて、基本サイズ
FIFO41にフルにデータが格納された場合、次の基
本サイズFIFO41に対して入力選択信号を出力す
る。入力選択信号が入力された基本サイズFIFO41
は、入力されるパケットデータを順次格納する。
【0045】出力制御回路43は、各基本サイズFIF
O41から出力されるエンプティ信号SEに基づいて、
各基本サイズFIFO41を順次使用していく。具体的
には、出力制御回路43は、各基本サイズFIFO41
からそれぞれ出力されるエンプティ信号SEに基づい
て、基本サイズFIFO41に格納されたデータがすべ
て出力された場合、次の基本サイズFIFO41に対し
て出力選択信号を出力する。出力選択信号が入力された
基本サイズFIFO41は、格納されているパケットデ
ータを順次出力する。
【0046】即ち、FIFOブロック23は、複数備え
た基本サイズFIFO41を順次選択し、その選択した
基本サイズFIFO41にそれぞれ1つのIsocパケット
13に含まれるデータ部16を格納する。また、FIF
Oブロック23は、フル状態の基本サイズFIFO41
を選択し、その選択した基本サイズFIFO41からデ
ータ部16を順次出力する。
【0047】データ部16を書き込む場合、複数の基本
サイズFIFO41の内、エンプティ状態の基本サイズ
FIFO41が選択される。また、データ部16を読み
出す場合、複数の基本サイズFIFO41の内、フル状
態の基本サイズFIFO41が選択される。
【0048】図5に示すように、入力制御回路42は、
例えば、オア回路44a〜44c,45及び制御用シフ
トレジスタ46とから構成されている。尚、図5では、
説明を簡単にするために、FIFOブロック23には3
つの基本サイズFIFO41a〜41cが備えられてい
る場合について説明する。
【0049】各オア回路44a〜44cは2つの入力端
子を備え、FIFOブロック23に備えられた基本サイ
ズFIFO41a〜41cの数だけ設けられている。各
オア回路44a〜44cは、一方の入力端子には図示し
ない制御回路からライトイネーブル信号WEが入力さ
れ、他方の入力端子は制御用レジスタ46に接続されて
いる。各オア回路44a〜44cの出力端子は、それぞ
れ基本サイズFIFO41a〜41cに接続されてい
る。
【0050】オア回路45は、前記基本サイズFIFO
41a〜41cの数の入力端子を備え、各入力端子には
それぞれ基本サイズFIFO41a〜41cから出力さ
れるフル信号SF1〜SF3が入力される。オア回路4
5は、各基本サイズFIFO41a〜41cから出力さ
れるフル信号SF1〜SF3を論理和演算した結果を信
号として制御用シフトレジスタ46に出力する。
【0051】制御用シフトレジスタ46は、オア回路4
5から出力される信号をクロック入力とする循環型の所
定のビット数よりなるシフトレジスタで構成されてい
る。そのシフトレジスタのビット数は、FIFOブロッ
ク23に備えられる基本サイズFIFO41a〜41c
の数に設定されている。
【0052】制御用シフトレジスタ46は、電源の投入
時などにおいてクリアされると各ビットを「011」に
セットする。以降、制御用シフトレジスタ46は、オア
回路45から信号が入力される毎に、各ビットを順次
「101」,「110」,「011」とシフト動作を行
う。
【0053】オア回路45から入力される信号は、各基
本サイズFIFO41a〜41cから出力されるフル信
号SF1〜SF3の論理和となっている。そのフル信号
SF1〜SF3は、各基本サイズFIFO41a〜41
cに格納されたデータがフルの状態になるとそれぞれ出
力される。従って、制御用シフトレジスタ46は、各基
本サイズFIFO41a〜41cから出力されるフル信
号SF1〜SF3の例えば立ち上がり、即ち、各基本サ
イズFIFO41a〜41cのフル状態を検出すること
により、シフト動作を行う。
【0054】そして、制御用シフトレジスタ46は、各
ビットに対応した信号をオア回路44a〜44cにそれ
ぞれ出力する。それらのオア回路44a〜44cには、
それぞれライトイネーブル信号WEが入力されている。
従って、ビットの「0」に対応した信号を入力したオア
回路、例えばオア回路44aは入力選択信号SI1を対
応する基本サイズFIFO41aに出力する。一方、ビ
ット「1」に対応した信号を入力したオア回路44b,
44cは、Hレベルの入力選択信号SI2,SI3をそ
れぞれ対応する基本サイズFIFO41b,41cに出
力する。
【0055】各基本サイズFIFO41a〜41cは、
それぞれ入力制御信号SI1〜SI3がLレベルの場合
に書き込み動作を行い、Hレベルの場合には書き込み動
作を行わない。そして、入力制御信号SI1〜SI3
は、制御用シフトレジスタ46の各ビットの状態と、ラ
イトイネーブル信号WEとの論理和となる。従って、各
基本サイズFIFO41a〜41cは、その時々におい
て1つが選択され、その選択された基本サイズFIFO
41a〜41cは書き込み動作を行う。
【0056】そして、制御用シフトレジスタ46は、各
基本サイズFIFO41a〜41cから出力されるフル
信号SF1〜SF3に基づいて各ビットを順次シフト動
作するとともに、各ビットに対応した信号を出力する。
従って、各基本サイズFIFO41a〜41cは、1つ
のパケットデータが格納される毎に、次の基本サイズF
IFOが選択され、その選択された基本サイズFIFO
にパケットデータが書き込まれる。
【0057】図6に示すように、出力制御回路43は、
図5に示される入力制御回路42と同様に、オア回路4
7a〜47c,48及び制御用シフトレジスタ49とか
ら構成されている。尚、図6では、説明を簡単にするた
めに、FIFOブロック23には3つの基本サイズFI
FO41a〜41cが備えられている場合について説明
する。
【0058】各オア回路47a〜47cは2つの入力端
子を備え、FIFOブロック23に備えられた基本サイ
ズFIFO41a〜41cの数だけ設けられている。各
オア回路47a〜47cは、一方の入力端子には図示し
ない制御回路からリードイネーブル信号REが入力さ
れ、他方の入力端子は制御用レジスタ49に接続されて
いる。各オア回路47a〜47cの出力端子は、それぞ
れ対応する基本サイズFIFO41a〜41cに接続さ
れている。
【0059】オア回路48は、前記基本サイズFIFO
41a〜41cの数の入力端子を備え、各入力端子には
それぞれ基本サイズFIFO41a〜41cから出力さ
れるエンプティ信号SE1〜SE3が入力される。オア
回路48は、各基本サイズFIFO41a〜4cから出
力されるエンプティ信号SE1〜SE3を論理和演算し
た結果を信号として制御用シフトレジスタ49に出力す
る。
【0060】制御用シフトレジスタは、オア回路48か
ら出力される信号をクロック入力とする循環型の所定の
ビット数よりなるシフトレジスタで構成されている。そ
のシフトレジスタのビット数は、FIFOブロック23
に備えられる基本サイズFIFO41a〜41cの数に
設定されている。
【0061】制御用シフトレジスタ49は、電源の投入
時などにおいてクリアされると各ビットを「011」に
セットする。以降、制御用シフトレジスタは、オア回路
48から信号が入力される毎に、各ビットを順次「10
1」,「110」,「011」とシフト動作を行う。
【0062】オア回路48から入力される信号は、各基
本サイズFIFO41a〜41cから出力されるエンプ
ティ信号の論理和となっている。そのエンプティ信号S
E1〜SE3は、各基本サイズFIFO41a〜41c
に格納されたデータがエンプティの状態になると出力さ
れる。従って、制御用シフトレジスタ49は、各基本サ
イズFIFO41a〜41cから出力されるエンプティ
信号SE1〜SE3の例えば立ち上がり、即ち、基本サ
イズFIFO41a〜41cのエンプティ状態を検出す
ることにより、シフト動作を行う。
【0063】そして、制御用シフトレジスタ49は、各
ビットに対応した信号をオア回路47a〜47cにそれ
ぞれ出力する。それらのオア回路47a〜47cには、
それぞれリードイネーブル信号REが入力されている。
従って、ビットの「0」に対応した信号を入力したオア
回路、例えばオア回路47aは出力選択信号SO1を対
応する基本サイズFIFO41aに出力する。一方、ビ
ット「1」に対応した信号を入力したオア回路47b,
47cは、Hレベルの出力制御信号SO2,SO3をそ
れぞれ対応する基本サイズFIFO41b,41cに出
力する。
【0064】各基本サイズFIFOは、それぞれLレベ
ルのリードイネーブル信号REを入力すると読み出し動
作を行い、Hレベルの信号を入力すると読み出し動作を
行わない。従って、各基本サイズFIFOは、その時々
において1つが選択され、その選択された基本サイズF
IFOは読み出し動作を行う。
【0065】そして、制御用シフトレジスタ49は、各
基本サイズFIFO41a〜41cから出力されるエン
プティ信号SE1〜SE3に基づいて各ビットを順次シ
フト動作するとともに、各ビットに対応した信号を出力
する。従って、各基本サイズFIFO41a〜41c
は、1つのパケットデータが読み出される毎に、次の基
本サイズFIFOが選択され、その選択された基本サイ
ズFIFOに格納されたパケットデータが読み出され
る。
【0066】図9は、画像データの送信を示すタイミン
グチャートである。尚、図9では、説明を簡単にするた
めに、基本サイズFIFOを2つ並列に接続したとき、
即ち、図5,6において、基本サイズFIFO41a,
41bのみが設けられている場合の動作を説明する。
【0067】図3に示されるAVIF11は、入力され
る画像データをAV/Cプロトコルに規定された133μs
のサイクル、及び所定のサイズのパケットデータをIP
C12に出力する。図5に示される基本サイズFIFO
41a,41bのうち、入力制御回路によって先ず基本
サイズFIFO41aが選択される。選択された基本サ
イズFIFO41aは、AVIF11から入力されるパ
ケットデータ(図8に示されるデータ部16)を順次記
憶する。
【0068】基本サイズFIFO41aは、1つのパケ
ット分のデータが格納されると、フル状態になり、フル
信号SF1を入力制御回路42に出力する。すると、入
力制御回路42は、次の基本サイズFIFO41bを選
択する。従って、AVIF11から次に出力されるパケ
ットデータは、基本サイズFIFO41bに書き込まれ
る。
【0069】一方、基本サイズFIFO41aがフル状
態になると、出力制御回路43は、フル状態の基本サイ
ズFIFO41aを選択する。選択された基本サイズF
IFO41aは、格納した1つのパケットデータを順次
パケット生成回路28に出力する。
【0070】即ち、FIFOブロック23を構成する各
基本サイズFIFO41a,41bには、その時々にお
いて、読み出し又は書き込みの何れか一方のみが行われ
る。従って、各基本サイズFIFO41a,41bに
は、1つの入出力ポートを持った通常のRAM(シング
ルポート・タイプ)等を用いることができる。シングル
ポート・タイプのRAMは、同容量のデュアルポート・
タイプのRAMと比べて周辺回路等の規模が小さく、約
20%面積が小さい。その結果、デュアルポート・タイ
プのRAMを同一チップ上に搭載したコントローラに比
べて、本実施形態のIPC12のチップサイズは小さく
なり、低価格となる。
【0071】また、各基本サイズFIFO41a,41
bは、1度に入力されるパケットデータのデータ量に応
じた容量に設定されている。そして、各基本サイズFI
FO41a,41bは、それぞれフル状態とエンプティ
状態に応じたフル信号SF1,SF2とエンプティ信号
SE1,SE2を出力する。入力制御回路42及び出力
制御回路43は、それぞれフル信号SF1,SF2、エ
ンプティ信号SE1,SE2に基づいて、各基本サイズ
FIFO41a,41bを順次選択してデータの書き込
み・読み出しを行うようにした。従って、各基本サイズ
FIFO41a,41bは、その時々に格納されている
データ量を管理する必要が無く、入力制御回路42及び
出力制御回路43は各基本サイズFIFO41a,41
bを選択する制御が簡単になる。
【0072】尚、各基本サイズFIFO41が複数備え
られている場合も同様に、入力制御回路42及び出力制
御回路43は、エンプティ状態の基本サイズFIFO4
1を順次選択してデータの書き込みを行い、フル状態の
基本サイズFIFO41を選択してデータの読み出しを
行う。
【0073】図3に示されるパケット生成回路28は、
FIFOブロック23から入力されるパケットデータに
対して図8に示されるパケットヘッダ14、ヘッダCR
C15、及び、データCRC17を付加してIsocパケッ
ト13を生成し、その生成したIsocパケット13を物理
層処理回路22に出力する。
【0074】物理層処理回路22は、リンク層処理回路
21からIsocパケット13が入力されると、アービトレ
ーションを行う。そして、物理層処理回路22は、IEEE
1394バス5の権利を獲得すると、Isocパケット13を転
送する。
【0075】このとき、図1に示されるパソコン1から
デジタルビデオカメラ4間での複数の周辺機器(ノー
ド)により構成されるトポロジには、1つのルートと呼
ばれるノードが設定されている。このルート・ノード
は、Isoc転送モードを独自の時計(CTR) によって時間管
理する。図7に示すように、ルート・ノードは、第1又
は第2のサイクルとしての所定の転送サイクル(125
μs)に1回の割合でサイクル・スタート・パケット
(Cycle-start packet:CSパケット)を転送する。具
体的には、ルート・ノードは、自信のCTR 125μsを
カウントした時点でサブアクション・ギャップ(SG)
と呼ばれるバス上の無信号状態を検出すると、優先的に
CSパケットを送信する。そのCSパケットには、ルー
ト・ノードのCTR 値が含まれる。
【0076】各ノードは、CSパケットを受信すると、
そのCSパケットに含まれるCTR 値に基づいて自信のCT
R を時間合わせ(アジャスト)する。CSパケットを受
信したノードは、アイソクロナス転送を行うことが可能
となり、バスの使用権の獲得のためにアービトレーショ
ンを行う。そして、各ノードの内、バスの権利を獲得し
たノードは、CSパケットの受信後、直ちにIsocパケッ
トの転送を行う。複数のノードがIsoc転送モードを使用
する、即ち、複数チャネルが存在する場合、予め125
μs以内に送信できるデータ量からチャネル数が制限さ
れている。そのため、Isoc転送モードを使用する全ての
ノードは、125μs周期内のどこかで転送の機会が与
えられる。以上の操作により、一定周期に一定量のデー
タ転送が行われる。
【0077】ところで、図9の時刻t1において、AV/C
プロトコルの転送サイクル(133μs)とIEEE1394プ
ロトコルの転送サイクル(125μs)の違いから、Is
ocパケットの送信開始時にデータの間に合わない場合が
生じる。この場合は、物理層処理回路22は、ペイロー
ドデータ16bを含まないダミー・パケットを転送す
る。このダミー・パケットは、図8に示されるパケット
ヘッダ14、ヘッダCRC15、CIPヘッダ16a、
及び、データCRC17とから構成される。ダミーパケ
ットを受け取ったノードは、次のIsocサイクルまでIsoc
パケットの転送を待つ。この場合にも、基本サイズFI
FO41が複数並列に備えられているため、AVIF1
1から出力されるデータは、次に選択された基本サイズ
FIFO41に格納されるため、データがオーバーフロ
ーする事がない。また、次に選択された基本サイズFI
FO41に対してAVIF11から出力されるデータが
書き込まれるため、AVIF11の出力動作を一旦停止
する必要がない。そのため、画像処理回路側から観れ
ば、パケットデータをAV/Cプロトコルにて所定の転送サ
イクルにて継続して出力することができるため、データ
の一旦停止等の余分な処理を行う必要が無く、その分回
路構成が簡略化する。
【0078】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 (1)AV/Cプロトコルにより入力されるパケットデータ
を格納するFIFOブロック23には、各パケットデー
タのサイズの基本サイズFIFO41a,41bが並列
に設けられている。各基本サイズFIFO41a,41
bには、その時々において、読み出し又は書き込みの何
れか一方のみが行われる。従って、各基本サイズFIF
O41a,41bには、1つの入出力ポートを持った通
常のRAM(シングルポート・タイプ)等を用いること
ができる。シングルポート・タイプのRAMは、同容量
のデュアルポート・タイプのRAMと比べて周辺回路等
の規模が小さいので、搭載面積が約20%小さい。その
結果、デュアルポート・タイプのRAMを同一チップ上
に搭載したコントローラに比べて、本実施形態のIPC
12のチップサイズを小さくすることができ、IPC1
2を低価格にすることができる。
【0079】(2)各基本サイズFIFO41は、1つ
のサイクルに転送されるデータ量に設定されている。そ
のため、各基本サイズFIFO41は、データが格納さ
れていないエンプティ状態の場合にはエンプティ信号を
出力し、データが全て格納されているフル状態の時には
フル信号を出力する。入力制御回路42は、データを書
き込んでいる基本サイズFIFO41からフル信号が入
力されると、次の基本サイズFIFO41を選択してデ
ータの書き込みを行う。出力制御回路43は、データを
読み出している基本サイズFIFO41からエンプティ
信号が入力されると、次の基本サイズFIFO41を選
択してデータの読み出しを行うようにした。その結果、
各基本サイズFIFO41に格納されたデータ量を管理
する必要がないので、入力制御回路42及び出力制御回
路43の構成を簡単にすることができ、IPC23の面
積の縮小を図ることができる。
【0080】尚、本発明は前記実施形態の他、以下の態
様で実施してもよい。 (1)上記実施形態では、1つのチャネルを用いて画像
データを転送する場合について説明したが、図10に示
すように、1つのIsocサイクルの間に複数のチャネル1
〜3を用いて画像データを転送する用にしてもよい。こ
の場合、図11に示すされるFIFOブロック51を用
いる。このFIFOブロック51は、チャネル切り替え
制御回路52,53間に、上記実施形態のFIFOブロ
ック23を使用するチャネルに対応した数の複数のFI
FOブロック23を並列に接続した構成となっている。
尚、図11においては、基本サイズFIFO41の容量
を480バイトに設定してある。この構成によっても、
上記実施形態と同様に、各基本サイズFIFO41は、
書き込みと読み出しとが異なるタイミングで行われるた
め、シングルポート・タイプのRAMを使用することが
できる。
【0081】(2)上記実施形態では、画像データの送
信機能を備えたIPC12に具体化したが、図12に示
すように、画像データの受信機能を備えたIPC61に
具体化して実施してもよい。IPC61には、物理層処
理回路62,パケット解析回路63及びFIFOブロッ
ク64よりなるリンク層処理回路65が備えられる。物
理層処理回路62は、IEEE1394バスから受信するIsocパ
ケット13(図8参照)をDS復調して所定のクロック
信号を生成するとともに、シリアルーパラレル変換した
データをリンク層処理回路65のパケット解析回路63
に出力する。パケット解析回路63は、Isocパケット1
3からデータ部16のみをFIFOブロック64に出力
する。FIFOブロック64は、上記実施形態と同様
に、複数の基本サイズFIFO41、入力制御回路4
2、及び、出力制御回路43により構成される。図13
は、その基本サイズFIFO41が2つ並列に接続され
た場合のタイミングチャートである。入力制御回路42
は、Isocサイクル(125μs)毎に2つの基本サイズ
FIFO41を交互に選択してデータを書き込む。出力
制御回路43は、フル状態の基本サイズFIFO41を
選択して読み出したデータを順次画像ICインタフェー
ス回路65に出力する。この構成によっても、上記実施
形態と同様に、各基本サイズFIFO41は、書き込み
と読み出しとが異なるタイミングで行われるため、シン
グルポート・タイプのRAMを使用することができる。
【0082】(3)上記実施形態では、画像データの送
信機能を備えたIPC12に具体化したが、図14に示
すように、画像データの送信及び受信機能を備えたIP
C71に具体化して実施してもよい。IPC71は物理
層処理回路72とリンク層処理回路75とから構成さ
れ、物理層処理回路72には、シリアル−パラレル変換
回路(SP変換回路)73とパラレル−シリアル変換回
路(PS変換回路)74とが備えられている。リンク層
処理回路75には、パケット解析回路76、パケット生
成回路77、及び、FIFOブロック78とから構成さ
れる。FIFOブロック78は、受信データを順次格納
するために設けられた基本サイズFIFO79a,79
bと、送信データを順次格納するために設けられた基本
サイズFIFO80a,80bとが備えられている。ま
た、FIFOブロック78には、入出力を制御する制御
回路81,82が設けられ、基本サイズFIFO79
a,79b,80a,80bは、両制御回路81,82
間に並列接続されている。両制御回路81,82は、そ
れぞれデータの受信を行う場合に、基本サイズFIFO
79a,79bを順次切り替えて受信したデータを格納
するとともに、格納されたデータを読み出して画像IC
IF83へ出力する。また、両制御回路81,82は、
それぞれデータの送信を行う場合に、基本サイズFIF
O80a,80bを順次切り替えて画像ICIF84か
ら入力されるデータを格納するとともに、格納したデー
タを読み出してパケット生成回路77へ出力する。この
構成によっても、上記実施形態と同様に、各基本サイズ
FIFO79a,79b,80a,80bは、書き込み
と読み出しとが異なるタイミングで行われるため、シン
グルポート・タイプのRAMを使用することができる。
【0083】(4)上記実施形態では、Isoc転送モード
を用いてデータを転送する場合について説明したが、他
の転送モードを用いてデータを転送するようにしてもよ
い。例えば、IEEE1394プロトコルは、エイシンクロナス
(Asynchronous)転送モード(以下、Asyn転送モードとい
う)を備えている。Asyn転送モードは、時間管理を行わ
ないものの、受信の確認が可能(送信したパケットに対
して通常受信状態を示すアクノリッジパケット(Acknowl
edge packet)が返信される)なため、AV/Cプロトコルの
コマンド等のデータ転送に使用される場合がある。Asyn
転送モードでは、受信側ノードが何らかの理由により受
信できない場合には、その旨を送信側にアクノリッジパ
ケットを使用して伝え、再度送信をしてもらうことがで
きるように規定されている。
【0084】この場合、複数のパケットを連続して1つ
のFIFOに格納している場合、FIFO中に以前の転
送データが保持されていても、データの読み出しを示す
ポインタを複雑な操作により先頭に変更しなければ再度
同じデータを送信することはできない。しかしながら、
上記各実施形態では、パケット毎に異なった基本サイズ
FIFO41に格納してあるので、出力制御回路43は
ポインタ値を元に戻す、即ち、使用するFIFO41を
変更するだけで再度送信が可能となる。従って、この場
合には、出力制御回路43は、データの送信後、対応す
るエイシンクロナスパケットの受信を確認できるまで
は、対象となるFIFO41を使用不可能とするように
する。
【0085】(5)上記実施形態では、各基本サイズF
IFO41の容量を画像ICから出力されるデータ部1
6(図8参照)の容量に設定したが、パケットヘッダ、
CIPヘッダ等を付加した後の容量に設定して実施して
も良い。即ち、上記実施形態では、FIFOブロック2
3をパケットヘッダ14及びヘッダCRC15を付加す
る選択部24の入力側としたが、選択部24の出力側に
備えた構成とする。また、データCRC17を付加する
選択回路25の出力側にFIFOブロック23を備えた
構成とする。
【0086】
【発明の効果】以上詳述したように、請求項1に記載の
発明によれば、チップサイズを小さくすることが可能な
データ転送方法を提供することができる。
【0087】また、請求項2乃至7に記載の発明によれ
ば、チップサイズを小さくすることが可能なデータ転送
装置を提供することにある。
【図面の簡単な説明】
【図1】 IEEE1394バスを用いたシステム構成
図。
【図2】 周辺機器内の構成を説明するためのブロック
図。
【図3】 IEEE1394プロトコルコントローラのブロック
図。
【図4】 FIFOブロックのブロック図。
【図5】 入力制御回路の回路図。
【図6】 出力制御回路の回路図。
【図7】 Isoc転送サイクルを示すタイミングチャー
ト。
【図8】 Isocパケットの構成を示す説明図。
【図9】 画像データの送信動作を示すタイミングチャ
ート。
【図10】 複数チャネルによるIsoc転送サイクルのタ
イミングチャート。
【図11】 複数チャネルを使用するFIFOブロック
のブロック図。
【図12】 受信専用コントローラの概略ブロック図。
【図13】 画像データの受信動作を示すタイミングチ
ャート。
【図14】 画像データの送受信を行うコントローラの
ブロック図。
【符号の説明】
41 基本サイズメモリとしての基本サイズFIFO 42 第1又は第2の制御回路としての入力制御回路 43 第2又は第1の制御回路としての出力制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 天 愛知県春日井市高蔵寺町二丁目1844番2 富士通ヴィエルエスアイ株式会社内 (72)発明者 辻本 廣幸 愛知県春日井市高蔵寺町二丁目1844番2 富士通ヴィエルエスアイ株式会社内 (72)発明者 酒井 康志 愛知県春日井市高蔵寺町二丁目1844番2 富士通ヴィエルエスアイ株式会社内 (72)発明者 上野 弘貴 愛知県春日井市高蔵寺町二丁目1844番2 富士通ヴィエルエスアイ株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 第1のサイクルにて順次転送されるデー
    タをデータ格納用メモリに格納し、前記メモリに格納し
    たデータを読み出して前記第1のサイクルとは異なるタ
    イミングの第2のサイクルにて順次転送するデータ転送
    方法において、 前記第1及び第2のサイクルにて一度に転送されるパケ
    ットのデータ量を基本サイズとし、その基本サイズに設
    定されデータを格納する基本サイズメモリを複数並列に
    接続し、 前記複数の基本サイズメモリを順次選択し、その選択し
    た基本サイズメモリに前記第1のサイクルにより順次転
    送されるパケットを格納するとともに、パケットが既に
    格納された基本サイズメモリを順次選択してその基本サ
    イズメモリに格納されたパケットを読み出して第2のサ
    イクルにより転送するようにしたデータ転送方法。
  2. 【請求項2】 第1のサイクルにて順次転送されるデー
    タをデータ格納用メモリに格納し、前記メモリに格納し
    たデータを読み出して前記第1のサイクルとは異なるタ
    イミングの第2のサイクルにて順次転送するデータ転送
    装置において、 前記第1及び第2のサイクルにて一度に転送されるパケ
    ットのデータ量を基本サイズとし、その基本サイズに設
    定され、複数並列に接続された基本サイズメモリと、 前記複数の基本サイズメモリを順次選択し、その選択し
    た基本サイズメモリに前記第1のサイクルにより順次転
    送されるパケットを格納する第1の制御回路と、 前記複数の基本サイズメモリを順次選択してその基本サ
    イズメモリに格納されたパケットを読み出して第2のサ
    イクルにより転送する第2の制御回路とを備えたデータ
    転送装置。
  3. 【請求項3】 前記複数の基本サイズメモリは、受信パ
    ケットを格納するために複数並列に接続された受信用基
    本サイズメモリと、送信パケットを格納するために複数
    並列に接続された送信用基本サイズメモリとから構成さ
    れ、 前記第1,第2の制御回路は、それぞれ前記第1,第2
    のサイクルにて送信用基本サイズメモリを順次選択して
    データを読み出し、前記第1,第2のサイクルにて受信
    用基本サイズメモリを順次選択してデータを書き込むよ
    うにした請求項2に記載のデータ転送装置。
  4. 【請求項4】 前記第1,第2のサイクルの間には複数
    のチャネルを用いてデータが転送され、 前記並列接続された複数の基本サイズメモリと第1,第
    2の制御回路とからなるブロックを前記複数のチャネル
    数に対応して並列に接続し、 前記複数のチャネルに対応して前記並列接続された複数
    のブロックを選択するブロック選択回路を備えた請求項
    2又は3に記載のデータ転送装置。
  5. 【請求項5】 前記第1の制御回路は、前記複数の基本
    サイズメモリの内、エンプティ状態にある基本サイズメ
    モリの内の1つを選択し、その選択した基本サイズメモ
    リにパケットを格納するようにした請求項2乃至4に記
    載のデータ転送装置。
  6. 【請求項6】 前記第2の制御回路は、前記基本サイズ
    メモリの内、フル状態にある基本サイズメモリの内の1
    つを選択し、そのパケットが既に格納された基本サイズ
    からパケットを読み出すようにした請求項2乃至4に記
    載のデータ転送装置。
  7. 【請求項7】 前記第1又は第2のサイクルの内の何れ
    か一方は、外部周辺機器との間で一定の周期毎にデータ
    転送が保証される転送モードにおけるサイクルである請
    求項2乃至6に記載のデータ転送装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006287665A (ja) * 2005-03-31 2006-10-19 Omron Corp 受信データ補償装置
US7359376B1 (en) 2000-11-20 2008-04-15 Thomson Licensing Serial compressed bus interface having a reduced pin count
CN102378900A (zh) * 2009-04-03 2012-03-14 模拟设备公司 具有单端口存储器的fifo缓冲器的数字输出传感器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7359376B1 (en) 2000-11-20 2008-04-15 Thomson Licensing Serial compressed bus interface having a reduced pin count
JP2006287665A (ja) * 2005-03-31 2006-10-19 Omron Corp 受信データ補償装置
JP4544420B2 (ja) * 2005-03-31 2010-09-15 オムロン株式会社 受信データ補償装置
CN102378900A (zh) * 2009-04-03 2012-03-14 模拟设备公司 具有单端口存储器的fifo缓冲器的数字输出传感器
JP2012522986A (ja) * 2009-04-03 2012-09-27 アナログ デバイシス, インコーポレイテッド シングルポートメモリを伴うデジタル出力センサfifoバッファ

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