KR100464469B1 - 데이터 전송 제어 장치 및 전자기기 - Google Patents

Abstract

각 노드가 갖는 리소스를 유효하게 이용할 수 있고, 처리의 오버헤드를 경감할 수 있는 데이터 전송 제어 장치, 전자기기를 제공하는 것이 목적이다. 패킷 정형 회로가, 각 노드로부터 이송되는 IEEE1394 규격의 셀프 ID 패킷을 받아서, 일련의 셀프 ID 패킷의 열로 이루어지는 데이터와 헤더에 의해 프레임이 구성되는 패킷으로 정형하고, 상층에 인터페이스한다. 셀프 ID 패킷의 패리티를 삭제하고, 패리티가 삭제된 셀프 ID 패킷의 열에 의해 패킷 데이터를 구성하는 동시에, 에러 스테이터스 정보를 패리티의 트레일러에 부가한다. 패킷의 헤더를 헤더 영역에 데이터를 데이터 영역에 분리하여 기록하는 동시에, 데이터의 어드레스를 나타내는 데이터 포인터를 패킷 헤더에 부가한다. 데이터 영역에 셀프 ID 패킷 전용의 영역을 설치한다. 셀프 ID 기간 중인지의 여부를 검출하고, 셀프 ID 기간 중에 전송되어온 패킷을 셀프 ID 패킷으로 간주하여 패킷 정형을 행한다.

Description

데이터 전송 제어 장치 및 전자기기{DATA TRANSFER CONTROLLER AND ELECTRONIC DEVICE}

최근, IEEE1394라고 하는 인터페이스 규격이 각광 받고 있다. 이 IEEE1394는 차세대의 멀티미디어에도 대응 가능한 고속 시리얼 버스 인터페이스를 규격화한 것이다. 이 IEEE1394에 의하면, 동화상 등의 리얼 타임성이 요구되는 데이터도 취급할 수 있다. 또한, 1 EEE1394의 버스에는 프린터, 스캐너, CD-R 드라이브, 하드디스크 드라이브 등의 컴퓨터의 주변기기 뿐만 아니라, 비디오 카메라, VTR, TV 등의 가정용 전화 제품도 접속할 수 있다. 이 때문에, 전자기기의 디지탈화를 비약적으로 촉진할 수 있는 것으로서 기대되고 있다.

이러한 IEEE1394의 개요에 대해서는, 예를 들면 「IEEE1394 하이·퍼포먼스·시리얼 버스의 개요」(Interface Apr.1996의 1 내지 10 페이지),「PC 주변기기용 버스 규격군 총람」(Interface Jan. 1997의 106페이지 내지 116페이지), 「IEEE1394-1995(FireWire)의 리얼 타임 전송 모드와 멀티미디어 대응 프로토콜」(Interface Jan. 1997의 136 내지 146페이지)에 개시되어 있다. 또한, IEEE1394에 준거한 데이터 전송 제어 장치로서는, 텍사스·인스틀먼트사 제조의 TSB12LV31 등이 알려져 있다.

그런데, 이 IEEE1394에서는 버스 리셋 후에 트리 식별이 행하여지고, 그 후에 자기 식별이 행하여진다. 그리고, 이 자기 식별 시에는 각 노드가 자신의 셀프 ID 패킷을 모든 노드에 브로드캐스트한다. 그리고, 셀프 ID 패킷을 수취한 각 노드는 이들의 셀프 ID 패킷을, 자신이 갖는 메모리 위에 필요에 따라서 유지해둔다.

그러나, 이 셀프 ID 패킷의 개수는 노드수에 따라서 증가하기 때문에, 대단히 수가 많게 된다. 또한, 다수의 셀프 ID 패킷을, 다른 LINK 패킷과 구별하여 팜웨어 등의 상층에 대하여 바르게 인터페이스하기 위해서는, 적어도 1 쿼들렛의 헤더를 부가할 필요가 있다. 따라서, 다수의 셀프 ID 패킷의 존재에 기인하여, 각 노드가 갖는 메모리의 빈 용량이 압박되어지고, 각 노드가 갖는 리소스의 유효한 이용을 꾀할 수 없다고 하는 문제가 생긴다.

또한, IEEE1394에 준거한 데이터 전송 제어 장치에는 시스템 전체의 실전송 속도를 향상시키기 위해서, CPU 상에서 동작하는 팜웨어나 어플리케이션 소프트 처리의 오버헤드를 되도록이면 경감하는 것이 요망된다.

본 발명은 데이터 전송 제어 장치 및 이것을 포함하는 전자기기에 관한 것이다.

도 1a, 도 1b, 도 1c는 비동기 전송과 아이소크로너스 전송에 대해서 설명하기 위한 도면.

도 2a, 도 2b는 트리 식별에 대해 설명하기 위한 도면.

도 3은 자기 식별에 대해서 설명하기 위한 도면.

도 4a, 도 4b, 도 4c, 도 4d는 셀프 ID 패킷 등의 물리층의 패킷의 포맷을 도시하는 도면.

도 5는 IEEE1394의 프로토콜 구성에 대해서 도시하는 도면.

도 6은 본 실시예의 데이터 전송 제어 장치의 구성예를 도시하는 도면.

도 7은 헤더(제어 정보)영역과 데이터 영역의 분리에 대해서 설명하기 위한 도면.

도 8은 본 실시예의 비교예의 구성예에 대해서 도시하는 도면.

도 9는 도 8의 구성에 의한 데이터 전송 수법에 대해서 설명하기 위한 도면.

도 1O은 데이터 전송 수법의 다른 예에 대해서 설명하기 위한 도면.

도 11은 본 실시예의 데이터 전송 수법에 대해서 설명하기 위한 도면.

도 12는 셀프 ID 기간에 대해서 설명하기 위한 도면.

도 13a, 도 13b는 각각, 비교예, 본 실시예의 패킷 정형에 대해서 설명하기 위한 도면.

도 14a, 도 14b는 셀프 ID 패킷의 패리티의 부분을 삭제하는 수법에 대해서 설명하기 위한 도면.

도 15a는 데이터 포인터를 헤더에 부가하는 수법을, 도 15b는 셀프 ID 기간의 패킷인지의 여부를 나타내는 BR을 트레일러에 부가하는 수법을 설명하기 위한 도면.

도 16은 데이터 영역에 셀프 ID 패킷 전용의 영역을 설치하는 수법에 대해서 설명하기 위한 도면.

도 17은 링크 코어(패킷 정형 회로)와 DMAC(RF용)의 구성예에 대해서 도시하는 도면.

도 18은 셀프 ID 기간에서의 패킷 정형의 상세한 처리예에 대해서 설명하기 위한 타이밍 파형도.

도 19a, 도 19b, 도 19c는 제어 버스(CTL), 데이터 버스(D), 스테이터스 정보(스테이터스 비트)에 대해서 설명하기 위한 도면.

도 20a, 도 20b는 PHY 패킷의 포맷을 도시하는 도면.

도 21은 TAG에 대해서 설명하기 위한 도면.

도 22는 셀프 ID 기간 이외에서의 패킷 정형의 상세한 처리예에 대해서 설명하기 위한 타이밍 파형도.

도 23a, 도 23b, 도 23c는 여러가지 전자기기의 내부 블록도의 예.

도 24a, 도 24b, 도 24c는 여러가지 전자기기의 외관도의 예.

본 발명은 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 점은 각 노드가 갖는 리소스를 유효하게 이용할 수 있는 데이터 전송 제어 장치 및 이것이 사용되는 전자기기를 제공하는 것에 있다.

또한, 본 발명의 다른 목적은 팜웨어나 어플리케이션 소프트 등의 처리의 오버 헤드를 경감할 수 있는 데이터 전송 제어 장치 및 이것이 사용되는 전자기기를 제공하는 것에 있다.

상기 과제를 해결하기 위해서 본 발명은 버스에 접속되는 복수의 노드 사이에서의 데이터 전송을 위한 데이터 전송 제어 장치로서, 각 노드로부터 전송되어오는 일련의 자기 식별 패킷을 받아서, 상층이 사용하는 제어 정보와 각 노드로부터 전송되어온 일련의 자기 식별 패킷의 열로 이루어지는 데이터로 프레임이 구성되는 패킷에, 전송되어온 일련의 자기 식별 패킷을 정형하는 패킷 정형 수단과, 정형된 패킷을 기억 수단에 기록하는 기록 수단을 포함하는 것을 특징으로 한다.

본 발명에 의하면, 일련의 자기 식별 패킷을 1개로 패키징하여 제어 정보를 부가함으로써 패킷 정형이 행하여지고, 일련의 자기 식별 패킷이 상층에 인터페이스 된다. 따라서, 각 자기 식별 패킷에 제어 정보를 부가하여 상층에 인터페이스하는 경우에 비교하여, 정형된 패킷이 기록되는 기억 수단의 기억 영역을 절약할 수 있다. 또한, 일련의 자기 식별 패킷을 일괄로 하여 취급할 수 있기 때문에, 팜웨어 등의 처리의 오버헤드를 경감할 수 있다.

또한 본 발명은 상기 패킷 정형 수단이, 자기 식별 패킷이 에러 체크 정보를 포함하는 경우에, 자기 식별 패킷 중의 상기 에러 체크 정보를 삭제하고, 상기 에러 체크 정보가 삭제된 자기 식별 패킷의 열로 이루어지는 데이터와 상기 제어 정보에 의해 프레임이 구성되는 패킷에, 전송되어온 일련의 자기 식별 패킷을 정형하는 것을 특징으로 한다. 이와 같이 하면, 정형된 패킷이 기록되는 기억 수단의 기억 영역을 또한 절약하는 것이 가능하게 된다.

또한 본 발명은 상기 패킷 정형 수단이, 각 노드로부터 전송되어오는 자기 식별 패킷에 에러가 있는지의 여부를 상기 에러 체크 정보에 근거하여 판단하고, 자기 식별 패킷에 에러가 있는지의 여부를 나타내는 스테이터스 정보를 패킷의 제어 정보에 부가하는 것을 특징으로 한다. 이와 같이 하면, 자기 식별 패킷에 에러가 있었다는 것을, 간이하게 상층에 전달하는 것이 가능하게 된다.

또한 본 발명은 상기 패킷 정형 수단이, 자기 식별 기간에 수신한 패킷인지의 여부를 나타내는 스테이터스 정보를 패킷의 제어 정보에 부가하는 것을 특징으로 한다. 이와같이 하면, 자기 식별 패킷을 패키징함으로써 얻어진 패킷과 그 이외의 패킷과의 구별이 용이하게 된다.

또한 본 발명은 상기 기억 수단이 랜덤 액세스 가능함과 동시에 제어 정보 영역과 데이터 영역으로 분리되어 있는 경우에 있어서, 패킷의 제어 정보를 상기 기억 수단의 상기 제어 정보 영역에 기록하고, 패킷의 데이터를 상기 기억 수단의 상기 데이터 영역에 기록하는 패킷 분리 수단과, 상기 데이터 영역에 기록되는 데이터의 어드레스를 가리키는 데이터 포인터를 상기 제어 정보에 부가하는 수단을 포함하는 것을 특징으로 한다. 이와 같이 하면, 정형된 패킷의 제어 정보의 부분과 데이터의 부분을 별개로 취급하는 것이 가능하게 되고, 팜웨어 등의 처리의 오버헤드를 경감할 수 있다.

또한 본 발명은 상기 패킷 분리 수단이, 일련의 자기 식별 패킷을 정형함으로써 얻어진 패킷 데이터를 상기 기억 수단의 자기 식별 패킷 전용으로 설치된 영역에 기록하는 것을 특징으로 한다. 이와 같이 하면, 토폴로지 맵(topology map)의 작성 등의 처리를 간이화할 수 있게 된다.

또한 본 발명은 하층으로부터 보내져오는 스테이터스 정보에 근거하여 자기 식별 기간 중인지의 여부를 검출하는 수단을 포함하고, 상기 패킷 정형 수단이, 자기 식별 기간 중에 전송되어온 일련의 패킷을 자기 식별 패킷으로 간주하여, 상기 일련의 자기 식별 패킷을 정형하는 것을 특징으로 한다. 이와 같이 하면, 처리 대상이 되는 패킷이 자기 식별 패킷인지의 여부를 간이하게 검출할 수 있게 되고, 하드웨어의 소규모화를 꾀할 수 있다.

또, 본 발명에서는 IEEE1394의 규격에 준거한 데이터 전송을 행하는 것이 바람직하다.

또한 본 발명에 따른 전자기기는 상기의 어느 데이터 전송 제어 장치와, 상기 데이터 전송 제어 장치 및 버스를 통해 다른 노드로부터 수신한 데이터에 소정의 처리를 실시하는 장치와, 처리가 실시된 데이터를 출력 또는 기억하기 위한 장치를 포함하는 것을 특징으로 한다. 또한 본 발명에 따른 전자기기는 상기의 어느 데이터 전송 제어 장치와, 상기 데이터 전송 제어 장치 및 버스를 통해 다른 노드에 송신하는 데이터에 소정의 처리를 실시하는 장치와, 처리가 실시되는 데이터를 받아들이기 위한 장치를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 다른 노드로부터 전송된 데이터를 전자기기에서 출력하거나 기억하거나 하는 처리, 전자기기에서 받아들인 데이터를 다른 노드에 전송하거나 하는 처리를 고속화하는 것이 가능하게 된다. 또한, 본 발명에 의하면, 정형 후의 패킷을 기억하는 기억 수단을 소규모화할 수 있는 동시에, 데이터 전송을 제어하는 팜웨어 등의 처리 부담을 경감할 수 있기 때문에, 전자기기의 저 비용화, 소규모화 등을 꾀하는 것도 가능하게 된다.

이하, 본 발명의 양호한 실시예에 대해서 도면을 참조하여 상세히 설명한다. 1. IEEE1394

우선, IEEE1394의 개요에 대해서 간단히 설명한다.

1.1 데이터 전송 속도, 접속 토폴로지

IEEE1394(IEEE1394-1995, P1394. a)에서는 100 내지 400Mbps의 고속의 데이터 전송이 가능하게 되어 있다(P1394. b에서는 800 내지 320OMbps). 또한, 전송 속도가 다른 노드를 버스에 접속하는 것도 허용된다.

각 노드는 트리 상에 접속되어 있고, 1개의 버스에 최대 63개의 노드가 접속 가능하게 되어 있다. 또, 버스 브릿지를 이용하면 약 64000개의 노드를 접속하는 것도 가능하다.

전원이 투입되거나, 도중에 디바이스의 빼고 꽂음이 발생하면, 버스 리셋이 발생하여, 접속 토폴로지에 관한 정보가 모두 클리어된다. 그리고, 버스 리셋 후, 트리 식별(루트 노드의 결정), 자기 식별이 행하여진다. 그 후, 아이소크로너스 리소스 매니져, 사이클 마스터, 버스 매니져 등의 관리 노드가 결정된다. 그리고, 통상의 패킷 전송이 개시된다.

1.2 전송 방식

IEEE1394에서는 패킷의 전송 방식으로서, 신뢰성이 요구되는 데이터의 전송에 적합한 비동기 전송과, 리얼 타임성이 요구되는 동화상이나 음성 등의 데이터 전송에 적합한 아이소크로너스 전송이 준비되어 있다.

도 1a에, 비동기 서브액션의 예를 도시한다. 1개의 서브액션은 조정, 패킷 전송, 에크놀리지먼트로 이루어진다. 즉, 데이터 전송에 앞서서, 우선, 버스의 사용권에 관한 조정이 행하여진다. 그리고 소스(전송원) 노드로부터 데스티네이션(전송처) 노드에 패킷이 전송된다. 이 패킷의 헤더에는 소스 ID와 데스티네이션 ID가 포함된다. 데스티네이션 노드는 이 데스티네이션 ID를 판독하여, 자신의 노드앞의 패킷인지의 여부를 판단한다. 데스티네이션 노드는 패킷을 받아들이면, 소스 노드에 에크놀리지먼트(ACK)의 패킷을 돌려 준다.

패킷 전송과 ACK의 사이에는 에크놀리지 갭이 존재한다. 또한, 1개의 서브액션과 다음 서브액션 사이에는 서브액션 갭이 존재한다. 그리고, 서브액션 갭에 상당하는 일정한 버스·아이돌 시간이 경과하지 않으면, 다음의 서브액션의 조정을 개시할 수 없다. 이로 인해 서브액션 상호의 충돌이 회피된다.

도 1b에, 아이소크로너스 서브액션의 예를 도시한다. 아이소크로너스 전송은 브로드캐스트(버스에 접속되는 모든 노드에 전송)에서 실행되기 때문에, 패킷 수신시에 ACK는 반송되지 않는다. 또한, 아이소크로너스 전송에서는 노드 ID가 아닌 채널 번호를 사용하여 패킷 전송이 행하여진다. 또, 서브액션 사이에는 아이소크로너스 갭이 존재한다.

도 1c에, 데이터 전송시의 버스의 상태를 도시한다. 아이소크로너스 전송은사이클 마스터가 일정 주기마다 사이클 스타트 패킷을 발생함으로써 개시한다. 이로써, 1개의 채널 당, 125μs 마다 적어도 1개의 패킷을 전송할 수 있게 된다. 이 결과, 동화상이나 음성 등의 리얼 타임성이 요구되는 데이터의 전송이 가능하게 된다.

비동기 전송은 아이소크로너스 전송 중에 행하여진다. 즉, 아이소크로너스 전송쪽이 비동기 전송보다도 우선 순위가 높게 되어 있다. 이것은 도 1c에 도시하는 바와 같이, 아이소크로너스 갭 시간을, 비동기 전송의 서브액션 갭의 시간보다도 짧게함으로써 실현된다.

1.3 트리 식별

트리 식별은 버스 리셋 후에 행하여진다. 트리 식별에 의해 노드 사이의 친자 관계나 루트 노드가 결정된다.

우선, 리프 노드(1개의 노드에 밖에 접속되어 있지 않은 노드)가, 인접하는 노드에 페어런트노티파이를 이송한다. 예를 들면 도 2a와 같이 노드(A, B, C, D, E)가 접속되어 있는 경우에는 노드(A)에서 노드(B)로, 노드(D 및 E)에서 노드(C)로, 페어런트노티파이(PN)가 이송된다.

페어런트노티파이를 받아들인 노드는 이송원의 노드를 자신의 차일드로 인지한다. 그리고, 차일드노티파이를 그의 노드로 이송한다. 예를 들면 도 2a에서는 노드(B)에서 노드(A)로, 노드(C)에서 노드(D 및 E)로 차일드노티파이(CN)가 이송된다. 이로써 노드(B, A)간, 노드(C, D)간, 노드(C, E) 간의 모자 관계가 결정된다.

노드(B, C)의 부모와 차일드 관계는 어느쪽이 먼저 페어런트노티파이를 이송하였는가로 결정된다. 예를 들면 도 2b와 같이, 노드(C) 쪽이 먼저 페어런트노티파이를 이송하면, 노드(B)가 부모가 되고 노드(C)가 차일드가 된다.

포트의 접속처의 모든 노드가 자신의 차일드가 되는 노드가 루트로 된다.도 2b에서는 노드(B)가 루트로 된다. 또, IEEE1394에서는 모든 노드가 루트로 될 가능성이 있다.

1.4 자기 식별

트리 식별 후, 자기 식별이 행하여진다. 자기 식별에 있어서는 접속 토폴로지에 있어서 루트 노드로부터 먼 노드부터 순차로 셀프 ID 패킷이 전송된다.

보다 구체적으로는, 예를 들면 도 3에 있어서, 우선, 루트 노드(B)의 포트(1)(번호가 작은 포트)에 접속되는 노드(A)가, 셀프 ID 패킷(자기 식별 패킷)을 모든 노드에 브로드캐스트한다.

다음에, 루트 노드(B)의 포트(2)(번호가 큰 포트)에 접속되는 노드(C)가 선택되고, 이 노드(C)의 포트(1)(번호가 작은 포트)에 접속되는 노드(D)가 셀프 ID 패킷을 브로드캐스트한다. 다음에, 노드(C)의 포트(2)(번호가 큰 포트)에 접속되는 노드(E)가 셀프 ID 패킷을 브로드캐스트하고, 그 후 노드(C)가 브로드캐스트한다. 마지막으로, 루트인 노드(B)가 셀프 ID 패킷을 브로드캐스트하고, 자기 식별이 완료한다.

셀프 ID 패킷에는 각 노드의 ID가 포함된다. 브로드캐스트를 행하는 시점에서 다른 노드로부터 받아들인 셀프 ID 패킷의 개수가, 이 각 노드의 ID가 된다. 예를 들면 도 3에서는, 노드(A)가 브로드캐스트를 행하는 시점에서는 어떤 노드도 셀프 ID 패킷을 발생하지 않기 때문에, 노드(A)의 ID는 0이 된다. 노드(A)는 ID=0을 셀프 ID 패킷에 포함하여 브로드캐스트한다. 또한, 노드(D)가 브로드캐스트를 행하는 시점에서는 노드(A)만이 셀프 ID 패킷을 발하고 있다. 따라서, 노드(D)의 ID는 1이 된다. 마찬가지로, 노드(E, C, B)의 ID는 각각, 2, 3, 4가 된다.

도 4a에 셀프 ID 패킷의 포맷을 도시한다. 동 도면에 도시하는 바와 같이 셀프 ID 패킷에는 각 노드의 기본 정보가 포함된다. 구체적으로는 각 노드의 ID(PHY_ID), 링크층이 액티브인지의 여부(L), 갭 카운트(gap_cnt), 전송 속도(sp), 차일드 아이소크로너스 리소스 매니져가 될 수 있는 능력을 갖는지의 여부(C), 전력 상태(pwr), 포트의 상태(p0, p1, p2) 등에 관한 정보가 포함된다.

또, 도 4b에, 노드의 포트수가 4개 이상인 경우에 사용되는 셀프 ID 패킷#1, #2, #3의 포맷을 도시한다. 포트수가 4 내지 11개인 경우에는 셀프 ID 패킷 #0(도 4a) 및 #1가, 12 내지 19개인 경우에는 셀프 ID 패킷 #O, #1 및 #2가, 2O 내지 27개인 경우에는 셀프 ID 패킷 #O, #1, #2 및 #3이 사용되어지게 된다.

또한, 도 4c, 도 4d에, 셀프 ID 패킷과 같이, 물리층의 패킷(PHY 패킷)인 링크 온 패킷, PHY 구성 패킷의 포맷을 도시한다.

1.5 아이소크로너스 리소스 매니져

아이소크로너스 리소스 매니져(IRM)는 이하의 관리 기능을 갖는다.

제 1로, 아이소크로너스 전송에 필요한 여러가지의 리소스를 제공한다. 예를 들면, 채널 번호 레지스터나 대역폭 레지스터를 제공한다. 제 2로, 버스 매니져의 ID를 나타내는 레지스터를 제공한다. 제 3으로, 버스 매니져가 없는 경우에, 간이적인 버스 매니져가 되는 역할을 갖는다.

IRM이 될 수 있는 능력을 갖고(아이소크로너스 리소스를 관리하는 능력을 갖고), 또한, 동작 상태로 되어 있는(링크층이 액티브로 되어 있는) 노드 중에서(IRM이 될 수 있는 자격을 갖는 노드 중에서), 루트에 가장 가까운(ID가 가장 큰) 노드가 IRM이 된다. 보다, 구체적으로는, 도 4a의 셀프 ID 패킷에 있어서, IRM이 될 수 있는 능력을 갖는지의 여부를 나타내는 C(CONTENDER)비트와, 링크층이 액티브인지의 여부를 나타내는 L(LINK_ACTIVE) 비트가 모두 1로 되어 있는 노드 중에서, 루트에 가장 가까운 노드(PHY_ID가 가장 큰 노드)가 IRM이 된다. 예를 들면, 루트 노드의 셀프 ID 패킷의 C 비트와 L 비트가 1인 경우에는 루트 노드가 IRM이 된다.

1.6 사이클 마스터, 버스 매니져

사이클 마스터는 도 1c에 도시하는 사이클 스타트 패킷을 송신하는 역할을 갖고, 루트 노드가 사이클 마스터가 된다.

버스 매니져는 토폴로지 맵(각 노드의 접속 상태)의 작성, 스피드 맵의 작성, 버스의 전력 관리, 사이클 마스터의 결정, 갭 카운트의 최적화 등의 작업을 행한다.

1.7 프로토콜구성

도 5를 참조하여, IEEE1394의 프로토콜 구성(층 구조)에 대해서 설명한다.

IEEE1394의 프로토콜은 물리층, 링크층, 트랜잭션층으로 구성된다. 또한, 시리얼 버스 매니지먼트는 물리층, 링크층, 트랜잭션층을 모니터하거나 제어하거나 하는 것으로, 노드 제어나 버스의 리소스 관리를 위한 여러가지 기능을 제공한다.

물리층은 링크층에 의해 사용되는 논리 기호를 전기 신호로 변환하거나, 버스의 조정을 행하거나, 버스의 물리적 인터페이스를 정의한다.

링크층은 어드레싱, 데이터 체크, 데이터 프레이밍, 사이클 제어 등을 제공한다.

트랜젝션층은 리드, 라이트, 록 등의 트랜잭션을 행하기 위한 프로토콜을 정의한다.

물리층 및 링크층은, 통상, 데이터 전송 제어 장치(인터페이스 칩) 등의 하드웨어에 의해 실현된다. 또한, 트랜잭션층은 CPU 상에서 동작하는 팜웨어나, 하드웨어에 의해 실현된다.

2. 전체 구성

다음에, 본 실시예의 전체 구성에 대해서 도 6을 참조하여 설명한다.

도 6에 있어서, PHY 인터페이스(10)는 물리층의 프로토콜을 실현하는 PHY 칩과의 인터페이스를 행하는 회로이다.

링크 코어(20)는 링크층의 프로토콜이나 트랜잭션층의 프로토콜의 일부를 실현하는 회로이고, 노드 사이에서의 패킷 전송을 위한 각종 서비스를 제공한다. 레지스터(22)는 이들의 프로토콜을 실현한 링크 코어(20)를 제어하기 위한 레지스터이다.

FIFO(ATF)(30), FIFO(ITF)(32), FIFO(RF)(34)는 각각, 비동기 송신용, 아이소크로너스 송신용, 수신용 FIFO이고, 예를 들면 레지스터나 반도체 메모리 등의 하드웨어로 구성된다. 본 실시예에서는 이들의 FIF0(30, 32, 34)의 단수는 대단히 적다. 예를 들면 1개의 FIFO의 단수는 바람직하게는 3단 이하이고, 더욱 바람직하게는 2단 이하가 된다.

DMAC(4O, 42, 44)는 각각, ATF, ITF, RF용 DMA 제어기이다. 이들의 DMAC(4O, 42, 44)를 사용함으로써, CPU(66)에 개입되는 일없이, RAM(80)과 링크 코어(20)의 사이에서의 데이터 전송이 가능하게 된다. 또, 레지스터(46)는 DMAC(4O, 42, 44) 등을 제어하는 레지스터이다.

포트 인터페이스(50)는 어플리케이션층의 디바이스(예를 들면 프린터의 인자 처리를 행하는 디바이스)와의 인터페이스를 행하는 회로이다. 본 실시예에서는 이 포트 인터페이스(50)를 사용하여, 예를 들면 8비트의 데이터 전송이 가능하게 되어 있다.

FIFO(PF)(52)는 어플리케이션층의 디바이스와의 사이에서의 데이터 전송을 위한 FIFO이고, DMAC(54)는 PF용 DMA 제어기이다. 레지스터(56)는 포트 인터페이스(50)나 DMAC(54)를 제어하는 레지스터이다.

CPU 인터페이스(60)는 데이터 전송 제어 장치를 제어하는 CPU(66)와의 인터페이스를 행하는 회로이다. CPU 인터페이스(60)는 어드레스 디코더(62), 데이터 동기화 회로(63), 인터럽션 컨트롤러(64)를 포함한다. 클록 제어 회로(68)는 본 실시예에서 사용되는 클록을 제어하는 것으로, PHY 칩으로부터 보내오는 SCLK나, 마스터 클록인 HCLK가 입력된다.

버퍼 매니져(70)는 RAM(80)과의 인터페이스를 관리하는 회로이다. 버퍼 매니져(70)는 버퍼 매니져의 제어를 위한 레지스터(72), RAM(80)에의 버스 접속을 조정하는 조정 회로(74), 각종 제어 신호를 생성하는 시퀀스(76)를 포함한다.

RAM(80)은 랜덤 액세스 가능한 패킷 기억 수단으로서 기능하는 것으로, 그기능은 예를 들면 SRAM, DRAM 등에 의해 실현된다. 그리고, 본 실시예에서는 도 7에 도시하는 바와 같이, 이 RAM(8O)이 헤더 영역(광의적으로는 제어 정보 영역)과 데이터 영역으로 분리되어 있다. 그리고, 패킷의 헤더(광의적으로는 제어정보)는 도 7의 헤더 영역에 격납되고, 패킷 데이터는 데이터 영역에 격납된다.

또 RAM(80)은 본 실시예의 데이터 전송 제어 장치에 내장시키는 것이 특히 바람직하지만, 그 일부 또는 전부를 외부 부착하는 것도 가능하다.

버스(90)(또는 버스(92, 94))는 어플리케이션에 접속되는 것이다(제 1 버스). 또한 버스(96)(또는 버스(98))는 데이터 전송 제어 장치를 제어하기 위한 것이고, 데이터 전송 제어 장치를 제어하는 디바이스(예를 들면 CPU)에 전기적으로 접속된다(제 2 버스). 또한 버스(100)(또는 버스(102, 104, 1O5, 106, 107, 108, 1O9))는 물리층의 디바이스(예를 들면 PHY 칩)에 전기적으로 접속되는 것이다(제 3 버스). 또한, 버스(110)는 랜덤 액세스 가능한 기억 수단인 RAM에 전기적으로 접속되는 것이다(제 4 버스).

버퍼 매니져(7O)의 조정 회로(74)는 DMAC(40), DMAC(42), DMAC(44), CPU 인터페이스(60), DMAC(54)로부터의 버스 액세스 요구의 조정을 행한다. 그리고, 이 조정 결과에 근거하여, 각각, 버스(105, 107, 1O9, 98, 94) 중 어느 것와, RAM(80)의 버스(11O)와의 사이에 데이터의 경로가 확립된다(제 1, 제 2, 제 3 버스중 어느 하나와 제 4 버스의 사이에 데이터 경로가 확립된다).

본 실시예의 1개의 특징은 랜덤 액세스가 가능하고 패킷을 격납하는 RAM(80)을 설치하는 동시에, 서로 분리되는 버스(90, 96, 100)와, 이들의 버스를 RAM(80)의 버스(110)에 접속하기 위한 조정 회로(74)를 설치한 점에 있다.

예를 들면 도 8에, 본 실시예와 구성이 다른 데이터 전송 제어 장치의 예를 도시한다. 이 데이터 전송 제어 장치에서는 링크 코어(902)는 PHY 인터페이스(9O0), 버스(922)를 통해 PHY 칩과 접속된다. 또한, 링크 코어(902)는 FIFO(904, 906, 908), CPU 인터페이스(910), 버스(920)를 통해 CPU(912)에 접속된다. 그리고, CPU(912)는 버스(924)를 통해, CPU에 로컬한 메모리인 RAM(914)에 접속된다.

또, FIFO(904, 906, 908)는 도 6의 FIFO(30, 32, 34)와 달리, 대단히 단수가 많은 것으로 된다(예를 들면 1개의 FIFO가 16단 정도).도 8의 구성의 데이터 전송 제어 장치를 사용한 경우의 데이터 전송의 수법에 대해서 도 9를 참조하여 설명한다. PHY 칩(930)을 통해 다른 노드로부터 보내져온 수신 패킷은 버스(922), 데이터 전송 제어 장치(932), 버스(920)를 통해 CPU(912)가 수취한다. 그리고, CPU(912)는 수취한 수신 패킷을 버스(924)를 통해 RAM(914)에 기록한다. 그리고, CPU(912)는 수신 패킷을 어플리케이션층을 사용할 수 있도록 가공하고, 버스(926)를 통해 어플리케이션층의 디바이스(934)에 전송한다.

한편, 어플리케이션층의 디바이스(934)로부터의 데이터를 전송하는 경우에는, CPU(912)는 이 데이터를 RAM(914)에 기록한다. 그리고, RAM(914)의 데이터에 헤더를 부가함으로써 IEEE1394에 준거한 패킷을 생성한다. 그리고 생성된 패킷은 데이터 전송 제어 장치(932), PHY 칩(930) 등을 통해 다른 노드에 송신된다.

그렇지만, 이러한 데이터 전송 수법에 의하면, CPU(912)의 처리 부하가 대단히 무겁게 된다. 따라서, 노드간을 접속하는 시리얼 버스의 전송 속도가 고속이 되어도, CPU(912)의 처리의 오버헤드 등에 기인하여, 시스템 전체의 실전송 속도는 낮아지고, 결국, 고속의 데이터 전송을 실현할 수 없다.

이러한 문제를 해결하는 1개의 수법으로서, 도 10에 도시하는 바와 같이, 데이터 전송 제어 장치(932)와 RAM(914)의 사이에서의 데이터 전송이나, RAM(914)과 어플리케이션층의 디바이스(934)의 사이에서의 데이터 전송을, 하드웨어 DMA에 의해 실현하는 수법도 고려할 수 있다.

그렇지만, 이 수법에서는 CPU 버스(928)가, 데이터 전송 제어 장치(932), RAM(914) 사이에서의 데이터 전송, RAM(914), CPU(912) 사이에서의 데이터 전송, RAM(914), 어플리케이션층 디바이스(934) 사이에서의 데이터 전송에 사용되는 것으로 된다. 따라서, 시스템 전체의 데이터 전송의 고속화를 꾀하고자 하면, CPU 버스(928)로서 PCI 버스와 같은 고속 버스를 사용하지 않으면 안되고, 이것은 데이터 전송 제어 장치를 사용하는 전자기기의 고비용화를 초래한다.

이에 반해, 본 실시예에서는 도 11에 도시하는 바와 같이, 데이터 전송 제어 장치(120), 어플리케이션층 디바이스(124) 사이의 버스(90)와, CPU 버스(96)와, 데이터 전송 제어 장치(120), RAM(80) 사이의 버스(110)가 서로 분리되어 있다. 따라서, CPU 버스(96)를 데이터 전송의 제어에만 사용할 수 있게 된다. 또한, 버스(90)를 점유하여, 데이터 전송 제어 장치(120), 어플리케이션층 디바이스(124) 사이에서 데이터 전송을 행할 수 있게 된다. 예를 들면, 데이터 전송 제어 장치(120)가 내장되는 전자기기가 프린터인 경우에는 버스(90)를 점유하여 인자 데이터를 전송할 수 있게 된다. 이 결과, CPU(66)의 처리 부하를 경감할 수 있고, 시스템 전체의 실전송 속도를 높일 수 있다. 또한 CPU(66)로서 염가인 것을 채용할 수 있는 동시에, CPU 버스(96)로서 고속의 버스를 사용할 필요성이 없어진다. 따라서, 전자기기의 저비용화, 소규모화를 꾀할 수 있게 된다.

3. 셀프 ID 패킷의 정형

3.1 본 실시예의 특징

그런데, 도 12에 도시하는 바와 같이, 셀프 ID 기간에 있어서는 버스에 접속되는 모든 노드로부터 셀프 ID 패킷이 보내져온다. 그리고, 각 셀프 ID 패킷의 제 1 쿼들렛은 노드 ID 등의 기본 정보가 포함되는 데이터 본체(body)로 되어 있고, 제 2 쿼들렛은 제 1 쿼들렛의 반전인 패리티(에러 체크 정보)로 되어 있다(자세하게는 도 4a 참조).

예를 들면 도 8의 구성의 데이터 전송 제어 장치에서는 이들의 일련의 셀프 ID 패킷을 도 13a에 도시하는 바와 같이 정형한다. 즉, 물리층의 패킷인 셀프 ID 패킷에, 상층(트랜잭션층이나 어플리케이션층이나 시리얼 버스 매니지먼트층)에 인터페이스하기 위한 헤더를 부가하는 패킷 정형이 행하여진다. 그리고, 정형된 패킷은 CPU의 로컬 메모리인 RAM(도 8의 RAM(914))에 격납된다.

그렇지만, 셀프 ID 패킷는 노드수에 따른 개수만큼 필요하고, 버스에 63개의 노드가 접속되면, 예를 들면 최소로 63개의 셀프 ID 패킷을 유지할 필요가 있다. 즉, 셀프 ID 패킷의 개수는 통상적으로, 대단히 많다. 따라서, 이들의 셀프 ID 패킷에 헤더를 부가하고, 그대로 RAM에 격납하면, RAM의 빈 용량이 압박되고, 각 노드의 리소스를 유효하게 사용할 수 없게 된다. 또한, 각각의 셀프 ID 패킷을 수취할 때마다, 팜웨어는 필요한 처리를 행하지 않으면 안된다. 따라서 셀프 ID 패킷의 개수가 증가하면, 팜웨어의 처리 부담이 증가한다. 더욱이, 셀프 ID 기간이 종료한 후, 즉 버스 리셋이 발생하고 나서 최초의 서브액션 갭이 발생한 후에는 그 수취한 셀프 ID 패킷의 정형 작업이 필요하게 된다. 따라서, 셀프 ID 패킷의 개수가 증가하면, 이 정형 작업의 처리 부담도 증가한다.

그래서, 본 실시예에서는 도 13b에 도시하는 바와 같이, 전송되는 일련의 패킷을 헤더(광의적으로는 제어 정보)와, 일련의 셀프 ID 패킷으로 이루어지는 데이터에 의해 프레임이 구성되는 패킷으로 정형하고 있다. 즉, 일련의 셀프 ID 패킷을 1개로 패키징하고, 이 패키징된 것에 1개의 헤더를 부가하고, 상층에 인터페이스하고 있다.

도 13a의 비교예에서는 셀프 ID 패킷 각각에 1 대 1로 대응하여 헤더가 부가되어 있다. 이에 반해, 본 실시예에서는, 이와 같이 모든 셀프 ID 패킷의 각각에 헤더를 부가하는 것은 낭비라는 것에 착안하여, 일련의 셀프 ID 패킷을 1개로 패키징한 것에 1개의 헤더를 부가하고 있다.

이와 같이 함으로써, 본 실시예에서는 패킷 기억 메모리인 RAM(도 6의 RAM(80))의 빈 용량이 압박되는 사태를 효과적으로 해소하는 것에 성공하고 있다. 이로써, RAM의 소규모화를 꾀하게 되고, 데이터 전송 제어 장치나 전자기기의 저 비용화, 소규모화를 꾀할 수 있게 된다.

또한, 도 13a의 비교예에서는 셀프 ID 패킷이 N개 있는 경우에는 정형 후의패킷의 개수도 N개가 된다. 따라서, 이들의 정형 후의 패킷을 RAM으로부터 판독하기 위해서는 N회의 패킷 판독을 행할 필요가 있다.

이에 반해, 본 실시예에서는 셀프 ID 패킷이 N개 있는 경우에도, 정형 후의 패킷은 1개가 된다. 따라서, 정형 후의 패킷을 RAM으로부터 판독하기 위해서는 1회의 패킷 판독을 행하면 완료되게 된다. 따라서, 팜웨어 등의 처리 부하를 현저하게 경감할 수 있다. 따라서, 염가의 CPU를 채용하는 것도 가능해지고, 데이터 전송 제어 장치나 전자기기의 저비용화, 소규모화를 꾀할 수 있게 된다.

또한, 본 실시예에서는 일련의 셀프 ID 패킷이 1개로 정리되기 때문에, 도 13a의 비교예에 비해, 패킷의 취급이 간이하게 된다고 하는 이점도 있다.

또한, 본 실시예에서는 도 14a에 도시하는 바와 같이, 셀프 ID 패킷의 제 2 쿼들렛의 패리티를 삭제하고, 이 패리티가 삭제된 셀프 ID 패킷(셀프 ID 패킷의 데이터 본체)에 의해, 정형 후의 패킷의 데이터 부분을 구성하도록 하고 있다. 이와 같이 함으로써, 정형 후의 패킷의 사이즈를, 패리티를 삭제하지 않은 경우 비해 절반 정도로 할 수 있다. 이 결과, 셀프 ID 패킷의 기억에 필요한 RAM의 사용 용량을 더욱 절약하는 것에 성공하고 있다.

이 경우, 셀프 ID 패킷에 에러가 있는지의 여부를 각 셀프 ID 패킷의 패리티에 근거하여 판단하고, 도 14b에 도시하는 바와 같이, 에러가 있는지의 여부를 나타내는 스테이터스 정보인 HCE를, 패킷의 트레일러(광의적으로는 제어 정보)에 부가하는 것이 바람직하다. 이와같이 함으로써, 셀프 ID 패킷의 패리티를 삭제하여도, 셀프 ID 패킷에 에러가 있는지의 여부를 상층에 적절하게 전달하는 것이 가능하게 된다.

또, 버스에 접속되는 복수의 노드로부터의 셀프 ID 패킷 중에 1개라도 에러셀프 ID 패킷이 있으면, 가령 다른 셀프 ID 패킷에 에러가 없더라도, 재차 자기 식별을 다시할 필요가 있다. 따라서, 모든 셀프 ID 패킷에 대하여, 에러 스테이터스 정보로서의 HCE는 1개로 충분하게 된다.

또한, HCE는 도 14b와 같이 트레일러(footer)에 포함하는 것이 바람직하지만, HCE를 헤더에 포함하거나, HCE를 레지스터 등의 소정의 기억 수단에 격납하도록 하여도 된다.

또한 본 실시예에서는 도 15a에 도시하는 바와 같이, RAM을 헤더 영역(광의적으로는 제어 정보 영역)과 데이터 영역으로 분리하고, 정형 후의 패킷의 헤더 및 트레일러를 헤더 영역에 데이터를 데이터 영역에 격납하고 있다. 그리고, 데이터 영역에 기록되는 데이터의 어드레스(예를 들면 선두 어드레스)를 가리키는 데이터 포인터를 헤더에 부가하고 있다.

이와 같이 함으로써, 헤더와 데이터가 RAM 상에 있어서 혼재하지 않게 되기 때문에, 헤더나 데이터의 취급이 용이하게 되고, CPU의 처리 부하를 경감할 수 있게 된다.

또, 헤더 또는 트레일러에, 데이터 포인터 이외에, 데이터의 사이즈(셀프 ID 패킷 1 내지 N의 전체의 사이즈)를 나타내기 위한 데이터 길이 정보를 부가하여도 된다.

또한 본 실시예에서는 도 15b에 도시하는 바와 같이, 셀프 ID 기간에 수신한패킷 여부를 나타내는 스테이터스 정보인 BR을 패킷의 트레일러에 부가하고 있다.

즉, 도 4a 내지 도 4d에 도시하는 바와 같이, 물리층이 취급하는 PHY 패킷에는 셀프 ID 패킷 이외에 링크 온 패킷과 PHY 구성 패킷이 있다. 그리고 본 실시예에서는 셀프 ID 패킷과 다른 PHY 패킷(링크 온 패킷, PHY 구성 패킷)을 팜웨어 등이 용이하게 구별할 수 있는 것이 바람직하다. 도 15a에 도시하는 바와 같이, 셀프 ID 패킷에는 데이터 포인터 등이 부가되어 있고, 셀프 ID 패킷과 다른 PHY 패킷으로서는 팜웨어의 취급이 다른 것으로 되기 때문이다.

그런데, 패킷의 종류를 구별하기 위한 정보로서 IEEE1394에 있어서 규격화되어 있는 tcode를 사용하여도, 처리 대상이 되는 패킷이, PHY 패킷 중의 어느 패킷인가를 구별할 수 없다.

본 실시예에 의하면, 도 15b에 도시하는 바와 같이 패킷의 트레일러에, 셀프 ID 기간에 수신한 패킷인지의 여부를 나타내는 BR이 부가된다. 따라서, 셀프 ID 패킷과 다른 PHY 패킷을 팜웨어 등을 용이하게 구별할 수 있게 되고, 처리 부하를 경감할 수 있다.

또, 본 실시예에서는 도 16에 도시하는 바와 같이, 데이터 영역 중 셀프 ID 패킷 전용 영역을 설치하고, 이 영역에 정형 후의 패킷의 데이터 부분을 기록하도록 하여도 된다. 이와같이 하면, 토폴로지 맵의 작성 시 등의 처리를 간이화할 수게 되고, 팜웨어 등의 처리 부하를 경감할 수 있게 된다.

3.2 구성

그런데, 본 실시예에 있어서의 패킷 정형의 기능은 도 6의 링크 코어(20)에의해 실현되고, 패킷 분리의 기능은 DMAC(44)에 의해 실현된다.

도 17에, 링크 코어(20), FIFO(34), DMAC(44)의 구성의 일례를 도시한다. 또 도 17에서는 패킷 정형이나 패킷 분리에 관계없는 회로 블록에 대해서는 생략하고 있다.

링크 코어(20)는 버스 감시 회로(130), 직렬·병렬 변환 회로(132), 패킷 정형 회로(160)를 포함한다. 그리고, 패킷 정형 회로(160)는 패킷 진단 회로(142), 시퀀스(167), 버퍼(168), 셀렉터(170)를 포함하고, 패킷 진단 회로(142)는 TAG 생성 회로(162), 헤더 & 트레일러 생성 회로(164), 에러 체크 회로(166)를 포함한다.

여기서, 버스 감시 회로(130)는 PHY 인터페이스(10)를 통해 PHY 칩에 접속되는 8 비트폭의 데이터 버스(D), 2 비트폭의 제어 버스(CTL)을 감시하는 회로이다.

직렬·병렬 변환 회로(132)는 데이터 버스(D)의 데이터를 32 비트의 데이터로 변환하는 회로이다. 예를 들면, 전송 속도가 40OMbps인 경우에는 8 비트의 데이터가 32 비트의 데이터에, 200Mbps인 경우에는 4 비트의 데이터가 32 비트의 데이터에, 100Mbps인 경우에는 2 비트의 데이터가 32 비트의 데이터로 변환된다.

패킷 진단 회로(142)는 셀프 ID 패킷 등의 패킷을 진단하는 회로이다. TAG 생성 회로(162)는 헤더, 데이터, 트레일러 등을 구별하기 위한 TAG을 생성하는 회로이고, 헤더 & 트레일러 생성 회로(164)는 도 13b 내지 도 15b 등에서 설명한 헤더 및 트레일러(footer)를 생성하는 회로이다. 또한, 에러 체크 회로(166)는 패킷에 포함되는 패리티 등의 에러 체크 정보를 체크하여 에러를 검출하는 회로이다.

시퀀스(167)는 각종 제어 신호를 생성하는 것이다. 버퍼(168), 셀렉터(170)는 직렬·병렬 변환 회로(132)로부터의 DI, 패킷 진단 회로(142)로부터의 헤더 및 트레일러, DMAC(44)로부터의 데이터 포인터 중 어느 것을, 패킷 진단 회로(142)로부터의 신호 SEL에 의해 선택하기 위한 것이다.

FIFO(34)는 링크 코어(20)로부터의 출력 데이터인 RD의 위상과, RAM(80)에의 기록 데이터인 WDATA의 위상을 조정하기 위한 버퍼로서 기능하는 것으로, FIFO 상태 판단 회로(35)를 포함한다. FIFO 상태 판단 회로(35)는 FIFO가 비게 되면, EMPTY를 액티브로 하고, FIFO가 가득하게 되면, FULL을 액티브로 한다.

DMAC(44)는 패킷 분리 회로(180), 액세스 요구 실행 회로(190), 액세스 요구 발생 회로(192)를 포함한다.

패킷 분리 회로(180)는 패킷 정형 회로(160)에 의해 정형된 패킷을 분리하고, 헤더 및 트레일러를 RAM(80)의 헤더 영역에, 데이터를 데이터 영역에 기록하기 위한 회로이다(도 7 참조). 패킷 분리 회로(180)는 TAG 판별 회로(182), 포인터 갱신 회로(184), 어드레스 발생 회로(188)를 포함한다.

TAG 판별 회로(182)는 TAG 생성 회로(162)에 의해 생성된 TAG(DTAG)를 판별하는 회로이다.

포인터 갱신 회로(184)는 TAG 판별 회로(182)의 출력을 받아서, RAM(80)에 헤더나 데이터를 기록하기 위한 헤더 포인터나 데이터 포인터를 갱신하기 위한 회로이다.

어드레스 발생 회로(188)는 포인터 갱신 회로(184)의 출력을 받아서, RAM(80)에의 기록 어드레스 WADR를 발생하는 회로이다.

액세스 요구 실행 회로(190)는 링크 코어(20)에서의 액세스 요구를 실행하기 위한 회로이다. 액세스 요구 실행 회로(190)는 FIFO 상태 판단 회로(35)로부터의 FULL이 액티브하게 되면, FFULL을 액티브로 한다. 패킷 정형 회로(160)내의 시퀀서(167)는 FFULL이 액티브가 아닌 것을 조건으로, RD(Rxdata)의 스트로브 신호인 RDS를 액티브로 한다.

또 RFAIL은 수신에 있어서의 실패를, 시퀀스(167)가 액세스 요구 실행 회로 (190)에 대하여 알리기 위한 회로이다.

액세스 요구 발생 회로(192)는 RAM(80)에의 액세스 요구를 발생하기 위한 회로이다. 액세스 요구 발생 회로(192)는 버퍼 매니져(70)로부터의 기록 에크놀리지먼트인 WACK나 FIFO 상태 판단 회로(35)로부터의 EMPTY를 받아서, 기록 요구인 WREQ를 버퍼 매니져(70)에 출력한다.

3.3 동작

다음에, 본 실시예의 동작의 상세한 설명에 대해서 도 18의 타이밍파형도 등을 참조하여 설명한다.

우선, 링크 코어(20)의 동작에 대해서 설명한다.

버스 감시 회로(130)는 셀프 ID 기간(버스 리셋으로부터 1회째의 서브액션 갭까지의 기간) 중인지의 여부를 판단하고, 셀프 ID 기간 중인 경우에는 도 18의 C1에 나타내는 바와 같이, 버스 리셋 중인 것을 나타내는 신호 BRIP를 H 레벨로 한다.

셀프 ID 기간 중인지의 여부는 아래와 같이 검출한다. 우선, 버스 감시 회로(130)가, PHY 칩으로부터의 2비트의 CTL을 감시한다. 그리고 도 19a에 도시하는 바와 같이 CTL이 (O1)인 경우에는 도 19b에 도시하는 바와 같이 PHY 칩으로부터 데이터 버스(D)를 통해 스테이터스 정보가 보내져온다고 판단한다. 이 PHY 칩으로부터 D를 통해 보내져오는 스테이터스 정보 중의 스테이터스 비트의 내용을 조사함으로써, 도 19c에 도시하는 바와 같이 버스 리셋이 이루어졌는지의 여부(비트 2), 서브액션 갭이 왔는지의 여부(비트 1) 등을 판단할 수 있다. 그리고, 버스 감시 회로(130)는 버스 리셋이 이루어졌다고 판단하면, 도 18에 도시하는 바와 같이 BRIP를 H 레벨로 하고, 서브액션 갭이 왔다고 판단하면, BRIP을 L 레벨로 되돌린다.

이 BRIP의 레벨을 감시함으로써. 패킷 진단 회로(142)는 셀프 ID 기간 중인지의 여부를 알 수 있게 된다. 그리고, 이 셀프 ID 기간에 보내져온 패킷을 셀프 ID 패킷으로 간주하고, 상술의 패킷 정형을 행한다.

셀프 ID 기간에 들어가면, 우선, 패킷 진단 회로(142)의 헤더 & 트레일러 생성 회로(164)가 헤더를 생성한다. 이 헤더는 버퍼(168)를 통해 셀렉터(170)에 입력되고, 패킷 진단 회로(142)로부터의 신호 SEL에 근거하여 셀렉터(170)가 이 헤더를 선택한다. 이로써, 도 18의 C2로 나타내는 바와 같이, RD로서 헤더가 FIFO(34)에 출력되어지게 된다.

또 도 20a에, 패킷이 셀프 ID 패킷인 경우에 헤더 & 트레일러 생성 회로(164)가 생성하는 헤더 및 트레일러의 포맷을 도시한다. 동도에 있어서 빗금쳐 있는 부분이 트레일러이고, 그 외가 헤더이다.

또한 도 20b에, 패킷이 셀프 ID 패킷 이외의 PHY 패킷인 경우에, 헤더 & 트레일러 생성 회로(164)가 생성하는 헤더 및 트레일러의 포맷도 도시한다.

헤더가 RD로서 출력되면, 다음에, DMAC(44)로부터의 데이터 포인터가 버퍼(168)를 통해 셀렉터(170)에 입력되고, 셀렉터(170)가 이것을 선택한다. 이것에 의해, 도 18의 C3으로 나타내는 바와 같이, RD로서 데이터 포인터가 FIFO(34)에 출력된다.

그런데, 도 19b에 도시하는 바와 같이, CTL이(10)인 경우에는 수신 상태가 되고, PHY 칩으로부터 데이터 버스(D)를 통해 셀프 ID 패킷이 보내져온다. 직렬·병렬 변환 회로(132)는 이들의 셀프 ID 패킷의 데이터를 32 비트의 데이터인 DI로 변환하여, 패킷 진단 회로(142) 및 버퍼(168)에 출력한다.

또, DIE는 DI의 데이터가 유효인지 무효인지를 나타내는 신호이다(DIE가 H 레벨일 때에 유효). 이 DIE를 조사함으로써 패킷 진단 회로(142)는 패킷의 단락을 알 수 있다. 또한, DIS는 DI의 수신 타이밍을 알리기 위한 스트로브 신호이다.

데이터 포인터가 RD로서 출력되면, 다음에, 직렬·병렬 변환 회로(132)로부터의 상기 DI(일련의 셀프 ID 패킷)가 버퍼(168)를 통해 셀렉터(170)에 입력되고, 셀렉터(170)가 이것을 선택한다. 이로써, C4로 나타내는 바와 같이, RD로서 일련의 셀프 ID 패킷이 FIFO(34)에 출력된다.

또, 이 때에 본 실시예에서는 도 14a에서 설명한 바와 같이, 셀프 ID 패킷의 제 2 쿼들렛에 대해서는 삭제하고, FIFO(34)에 출력하지않도록 하고 있다. 또한, 이들의 제 2 쿼들렛에 대해서는 패킷 진단 회로(142)의 에러 체크 회로(166)가 체크한다. 그리고, 도 14b에서 설명한 바와 같이, 일련의 셀프 ID 패킷 중 1개라도 에러의 패킷이 있는 경우에는, 에러 체크 회로(166)는 트레일러 중에 에러 스테이터스 정보 HCE를 부가하도록 헤더 & 트레일러 생성 회로(164)에 지시한다.

DI가 RD로서 출력되면, 다음에, 헤더 & 트레일러 생성 회로(164)로부터의 트레일러가 버퍼(168)를 통해 셀렉터(170)에 입력되고, 셀렉터(170)가 이것을 선택한다. 이로써, C5에 나타내는 바와 같이, RD로서 트레일러가 FIFO(34)에 출력된다.

이 트레일러는 도 20a에 도시하는 바와 같이, 데이터의 사이즈를 나타내는 data 1ength, 셀프 ID 기간 중의 패킷인지의 여부를 나타내는 BR, 에러 스테이터스 정보인 HCE를 포함한다.

또, 처리 대상이 되는 패킷이 셀프 ID 기간 중의 셀프 ID 패킷인 경우에는 도 20a에 도시하는 바와 같이 BR은 1이 되고, 셀프 ID 기간 외의 링크 온 패킷이나 PHY 구성 패킷인 경우에는 도 20b에 도시하는 바와 같이 BR은 0이 된다. 이와 같이 함으로써, tcode가 동일한 0xE 일지라도, 팜웨어는 이들의 패킷을 구별할 수 있게 된다.

또한, 셀프 ID 패킷 중에 1개라도 에러의 패킷이 있는 경우에는, HCE가 1이 된다. 이로써, 팜웨어 등은 셀프 ID 패킷에 에러가 있었는지의 여부를 간이하게 검출할 수 있고, 자기 식별을 재차 다시 하는 등의 처리가 가능하게 된다.

그런데, TAG 생성 회로(162)는 RD로서 출력되는 정보를 구별하기 위한 TAG를 생성하고 있다. 본 실시예에서는 도 21에 도시하는 바와 같이 TAG는 2 비트이고, (O0), (O1), (10), (11)은 각각, 헤더, 트레일러, 데이터, 스타트(헤더의 최초)를 나타낸다. 따라서, 예를 들면 도 18에서는 (11), (00), (10), (10),…, (O1)이 되도록 TAG가 변화한다. FIFO(34)에는 이 2 비트의 TAG와 32 비트의 RD로 이루어지는 34 비트의 데이터가 입력되어지게 된다.

또, 도 22에, 셀프 ID 기간 외에 있어서, 셀프 ID 패킷 이외의 PHY 패킷(링크 온 패킷, PHY 구성 패킷)을 정형할 때의 타이밍 파형도를 도시한다. 패킷 진단 회로(142)는 BRIP가 L 레벨인 경우에는 셀프 ID 기간 외인 것으로 판단한다. 그리고, 이 경우에는 신호 SEL을 제어하여, 헤더 생성 후에 데이터 포인터를 선택하지 않도록 한다. 즉 도 18의 C3와는 달리, 도 22의 D1으로 나타내는 바와 같이 헤더에 데이터 포인터를 부가하는 처리는 행하여지지 않는다. 또한 도 18의 C4와 달, 도 22의 D2로 나타내는 바와 같이 복수의 PHY 패킷을 1개로 패키징하는 처리도 행하여지지 않는다. 또한, 도 20b에 도시하는 바와 같이, 셀프 ID 기간 중인지의 여부를 나타내는 BR이 0으로 설정된다. 또한 TAG는 (11), (10), (O1)로 변화한다.

다음에, DMAC(44)의 동작에 대해서 설명한다.

패킷 분리 회로(180)에 포함되는 TAG 판별 회로(182)는 RAM(80)에의 기록 데이터인 WDATA와 함께 FIFO(34)로부터 출력되는 DTAG를 판별하고, WDATA가 스타트(헤더의 최초), 헤더, 데이터, 트레일러 중 어느 것인가를 판정한다. 그리고, 포인터 갱신 회로(184)는 이 판정 결과에 근거하여, 헤더 포인터나 데이터 포인터의 갱신을 행한다. 다음에, 어드레스 발생 회로(188)는 갱신된 헤더 포인터나 데이터 포인터에 근거하여, WDATA의 기록 어드레스인 WADR를 발생한다.

보다 구체적으로는 예를 들면, WDATA가 스타트 또는 헤더인 것으로 DTAG에 근거하여 판정된 경우는 포인터 갱신 회로(184)가, 헤더 포인터의 인클리먼트(광의적으로는 갱신)를 행한다. 어드레스 발생 회로(188)는 인클리먼트되는 헤더 포인터에 근거하여 RAM(80)의 어드레스인 WADR를 발생한다.

다음에, WDATA가 데이터인 것으로 DTAG에 근거하여 판정된 경우는 포인터 갱신 회로(184)가, 데이터 포인터의 인클리먼트를 행한다. 어드레스 발생 회로(188)는 인클리먼트되는 데이터 포인터에 근거하여 WADR를 발생한다. 마지막에, WDATA가 트레일러인 것으로 DTAG에 근거하여 판정된 경우는 포인터 갱신 회로(184)가, 이번은 헤더 포인터의 인클리먼트를 행한다.

이상과 같이 하여, 패킷을 분리하여 헤더 영역과 데이터 영역에 기록하는 것이 가능하게 된다.

특히 본 실시예에서는 헤더에 부가되는 데이터 포인터가, 포인터 갱신 회로(184)로부터 패킷 정형 회로(160)에 전달된다. 그리고 패킷 정형 회로(160)가 이 전달된 데이터 포인터를 패킷의 헤더에 부가한다. 이와 같이 함으로써, 헤더 영역에서 헤더를 판독한 팜웨어 등이, 그 헤더에 대응하는 데이터의 데이터 영역에서의 격납 어드레스를 용이하게 알 수 있게 된다. 또한, 데이터 포인터의 부가는 패킷 정형 회로(160)에 의해 행하여지고, DMAC(44)는 이것에 관여할 필요가 없다. 따라서, DMAC(44)가 RAM(80)에의 데이터 기록 처리에 전념할 수 있게 되어, DMAC(44)의 회로 구성이나 처리를 간소화할 수 있게 된다.

또, RAM(80)을 분리하는 영역의 경계, 예를 들면 헤더 영역과 데이터 영역의 경계의 설정은 CPU 인터페이스(60)를 통해 CPU(66)(팜웨어 등)가, 도 6의 레지스터(46)에 포함되는 포인터 설정 레지스터에 대하여, 경계의 어드레스를 나타내는 포인터를 설정함으로써 실현된다.

또한, 데이터 영역이 복수의 영역으로 분리되는 경우(아이소크로너스 전송용과 비동기 전송용 영역으로 분리되는 경우, 제 1, 제 2 비동기 전송용 영역으로 분리되는 경우 등)에는 각각이 각 영역을 가리키는 복수의 데이터 포인터를 준비하는 것이 바람직하다. 보다 구체적으로는 도 17에 도시하는 바와 같이, DMAC(44)가, 복수의 데이터 포인터, 예를 들면 제 1, 제 2 데이터 포인터를 패킷 정형 회로(160)에 대하여 걸치도록 한다(3개 이상의 데이터 포인터를 걸쳐도 된다). 이와 같이 함으로써, 디지털 카메라에 있어서의 동화상 데이터를 아이소크로너스 전송용 데이터 영역에 연속적으로 격납하거나, 프린터에 있어서의 인자 데이터를 제 2 비동기 전송용 데이터 영역에 연속적으로 격납하거나 하는 것(제 1 비동기 전송용 데이터 영역에는 커맨드 데이터, 스테이터스 데이터 등의 제어용 데이터를 격납한다)이 가능하게 된다.

액세스 요구 발생 회로(192)는 FIFO 상태 판단 회로(35)로부터의 EMPTY나, 버퍼 매니져(70)로부터의 WACK에 근거하여, WREQ를 생성하고, 버퍼 매니져(70)에 출력한다. 버퍼 매니져(70)의 조정 회로(74)는 이 WREQ나, PF용 DMAC(54)나, CPU 인터페이스(60)에서 WREQ에 근거하여 버스의 조정을 행하게 된다.

4. 전자기기

다음에, 본 실시예의 데이터 전송 제어 장치를 포함하는 전자기기의 예에 대해서 설명한다. 예를 들면 도 23a에 전자기기의 하나인 프린터의 내부 블록도를 도시하고, 도 24a에 그 외관도를 도시한다. CPU(마이크로 컴퓨터)(510)는 시스템 전체의 제어 등을 행한다. 조작부(511)는 프린터를 유저가 조작하기 위한 것이다. ROM(516)에는 제어 프로그램, 폰트 등이 격납되고, RAM(518)은 CPU(51O)의 워크 영역으로서 기능한다. 표시 패널(519)은 프린터의 동작 상태를 유저에게 알리기 위한 것이다.

PHY 칩(502), 데이터 전송 제어 장치(500)를 통해, 퍼스널 컴퓨터 등의 다른 노드로부터 보내져온 인자 데이터는 버스(504)를 통해 인자 처리부(512)에 직접 이송된다. 그리고, 인자 데이터는 인자 처리부(512)에서 소정의 처리가 실시되고, 프린트 헤더 등으로 이루어지는 인자부(데이터를 출력하기 위한 장치)(514)에 의해 종이에 인자되어 출력된다.

도 23b에 전자기기의 1개인 스캐너의 내부 블록도를 도시하고, 도 24b에 그 외관도를 도시한다. CPU(520)는 시스템 전체의 제어 등을 행한다. 조작부(521)는 스캐너를 유저가 조작하기 위한 것이다. ROM(526)에는 제어 프로그램 등이 격납되고, RAM(528)은 CPU(52O)의 워크 영역으로서 기능한다.

광원, 광전 변환기 등으로 이루어지는 화상 판독부(데이터를 받아들이기 위한 장치)(522)에 의해 원고의 화상이 판독되고, 판독된 화상 데이터는 화상 처리부(524)에 의해 처리된다. 그리고, 처리 후의 화상 데이터가 버스(505)를 통해 데이터 전송 제어 장치(50O)에 직접 이송된다. 데이터 전송 제어 장치(500)는 이 화상 데이터에 헤더 등을 부가함으로써 패킷을 생성하고, PHY 칩(502)을 통해 퍼스널 컴퓨터 등의 다른 노드에 송신한다.

도 23c에 전자기기의 1개인 CD-R 드라이브의 내부 블록도를 도시하고, 도 24c에 그 외관도를 도시한다. CPU(530)는 시스템 전체의 제어 등을 행한다. 조작부(531)는 CD-R를 유저가 조작하기 위한 것이다. ROM(536)에는 제어 프로그램 등이 격납되고, RAM(538)은 CPU(53O)의 워크 영역으로서 기능한다.

레이저, 모터, 광학계 등으로 이루어지는 판독 & 기록부(데이터를 받아들이기 위한 장치 또는 데이터를 기억하기 위한 장치)(533)에 의해 CD-R(532)로부터 판독된 데이터는 신호 처리부(534)에 입력되고, 에러 정정 처리 등의 소정의 신호 처리가 실시된다. 그리고, 신호 처리가 실시된 데이터가, 버스(506)를 통해 데이터 전송 제어 장치(500)에 직접 이송된다. 데이터 전송 제어 장치(500)는 이 데이터에 헤더 등을 부가함으로써 패킷을 생성하고, PHY 칩(502)를 통해 퍼스널 컴퓨터 등의 다른 노드에 송신한다.

한편, PHY 칩(502), 데이터 전송 제어 장치(500)를 통해, 다른 노드로부터 보내져온 데이터는 버스(506)를 통해 신호 처리부(534)에 직접 이송된다. 그리고, 신호 처리부(534)에 의해 이 데이터에 소정의 신호 처리가 실시되고, 판독 & 기록부(533)에 의해 CD-R(532)에 기억된다.

또, 도 23a, 도 23b, 도 23c에서, CPU(51O, 520, 530) 이외에, 데이터 전송 제어 장치(500)에서의 데이터 전송 제어를 위한 CPU를 별도로 설치하도록 하여도 된다.

본 실시예의 데이터 전송 제어 장치를 전자기기에 사용함으로써, 고속의 데이터 전송이 가능하게 된다. 따라서, 유저가 퍼스널 컴퓨터 등에 의해 프린트 아웃의 지시를 행한 경우에, 적은 타임러그로 인자가 완료하게 된다. 또한, 스캐너에 대한 화상 주입 지시 후에, 적은 타임러그로 판독 화상을 유저는 볼 수 있게 된다. 또한, CD-R에서의 데이터의 판독이나, CD-R에 대한 데이터의 기록을 고속으로 행할 수 있게 된다. 또한, 예를 들면 1개의 호스트 시스템에 복수의 전자기기를 접속하여 이용하거나, 복수의 호스트 시스템에 복수의 전자기기를 접속하여 이용하거나 하는 것도 용이하게 된다.

또한 본 실시예의 데이터 전송 제어 장치를 전자기기에 사용함으로써, CPU 상에서 동작하는 팜웨어의 처리 부하가 경감되고, 염가의 CPU나 저속의 버스를 사용하는 것이 가능하게 된다. 또한, 패킷을 기억하는 RAM을 소용량화할 수 있다. 따라서, 전자기기의 저 비용화, 소규모화를 꾀하는 것이 가능하게 된다.

또 본 실시예의 데이터 전송 제어 장치를 적용할 수 있는 전자기기로서는 상기 이외에도 예를 들면, 여러가지 광디스크 드라이브(CDROM, DVD), 광자기디스크 드라이브(MO), 하드디스크 드라이브, TV, VTR, 비디오 카메라, 오디오 기기, 전화기, 프로젝터, 퍼스널 컴퓨터, 전자수첩, 워드프로세서 등 여러가지 것을 생각할 수 있다.

또, 본 발명은 본 실시예에 한정되지 않고, 본 발명의 요지의 범위내에서 여러가지 변형 실시가 가능하다.

예를 들면, 본 발명의 데이터 전송 제어 장치의 구성은 도 6에 도시하는 구성이 특히 바람직하지만, 이것에 한정되는 것이 아니다. 예를 들면, 도 8에 도시하는 바와 같은 구성을 채용하는 것도 가능하다.

또한, 본 발명은 IEEE1394 규격에서의 데이터 전송에 적용되는 것이 특히 바람직하지만, 이것에 한정되는 것이 아니다. 예를 들면 IEEE1394와 같은 사상에 근거한 규격이나 IEEE1394를 발전시킨 규격에 있어서의 데이터 전송에도 본 발명은 적용할 수 있다.

Claims (29)

1. 버스에 접속되는 복수의 노드 사이에서의 데이터 전송을 위한 데이터 전송 제어 장치에 있어서,

   각 노드로부터 전송되는 일련의 자기 식별 패킷을 받아서, 상층이 사용하는 제어 정보와 각 노드로부터 전송되어온 일련의 자기 식별 패킷의 열로 이루어지는 데이터에 의해 프레임이 구성되는 패킷에, 전송되어온 일련의 자기 식별 패킷을 정형하는 패킷 정형 수단과,

   정형된 패킷을 기억 수단에 기록하는 기록 수단을 포함하는 것을 특징으로 하는 데이터 전송 제어 장치.
2. 제 1 항에 있어서,

   상기 패킷 정형 수단이, 자기 식별 패킷이 에러 체크 정보를 포함하는 경우에, 자기 식별 패킷 중의 상기 에러 체크 정보를 삭제하고, 상기 에러 체크 정보가 삭제된 자기 식별 패킷의 열로 이루어지는 데이터와 상기 제어 정보에 의해 프레임이 구성되는 패킷에, 전송되어온 일련의 자기 식별 패킷을 정형하는 것을 특징으로 하는 데이터 전송 제어 장치.
3. 제 2 항에 있어서,

   상기 패킷 정형 수단이, 각 노드로부터 전송되어오는 자기 식별 패킷에 에러가 있는지의 여부를 상기 에러 체크 정보에 근거하여 판단하고, 자기 식별 패킷에 에러가 있는지의 여부를 나타내는 스테이터스 정보를 패킷의 제어 정보에 부가하는 것을 특징으로 하는 데이터 전송 제어 장치.
4. 제 1 항 있어서,

   상기 패킷 정형 수단이, 자기 식별 기간에 수신한 패킷인지의 여부를 나타내는 스테이터스 정보를 패킷의 제어 정보에 부가하는 것을 특징으로 하는 데이터 전송 제어 장치.
5. 제 2 항 있어서,

   상기 패킷 정형 수단이, 자기 식별 기간에 수신한 패킷인지의 여부를 나타내는 스테이터스 정보를 패킷의 제어 정보에 부가하는 것을 특징으로 하는 데이터 전송 제어 장치.
6. 제 3 항 있어서,

   상기 패킷 정형 수단이, 자기 식별 기간에 수신한 패킷인지의 여부를 나타내는 스테이터스 정보를 패킷의 제어 정보에 부가하는 것을 특징으로 하는 데이터 전송 제어 장치.
7. 제 1 항 있어서,

   상기 기억 수단이 랜덤 액세스 가능함과 동시에 제어 정보 영역과 데이터 영역으로 분리되어 있는 경우에 있어서, 패킷의 제어 정보를 상기 기억 수단의 상기 제어 정보 영역에 기록하고, 패킷의 데이터를 상기 기억 수단의 자기 데이터 영역에 기록하는 패킷 분리 수단과,

   상기 데이터 영역에 기록되는 데이터의 어드레스를 가리키는 데이터 포인터를 상기 제어 정보에 부가하는 수단을 포함하는 것을 특징으로 하는 데이터 전송 제어 장치.
8. 제 2 항에 있어서,

   상기 기억 수단이 랜덤 액세스 가능함과 동시에 제어 정보 영역과 데이터 영역으로 분리되어 있는 경우에, 패킷의 제어 정보를 상기 기억 수단의 상기 제어 정보 영역에 기록하고, 패킷의 데이터를 상기 자기 기억 수단의 상기 데이터 영역에 기록하는 패킷 분리 수단과,

   상기 데이터 영역에 기록되는 데이터의 어드레스를 가리키는 데이터 포인터를 상기 제어 정보에 부가하는 수단을 포함하는 것을 특징으로 하는 데이터 전송 제어 장치.
9. 제 3 항에 있어서,

   상기 기억 수단이 랜덤 액세스 가능함과 동시에 제어 정보 영역과 데이터 영역으로 분리되어 있는 경우에, 패킷의 제어 정보를 상기 기억 수단의 상기 제어 정보 영역에 기록하고, 패킷의 데이터를 상기 기억 수단의 상기 데이터 영역에 기록하는 패킷 분리 수단과,

   상기 데이터 영역에 기록되는 데이터의 어드레스를 가리키는 데이터 포인터를 상기 제어 정보에 부가하는 수단을 포함하는 것을 특징으로 하는 데이터 전송 제어 장치.
10. 제 4 항에 있어서,

    상기 기억 수단이 랜덤 액세스 가능함과 동시에 제어 정보 영역과 데이터 영역으로 분리되어 있는 경우에, 패킷의 제어 정보를 상기 기억 수단의 상기 제어 정보 영역에 기록하고, 패킷의 데이터를 상기 기억 수단의 상기 데이터 영역에 기록하는 패킷 분리 수단과,

    상기 데이터 영역에 기록되는 데이터의 어드레스를 가리키는 데이터 포인터를 상기 제어 정보에 부가하는 수단을 포함하는 것을 특징으로 하는 데이터 전송 제어 장치.
11. 제 7 항에 있어서,

    상기 패킷 분리 수단이, 일련의 자기 식별 패킷을 정형함으로써 얻어진 패킷의 데이터를, 상기 기억 수단의 자기 식별 패킷 전용으로 설치된 영역에 기록하는 것을 특징으로 하는 데이터 전송 제어 장치.
12. 제 8 항에 있어서,

    상기 패킷 분리 수단이, 일련의 자기 식별 패킷을 정형함으로써 얻어진 패킷의 데이터를, 상기 기억 수단의 자기 식별 패킷 전용으로 설치된 영역에 기록하는 것을 특징으로 하는 데이터 전송 제어 장치.
13. 제 9 항에 있어서,

    상기 패킷 분리 수단이, 일련의 자기 식별 패킷을 정형함으로써 얻어진 패킷의 데이터를, 상기 기억 수단의 자기 식별 패킷 전용으로 설치된 영역에 기록하는 것을 특징으로 하는 데이터 전송 제어 장치.
14. 제 10 항에 있어서,

    상기 패킷 분리 수단이, 일련의 자기 식별 패킷을 정형함으로써 얻어진 패킷의 데이터를, 상기 기억 수단의 자기 식별 패킷 전용으로 설치된 영역에 기록하는 것을 특징으로 하는 데이터 전송 제어 장치.
15. 제 1 항 있어서,

    하층으로부터 보내져오는 스테이터스 정보에 근거하여 자기 식별 기간 중인지의 여부를 검출하는 수단을 포함하며,

    상기 패킷 정형 수단이, 자기 식별 기간 중에 전송되어온 일련의 패킷을 자기 식별 패킷으로 간주하여, 상기 일련의 자기 식별 패킷을 정형하는 것을 특징으로 하는 데이터 전송 제어 장치.
16. 제 2 항에 있어서,

    하층으로부터 보내져오는 스테이터스 정보에 근거하여 자기 식별 기간 중인지의 여부를 검출하는 수단을 포함하며,

    상기 패킷 정형 수단이, 자기 식별 기간 중에 전송되어온 일련의 패킷을 자기 식별 패킷으로 간주하여, 상기 일련의 자기 식별 패킷을 정형하는 것을 특징으로 하는 데이터 전송 제어 장치.
17. 제 3 항에 있어서,

    하층으로부터 보내져오는 스테이터스 정보에 근거하여 자기 식별 기간 중인지의 여부를 검출하는 수단을 포함하며,

    상기 패킷 정형 수단이, 자기 식별 기간 중에 전송되어온 일련의 패킷을 자기 식별 패킷으로 간주하여, 상기 일련의 자기 식별 패킷을 정형하는 것을 특징으로 하는 데이터 전송 제어 장치.
18. 제 4 항에 있어서,

    하층으로부터 보내져오는 스테이터스 정보에 근거하여 자기 식별 기간 중인지의 여부를 검출하는 수단을 포함하며,

    상기 패킷 정형 수단이, 자기 식별 기간 중에 전송되어온 일련의 패킷을 자기 식별 패킷으로 간주하여, 상기 일련의 자기 식별 패킷을 정형하는 것을 특징으로 하는 데이터 전송 제어 장치.
19. 제 7 항에 있어서,

    하층으로부터 보내져오는 스테이터스 정보에 근거하여 자기 식별 기간 중인지의 여부를 검출하는 수단을 포함하며,

    상기 패킷 정형 수단이, 자기 식별 기간 중에 전송되어온 일련의 패킷을 자기 식별 패킷으로 간주하여, 상기 일련의 자기 식별 패킷을 정형하는 것을 특징으로 하는 데이터 전송 제어 장치.
20. 제 11 항에 있어서,

    하층으로부터 보내져오는 스테이터스 정보에 근거하여 자기 식별 기간 중인지의 여부를 검출하는 수단을 포함하며,

    상기 패킷 정형 수단이, 자기 식별 기간 중에 전송되어온 일련의 패킷을 자기 식별 패킷으로 간주하여, 상기 일련의 자기 식별 패킷을 정형하는 것을 특징으로 하는 데이터 전송 제어 장치.
21. 제 1 항에 있어서,

    IEEE1394의 규격에 준거한 데이터 전송을 행하는 것을 특징으로 하는 데이터 전송 제어 장치.
22. 제 2 항에 있어서,

    IEEE1394의 규격에 준거한 데이터 전송을 행하는 것을 특징으로 하는 데이터 전송 제어 장치.
23. 제 3 항에 있어서,

    IEEE1394의 규격에 준거한 데이터 전송을 행하는 것을 특징으로 하는 데이터 전송 제어 장치.
24. 제 4 항에 있어서,

    IEEE1394의 규격에 준거한 데이터 전송을 행하는 것을 특징으로 하는 데이터 전송 제어 장치.
25. 제 7 항에 있어서,

    IEEE1394의 규격에 준거한 데이터 전송을 행하는 것을 특징으로 하는 데이터전송 제어 장치.
26. 제 11 항에 있어서,

    IEEE1394의 규격에 준거한 데이터 전송을 행하는 것을 특징으로 하는 데이터 전송 제어 장치.
27. 제 15 항에 있어서,

    IEEE1394의 규격에 준거한 데이터 전송을 행하는 것을 특징으로 하는 데이터 전송 제어 장치.
28. 제 1 항 내지 제 27 항 중 어느 한 항에 따른 데이터 전송 제어 장치와,

    상기 데이터 전송 제어 장치 및 버스를 통해 다른 노드로부터 수신한 데이터에 소정의 처리를 실시하는 장치와,

    처리가 실시된 데이터를 출력 또는 기억하기 위한 장치를 포함하는 것을 특징으로 하는 전자기기.
29. 제 1 항 내지 제 27 항 중 어느 한 항에 따른 데이터 전송 제어 장치와,

    상기 데이터 전송 제어 장치 및 버스를 통해 다른 노드에 송신하는 데이터에 소정의 처리를 실시하는 장치와,

    처리가 실시되는 데이터를 받아들이기 위한 장치를 포함하는 것을 특징으로 하는 전자기기.