JPH10285223A

JPH10285223A - 信号処理回路

Info

Publication number: JPH10285223A
Application number: JP8314197A
Authority: JP
Inventors: Ryuta Nakamura; 龍太中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-04-01
Filing date: 1997-04-01
Publication date: 1998-10-23

Abstract

(57)【要約】【課題】回路規模、の増加を抑制でき、また、送受信用
記憶装置のサイズの容量比を任意に変更することができ
る信号処理回路を提供する。【解決手段】アシンクロナス通信用ＦＩＦＯ１０４を、
１つのＲＡＭから構成して、送信用ＦＩＦＯ１０４ａと
受信用ＦＩＦＯ１４０ｂとの２つの領域に区分けし、送
信用ＦＩＦＯ１０４ａと受信用ＦＩＦＯ１４０ｂとの容
量比をＣＰＵ３０により、たとえば通常のアシンクロナ
ス通信時には送信用ＦＩＦＯ１０４ａと受信用ＦＩＦＯ
１４０ｂとの容量比が１：１となるように制御し、特定
動作時、たとえばバスリセット時には送信用ＦＩＦＯ１
０４ａと受信用ＦＩＦＯ１４０ｂとの容量比が受信用Ｆ
ＩＦＯ１４０ｂ側が大きくなるように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルインター
フェースに用いられる信号処理回路に関するものであ
る。

【０００２】

【従来の技術】近年、マルチメディア・データ転送のた
めのインターフェースとして、高速データ転送、リアル
タイム転送を実現するＩＥＥＥ（The Institute of Ele
ctrical and Electronic Engineers) １３９４、Ｈｉｇ
ｈＰｅｒｆｏｒｍａｎｃｅＳｉｒｉａｌＢｕｓが規
格化された。

【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送には、従来のRequest,Acknoledgeの要
求、受信確認を行うアシンクロナス（Asynchronous) 転
送と、あるノードから１２５μｓに１回必ずデータが送
られるアイソクロナス(Isochronous) 転送がある。

【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われる。

【０００５】図５は、アイソクロナス通信における１ソ
ースパケットのバイトサイズを示す図である。図５
（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図
５（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時の
パケットサイズを示している。

【０００６】ＤＶＢ仕様時のソースパケットサイズは、
図５（Ａ）に示すように、４バイトのソースパケットヘ
ッダ（ＳＰＨ；Source Packet Header）と１８８バイト
のデータの１９２バイトである。

【０００７】これに対して、ＤＳＳ仕様時のソースパケ
ットサイズは、図５（Ｂ）に示すように、４バイトのソ
ースパケットヘッダ（ＳＰＨ）、１０バイトの付加デー
タ、および１３０バイトのデータの１４４バイトであ
る。付加バイトはソースパケットヘッダとデータとの間
に挿入される。なお、ＩＥＥＥ１３９４規格では、取り
扱う最小データの単位は１クワドレット(quadlet)（＝
４バイト＝３２ビット）であるため、トランスポートス
トリームデータと付加データの合計が３２ビット単位で
構成できる設定であることが必要である。ただし、デフ
ォルトでは付加バイトなしで設定される。

【０００８】図６は、ＩＥＥＥ１３９４規格のアイソク
ロナス通信でデータを送信させるときの元のデータと、
実際に送信されるパケットとの対応関係の一例を示す図
である。

【０００９】図６に示すように、元のデータであるソー
スパケットは、４バイトのソースパケットヘッダと、デ
ータ長を調整するためのパディングデータを付加された
後、所定の数のデータブロックに分割される。なお、パ
ケットを転送するときのデータの単位が１クワドレット
（４バイト）であることから、データブロックや各種ヘ
ッダなどのバイト長は、全て４の倍数に設定される。

【００１０】図７は、ソースパケットヘッダのフォーマ
ットを示す図である。図７に示すように、ソースパケッ
トヘッダのうち、２５ビットには、たとえば上述したＤ
ＶＢ方式等のディジタル衛星放送等で利用されているＭ
ＰＥＧ(Moving Picture Experts Group)−ＴＳ(Transpo
rt Stream)データをアイソクロナス通信で送信するとき
に、ジッタを抑制するために利用されるタイムスタンプ
(TimeStamp)が書き込まれる。

【００１１】そして、このようなパケットヘッダやＣＩ
Ｐ(Common Isochronous Packet) ヘッダ等のデータが、
所定の数のデータブロックに付加されることによりパケ
ットが生成される。

【００１２】図８はアイソクロナス通信用パケットの基
本構成例を示す図である。図８に示すように、アイソク
ロナス通信のパケットは、第１クワドレットが１３９４
ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Hea
der-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-He
ader1)、第４クワドレットがＣＩＰヘッダ２（CIP-Head
er2)、第５クワドレットがソースパケットヘッダ（ＳＰ
Ｈ）で、第６クワドレット以降がデータ領域である。そ
して、最後のクワドレットがデータＣＲＣ(Data-CRC)で
ある。

【００１３】１３９４ヘッダは、データ長を表すdata-l
engt、このパケット転送されるチャネルの番号（０〜６
３のいずれか）を示すchannel 、処理のコードを表すtc
ode、および各アプリケーションで規定される同期コー
ドｓｙにより構成されている。ヘッダＣＲＣは、パケッ
トヘッダの誤り検出符号である。

【００１４】ＣＩＰヘッダ１は、送信ノード番号のため
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(Data Block Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(Fraction Number)
領域、パディグデータのクワドレット数のためのＱＰＣ
(Quadlet Padding Count) 領域、ソースパケットヘッダ
の有無を表すフラグのためのＳＰＨ領域、アイソクロナ
スパケットの数を検出するカウンタのためのＤＢＣ（Da
ta Block Continuty Couter ）領域により構成されてい
る。なお、ＤＢＳ領域は、１アイソクロナスパケットで
転送するクワドレット数を表す。

【００１５】ＣＩＰヘッダ２は、転送されるデータの種
類を表す信号フォーマットのためのＦＭＴ領域、および
信号フォーマットに対応して利用されるＦＤＦ(Format
Dependent Field)領域により構成されている。

【００１６】ＳＰＨヘッダは、トランスポートストリー
ムパケットが到着した軸に固定の遅延値を加えた値が設
定されるタイムスタンプ領域を有している。また、デー
タＣＲＣは、データフィールドの誤り検出符号である。

【００１７】上述した構成を有するパケットの送受信を
行うＩＥＥＥ１３９４シリアルインタフェースの信号処
理回路は、主としてＩＥＥＥ１３９４シリアルバスを直
接ドライブするフィジカル・レイヤ回路と、フィジカル
・レイヤのデータ転送をコントロールするリンク・レイ
ヤ回路とにより構成される。

【００１８】

【発明が解決しようとする課題】ＩＥＥＥ１３９４シリ
アルインタフェースのデータ転送では、送信データおよ
び受信データは一旦リンク・レイヤ回路に設けられたＦ
ＩＦＯ（First-In First-Out）メモリ（以下、単にＦＩ
ＦＯという）等の記憶装置（ＲＡＭ）に格納される。実
際には、アシンクロナスパケット用ＦＩＦＯとアイソク
ロナスパケット用ＦＩＦＯとは別個に設けられる。

【００１９】ところで、上述したＩＥＥＥ１３９４シリ
アルインタフェースの信号処理回路において、図９に示
すように、一般的なアシンクロナス通信系１では、アシ
ンクロナスパケット用ＦＩＦＯ２は、送信用ＦＩＦＯ２
ａと受信用ＦＩＦＯ２ｂとの独立した専用ＲＡＭにより
構成されている。この構成を採用した場合、送信および
受信のそれぞれに、独立した周辺回路（アドレス、デー
タおよび書き込み／読み出し制御）の構成を採ればよ
く、送受信の相互関係を考慮せずにＲＡＭへのアクセス
制御を行うことができる。したがって、回路設計上で
は、比較的簡単に実現可能である。

【００２０】しかし、一つのＬＳＩ上でこれを構築す
る、ＲＡＭの数が多いことは、チップ面積の増大、レイ
アウト設計への負担増といったマイナス面もある。ま
た、独立のＦＩＦＯを２つ持つということは、送信およ
び受信それぞれにＦＩＦＯ容量が固定サイズであるの
で、ある状況下、たとえばバスリセット時に各ノード
（装置）から送られてくるセルフＩＤパケットを受信す
る際等に、受信用ＦＩＦＯの容量を増やしたいといった
ケースには対応不可能である。

【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路規模、の増加を抑制でき、
また、送受信用記憶装置のサイズの容量比を任意に変更
することができる信号処理回路を提供することにある。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、シリアルインタフェースバスとのデータ
の送信または受信を一旦記憶手段に格納して行う信号処
理回路であって、上記記憶手段は１つの記憶領域を持つ
記憶装置からなり、所定の領域で、送信データ格納領域
と受信データ格納領域とに区分けされている。

【００２３】また、本発明では、上記送信データ格納領
域と受信データ格納領域との容量比を特定状況に応じて
変更する手段を有する。

【００２４】そして、上記特定状況は、シリアルインタ
フェースバスを伝送された各ノードの情報からなるセル
フＩＤパケットを受信するバスリセット時であり、上記
変更する手段は、上記受信データ格納領域が送信データ
格納領域より大きくなるように容量比を設定する。

【００２５】また、本発明では、シリアルインタフェー
スバスとで送受信されるデータはアシンクロナスパケッ
トである。

【００２６】本発明の信号処理回路によれば、記憶手段
が１つの記憶領域を持つ記憶装置により構成され、所定
の領域で、送信データ格納領域と受信データ格納領域と
に区分けされていることから、搭載するＬＳＩのチップ
面積の増加が抑制される。また、本発明では、送信デー
タ格納領域と受信データ格納領域との容量比が特定状況
に応じて変更される。

【００２７】

【発明の実施の形態】第１実施形態図１は、ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の一実施
形態を示すブロック構成図である。

【００２８】この信号処理回路は、リンク・レイヤ回路
１０、フィジカル・レイヤ回路２０、ホストコンピュー
タとしてのＣＰＵ３０により構成されている。また、４
０はＭＰＥＧトランスポータを示している。

【００２９】リンク・レイヤ回路１０は、ＣＰＵ３０の
制御の下、アシンクロナス転送およびとアイソクロナス
転送の制御、並びにフィジカル・レイヤ回路２０の制御
を行う。具体的には、図１に示すように、リンクコア(L
ink Core))１０１、ホストインタフェース回路（Host I
/F）１０２、アプリケーションインタフェース回路（AP
I/F) １０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａ、受
信用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナ
ス通信用ＦＩＦＯ、セルフＩＤ用リゾルバ(Resolver)１
０５、アイソクロナス通信用送信前処理回路(TXOPRE)１
０６、アイソクロナス通信用送信後処理回路(TXOPRO)１
０７、アイソクロナス通信用受信前処理回路(TXIPRE)１
０８、アイソクロナス通信用受信前処理回路(TXIPRO)１
０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１１０、
およびコンフィギュレーションレジスタ（Configuratio
n Register、以下ＣＦＲという）１１１により構成され
ている。

【００３０】図１の回路おいて、ホストインタフェース
回路１０２、送信用ＦＩＦＯ１０４ａ、アシンクロナス
通信の受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１
によりアシンクロナス通信系回路が構成される。そし
て、アプリケーションインタフェース回路１０３、送信
前処理回路１０６、送信後処理回路１０７、受信前処理
回路１０８、受信前処理回路１０９、ＦＩＦＯ１１０お
よびリンクコア１０１によりアイソクロナス通信系回路
が構成される。

【００３１】リンクコア１０１は、アシンクロナス通信
用パケットおよびアイソクロナス通信用パケットの送信
回路、受信回路、これらパケットのＩＥＥＥ１３９４シ
リアルバスＢＳを直接ドライブするフィジカル・レイヤ
回路２０とのインタフェース回路、１２５μｓ毎にリセ
ットされるサイクルタイマ、サイクルモニタやＣＲＣ回
路から構成されている。そして、たとえばサイクルタイ
マ等の時間データ等はＣＦＲ１１１を通してアイソクロ
ナス通信系処理回路に供給される。また、バスリセット
時には、ＩＥＥＥ１３９４シリアルバスＢＳを伝送され
てくるセルフＩＤパケットを受信時間を監視し、セルフ
ＩＤフェーズであるか否かを判断し、リゾルバ１０５に
報知する。

【００３２】ホストインタフェース回路１０２は、主と
してホストコンピュータとしてのＣＰＵ３０と送信用Ｆ
ＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンク
ロナス通信用パケットの書き込み、読み出し等の調停、
並びに、ＣＰＵ３０とＣＦＲ１１１との各種データの送
受信の調停を行う。たとえばＣＰＵ３０からは、アイソ
クロナス通信用パケットのＳＰＨ（ソースパケットヘッ
ダ）に設定されるタイムスタンプ用遅延時間Txdelay が
ホストインタフェース１０２を通してＣＦＲ１１１にセ
ットされる。

【００３３】アシンクロナス通信用ＦＩＦＯ１０４は、
１つのＲＡＭからなり、送信用ＦＩＦＯ１０４ａと受信
用ＦＩＦＯ１４０ｂとの２つの領域に区分けされる。そ
して、送信用ＦＩＦＯ１０４ａと受信用ＦＩＦＯ１４０
ｂとの容量比はＣＰＵ３０により制御される。たとえば
通常のアシンクロナス通信時には送信用ＦＩＦＯ１０４
ａと受信用ＦＩＦＯ１４０ｂとの容量比は１：１となる
ようにＣＰＵ３０により制御され、たとえばバスリセッ
ト時には各ノード（装置）から送られてくる最大６３個
のセルフＩＤパケットを受信する必要性が生じる場合が
あることから、送信用ＦＩＦＯ１０４ａと受信用ＦＩＦ
Ｏ１４０ｂとの容量比は３：７となるようにＣＰＵ３０
により制御される。なお、送信用ＦＩＦＯ１０４ａに
は、ＩＥＥＥ１３９４シリアルバスＢＳに伝送させるア
シンクロナス通信用パケットが格納され、受信用ＦＩＦ
Ｏ１０４ｂにはＩＥＥＥ１３９４シリアルバスＢＳを伝
送されてきたアシンクロナス通信用パケットやセルフＩ
Ｄパケットが格納される。また、ＣＰＵ３０からのＦＩ
ＦＯ１０４ａの書き込み、ＦＩＦＯ１０４ｂからの読み
出しのためのアクセスは同時には行われない。さらに、
送信用ＦＩＦＯ１０４ａと受信用ＦＩＦＯ１０４ｂのア
ドレス領域は独立していなくてはならないことから、送
受信別に有している。

【００３４】アプリケーションインタフェース回路１０
３は、ＭＰＥＧトランスポータ４０とアイソクロナス通
信用送信前処理回路１０６およびアイソクロナス通信用
受信前処理回路１０９とのクロック信号や制御信号等を
含むＭＰＥＧトランスポートストリームデータの送受信
の調停を行う。

【００３５】解析手段としてのリゾルバ（Resolver）１
０５は、バスリセット時に、リンクコア１０１を介して
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきた第
１番目のセルフＩＤパケットを受けてそのギャップカウ
ント値gap-cnt1を検出し、次から受信したセルフＩＤパ
ケット毎のギャップカウント値gap-cntNを検出して、第
１番ギャップカウント値gap-cnt1と比較して、比較の結
果、たとえば等しい場合にはハイレベルの信号Ｓ１０５
でＣＦＲ１１１にセットし、等しくない場合にはローレ
ベルの信号Ｓ１０５でＣＦＲ１１１にセットする。この
情報はホストインタフェース回路１０２を介してＣＰＵ
３０に報知される。そして、ＣＰＵ３０は、ギャップカ
ウント値が異なる情報を得たときには、たとえば新しい
ノード（装置）が接続されたものとしてバスリセットを
かける。また、検出したギャップカウント値もＣＦＲ１
１１を介してＣＰＵ３０に報知される。また、リゾルバ
１０５は、必要に応じて受信したセルフＩＤパケットを
受信用ＦＩＦＯ１０４ｂに格納する。なお、前述したよ
うに、ＩＥＥＥ１３９４シリアルバスＢＳにおいて、バ
スリセットが発生した後、そのバスに何台のノードが接
続されているかは、受信したセルフＩＤパケットを解析
することで分かるが、本実施形態のように、ギャップカ
ウント値を比較するようにしたのは、一つのシリアルバ
スにおいて、接続している各ノードがバスを正しく使用
するためには、各ノードのギャップカウント値が等しく
ある必要があるからである。

【００３６】図２は、ＩＥＥＥ１３９４シリアルインタ
フェースにおけるセルフＩＤパケットのフォーマット例
を示す図である。図２に示すように、セルフＩＤパケッ
トは、フィジカル−ＩＤ（physical-ID)領域、Ｌ（link
active)領域、ギャップ−カウント（gap-count ）領
域、フィジカル−スピード（phy-speed ）領域、フィジ
カル−ディレイ（phy-delay ）領域等により構成されて
いる。

【００３７】送信前処理回路１０６、アプリケーション
インタフェース回路１０３を介してＭＰＥＧトランスポ
ータ４０によるＭＰＥＧトランスポートストリームデー
タを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通
信用としてクワドレット（４バイト）単位にデータ長を
調整し、かつ４バイトのソースパケットヘッダ（ＳＰ
Ｈ）を付加し、ＦＩＦＯ１１０に格納する。

【００３８】ソースパケットヘッダを付加するときに受
信側のデータ出力時間を決定するタイムスタンプを設定
するが、この設定は以下のように行われる。まず、ＭＰ
ＥＧトランスポータ４０からパケットの最終データを受
け取ったタイミングで内部のサイクルレジスタの値をラ
ッチする。次に、ＣＰＵ３０からホストインタフェース
１０２を介してＣＦＲ１１１にセットされた遅延時間Tx
delay を上記サイクルレジスタの値に加算する。そし
て、加算した値をタイムスタンプとして、受け取ったパ
ケットのソースパケットヘッダに挿入（設定）する。

【００３９】図３は、ソースパケットヘッダにおけるタ
イムスタンプの具体的な構成を説明するための図であ
る。図３に示すように、受信側のデータ出力時間を決定
するためのタイムスタンプは、２５ビットで現時刻を表
す。すなわち、タイムスタンプは２５ビットで構成さ
れ、下位１２ビットがサイクルオフセットＣＯ(cycle-o
ffset)領域、上位１３ビットがサイクルカウントＣＣ(c
ycle-count) 領域として割り当てられている。サイクル
オフセットは０〜３０７１（１２ｂ１０１１１１１１
１１１１）の１２５μｓをカウントし（クロックＣＬＫ
＝２４．５７６ＭＨｚ）、サイクルカウントは０〜７９
９９（１３ｂ１１１１１００１１１１１１）の１秒を
カウントするものである。したがって、原則として、タ
イムスタンプの下位１２ビットは３０７２以上を示すこ
とはなく、上位１３ビットは８０００以上を示すことは
ない。

【００４０】送信後処理回路１０７は、ＦＩＦＯ１１０
に格納されたソースパケットヘッダを含むデータに対し
て図８に示すように、１３９４ヘッダ、ＣＩＰヘッダ
１，２を付加してリンクコア１０１の送信回路に出力す
る。

【００４１】受信前処理回路１０８は、リンクコア１０
１を介してＩＥＥＥ１３９４シリアルバスＢＳを、たと
えば分割されて伝送されてきたアシンクロナス通信用パ
ケットを受けて、受信パケットの１３９４ヘッダ、ＣＩ
Ｐヘッダ１，２等の内容を解析し、データを復元してソ
ースパケットヘッダとデータをＦＩＦＯ１１０に格納す
る。

【００４２】受信後処理回路１０９は、ＦＩＦＯ１１０
に格納されたソースパケットヘッダのタイムスタンプの
時間データを読み出し、読み出したタイムスタンプデー
タ（ＴＳ）とリンクコア１０１内にあるサイクルタイマ
によるサイクルタイム（ＣＴ）を比較し、サイクルタイ
ムＣＴがタイムスタンプデータＴＳより大きい場合に
は、ＦＩＦＯ１１０に格納されているソースパケットヘ
ッダを除くデータをアプリケーションインタフェース回
路１０３を介し、ＭＰＥＧ用トランスポートストリーム
データとしてＭＰＥＧトランスポータ４０に出力する。

【００４３】次に、ブスリセット時にＩＥＥＥ１３９４
シリアルバスＢＳを伝送されてきたセルフＩＤパケット
の解析動作について、図４のフローチャートに関連付け
て説明する。

【００４４】バスリセットがかかると、各ノードのフィ
ジカル・レイヤ回路２０からセルフＩＤパケットがＩＥ
ＥＥ１３９４シリアルバスＢＳに伝送される。このと
き、リンク・レイヤ回路１０のアシンクロナス通信用Ｆ
ＩＦＯ１０４の送信用ＦＩＦＯ１０４ａと受信用ＦＩＦ
Ｏ１４０ｂとの容量比は３：７となるようにＣＰＵ３０
により制御される。

【００４５】そして、ＩＥＥＥ１３９４シリアルバスＢ
Ｓを伝送されてきたセルフＩＤパケットは、あるノード
の信号処理回路のフィジカル・レイヤ回路２０で受信さ
れ、リンクコア１０１を介してリゾルバ１０５に入力さ
れる（Ｓ１）。なお、リンクコア１０１では、ＩＥＥＥ
１３９４シリアルバスＢＳを伝送されてくるセルフＩＤ
パケットの受信時間が監視されて、セルフＩＤフェーズ
であるか否かが判断され、リゾルバ１０５に報知される
（Ｓ３）。

【００４６】リゾルバ１０５では、バスリセット時に、
リンクコア１０１を介してＩＥＥＥ１３９４シリアルバ
スＢＳを伝送されてきた第１番目のセルフＩＤパケット
を受けてそのギャップカウント値gap-cnt1が検出され
（Ｓ２）、その値が保持される。そして、ステップＳ３
でセルフＩＤフェーズが終了していないと判断された場
合には、次に受信したセルフＩＤパケット毎のギャップ
カウント値gap-cntNが検出される（Ｓ４，Ｓ５）。そし
て、ステップＳ１において検出した第１番ギャップカウ
ント値gap-cnt1とステップＳ４で検出したギャップカウ
ント値gap-cntNが比較される（Ｓ５）。ステップＳ５の
比較の結果、等しい場合にはローレベルの信号Ｓ１０５
がＣＦＲ１１１にセットされる（Ｓ７）。そして、ステ
ップＳ３の動作に戻り、以上の動作がステップＳ３でセ
ルフＩＤフェーズが終了したと判断されるまで行われ
る。

【００４７】一方、ステップＳ６の比較の結果、第１番
ギャップカウント値gap-cnt1とステップＳ４で検出した
ギャップカウント値gap-cntNが等しくない場合には、ハ
イレベルの信号Ｓ１０５がＣＦＲ１１１にセットされる
（Ｓ８）。この情報はホストインタフェース回路１０２
を介してＣＰＵ３０に報知される。そして、ＣＰＵ３０
は、ギャップカウント値が異なる情報を得たことによ
り、たとえば新しいノード（装置）が接続されたものと
してバスリセットをかける。

【００４８】また、上述した解析動作を行うリゾルバ１
０５により、必要に応じて受信したセルフＩＤパケット
がＦＩＦＯ１０４ｂに順次格納される。そして、ＣＰＵ
３０によりＦＩＦＯ１０４ｂに格納されセルフＩＤパケ
ットに基づいてシステムの解析等が行われる。

【００４９】また、セルフＩＤフェーズが終了した場合
には、ＣＰＵ３０により送信用ＦＩＦＯ１０４ａと受信
用ＦＩＦＯ１４０ｂとの容量比は１：１となるように制
御され、以降、通常のアシンクロナス通信時が行われ、
送信用ＦＩＦＯ１０４ａにはＩＥＥＥ１３９４シリアル
バスＢＳに伝送させるアシンクロナス通信用パケットが
格納され、受信用ＦＩＦＯ１０４ｂにはＩＥＥＥ１３９
４シリアルバスＢＳを伝送されてきたアシンクロナス通
信用パケットが格納される。

【００５０】以上説明したように、本実施形態によれ
ば、アシンクロナス通信用ＦＩＦＯ１０４を、１つのＲ
ＡＭから構成して、送信用ＦＩＦＯ１０４ａと受信用Ｆ
ＩＦＯ１４０ｂとの２つの領域に区分けし、送信用ＦＩ
ＦＯ１０４ａと受信用ＦＩＦＯ１４０ｂとの容量比をＣ
ＰＵ３０により、たとえば通常のアシンクロナス通信時
には送信用ＦＩＦＯ１０４ａと受信用ＦＩＦＯ１４０ｂ
との容量比が１：１となるように制御し、特定動作時、
たとえばバスリセット時には送信用ＦＩＦＯ１０４ａと
受信用ＦＩＦＯ１４０ｂとの容量比が３：７となるよう
に制御するようにしたので、搭載するＬＳＩのチップ面
積の増加を抑制することができ、また必要に応じて送受
信のＦＩＦＯのサイズの容量比を変更することができる
機能は、特定状況で送信あるいは受信用ＦＩＦＯの領域
を多くとりたいときなどに有効である。

【００５１】なお、本実施形態では、ＦＩＦＯ１０４の
送信用と受信用の記憶領域の境界をＣＰＵ３０から設定
変更できるようにしたが、たとえば直接外部ピンから制
御する構成、あるいは内部レジスタの設定による構成
等、種々の態様が可能であることはいうまでもない。

【００５２】また、本実施形態では、バスリセット時
に、リンクコア１０１を介してＩＥＥＥ１３９４シリア
ルバスＢＳを伝送されてきた第１番目のセルフＩＤパケ
ットを受けてそのギャップカウント値gap-cnt1を検出
し、次から受信したセルフＩＤパケット毎のギャップカ
ウント値gap-cntNを検出して、第１番ギャップカウント
値gap-cnt1と比較して、比較の結果、たとえば等しい場
合にはハイレベルの信号Ｓ１０５でＣＦＲ１１１にセッ
トし、等しくない場合にはローレベルの信号Ｓ１０５で
ＣＦＲ１１１にセットするリゾルバ（Resolver）１０５
を設け、ＣＰＵ３０は、ギャップカウント値が異なる情
報を得たときには、たとえば新しいノード（装置）が接
続されたものとしてバスリセットをかけ、また、検出し
たギャップカウント値もＣＦＲ１１１を介してＣＰＵ３
０に報知するようにしたので、回路規模、コストの低減
を図れ、制御系の負荷を軽減できる利点がある。また、
シリアルバスの初期化後の異常状態の検出を高速に行う
ことができる。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
回路規模、の増加を抑制でき、また、送受信用記憶装置
のサイズの容量比を任意に変更することができる。

【図面の簡単な説明】

【図１】ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の一実施
形態を示すブロック構成図である。

【図２】セルフＩＤパケットのフォーマット例を示す図
である。

【図３】タイムスタンプの具体的な構成を説明するため
の図である。

【図４】バスリセット時の動作を説明するためのフロー
チャートである。

【図５】アイソクロナス通信における１ソースパケット
のバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様
時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図で
ある。

【図６】ＩＥＥＥ１３９４規格のアイソクロナス通信で
データを送信させるときの元のデータと、実際に送信さ
れるパケットとの対応関係の一例を示す図である。

【図７】ソースパケットヘッダのフォーマットを示す図
である。

【図８】アイソクロナス通信用パケットの基本構成例を
示す図である。

【図９】一般的なアシンクナス通信用ＦＩＦＯの構成例
を説明するするための図である。

【符号の説明】

１０…リンク・レイヤ回路、１０１…リンクコア(Link
Core))、１０２…ホストインタフェース回路（Host I/
F）、１０３２…アプリケーションインタフェース回路
（AP I/F) 、１０４…アシンクロナス通信用ＦＩＦＯ、
送信用ＦＩＦＯ（AT-FIFO)、１０４ｂ…受信用ＦＩＦＯ
（AR-FIFO)、１０５…セルフＩＤ用リゾルバ(Resolve
r)、１０６…アイソクロナス通信用送信前処理回路(TXO
ut1)、１０７…アイソクロナス通信用送信後処理回路(T
XOut2)、１０８…アイソクロナス通信用受信前処理回路
(TXIn1) 、１０９…アイソクロナス通信用受信前処理回
路(TXIn2) 、１１０…アイソクロナス通信用ＦＩＦＯ(I
-FIFO)、１１１…コンフィギュレーションレジスタ（Ｃ
ＦＲ）、２０…フィジカル・レイヤ回路、３０…ＣＰ
Ｕ、ＭＰＥＧトランスポータ。

Claims

【特許請求の範囲】

【請求項１】シリアルインタフェースバスとのデータ
の送信または受信を一旦記憶手段に格納して行う信号処
理回路であって、上記記憶手段は１つの記憶領域を持つ記憶装置からな
り、所定の領域で、送信データ格納領域と受信データ格
納領域とに区分けされている信号処理回路。
【請求項２】上記送信データ格納領域と受信データ格
納領域との容量比を特定状況に応じて変更する手段を有
する請求項１記載の信号処理回路。
【請求項３】上記特定状況は、シリアルインタフェー
スバスを伝送された各ノードの情報からなるセルフＩＤ
パケットを受信するバスリセット時であり、上記変更する手段は、上記受信データ格納領域が送信デ
ータ格納領域より大きくなるように容量比を設定する請
求項２記載の信号処理回路。
【請求項４】シリアルインタフェースバスとで送受信
されるデータはアシンクロナスパケットである請求項１
記載の信号処理回路。
【請求項５】上記記憶装置は、ＦＩＦＯメモリである
請求項１記載の信号処理回路。