JP4148292B2 - 信号処理回路 - Google Patents

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Description

本発明は、ディジタルシリアルインタフェースに用いられる信号処理回路に関するものである。
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送、リアルタイム転送を実現するＩＥＥＥ（The Institute of Electrical and Electronic Engineers) １３９４、Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規格化された。
このＩＥＥＥ１３９４シリアルインタフェースのデータ転送には、従来のRequest,Acknowledge の要求、受信確認を行うアシンクロナス（Asynchronous) 転送と、あるノードから１２５μｓに１回必ずデータが送られるアイソクロナス(Isochronous) 転送がある。
このように、２つの転送モードを有するＩＥＥＥ１３９４シリアルインタフェースでのデータは、パケット単位で転送が行われる。
図１１は、アイソクロナス通信における１ソースパケットのバイトサイズを示す図である。図１１（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図１１（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時のパケットサイズを示している。
ＤＶＢ仕様時のソースパケットサイズは、図１１（Ａ）に示すように、４バイトのソースパケットヘッダ（ＳＰＨ；Source Packet Header）と１８８バイトのトランスポートストリームデータの１９２バイトである。
これに対して、ＤＳＳ仕様時のソースパケットサイズは、図１１（Ｂ）に示すように、４バイトのソースパケットヘッダ（ＳＰＨ）、１０バイトの付加データ、および１３０バイトのデータの１４４バイトである。
付加バイトはソースパケットヘッダとデータとの間に挿入される。なお、ＩＥＥＥ１３９４規格では、取り扱う最小データの単位は１クワドレット(quadlet)（＝４バイト＝３２ビット）であるため、トランスポートストリームデータと付加データの合計が３２ビット単位で構成できる設定であることが必要である。
ただし、デフォルトでは付加バイトなしで設定される。
図１２は、ＩＥＥＥ１３９４規格のアイソクロナス通信でデータを送信させるときの元のデータと、実際に送信されるパケットとの対応関係の一例を示す図である。
図１２に示すように、元のデータであるソースパケットは、４バイトのソースパケットヘッダと、データ長を調整するためのパディングデータを付加された後、所定の数のデータブロックに分割される。
なお、パケットを転送するときのデータの単位が１クワドレット（４バイト）であることから、データブロックや各種ヘッダなどのバイト長は、全て４の倍数に設定される。
図１３は、ソースパケットヘッダのフォーマットを示す図である。
図１３に示すように、ソースパケットヘッダのうち、２５ビットには、たとえば上述したＤＶＢ方式等のディジタル衛星放送等で利用されているＭＰＥＧ(Moving Picture Experts Group)−ＴＳ(Transport Stream)データをアイソクロナス通信で送信するときに、ジッタを抑制するために利用されるタイムスタンプ(Time Stamp)が書き込まれる。
そして、このようなパケットヘッダやＣＩＰ(Common Isochronous Packet) ヘッダ等のデータが、所定の数のデータブロックに付加されることによりパケットが生成される。
図１４はアイソクロナス通信用パケットの基本構成例を示す図である。
図１４に示すように、アイソクロナス通信のパケットは、第１クワドレットが１３９４ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Header-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-Header1)、第４クワドレットがＣＩＰヘッダ２（CIP-Header2)、第５クワドレットがソースパケットヘッダ（ＳＰＨ）で、第６クワドレット以降がデータ領域である。そして、最後のクワドレットがデータＣＲＣ(Data-CRC)である。
１３９４ヘッダは、データ長を表すdata-length 、このパケット転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードｓｙにより構成されている。
ヘッダＣＲＣは、パケットヘッダの誤り検出符号である。
ＣＩＰヘッダ１は、送信ノード番号のためのＳＩＤ(Source node ID)領域、データブロックの長さのためのＤＢＳ(Data Block Size) 領域、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 領域、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ領域、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣ（Data Block Continuty Counter）領域により構成されている。
なお、ＤＢＳ領域は、１アイソクロナスパケットで転送するクワドレット数を表す。
ＣＩＰヘッダ２は、転送されるデータの種類を表す信号フォーマットのためのＦＭＴ領域、および信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)領域により構成されている。
ＳＰＨヘッダは、トランスポートストリームパケットが到着した時間に固定の遅延値を加えた値が設定されるタイムスタンプ領域を有している。
また、データＣＲＣは、データフィールドの誤り検出符号である。
上述した構成を有するパケットの送受信を行うＩＥＥＥ１３９４シリアルインタフェースの信号処理回路は、主としてＩＥＥＥ１３９４シリアルバスを直接ドライブするフィジカル・レイヤ回路と、フィジカル・レイヤのデータ転送をコントロールするリンク・レイヤ回路とにより構成される。
上述したＩＥＥＥ１３９４シリアルインタフェースにおけるアイソクロナス通信系では、たとえば図１５に示すように、アプリケーション側であるＭＰＥＧトランスポータ(Transporter) １にリンク・レイヤ回路２が接続され、リンク・レイヤ回路２はフィジカル・レイヤ回路３を介してシリアルインタフェースバスＢＳに接続されている。
そして、ＩＥＥＥ１３９４シリアルインタフェースのデータ転送では、送信データおよび受信データは一旦リンク・レイヤ回路２に設けられたＦＩＦＯ（First-In First-Out）メモリ（以下、単にＦＩＦＯという）等の記憶装置に格納される。実際には、アシンクロナスパケット用ＦＩＦＯとアイソクロナスパケット用ＦＩＦＯとは別個に設けられる。
ところで、図１１に示すように、通常のＭＰＥＧのトランスポートストリームデータのソースパケットサイズは、ＤＶＢでは１９２バイト、ＤＳＳでは１４４バイトというように、可変となる。
一方、リンク・レイヤ回路２に設けられるＦＩＦＯのサイズは決まっている。したがって、受信したソースパケットにエラーがあった場合、そのエラーをＦＩＦＯの前後で伝搬させるのに、ＦＩＦＯとは別にエラービットがいくつも並んだレジスタを用意しておくことが考えれる。
しかしこの場合、ＦＩＦＯに格納されているどのソースパケットに対してのエラービットであるかを知らせるための別の回路を設ける必要があり、回路規模が大きくなるという不利益がある。
また、たとえば上述したＤＶＢ方式等のディジタル衛星放送等で利用されているＭＰＥＧ−ＴＳデータをアイソクロナス通信で送信するときに、受信側の信号処理回路ではパケットに付加されたタイムスタンプに設定された時間に基づいて、いわゆるアプリケーション側であるＭＰＥＧトランスポータ(Transporter) へトランスポートストリームデータを出力する必要がある。
しかし、現在のＩＥＥＥ１３９４シリアルインタフェースの信号処理回路では、受信パケットに付加されたタイムスタンプに対する処理系システムが確立されていない。
たとえばデータ化けや異なるシステム同士を接続した場合等で存在しない予期せぬタイムスタンプの値が設定されて送信される場合が想定されるが、このような場合であっても動作が停止することがなく安定に動作するシステムを実現する必要がある。
また、アプリケーション側へ規定された時間あるいは受信後直ちにパケットを出力することができる回路の実現が必要である。
また、たとえば上述したＤＶＢ方式等のディジタル衛星放送等で利用されているＭＰＥＧ−ＴＳデータをアイソクロナス通信で送信するときに、送信側の信号処理回路ではパケットに付加するタイムスタンプはデータ量に応じた遅延値が加算されて設定される。
この遅延値は、たとえば画像等のデータ量が増えると小さな値に設定され、受信側ではそのタイムスタンプの時間データに基づいて、いわゆるアプリケーション側であるＭＰＥＧトランスポータ(Transporter) へトランスポートストリームデータを出力する。
受信側では、受信データは一旦ＦＩＦＯ等の記憶装置に格納されるが、送信側でデータ量に応じて設定される遅延値が小さい程、受信してからＭＰＥＧトランスポータへトランスポートストリームデータを出力するまでの時間が短くなる。
しかし、上述したように、現在の１ＥＥＥ１３９４シリアルインタフェースの信号処理回路では、パケットに付加されるタイムスタンプに対する処理系システムが確立されていないことから、たとえばチャンネルを変更してデータ量が増えた場合等には、チャンネルを変更したにもかかわらず不要なデータがアプリケーション側へ出力されてしまったり、タイムスタンプの遅延値の大きいチャンネル変更前のデータが、受信側において未だ出力されずにＦＩＦＯに格納されている間に、遅延値の小さい次のデータがＦＩＦＯに格納され、データの前後関係が損なわれたり、オーバーフロー等の不都合が発生するおそれがある。
本発明は、かかる事情に鑑みてなされたものであり、その第１の目的は、ソースパケットサイズが可変であっても回路規模の増大を招くことなく簡単にエラービットを設定でき、また、存在しないタイムスタンプの値があったとしてもシステムが止まることはなく、安定な動作を実現できる信号処理回路を提供することにある。
また、本発明の第２の目的は、的確に時間情報を付加できる信号処理回路を提供することにある。
また、本発明の第３の目的は、アプリケーション側へ規定された時間にパケットを出力することができる信号処理回路を提供することにある。
また、本発明の第４の目的は、データ量に合わせて設定される時間情報が変更されてもデータ損出や不要なデータがアプリケーション側へ出力されることを防止できる信号処理回路を提供することにある。
上記目的を達成するため、本発明は、あらかじめ決められた時間サイクルでシリアルインタフェースバスを送信されるパケットデータを受信してアプリケーション側へ出力する信号処理回路であって、記憶手段と、受信したパケット毎に、規格通りに送信されてきたか否かを判断し、規格通りでない場合にエラーマークを付加して上記記憶手段に格納する第１の受信回路と、上記記憶手段に格納されたパケットデータにエラーマークが付加されている場合には、エラーに対応した処理を行ってアプリケーション側へ出力する第２の受信回路とを有する。
また、本発明では、上記シリアルインタフェースバスを送信されるパケットには当該送信パケットが連続するものであるか否かを示す制御情報が付加されており、上記第１の受信回路は、上記制御情報から受信パケットが不連続と判断した場合に上記エラーマークを付加し、上記第２の受信回路は、エラーマークが付加されている場合には、上記記憶手段に格納されたパケットデータに代えてエラーパケットをアプリケーション側へ出力する。
また、本発明では、上記シリアルインタフェースバスを送信される各ソースパケットには受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報を含むソースパケットヘッダが付加されており、上記第１の受信回路は、上記時間情報があらかじめ規定された時間を越える時間を示している場合に上記エラーマークを付加し、上記第２の受信回路は、エラーマークが付加されている場合には、上記記憶手段に格納されたパケットデータを時間情報にかかわりなくアプリケーション側へ出力する。
本発明の信号処理回路によれば、第１の受信回路で、受信したパケット毎に、規格通りに送信されてきたか否かが判断され、規格通りでない場合に受信パケットにエラーマークが付加され記憶手段に格納される。
そして、第２の受信回路において、記憶手段に格納されたパケットデータにエラーマークが付加されている場合には、エラーに対応した処理が行われてアプリケーション側へ出力される。
また、本発明によれば、シリアルインタフェースバスを送信されるパケットには当該送信パケットが連続するものであるか否かを示す制御情報が付加されており、第１の受信回路では、その制御情報から受信パケットが不連続と判断された場合にエラーマークが付加される。
そして、第２の受信回路において、エラーマークが付加されている場合には、記憶手段に格納されたパケットデータに代えてエラーパケットがアプリケーション側へ出力される。
また、本発明によれば、シリアルインタフェースバスを送信される各ソースパケットには受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報を含むソースパケットヘッダが付加されており、第１の受信回路では、時間情報があらかじめ規定された時間を越える時間を示している場合にエラーマークが付加される。
そして、第２の受信回路において、エラーマークが付加されている場合には、上記記憶手段に格納されたパケットデータが時間情報にかかわりなくアプリケーション側へ出力される。
また、本発明は、パケットデータに、受信側で受信データをアプリケーション側へ出力すべき時間情報を付加し、かつあらかじめ決められた時間サイクルでシリアルインタフェースバスに送出する信号処理回路であって、上記時間を計測する計測手段と、送信データ量に応じて上記付加する遅延時間を設定可能な制御手段と、記憶手段と、上記制御手段により設定された遅延時間に基づいて上記時間情報を送信データに付加して上記記憶手段に格納する第１の送信回路と、送信データ量に応じてパケットの送信が有効であるか判断するためのスレッショルドを設定し、設定したスレッショルド、上記記憶手段に格納された時間情報、および上記計測手段による計測時間により、設定された時間情報が有効か否かの判別を行い、有効の場合には時間情報が付加されたパケットデータを読み出して送信データとして送出し、無効の場合にはそのパケットの読み出しを行わず、次のパケットの処理を行う第２の送信回路とを有する。
本発明の信号処理回路によれば、第１の送信回路において、制御手段により設定された遅延時間に基づいて時間情報が送信データに付加されて記憶手段に格納される。
そして、第２の送信回路においては、送信データ量に応じてパケットの送信が有効であるか判断するためのスレッショルドが設定され、設定したスレッショルド、記憶手段に格納された時間情報、および計測手段による計測時間により、設定された時間情報が有効か否かの判別が行われる。
判別の結果、有効の場合には時間情報が付加されたパケットデータが読み出されて送信データとして送出される。
無効の場合にはそのパケットの読み出しは行われず、次のパケットの処理が行われる。
また、本発明は、受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報が付加され、かつあらかじめ決められた時間サイクルでディジタルシリアルインタフェースバスを送信されるパケットデータを受信してアプリケーション側へ出力する信号処理回路であって、時間を計測する計測手段と、受信したパケットデータから上記時間情報を取り出し、上記計測手段による計測時間値が当該時間情報値より大きい場合には、受信データを上記アプリケーション側へ出力する受信回路とを有する。
また、上記受信回路は、記憶手段と、受信したパケットデータからデータを復元し時間情報と共に上記記憶手段に格納し、この格納情報信号を出力する前処理回路と、上記前処理回路の格納情報信号を受けて、上記記憶手段に格納された時間情報を読み出し、上記時間情報と上記計測手段による計測時間値とを比較し、当該計測値が大きい場合に、データ読出指示信号を出力する比較回路と、上記データ読出指示信号を受けると上記記憶手段に格納されたデータを読み出して上記アプリケーション側へ出力させるデータ読出制御手段とを有する。
また、本発明は、受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報が付加され、かつあらかじめ決められた時間サイクルでディジタルシリアルインタフェースバスを送信されるパケットデータを受信してアプリケーション側へ出力する信号処理回路であって、受信したパケットデータの上記時間情報があらかじめ規定された時間を越える時間を示している場合には、受信データを上記アプリケーション側へ出力する受信回路を有する。
また、本発明は、受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報が付加され、かつあらかじめ決められた時間サイクルでシリアルインタフェースバスを送信されるパケットデータを受信してアプリケーション側へ出力する信号処理回路であって、時間を計測する計測手段と、受信したパケットデータから上記時間情報を取り出し、上記計測手段による計測時間値が当該時間情報値より大きい場合、または上記時間情報があらかじめ規定された時間を越える時間を示している場合には、受信データを上記アプリケーション側へ出力する受信回路とを有する。
また、上記受信回路は、記憶手段と、受信したパケットデータからデータを復元し時間情報と共に上記記憶手段に格納し、この格納情報信号を出力する前処理回路と、上記前処理回路の格納情報信号を受けて、上記記憶手段に格納された時間情報を読み出し、上記時間情報と上記計測手段による計測時間値とを比較し、当該計測値が大きい場合に、データ読出指示信号を出力する比較回路と、上記時間情報があらかじめ規定された時間を越える時間を示しているか否かを判別し、越えている場合にデータ読出指示信号を出力する判別回路と、上記比較回路または判別回路のデータ読出指示信号を受けると上記記憶手段に格納されたデータを読み出して上記アプリケーション側へ出力するデータ読出制御手段とを有する。
本発明の信号処理回路によれば、受信回路で受信したパケットデータから時間情報が取り出され、計測手段による計測時間値が当該時間情報値より大きい場合には、受信データがアプリケーション側へ出力される。
また、本発明によれば、受信したパケットデータの時間情報が、その時間があらかじめ規定された時間を越える時間を示している場合には、受信データがアプリケーション側へ出力される。
また、本発明は、受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報が付加され、かつあらかじめ決められた時間サイクルでシリアルインタフェースバスを送信されるパケットデータを受信してアプリケーション側へ出力する信号処理回路であって、受信したパケットデータの上記時間情報に関係なく受信データを上記アプリケーション側へ出力させる制御手段を有する。
また、本発明は、受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報が付加され、かつあらかじめ決められた時間サイクルでシリアルインタフェースバスを送信されるパケットデータを受信してアプリケーション側へ出力する信号処理回路であって、時間を計測する計測手段と、受信したパケットデータから上記時間情報を取り出し、上記計測手段による計測時間値が当該時間情報値より大きい場合には、受信データを上記アプリケーション側へ出力する受信回路と、制御信号により上記受信処理回路に上記時間情報に関係なく受信データを上記アプリケーション側へ出力させる制御手段とを有する。
また、上記受信回路は、記憶手段と、受信したパケットデータからデータを復元し時間情報と共に上記記憶手段に格納し、この格納情報信号を出力する前処理回路と、上記前処理回路の格納情報信号を受けて、上記記憶手段に格納された時間情報を読み出し、上記時間情報と上記計測手段による計測時間値とを比較し、当該計測値が大きい場合に、データ読出指示信号を出力する比較回路と、上記データ読出指示信号を受けると上記記憶手段に格納されたデータを読み出して上記アプリケーション側へ出力させ、上記制御手段からの制御信号を受けると、上記時間情報に関係なく上記格納情報信号に基づいて上記記憶手段に格納された受信データを受けて上記アプリケーション側へ出力させるデータ読出制御手段とを有する。
本発明の信号処理回路によれば、制御手段によって、受信したパケットデータの時間情報に関係なく受信データがアプリケーション側へ出力される。
また、本発明によれば、受信回路において、受信したパケットデータから時間情報が取り出され、計測手段による計測時間値が当該時間情報値より大きい場合には、受信データがアプリケーション側へ出力され、また、制御手段は、制御信号により受信処理回路に時間情報に関係なく受信データをアプリケーション側へ出力させる。
また、本発明は、パケットデータに、受信側で受信データをアプリケーション側へ出力すべき時間情報を付加し、かつあらかじめ決められた時間サイクルでシリアルインタフェースバスに送出する信号処理回路であって、送信データ量に応じて上記付加する遅延時間を設定可能な制御手段と、記憶手段と、上記制御手段により設定された遅延時間に基づいて上記時間情報を送信データに付加して上記記憶手段に格納し、この格納情報信号を出力する第１の送信回路と、以前に設定された制御手段による遅延時間と新たに設定された遅延時間とを比較し、新たに設定された遅延時間が短い場合にデータ読出制御信号を出力する比較回路と、上記第１の送信回路の格納情報信号を受けて、上記記憶手段に格納された時間情報を含むパケットデータを読み出して送信データとして送出し、上記データ読出制御信号を受けた場合には、新たに設定された遅延時間に基づく時間情報が付加されたパケットデータを読み出して送信データとして送出する第２の送信回路とを有する。
また、本発明の信号処理回路は、上記制御手段により設定された遅延時間をラッチするラッチ回路を有し、上記第１の送信回路は、上記ラッチ回路にラッチされた遅延時間に基づいて上記時間情報を付加し、上記比較回路は、上記制御手段により設定される遅延時間と上記ラッチ回路にラッチされた遅延時間とを比較する。
本発明の信号処理回路によれば、第１の送信回路において、制御手段により設定された遅延時間に基づいて時間情報が送信データに付加されて記憶手段に格納され、この格納情報信号が第２の送信回路に出力される。
また、比較回路において、以前に設定された制御手段による遅延時間と新たに設定された遅延時間とが比較され、新たに設定された遅延時間が短い場合にデータ読出制御信号が第２の送信回路に出力される。
そして、第２の送信回路では、第１の送信回路による格納情報信号を受けて、記憶手段に格納された時間情報を含むパケットデータが読み出されて送信データとして送出される。
また、比較回路によるデータ読出制御信号を受けた場合には、新たに設定された遅延時間に基づく時間情報が付加されたパケットデータが読み出されて送信データとして送出される。
本発明によれば、ソースパケットサイズが可変であっても、回路規模の増大を招くことなく簡単にエラービットを設定することができる。
また、存在しないタイムスタンプの値があったとしてもシステムが止まることはなく、安定な動作を実現できる利点がある。
また、本発明によれば、送信のレイト処理を自動的に行うことができ、的確なパケット送信を実現できる。
また、本発明によれば、アプリケーション側へ規定された時間にパケットを出力することができる。
また、本発明によれば、受信パケットに付加されてる時間情報に関係なく受信データを直ちに出力できるので、素早いデータ出力を実現できる。
また、受信データを一旦記憶する記憶手段の容量を少なくすることができる利点がある。
さらに、本発明によれば、データ損失や不要なデータがアプリケーション側へ出力されることを防止できる利点がある。
（第１実施形態）
図１は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の第１の実施形態を示すブロック構成図である。
この信号処理回路は、リンク・レイヤ回路１０、フィジカル・レイヤ回路２０、ホストコンピュータとしてのＣＰＵ３０により構成されている。また、４０はＭＰＥＧトランスポータを示している。
リンク・レイヤ回路１０は、ＣＰＵ３０の制御の下、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路２０の制御を行う。
具体的には、図１に示すように、リンクコア(Link Core))１０１、ホストインタフェース回路（Host I/F）１０２、アプリケーションインタフェース回路（AP I/F) １０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａ、受信用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナス通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resolver)１０５、アイソクロナス通信用送信前処理回路(TXOPRE)１０６、アイソクロナス通信用送信後処理回路(TXOPRO)１０７、アイソクロナス通信用受信前処理回路(TXIPRE)１０８、アイソクロナス通信用受信後処理回路(TXIPRO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１１０、およびコンフィギュレーションレジスタ（Configuration Register、以下ＣＦＲという）１１１により構成されている。
図１の回路おいて、ホストインタフェース回路１０２、アシンクロナス通信の送信用ＦＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１によりアシンクロナス通信系回路が構成される。
そして、アプリケーションインタフェース回路１０３、送信前処理回路１０６、送信後処理回路１０７、受信前処理回路１０８、受信後処理回路１０９、ＦＩＦＯ１１０およびリンクコア１０１によりアイソクロナス通信系回路が構成される。
リンクコア１０１は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのＩＥＥＥ１３９４シリアルバスＢＳを直接ドライブするフィジカル・レイヤ回路２０とのインタフェース回路、１２５μｓ毎にリセットされるサイクルタイマ、サイクルモニタやＣＲＣ回路から構成されている。そして、たとえばサイクルタイマ等の時間データ等はＣＦＲ１１１を通してアイソクロナス通信系処理回路に供給される。
ホストインタフェース回路１０２は、主としてホストコンピュータとしてのＣＰＵ３０と送信用ＦＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、ＣＰＵ３０とＣＦＲ１１１との各種データの送受信の調停を行う。
たとえばＣＰＵ３０からは、アイソクロナス通信用パケットのＳＰＨ（ソースパケットヘッダ）に設定されるタイムスタンプ用遅延時間Txdelay がホストインタフェース１０２を通してＣＦＲ１１１にセットされる。
送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１３９４シリアルバスＢＳに伝送させるアシンクロナス通信用パケットが格納され、受信用ＦＩＦＯ１０４ｂにはＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアシンクロナス通信用パケットが格納される。
アプリケーションインタフェース回路１０３は、ＭＰＥＧトランスポータ４０とアイソクロナス通信用送信前処理回路１０６およびアイソクロナス通信用受信後処理回路１０９とのクロック信号や制御信号等を含むＭＰＥＧトランスポートストリームデータの送受信の調停を行う。
リゾルバ１０５は、バスリセット時にＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたセルフＩＤパケットの内容を解析し、ＣＦＲ１１１に格納する。
送信前処理回路１０６、アプリケーションインタフェース回路１０３を介してＭＰＥＧトランスポータ４０によるＭＰＥＧトランスポートストリームデータを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長を調整し、かつ４バイトのソースパケットヘッダ（ＳＰＨ）を付加し、ＦＩＦＯ１１０に格納する。
送信前処理回路１０６は、ソースパケットヘッダを付加するときに受信側のデータ出力時間を決定するタイムスタンプを設定するが、この設定は以下のように行われる。
まず、ＭＰＥＧトランスポータ４０からパケットの最終データを受け取ったタイミングで内部のサイクルレジスタの値をラッチする。
次に、ＣＰＵ３０からホストインタフェース１０２を介してＣＦＲ１１１にセットされた遅延時間Txdelay を上記サイクルレジスタの値に加算する。
そして、加算した値をタイムスタンプとして、受け取ったパケットのソースパケットヘッダに挿入（設定）する。
図２は、ソースパケットヘッダにおけるタイムスタンプの具体的な構成を説明するための図である。
図２に示すように、受信側のデータ出力時間を決定するためのタイムスタンプは、２５ビットで現時刻を表す。
すなわち、タイムスタンプは２５ビットで構成され、下位１２ビットがサイクルオフセットＣＯ(cycle-offset)領域、上位１３ビットがサイクルカウントＣＣ(cycle-count) 領域として割り当てられている。
サイクルオフセットは０〜３０７１（１２ｂ １０１１１１１１１１１１）の１２５μｓをカウントし（クロックＣＬＫ＝２４．５７６ＭＨｚ）、サイクルカウントは０〜７９９９（１３ｂ １１１１１００１１１１１１）の１秒をカウントするものである。
したがって、原則として、タイムスタンプの下位１２ビットは３０７２以上を示すことはなく、上位１３ビットは８０００以上を示すことはない。
送信後処理回路１０７は、ＦＩＦＯ１１０に格納されたソースパケットヘッダを含むデータに対して図１４に示すように、１３９４ヘッダ、ＣＩＰヘッダ１，２を付加してリンクコア１０１の送信回路に出力する。
具体的には、図１４に示すように、データ長を表すdata-length 、このパケット転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードｓｙにより構成した１３９４ヘッダ、送信ノード番号のためのＳＩＤ(Source node ID)領域、データブロックの長さのためのＤＢＳ(Data Block Size) 領域、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 領域、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ領域、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣ領域により構成したＣＩＰヘッダ１、並びに転送されるデータの種類を表す信号フォーマットのためのＦＭＴ領域、および信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)領域により構成したＣＩＰヘッダ２を付加する。
受信前処理回路１０８は、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容を解析し、データを復元してソースパケットヘッダとデータをＦＩＦＯ１１０に格納する。
そして、ヘッダの解析処理において、ＣＩＰヘッダ１の第１クワドレットに設定されているＤＢＣは、正常に連続データを送っている時は連続となることから、ＤＢＣ不連続を検出した場合、すなわちソースパケットの不連続を検出した場合は、不連続だったということから、パケットが抜けたことを知らせるエラーマークとしてのエラービットＥＲＭをセットする。
このエラービットＥＲＭは、ソースパケットヘッダの上位７ビットにうちの１ビット、たとえば図２に示すように、最上位ビットから２ビット目のビット３０に割り当てられる。
なお、エラービットＥＲＭを設定（書き込みを行う）前には、ソースパケットヘッダの上位７ビットの情報は、ＣＦＲ１１１（レジスタＳＰＨ−ＲＳＶ）に格納するために退避しておく。
また、エラーパケット数は、タイムスタンプ情報に上書きすることになるが、エラービットはセットされ、送信後処理回路１０７でタイムスタンプは使用しないことから問題ない。
受信後処理回路１０９は、ＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）を比較し、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合には、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータをアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータとしてＭＰＥＧトランスポータ４０に出力する。
そして、このＦＩＦＯ１１０の読み出し時に、エラービットＥＲＭが「１」にセットされている場合には、すなわちＤＢＣ不連続マークがセットされているパケットを出力する場合には、まずエラービットをリセットし、ダミーのエラーパケットを１つ出力する。なお、このエラーパケットはＤＢＣの不連続を示すために、ＦＩＦＯ１１０にないパケットを挿入するものである。
なお、次のデータ読み出しは、もはやＤＢＣ不連続マークはセットされていないことから、ＦＩＦＯ１１０から通常通り行う。
次に、ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受信した場合の動作を説明する。
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットは、リンクコア１０１を介して受信前処理回路１０８に入力される。
受信前処理回路１０８では、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容が解析され、データが復元されてソースパケットヘッダとデータがＦＩＦＯ１１０に書き込まれる。
このヘッダの解析処理において、ＣＩＰヘッダ１の第１クワドレットに設定されているＤＢＣ領域のデータから、受信したソースパケットが正常な連続データであるか不連続であるかが判断される。
この判断の結果、正常の場合には、ソースパケットヘッダの上位７ビットにうちの最上位ビットから２ビット目のビット３０に割り当てられたエラービットＥＲＭは「０」に保持される。一方、不連続であると判断された場合には、このエラービットＥＲＭが「１」にセットされる。
なお、エラービットＥＲＭの設定（書き込みを行う）前には、ソースパケットヘッダの上位７ビットの情報は、ＣＦＲ１１１（レジスタＳＰＨ−ＲＳＶ）に格納するために退避される。
そして、受信後処理回路１０９において、ＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データが読み出され、読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）が比較される。そして、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合には、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータがアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータとしてＭＰＥＧトランスポータ４０に出力される。
このパケットデータの出力にあたって、ＦＩＦＯ１１０からのソースパケットヘッダの読み出し時に、エラービットＥＲＭが「１」にセットされている場合には、まずエラービットがリセットされて、ダミーのエラーパケットが１つ生成されて出力される。
そして、次のデータ読み出しは、もはやＤＢＣ不連続マークはセットされていないことから、ＦＩＦＯ１１０から通常通り行われる。
以上説明したように、本第１の実施形態によれば、受信前処理回路１０８において、ＣＩＰヘッダ１のＤＢＣ領域のデータから受信パケットが連続した正常のものか不連続のものであるかを判断し、不連続であると判断した場合にはソースパケットヘッダの上位７ビットの１ビット、たとえばビット３０に割り当てたエラービットＥＲＭを「１」にセットしてＦＩＦＯ１１０に書き込み、受信後処理回路１０９においてＦＩＦＯ１１０の読み出し時に、エラービットＥＭＲが「０」の場合にはＦＩＦＯ１１０に格納されたデータをアプリケーション側に出力し、エラービットＥＭＲが「１」の場合にはエラービットをリセットして、ダミーのエラーパケットを出力するようにしたので、ソースパケットサイズが可変であっても、回路規模の増大を招くことなく簡単にエラービットを設定することができる利点がある。
（第２実施形態）
次に、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の第２の実施形態について説明する。
本第２の実施形態では、上述した第１の実施形態ではエラービットを設定する例としてソースパケットの不連続を検出した場合を挙げたが、本第２の実施形態では、受信したパケットに付加されているタイムスタンプの値に、存在するはずのないタイムスタンプの値があった場合には受信前処理回路１０８でエラーマークとしてのエラービットをセットし、受信後処理回路１０９で、エラービットがセットされている場合には強制的にＦＩＦＯ１１０に格納した受信データをアプリケーション側に出力するように構成される。
前述したように、タイムスタンプの下位１２ビットは３０７２以上を示すことはなく、上位１３ビットは８０００以上を示すことはない。
しかしながら、データ化けや異なるシステム同士を接続した場合に予期せぬ設定がなされ、タイムスタンプの下位１２ビットが３０７２以上を示し、あるいは上位１３ビットが８０００以上を示すことが想定される。
この場合、エラービットには、たとえば図２に示すように、ソースパケットヘッダの上位７ビットのうちの最上位ビット（ＭＳＢ）をタイムスタンプインバリッドフラグＴＳＩＦ(Time Stamp Invalid Flag) として割り当てる。
受信前処理回路１０８は、ソースパケットヘッダの上位７ビットをＣＦＲ１１１に格納したら、まずＴＳＩＦを「０」に初期化し、上述した存在しないタイムスタンプの値があった場合にＴＳＩＦを「１」にセットする。
したがって、本第２の実施形態では、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合、ＦＩＦＯ１１０に格納した受信データがアプリケーション側に出力されることはもとより、通常の動作であるが、タイムスタンプの下位１２ビットは３０７２以上を示し、あるいは上位１３ビットは８０００以上を示す場合には、即座にＦＩＦＯ１１０に格納した受信データがアプリケーション側に出力される。
本第２の実施形態によれば、上述した第１の実施形態と同様に、ソースパケットサイズが可変であっても、回路規模の増大を招くことなく簡単にエラービットを設定することができ、また、安定な動作を実現できる利点がある。
なお、上述した第１および第２の実施形態では、エラービットをソースパケットヘッダ（ＳＰＨ）の上位７ビットのうちの１ビットに割り当てるようにしたが、ＦＩＦＯ１１０に格納されるパケット１つ１つにエラーマークを設ける構成であれば、本発明がこれに限定されるものでないことはいうまでもない。
すなわち、いわゆるＦＩＦＯの各パケットバンクにエラーマークを１つずつ設ければよい。
ただし、ソースパケットヘッダ（ＳＰＨ）の上位７ビットのうちのいずれかを割り当てることにより、ソースパケットのサイズが変わり、ＦＩＦＯ中のパケットバンク数が変化しても影響を受けないという利点がある。
（第３実施形態）
図３は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の第３の実施形態を示すブロック構成図である。
本第３の実施形態が前述した第１の実施形態と異なる点は、送信後処理回路１０７Ａにおいて、ＣＰＵ３０によりＣＦＲ１１１に設定される単位パケットの分割数に応じてレイト（ＬＡＴＥ）スレッショルドＬTHを設定し、送信前処理回路１０６によってＦＩＦＯ１１０に格納されたソースパケットのソースパケットヘッダに設定されているタイムスタンプの値ＴＳとリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）、すなわち現時刻ＣＴおよびＬＡＴＥスレッショルドＬTHとの関係から、送信前処理回路１０６で設定されＦＩＦＯ１１０に格納されているタイムスタンプが有効か否かの判別を行い、有効な場合にパケットを送信を行い、無効の場合には送信せずに次のパケットの処理を行うようにしたことにある。
以下、第１の実施形態と異なる機能を有するリンク・レイヤ回路１０Ａにおける送信後処理回路１０７Ａ、並びに受信前処理回路１０８Ａおよび受信後処理回路１０９Ａの具体的な機能について説明する。
送信後処理回路１０７Ａは、ＦＩＦＯ１１０に格納されたソースパケットヘッダを含むデータに対して図１４に示すように、１３９４ヘッダ、ＣＩＰヘッダ１，２を付加してリンクコア１０１の送信回路に出力する。
この出力時において、送信後処理回路１０７Ａは、ＦＩＦＯ１１０に格納されたソースパケットのソースパケットヘッダに設定されているタイムスタンプの値ＴＳ（サイクルカウントＣＣ領域の値）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）、すなわち現時刻ＣＴとの関係からＬＡＴＥ判断処理を行い、各パケット毎に送信を行うか否かの判断を行う。
そして、このＬＡＴＥ判断処理にあたっては、ＣＰＵ３０によりＣＦＲ１１１に設定される単位パケットの分割数（または合成数）に応じてＬＡＴＥスレッショルドＬTHを設定し、このＬＡＴＥスレッショルドＬTHを判断処理の一条件として用いる。
ＬＡＴＥスレッショルドＬTHは、１サイクルでいくつのパケットを送るかで変わり、たとえば８分割のときは「１１」に設定される。
なお、ＬＡＴＥ処理とは、タイムスタンプの値ＴＳと現時刻ＣＴとの関係からパケットを送信しても受信側に到達したときは時間が過ぎてしまい無意味になってしまう場合には、そのパケットの送信を行わない処理をいう。
以下に、送信後処理回路１０７Ａの具体的なＬＡＴＥ判断処理について、図４のフローチャートに関連つけて説明する。
まず、ステップＳ１において、リンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）、すなわち現時刻ＣＴがタイムスタンプの値ＴＳ以下であるか否かの判別を行う。
ステップＳ１において肯定的な判別結果が得られた場合（ＣＴ≦ＴＳ）、ステップＳ２の判別動作を行う。
すなわち、タイムスタンプの値ＴＳが有効であるか否かのチェックを行う。
具体的には、タイムスタンプの値ＴＳは現時刻ＣＴに最大６３を加算したものであることから、タイムスタンプ値ＴＳから現時刻ＣＴを減じた時間が遅延時間Txdelay の最大値Txdelay max （６４）より小さいはずである。
したがって、減算した結果が最大値Txdelay max （６４）より小さいか否かの判別を行うとともに、タイムスタンプ値ＴＳから現時刻ＣＴを減じた時間が、パケットの分割数に応じて設定されるＬＡＴＥスレッショルドＬTH以上であるか否かの判別を行う。
そして、肯定的な判別結果が得られると、ＦＩＦＯ１１０に格納されたソースパケットに１３９４ヘッダ、ＣＩＰヘッダ１，２を付加してリンクコア１０１の送信回路に出力し（Ｓ３）、次のパケットを処理するため、ステップＳ１の処理に移行する。
否定的な判別結果が得られた場合には、タイムスタンプの値ＴＳが無効であるとしてそのパケットを送信せずに（未送信）、次のパケットを処理するため、ステップＳ１の処理に移行する（Ｓ４）。
一方、ステップＳ１において、現時刻ＣＴがタイムスタンプの値ＴＳより大きいと判別した場合には、ステップＳ５において、現時刻ＣＴからタイムスタンプが示す時間ＴＳを減じた時間が８０００から６４を減じた値以上であるか否かを判別するとともに、現時刻ＣＴからタイムスタンプが示す時間ＴＳを減じた時間が８０００からＬＡＴＥスレッショルドＬTHを減じた値以下であるか否かを判別する（Ｓ５）。
すなわち、タイムスタンプの値ＴＳが０秒を挟んで待っているが、現時刻ＣＴが実際は通りすぎているのではないか否かをチェックする。
そして、ステップＳ５において、肯定的な判別結果が得られた場合、タイムスタンプは有効であり、サイクルタイムは未だ通り過ぎていないと判断され、ＦＩＦＯ１１０に格納されたソースパケットに１３９４ヘッダ、ＣＩＰヘッダ１，２を付加してリンクコア１０１の送信回路に出力し（Ｓ６）、次のパケットを処理するため、ステップＳ１の処理に移行する。
ステップＳ５において、否定的な判別結果が得られた場合、サイクルタイムはタイムスタンプが示す時間を通り過ぎたものと判断し、タイムスタンプの値ＴＳが無効であるとしてそのパケットを送信せずに（未送信）、次のパケットを処理するため、ステップＳ１の処理に移行する（Ｓ７）。
受信前処理回路１０８Ａは、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容を解析し、データを復元してソースパケットヘッダとデータをＦＩＦＯ１１０に格納する。
受信後処理回路１０９Ａは、ＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）を比較し、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合には、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータをアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータとしてＭＰＥＧトランスポータ４０に出力する。
次に、アイソクロナス通信用パケットにタイムスタンプをセットしてＩＥＥＥ１３９４シリアルバスＢＳに送信する場合の動作を、図４のフローチャートを参照しつつ説明する。
送信時には、ＣＰＵ３０によりタイムスタンプとして加算すべき遅延時間Txdelay がＣＦＲ１１１にセットされるとともに、たとえば送信する単位パケットの分割数がＣＦＲ１１１にセットされる。
そして、送信前処理回路１０６において、アプリケーションインタフェース回路１０３を介してＭＰＥＧトランスポータ４０によるＭＰＥＧトランスポートストリームデータを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長が調整され、かつ４バイトのソースパケットヘッダ（ＳＰＨ）が付加され、ＦＩＦＯ１１０に格納される。
なお、ソースパケットヘッダを付加するときに、送信前処理回路１０６においては、受信側のデータ出力時間を決定するタイムスタンプが、ＭＰＥＧトランスポータ４０からパケットの最終データを受け取ったタイミングで内部のサイクルレジスタの値に、ＣＰＵ３０からホストインタフェース１０２を介してＣＦＲ１１１にセットされた遅延時間Txdelay が加算されて、加算した値がタイムスタンプとして、受け取ったパケットのソースパケットヘッダに挿入される。
送信後処理回路１０７Ａでは、ＣＰＵ３０によりＣＦＲ１１１に設定される単位パケットの分割数に応じてＬＡＴＥスレッショルドＬTHが設定される。
そして、ＦＩＦＯ１１０に格納されたソースパケットのソースパケットヘッダに設定されているタイムスタンプの値ＴＳとリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）、すなわち現時刻ＣＴおよびＬＡＴＥスレッショルドＬTHとの関係から、送信前処理回路１０６で設定されＦＩＦＯ１１０に格納されているタイムスタンプが有効か否かの判別が行われる。
すなわち、まず、リンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）、すなわち現時刻ＣＴがタイムスタンプの値ＴＳ以下であるか否かの判別が行われる。その結果、現時刻ＣＴがタイムスタンプの値ＴＳ以下である場合には、タイムスタンプ値ＴＳから現時刻ＣＴを減じた時間が遅延時間Txdelay の最大値Txdelay max （６４）より小さいか否かの判別が行れるとともに、タイムスタンプ値ＴＳから現時刻ＣＴを減じた時間が、パケットの分割数に応じて設定されるＬＡＴＥスレッショルドＬTH以上であるか否かの判別が行われる。
そして、タイムスタンプ値ＴＳから現時刻ＣＴを減じた時間が遅延時間Txdelayの最大値Txdelay max（６４）より小さく、かつ、タイムスタンプ値ＴＳから現時刻ＣＴを減じた時間がＬＡＴＥスレッショルドＬTH以上の場合には、ＦＩＦＯ１１０に格納されたソースパケットに１３９４ヘッダ、ＣＩＰヘッダ１，２が付加されて出力される。そして、次のパケットの処理が行われる。
一方、タイムスタンプ値ＴＳから現時刻ＣＴを減じた時間が遅延時間Txdelayの最大値Txdelay max より大きい、あるいはタイムスタンプ値ＴＳから現時刻ＣＴを減じた時間がＬＡＴＥスレッショルドＬTHより小さい場合には、タイムスタンプの値ＴＳが無効であるとしてそのパケットを送信せずに（未送信）、次のパケット処理に移行される。
また、現時刻ＣＴがタイムスタンプの値ＴＳより大きいと判別した場合には、現時刻ＣＴからタイムスタンプが示す時間ＴＳを減じた時間が８０００から６４を減じた値以上であるか否かが判別されるとともに、現時刻ＣＴからタイムスタンプが示す時間ＴＳを減じた時間が８０００からＬＡＴＥスレッショルドＬTHを減じた値以下であるか否かが判別される。
そして、現時刻ＣＴからタイムスタンプが示す時間ＴＳを減じた時間が８０００から６４を減じた値以上であり、かつ、現時刻ＣＴからタイムスタンプが示す時間ＴＳを減じた時間が８０００からＬＡＴＥスレッショルドＬTHを減じた値以下の場合には、ＦＩＦＯ１１０に格納されたソースパケットに１３９４ヘッダ、ＣＩＰヘッダ１，２が付加されて出力される。そして、次のパケットの処理が行われる。
一方、現時刻ＣＴからタイムスタンプが示す時間ＴＳを減じた時間が８０００から６４を減じた値より小さく、あるいは現時刻ＣＴからタイムスタンプが示す時間ＴＳを減じた時間が８０００からＬＡＴＥスレッショルドＬTHを減じた値より大きい場合には、タイムスタンプの値ＴＳが無効であるとしてそのパケットを送信せずに（未送信）、次のパケット処理に移行される。
送信側でタイムスタンプが有効であるとしてＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットは、リンクコア１０１を介して受信前処理回路１０８Ａに入力される。
受信前処理回路１０８Ａでは、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容が解析され、データが復元されてソースパケットヘッダとデータがＦＩＦＯ１１０に書き込まれる。
受信後処理回路１０９Ａにおいては、ＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データが読み出される。そしてし読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）が比較され、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合には、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータがアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータとしてＭＰＥＧトランスポータ４０に出力される。
以上説明したように、本第３の実施形態によれば、送信後処理回路１０７Ａにおいて、ＣＰＵ３０によりＣＦＲ１１１に設定される単位パケットの分割数に応じてＬＡＴＥスレッショルドＬTHを設定し、送信前処理回路１０６によってＦＩＦＯ１１０に格納されたソースパケットのソースパケットヘッダに設定されているタイムスタンプの値ＴＳとリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）、すなわち現時刻ＣＴおよびＬＡＴＥスレッショルドＬTHとの関係から、送信前処理回路１０６で設定されＦＩＦＯ１１０に格納されているタイムスタンプが有効か否かの判別を行い、有効な場合にパケットを送信を行い、無効の場合には送信せずに次のパケットの処理を行うようにしたので、送信のレイト処理を自動的に行うことができ、的確なパケット送信を実現できる。
（第４実施形態）
図５は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の第４の実施形態を示すブロック構成図である。
本第４の実施形態が前述した第１の実施形態と異なる点は、受信前処理回路１０８ＢからＦＩＦＯ１１０への受信データの書き込みを行ったことを示す格納情報信号Ｓ１０８をパケットの書き込み毎に受信後処理回路１０９Ｂに出力し、受信後処理回路１０９Ｂにおいて、受信したパケットに付加されているタイムスタンプのデータＴＳと内部のサイクルカウンタによるサイクルタイムＣＴとを比較し、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合（ＣＴ＞ＴＳ）、ＦＩＦＯ１１０に格納した受信データを出力するようにしたことにある。
以下、第１の実施形態と異なる機能を有するリンク・レイヤ回路１０Ｂにおける受信前処理回路１０８Ａおよび受信後処理回路１０９Ａの具体的な機能について説明する。
受信前処理回路１０８Ｂは、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容を解析し、データを復元してソースパケットヘッダとデータをＦＩＦＯ１１０に格納し、かつ、このＦＩＦＯ１１０へのデータの書き込みを行ったことを示す格納情報信号Ｓ１０８をパケットの書き込み毎に受信後処理回路１０９Ｂに出力する。
受信後処理回路１０９Ｂは、たとえば図６に示すように、内部レジスタ（ＲＥＧ）１０９１、比較回路（ＣＯＭＰ）１０９２、およびデータ読出制御回路（ＣＴＬ）１０９３を備えている。
そして、受信前処理回路１０８Ｂによる格納情報信号Ｓ１０８の受信毎に、内部レジスタ１０９１にＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）を比較し、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合にはデータ読出指示用パルス信号Ｓ１０９２をデータ読出制御回路１０９３に出力する。なお、この比較回路１０９２の具体的な比較動作については後述する。
データ読出制御回路１０９３は、パルス信号Ｓ１０９２を受けると、データ読出信号Ｓ１０９３を出力し、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータをアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータとしてＭＰＥＧトランスポータ４０に出力する。
次に、ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受信した場合の動作を、受信後処理回路１０９Ｂにおける較回路１０９２の具体的な比較動作を中心に、図７のフローチャートを参照しつつ説明する。
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットは、リンクコア１０１を介して受信前処理回路１０８Ｂに入力される。
受信前処理回路１０８Ｂでは、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容が解析され、データが復元されてソースパケットヘッダとデータがＦＩＦＯ１１０に書き込まれる。そして、このＦＩＦＯ１１０へのデータの書き込みを行ったこと示す格納情報信号Ｓ１０８がパケットの書き込み毎に受信後処理回路１０９Ｂに出力される。
受信後処理回路１０９Ｂにおいては、図７に示すように、信号Ｓ１０８を受けてＦＩＦＯ１１０からタイムスタンプが内部レジスタ１０９１に読み出されるとともに、その時のサイクルタイム(Cycle Time;CT) 〔２５〕、すなわち、現時刻の秒の桁が内部レジスタ１０９１に読み出される（Ｓ１１）。
そして、比較回路１０９２において、内部レジスタ１０９１に読み出されたタイムスタンプデータＴＳとリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）、すなわち現時刻ＣＴとが比較される（Ｓ１２）。
このとき、タイムスタンプの時間ＴＳが０秒の位置を挟んでいるか否かが確認される。これは、０秒を挟んでいると単純な大小比較では処理できないことによる。
ステップＳ１２において、ＴＳがＣＴより小さいと判別された場合には、ステップＳ１３において、現時刻ＣＴからタイムスタンプが示す時間ＴＳを減じた時間が８０００から６４を減じた値以上であるか否かが判別される。
すなわち、ＴＳが０秒を挟んで待っているが、現時刻ＣＴが実際は通りすぎているのではないか否かがチェックされる。
なお、サイクルタイムは２５ビットで構成され、上位１３ビットをサイクルカウント(cycle-count) 領域、下位１２ビットをサイクルオフセット(cycle-offset)領域として用いられている。
また、送信側ではタイムスタンプのサイクルカウントには遅延値txdelay が最大６３ビットしか付加されない。
サイクルタイムのサイクルカウントは、０〜７９９９をループする。
そこで、ステップＳ１３において、肯定的な判別結果が得られた場合、タイムスタンプは有効であり、サイクルタイムは未だ通り過ぎていないと判断され、ステップＳ１４の処理に移行する。
ステップＳ１３において、否定的な判別結果が得られた場合、サイクルタイムはタイムスタンプが示す時間を通り過ぎたものと判断され、ステップＳ１８の処理に移行する。
ステップＳ１４においては、ＣＴ＞ＴＳと０秒を挟んでＴＳ待ちをしていることから、ＣＴとの単純な比較はできない。
ここでは、ステップＳ１１でレジスタに読み出した現時刻の秒の桁ＣＴ〔２５〕が現在のＣＴ〔２５〕（Refsec) と不一致となるまで待たれる。
そして、不一致となると、ＴＳとＣＴの秒の桁が同一となったと判断される（ＴＳは１秒以上待つことはあり得ない）。
ステップＳ１４の条件を満足すると、ステップＳ１５において、ＴＳ≦ＣＴになったか否かが判別される（単純比較される）。
そして、ＴＳ≦ＣＴになった時点でＦＩＦＯ１１０からのパケット（データ）の読み出しが開始される。
一方、ステップＳ１２において、ＴＳがＣＴより大きいと判別された場合（ＴＳ＞ＣＴ）には、単純比較を行うことができるが、まずステップＳ１６においてＴＳが有効であるか否かのチェックが行われる。
具体的には、ＴＳはＣＴに最大６３を加算したものであることから、タイムスタンプが示す時間ＴＳから現時刻ＣＴを減じた時間が６４より小さいはずであり、ステップＳ６においてその判別が行われる。
そして、否定的な判別結果が得られた場合には、ステップＳ１８に移行し、そのＣＴはすでにＴＳを通りすぎていることから、直ちにＦＩＦＯ１１０からパケットが読み出され、出力される。
ステップＳ１６において、肯定的な判別結果が得られた場合、ＴＳが有効であることから、ＴＳ待ちが行われる。ここでＴＳが有効で秒の桁がＣＴ〔２５〕と不一致となることはないが、ステップＳ１７において不一致となったか否かの判別が行われ、万が一、不一致になった場合には強制的にＦＩＦＯ１１０からパケットが読み出され、出力される。
以上説明したように、本第４の実施形態によれば、受信前処理回路１０８ＢからＦＩＦＯ１１０への受信データの書き込みを行ったことを示す格納情報信号Ｓ１０８をパケットの書き込み毎に受信後処理回路１０９Ｂに出力し、受信後処理回路１０９Ｂにおいて、受信したパケットに付加されているタイムスタンプのデータＴＳと内部のサイクルカウンタによるサイクルタイムＣＴとを比較し、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合（ＣＴ＞ＴＳ）、ＦＩＦＯ１１０に格納した受信データを出力するようにしたので、ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットをＭＰＥＧトランスポータ４０（アプリケーション）側へ規定された時間に確実に出力することができる。
（第５実施形態）
図８は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の第５の実施形態を説明するためのブロック構成図である。
本第５の実施形態では、上述した第４の実施形態のように受信したパケットに付加されているタイムスタンプのデータＴＳと内部のサイクルカウンタによるサイクルタイムＣＴとを比較し、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合、ＦＩＦＯ１１０に格納した受信データをアプリケーション側に出力する構成に加えて、前述した第２の実施形態の場合と同様に、存在するはずのないタイムスタンプの値があった場合には強制的にＦＩＦＯ１１０に格納した受信データをアプリケーション側に出力するように構成している。
前述したように、タイムスタンプの下位１２ビットは３０７２以上を示すことはなく、上位１３ビットは８０００以上を示すことはない。
しかしながら、データ化けや異なるシステム同士を接続した場合に予期せぬ設定がなされ、タイムスタンプの下位１２ビットは３０７２以上を示し、あるいは上位１３ビットは８０００以上を示すことが想定される。
この場合、システムの動作が停止してまうことが予測されることから、受信後処理回路１０９Ｃを、図８に示すように、図６に示した比較回路１０９２に対して並列に、内部レジスタタ１０９１に読み出されたタイムスタンプの下位１２ビットが３０７１を越えているか否かを判別し、越えている場合にデータ読出指示用パルス信号Ｓ１０９４を出力する判別回路１０９４と、タイムスタンプの上位１３ビットが７９９９を越えているか否かを判別し、越えている場合にデータ読出指示用パルス信号Ｓ１０９５を出力する判別回路１０９５と、比較回路１０９２、判別回路１０９４および１０９５の出力信号の論理和をとるオアゲート１０９６を設けて、オアゲート１０９６の出力をデータ読出制御回路１０９３に入力するように構成している。
したがって、本第５の実施形態では、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合、ＦＩＦＯ１１０に格納した受信データをアプリケーション側に出力されることはもとより、通常の動作であるが、タイムスタンプの下位１２ビットは３０７２以上を示し、あるいは上位１３ビットは８０００以上を示す場合には、即座にＦＩＦＯ１１０に格納した受信データをアプリケーション側に出力される。
本第５の実施形態によれば、上述した第４の実施形態と同様に、アプリケーション側へ規定された時間にパケットを出力することができるという効果を得られることはもとより、存在しないタイムスタンプの値があったとしてもシステムが止まることはなく、安定な動作を実現できる。
（第６実施形態）
次に、ＩＥＥＥ１３９４シリアルインターフェスに適用される本発明に係るＭＰＥＧ用信号処理回路の第６の実施形態について説明する。
本第６の実施形態では、上述した第４の実施形態のように受信したパケットに付加されているタイムスタンプのデータＴＳと内部のサイクルカウンタによるサイクルタイムＣＴとを比較し、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合、ＦＩＦＯ１１０に格納した受信データをアプリケーション側に出力する構成に加えて、ＣＰＵ３０からＣＦＲ１１１にタイムスタンプディセイブルというフラグを設定して、タイムスタンプの値に関係なく受信しＦＩＦＯ１１０に格納した受信データを直ちにアプリケーション側に出力するように構成される。
本第６の実施形態においては、ＣＦＲ１１１にタイムスタンプディセイブルというフラグＴＳＤＦが設定されると、データ読出制御回路１０９３は受信前処理回路１０８ＢからＦＩＦＯ１１０に受信データを書き込んだ旨の格納情報信号Ｓ１０８を受けると直ちにＦＩＦＯ１１０に格納した受信データをアプリケーション側に出力する。
本第６の実施形態によれば、ＣＰＵ３０からの設定により、受信パケットに付加されてるタイムスタンプに関係なくＦＩＦＯ１１０に格納した受信データを直ちに出力できるので、素早いデータ出力を実現でき、またＦＩＦＯ１１０の容量を少なくすることができる利点がある。
（第７実施形態）
図９は、ＩＥＥＥ１３９４シリアルインターフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の第７の実施形態を示すブロック構成図である。
本第７の実施形態が前述した第４の実施形態と異なる点は、送信前処理回路１０６ＡでＣＰＵ３０により設定されるタイムスタンプ用遅延時間Txdelay をラッチし、ラッチした遅延時間TxdelayLとデータ量に合わせてＣＰＵ３０により新たに設定される遅延時間TxdelayNとを比較し、遅延時間TxdelayNがラッチされている遅延時間TxdelayLより小さくなった場合には、データ読出制御信号Ｓ１０６を送信後処理回路１０７Ｂに出力し、送信後処理回路１０７Ｂでデータ読出制御信号Ｓ１０６をアクティブで受けた場合には、格納情報信号Ｓ１０６が示す書き込みポインターに読み出しポインターを一致させてデータ量が増えた新しい送信パケットをＦＩＦＯ１１０から読み出し、データ量が増える前に設定された遅延時間に基づくタイムスタンプを付加されたデータをリセットして、読み出したパケットに１３９４ヘッダ、ＣＩＰヘッダ１，２を付加してリンクコア１１１の送信回路に出力するようにしたことにある。
以下、第４の実施形態と異なる機能を有するリンク・レイヤ回路１０Ｃにおける送信前処理回路１０６Ａおよび送信後処理回路１０７Ｂの具体的な機能について説明する。
送信前処理回路１０６Ａは、たとえば図１０に示すように、ラッチ回路１０６１と、ＦＩＦＯアクセス制御回路１０６２と、比較回路１０６３とを備えている。
ラッチ回路１０６１は、ＣＦＲ１１１に設定されるタイムスタンプ用遅延時間Txdelay をラッチする。
ＦＩＦＯアクセス制御回路１０６２は、アプリケーションインタフェース回路１０３を介してＭＰＥＧトランスポータ４０によるＭＰＥＧトランスポートストリームデータを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長を調整し、かつラッチ回路１０６１にラッチされた遅延時間Txdelay を用いてタイムスタンプの値を設定して４バイトのソースパケットヘッダ（ＳＰＨ）を付加してＦＩＦＯ１１０に格納し、いわゆるＦＩＦＯの書き込みポインター等の格納情報信号Ｓ１０６を送信後処理回路１０７Ｂに出力する。
比較回路（ＣＯＭＰ）１０６３は、ラッチ回路１０６１にラッチされている遅延時間TxdelayLと、ＣＦＲ１１１にセットされる遅延時間TxdelayNとを比較して、ＣＦＲ１１１にセットされる遅延時間TxdelayNがラッチ回路１０６１にラッチされている遅延時間TxdelayLより小さくなった場合には、たとえばチャンネルが変更され、データ量が増えて短い遅延時間に変更されたものとしてデータ読出制御信号Ｓ１０６３を送信後処理回路１０７Ｂに出力する。
送信後処理回路１０７Ｂは、送信前処理回路１０６ＡのＦＩＦＯアクセス制御回路１０６２による格納情報信号Ｓ１０６を受けてＦＩＦＯ１１０に格納されたソースパケットヘッダを含むデータに対して図１４に示すように、１３９４ヘッダ、ＣＩＰヘッダ１，２を付加してリンクコア１０１の送信回路に出力する。
このとき、送信前処理回路１０６Ａの比較回路１０６３によりデータ読出制御信号Ｓ１０６３をアクティブで受けた場合には、データ量が増えて短い遅延時間に変更されたものと判断して、格納情報信号Ｓ１０６が示す書き込みポインターに読み出しポインターを一致させてデータ量が増えた新しい送信パケットをＦＩＦＯ１１０から読み出し、１３９４ヘッダ、ＣＩＰヘッダ１，２を付加してリンクコアの送信回路に出力する。この場合、データ量が増える前に設定された遅延時間に基づくタイムスタンプを付加されたデータはリセットされることになる。
次に、ＩＥＥＥ１３９４シリアルバスＢＳを伝送されるアイソクロナス通信用パケットの送受信動作を説明する。
ＩＥＥＥ１３９４シリアルバスＢＳにアイソクロナス通信用パケットを送出する場合には、たとえばＣＰＵ３０からアイソクロナス通信用パケットのＳＰＨ（ソースパケットヘッダ）に設定されるタイムスタンプ用遅延時間Txdelay がホストインタフェース１０２を通してＣＦＲ１１１にセットされる。
ＣＦＲ１１１にセットされたタイムスタンプ用遅延時間Txdelay は送信前処理回路１０６Ａのラッチ回路１０６１にラッチされるとともに、遅延時間TxdelayNとして比較回路１０６２に入力される。
そして、送信前処理回路１０６Ａでは、ＦＩＦＯアクセス制御回路１０６２において、アプリケーションインタフェース回路１０３を介してＭＰＥＧトランスポータ４０によるＭＰＥＧトランスポートストリームデータを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長が調整される。このとき、ラッチ回路１０６１にラッチされた遅延時間Txdelay を用いてタイムスタンプの値が設定され４バイトのソースパケットヘッダ（ＳＰＨ）が付加されＦＩＦＯ１１０に格納される。そして、ＦＩＦＯの書き込みポインター等の格納情報信号Ｓ１０６が送信後処理回路１０７Ｂに出力される。
また、送信前処理回路１０６Ａの比較回路１０６３では、ラッチ回路１０６１にラッチされている遅延時間TxdelayLと、ＣＦＲ１１１にセットされる遅延時間TxdelayNとが比較される。比較の結果、ＣＦＲ１１１にセットされる遅延時間TxdelayNがラッチ回路１０６１にラッチされている遅延時間TxdelayLより小さくなった場合には、たとえばチャンネルが変更され、データ量が増えて短い遅延時間に変更されたものとして、たとえばパルス信号であるデータ読出制御信号Ｓ１０６３が送信後処理回路１０７Ｂに出力される。
送信後処理回路１０７Ｂでは、送信前処理回路１０６ＡのＦＩＦＯアクセス制御回路１０６２による格納情報信号Ｓ１０６を受けて、ＦＩＦＯ１１０に格納されたソースパケットヘッダを含むデータに対して、１３９４ヘッダ、ＣＩＰヘッダ１，２が付加されてリンクコア１０１の送信回路に出力され、フィジカル・レイヤ回路２０を介してＩＥＥＥ１３９４シリアルバスＢＳにアイソクロナス通信用パケットとして送出される。
このとき、送信前処理回路１０６Ａの比較回路１０６３によりデータ読出制御信号Ｓ１０６３をアクティブで受けた場合には、データ量が増えて短い遅延時間に変更されたものと判断される。そして、格納情報信号Ｓ１０６が示す書き込みポインターに読み出しポインターを一致させてデータ量が増えた新しい送信パケットがＦＩＦＯ１１０から読み出され、１３９４ヘッダ、ＣＩＰヘッダ１，２が付加されてリンクコア１１１の送信回路に出力され、フィジカル・レイヤ回路２０を介してＩＥＥＥ１３９４シリアルバスＢＳにアイソクロナス通信用パケットとして送出される。
この場合、データ量が増える前に設定された遅延時間に基づくタイムスタンプを付加されたデータはリセットされることになる。
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットは、リンクコア１０１を介して受信前処理回路１０８Ｂに入力される。
受信前処理回路１０８Ｂでは、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容が解析され、データが復元されてソースパケットヘッダとデータがＦＩＦＯ１１０に書き込まれる。そして、このＦＩＦＯ１１０へのデータの書き込みを行ったこと示す格納情報信号Ｓ１０８がパケットの書き込み毎に受信後処理回路１０９Ｂに出力される。
受信後処理回路１０９Ｂでは、受信前処理回路１０８Ｂによる格納情報信号Ｓ１０８の受信毎に、内部レジスタ１０９１にＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データが読み出される。そして、読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）とが比較される。
その結果、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合にはデータ読出指示用パルス信号Ｓ１０９２がデータ読出制御回路１０９３に出力される。
データ読出制御回路１０９３においては、パルス信号Ｓ１０９２を受けると、データ読出信号Ｓ１０９３が出力され、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータがアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータとしてＭＰＥＧトランスポータ４０に出力される。
なお、受信後処理回路における比較動作は、図７を参照して説明した第４の実施形態の場合と同様に行われることから、ここではその詳細な説明は省略する。
以上説明したように、本第７の実施形態によれば、送信前処理回路１０６でＣＰＵ３０により設定されるタイムスタンプ用遅延時間Txdelay をラッチするとともに、ラッチした遅延時間TxdelayLとデータ量に合わせてＣＰＵ３０により新たに設定される遅延時間TxdelayNとを比較し、ＣＦＲ１１１にセットされる遅延時間TxdelayNがラッチ回路１０６１にラッチされている遅延時間TxdelayLより小さくなった場合には、たとえばチャンネルが変更され、データ量が増えて短い遅延時間に変更されたものとしてデータ読出制御信号Ｓ１０６３を送信後処理回路１０７に出力し、送信後処理回路１０７でデータ読出制御信号Ｓ１０６３をアクティブで受けた場合には、データ量が増えて短い遅延時間に変更されたものと判断して、格納情報信号Ｓ１０６が示す書き込みポインターに読み出しポインターを一致させてデータ量が増えた新しい送信パケットをＦＩＦＯ１１０から読み出し、データ量が増える前に設定された遅延時間に基づくタイムスタンプを付加されたデータをリセットして、読み出したパケットに１３９４ヘッダ、ＣＩＰヘッダ１，２を付加してリンクコア１１１の送信回路に出力するようにしたので、データ量に合わせて設定される時間情報が変更されても受信側でデータ損失や不要なデータがアプリケーション側へ出力されることを防止できる利点がある。
また、本実施形態では、受信したパケットに付加されているタイムスタンプのデータＴＳと内部のサイクルカウンタによるサイクルタイムＣＴとを比較し、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合（ＣＴ＞ＴＳ）、ＦＩＦＯ１１０に格納した受信データを出力するようにしたので、ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアシンクロナス通信用パケットをＭＰＥＧトランスポータ４０（アプリケーション）側へ規定された時間に確実に出力することができる。
ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の第１の実施形態を示すブロック構成図である。 タイムスタンプの具体的な構成を説明するための図である。 ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の第３の実施形態を示すブロック構成図である。 本発明に係る送信後処理回路のＬＡＴＥ判断処理の動作を説明するためのフローチャートである。 ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の第４の実施形態を示すブロック構成図である。 第４の実施形態に係るアイソクロナス通信系受信処理回路のタイムスタンプの処理回路の構成例を示すブロック図である。 第４の実施形態に係るアイソクロナス通信系受信処理回路の動作を説明するための図である。 ＩＥＥＥ１３９４シリアルインターフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の第５の実施形態を説明するためのブロック構成図である。 ＩＥＥＥ１３９４シリアルインターフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の第７の実施形態を示すブロック構成図である。 第７の実施形態に係るアイソクロナス通信系送信処理回路のタイムスタンプの処理回路の構成例を示すブロック図である。 アイソクロナス通信における１ソースパケットのバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図である。 ＩＥＥＥ１３９４規格のアイソクロナス通信でデータを送信させるときの元のデータと、実際に送信されるパケットとの対応関係の一例を示す図である。 ソースパケットヘッダのフォーマットを示す図である。 アイソクロナス通信用パケットの基本構成例を示す図である。 ＩＥＥＥ１３９４シリアルインタフェースにおけるアイソクロナス通信系回路の基本構成を示すブロック図である。
符号の説明
１０，１０Ａ〜１０Ｃ…リンク・レイヤ回路、１０１…リンクコア(Link Core)、１０２…ホストインタフェース回路（Host I/F）、１０３２…アプリケーションインタフェース回路（AP I/F) 、１０４…アシンクロナス通信用ＦＩＦＯ、送信用ＦＩＦＯ（AT-FIFO)、１０４ｂ…受信用ＦＩＦＯ（AR-FIFO)、１０５…セルフＩＤ用リゾルバ(Resolver)、１０６，１０６Ａ…アイソクロナス通信用送信前処理回路(TXOPRE)、１０７，１０７Ａ，１０７Ｂ…アイソクロナス通信用送信後処理回路(TXOPRO)、１０８，１０８Ａ，１０８Ｂ…アイソクロナス通信用受信前処理回路(TXPRE) 、１０９，１０９Ａ，１０９Ｂ…アイソクロナス通信用受信後処理回路(TXIPRO）、１１０…アイソクロナス通信用ＦＩＦＯ(I-FIFO)、１１１…コンフィギュレーションレジスタ（ＣＦＲ）、２０…フィジカル・レイヤ回路、３０…ＣＰＵ、４０…ＭＰＥＧトランスポータ。

Claims (4)

  1. パケットデータに、受信側で受信データをアプリケーション側へ出力すべき時間情報を付加し、かつあらかじめ決められた時間サイクルでシリアルインタフェースバスに送出する信号処理回路であって、
    送信データ量に応じて上記付加する遅延時間を設定可能な制御手段と、
    記憶手段と、
    上記制御手段により設定された遅延時間に基づいて上記時間情報を送信データに付加して上記記憶手段に格納し、この格納情報信号を出力する第１の送信回路と、
    以前に設定された制御手段による遅延時間と新たに設定された遅延時間とを比較し、新たに設定された遅延時間が短い場合にデータ読出制御信号を出力する比較回路と、
    上記第１の送信回路の格納情報信号を受けて、上記記憶手段に格納された時間情報を含むパケットデータを読み出して送信データとして送出し、上記データ読出制御信号を受けた場合には、新たに設定された遅延時間に基づく時間情報が付加されたパケットデータを読み出して送信データとして送出する第２の送信回路と、
    を有する信号処理回路。
  2. 上記制御手段により設定された遅延時間をラッチするラッチ回路を有し、
    上記第１の送信回路は、上記ラッチ回路にラッチされた遅延時間に基づいて上記時間情報を付加し、
    上記比較回路は、上記制御手段により設定される遅延時間と上記ラッチ回路にラッチされた遅延時間とを比較する
    請求項１記載の信号処理回路。
  3. 時間を計測する計測手段と、
    上記シリアルインタフェースバスを送信されたパケットデータから上記時間情報を取り出し、上記計測手段による計測時間値が当該時間情報値より大きい場合には、受信データを上記アプリケーション側へ出力する受信回路と、
    を有する請求項１記載の信号処理回路。
  4. 上記受信回路は、記憶手段と、
    上記シリアルインタフェースバスを送信されたパケットデータからデータを復元し時間情報と共に上記記憶手段に格納し、この格納情報信号を出力する前処理回路と、
    上記前処理回路の格納情報信号を受けて、上記記憶手段に格納された時間情報を読み出し、上記時間情報と上記計測手段による計測時間値とを比較し、当該計測値が大きい場合に、データ読出指示信号を出力する比較回路と、
    上記データ読出指示信号を受けると上記記憶手段に格納されたデータを読み出して上記アプリケーション側へ出力させるデータ読出制御手段と、
    を有する請求項３記載の信号処理回路。
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