JPH10285235A

JPH10285235A - 信号処理回路

Info

Publication number: JPH10285235A
Application number: JP9083142A
Authority: JP
Inventors: Hisashi Tachibana; 久立花
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-04-01
Filing date: 1997-04-01
Publication date: 1998-10-23

Abstract

(57)【要約】【課題】アプリケーション側のデータを損なうことな
く、付加データを付加することができる信号処理回路を
提供する。【解決手段】付加データが送信データの配置位置に影響
を及ぼすかを示す数データ等に基づいて、送信データの
変換後に付加される付加データによって、送信データが
欠落しないように、送信データの配置位置を制御するた
めの制御信号Ｓ１〜Ｓ４を生成して出力するタイミング
制御回路と、タイミング制御回路による制御信号Ｓ１〜
Ｓ４を受けて、付加データの有無、および付加データが
送信データに影響を及ぼす（重なる）バイト数に応じて
送信データの先頭側の配置位置を、１クワドレットの上
位側から８ビット単位で下位側へずらして、付加データ
が挿入されても送信データに重なってデータの欠落が生
じない位置に制御するデータ位置制御回路１０６１を設
ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルインター
フェースに用いられる信号処理回路に関するものであ
る。

【０００２】

【従来の技術】近年、マルチメディア・データ転送のた
めのインターフェースとして、高速データ転送、リアル
タイム転送を実現するＩＥＥＥ（The Institute of Ele
ctrical and Electronic Engineers) １３９４、Ｈｉｇ
ｈＰｅｒｆｏｒｍａｎｃｅＳｉｒｉａｌＢｕｓが規
格化された。

【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送には、従来のRequest,Acknoledgeの要
求、受信確認を行うアシンクロナス（Asynchronous) 転
送と、あるノードから１２５μｓに１回必ずデータが送
られるアイソクロナス(Isochronous) 転送がある。

【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われる。

【０００５】図５は、アイソクロナス通信における１ソ
ースパケットのバイトサイズを示す図である。図５
（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図
５（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時の
パケットサイズを示している。

【０００６】ＤＶＢ仕様時のソースパケットサイズは、
図５（Ａ）に示すように、４バイトのソースパケットヘ
ッダ（ＳＰＨ；Source Packet Header）と１８８バイト
のデータの１９２バイトである。

【０００７】これに対して、ＤＳＳ仕様時のソースパケ
ットサイズは、図５（Ｂ）に示すように、４バイトのソ
ースパケットヘッダ（ＳＰＨ）、１０バイトの付加デー
タ、および１３０バイトのデータの１４４バイトであ
る。付加バイトはソースパケットヘッダとデータとの間
に挿入される。なお、ＩＥＥＥ１３９４規格では、取り
扱う最小データの単位は１クワドレット(quadlet)（＝
４バイト＝３２ビット）であるため、トランスポートス
トリームデータと付加データの合計が３２ビット単位で
構成できる設定であることが必要である。ただし、デフ
ォルトでは付加バイトなしで設定される。

【０００８】図６は、ＩＥＥＥ１３９４規格のアイソク
ロナス通信でデータを送信させるときの元のデータと、
実際に送信されるパケットとの対応関係の一例を示す図
である。

【０００９】図６に示すように、元のデータであるソー
スパケットは、４バイトのソースパケットヘッダと、デ
ータ長を調整するためのパディングデータを付加された
後、所定の数のデータブロックに分割される。なお、パ
ケットを転送するときのデータの単位が１クワドレット
（４バイト）であることから、データブロックや各種ヘ
ッダなどのバイト長は、全て４の倍数に設定される。

【００１０】図７は、ソースパケットヘッダのフォーマ
ットを示す図である。図７に示すように、ソースパケッ
トヘッダのうち、２５ビットには、たとえば上述したＤ
ＶＢ方式等のディジタル衛星放送等で利用されているＭ
ＰＥＧ(Moving Picture Experts Group)−ＴＳ(Transpo
rt Stream)データをアイソクロナス通信で送信するとき
に、ジッタを抑制するために利用されるタイムスタンプ
(TimeStamp)が書き込まれる。

【００１１】そして、このようなパケットヘッダやＣＩ
Ｐ(Common Isochronous Packet) ヘッダ等のデータが、
所定の数のデータブロックに付加されることによりパケ
ットが生成される。

【００１２】図８はアイソクロナス通信用パケットの基
本構成例を示す図である。図８に示すように、アイソク
ロナス通信のパケットは、第１クワドレットが１３９４
ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Hea
der-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-He
ader1)、第４クワドレットがＣＩＰヘッダ２（CIP-Head
er2)、第５クワドレットがソースパケットヘッダ（ＳＰ
Ｈ）で、第６クワドレット以降がデータ領域である。そ
して、最後のクワドレットがデータＣＲＣ(Data-CRC)で
ある。

【００１３】１３９４ヘッダは、データ長を表すdata-l
engt、このパケット転送されるチャネルの番号（０〜６
３のいずれか）を示すchannel 、処理のコードを表すtc
ode、および各アプリケーションで規定される同期コー
ドｓｙにより構成されている。ヘッダＣＲＣは、パケッ
トヘッダの誤り検出符号である。

【００１４】ＣＩＰヘッダ１は、送信ノード番号のため
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(Data Block Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(Fraction Number)
領域、パディグデータのクワドレット数のためのＱＰＣ
(Quadlet Padding Count) 領域、ソースパケットヘッダ
の有無を表すフラグのためのＳＰＨ領域、アイソクロナ
スパケットの数を検出するカウンタのためのＤＢＣ（Da
ta Block Continuty Counter）領域により構成されてい
る。なお、ＤＢＳ領域は、１アイソクロナスパケットで
転送するクワドレット数を表す。

【００１５】ＣＩＰヘッダ２は、転送されるデータの種
類を表す信号フォーマットのためのＦＭＴ領域、および
信号フォーマットに対応して利用されるＦＤＦ(Format
Dependent Field)領域により構成されている。

【００１６】ＳＰＨヘッダは、トランスポートストリー
ムパケットが到着した軸に固定の遅延値を加えた値が設
定されるタイムスタンプ領域を有している。また、デー
タＣＲＣは、データフィールドの誤り検出符号である。

【００１７】上述した構成を有するパケットの送受信を
行うＩＥＥＥ１３９４シリアルインタフェースの信号処
理回路は、主としてＩＥＥＥ１３９４シリアルバスを直
接ドライブするフィジカル・レイヤ回路と、フィジカル
・レイヤのデータ転送をコントロールするリンク・レイ
ヤ回路とにより構成される。

【００１８】

【発明が解決しようとする課題】ところで、上述したよ
うにＤＳＳ方式等のディジタル衛星放送等で利用されて
いるＭＰＥＧ−ＴＳデータをアイソクロナス通信で送信
するときに、送信側の信号処理回路では、いわゆるアプ
リケーション側であるＭＰＥＧトランスポータ(Transpo
rter) からのトランスポートストリームデータに最大１
０バイトの付加データを付加して出力する場合がある。
また、前述したように、ＩＥＥＥ１３９４シリアルイン
タフェースにおいては、パケットを転送するときのデー
タの単位が１クワドレット（４バイト、３２ビット幅）
であることから、データブロックや各種ヘッダなどのバ
イト長は、全て４の倍数に設定されるが、これに対して
アプリケーション側では８ビット（１バイト）または１
６ビット（２バイト）のデータ単位で行われる。

【００１９】そのため信号処理回路で、アプリケーショ
ン側から入力された８ビットや１６ビットのデータを３
２ビット単位に変換して送り出す必要がある。このと
き、たとえばＤＳＳ方式の場合、データが１３０バイト
であるから３２．５クワドレットに変換され、また、シ
リアルバスにデータ伝送する際に付加される付加データ
は１０バイトであるから２．５クワドレットに変換され
る。このため、たとえば送信データを記憶装置としての
ＦＩＦＯのバンク先頭から送信データを配置した後に、
付加データを配置すると、送信データの先頭の２バイト
が付加データの９バイト目、１０バイト目で書き換えら
れてしまい、送信データの欠落が生じるおそれがある。
そのため、アプリケーション側のデータを損なうことな
く、付加データを付加する必要がある。しかし、現在の
ＩＥＥＥ１３９４シリアルインタフェースの信号処理回
路では、送信データに付加データを付加する処理系シス
テムが確立されていない。

【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、アプリケーション側のデータを
損なうことなく、付加データを付加することができる信
号処理回路を提供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、アプリケーション側から送信データを受
けて、あらかじめ決められたデータ配列に変換し、必要
時には変換したデータに付加データを付加して、あらか
じめ決められた時間サイクルでシリアルインタフェース
バスに送出する信号処理回路であって、付加データを付
加する場合に、当該付加データによって送信データが欠
落しないように、送信データの配置位置を制御する送信
回路を有する。

【００２２】また、本発明では、上記変換時には送信デ
ータはあらかじめ決められた単位幅をもって順次に配置
され、上記付加データは変換された送信データの先頭位
置側に任意幅をもって配置され、上記送信回路は、付加
データが送信データの配置位置に重なるデータ幅を認識
し、少なくとも認識したデータ幅だけ、送信データの先
頭位置を下位側へずらして配置する

【００２３】また、上記付加データの単位幅は、上記送
信データの単位幅より小さい。

【００２４】本発明の信号処理回路によれば、アプリケ
ーション側からの送信データは、送信回路に入力されて
あらかじめ決められた単位幅のデータ配列に変換され
る。そして、この変換に際して、送信データに任意幅の
付加データが付加される場合には、送信回路によって、
付加データが送信データの配置位置に重なるデータ幅が
認識され、送信データは付加データがない場合に比べ
て、少なくとも認識したデータ幅だけ下位側にずらした
位置にその先頭が配置される。

【００２５】

【発明の実施の形態】第１実施形態図１は、ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の第１の
実施形態を示すブロック構成図である。

【００２６】この信号処理回路は、リンク・レイヤ回路
１０、フィジカル・レイヤ回路２０、ホストコンピュー
タとしてのＣＰＵ３０により構成されている。また、４
０はＭＰＥＧトランスポータを示している。

【００２７】リンク・レイヤ回路１０は、ＣＰＵ３０の
制御の下、アシンクロナス転送およびとアイソクロナス
転送の制御、並びにフィジカル・レイヤ回路２０の制御
を行う。具体的には、図１に示すように、リンクコア(L
ink Core))１０１、ホストインタフェース回路（Host I
/F）１０２、アプリケーションインタフェース回路（AP
I/F) １０３、送信用ＦＩＦＯ（First-In First-Out）
メモリ（以下、ＦＩＦＯ，AT-FIFO)１０４ａ、受信用Ｆ
ＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナス通信
用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resolver)１
０５、アイソクロナス通信用送信前処理回路(TXOPRE)１
０６、アイソクロナス通信用送信後処理回路(TXOPRO)１
０７、アイソクロナス通信用受信前処理回路(TXIPRE)１
０８、アイソクロナス通信用受信前処理回路(TXIPRO)１
０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１１０、
およびコンフィギュレーションレジスタ（Configuratio
n Register、以下ＣＦＲという）１１１により構成され
ている。

【００２８】図１の回路おいて、ホストインタフェース
回路１０２、送信用ＦＩＦＯ１０４ａ、アシンクロナス
通信の受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１
によりアシンクロナス通信系回路が構成される。そし
て、アプリケーションインタフェース回路１０３、送信
前処理回路１０６、送信後処理回路１０７、受信前処理
回路１０８、受信前処理回路１０９、ＦＩＦＯ１１０お
よびリンクコア１０１によりアイソクロナス通信系回路
が構成される。

【００２９】リンクコア１０１は、アシンクロナス通信
用パケットおよびアイソクロナス通信用パケットの送信
回路、受信回路、これらパケットのＩＥＥＥ１３９４シ
リアルバスＢＳを直接ドライブするフィジカル・レイヤ
回路２０とのインタフェース回路、１２５μｓ毎にリセ
ットされるサイクルタイマ、サイクルモニタやＣＲＣ回
路から構成されている。そして、たとえばサイクルタイ
マ等の時間データ等はＣＦＲ１１１を通してアイソクロ
ナス通信系処理回路に供給される。

【００３０】ホストインタフェース回路１０２は、主と
してホストコンピュータとしてのＣＰＵ３０と送信用Ｆ
ＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンク
ロナス通信用パケットの書き込み、読み出し等の調停、
並びに、ＣＰＵ３０とＣＦＲ１１１との各種データの送
受信の調停を行う。たとえばＣＰＵ３０からは、アイソ
クロナス通信用パケットのＳＰＨ（ソースパケットヘッ
ダ）に設定されるタイムスタンプ用遅延時間Txdelay が
ホストインタフェース１０２を通してＣＦＲ１１１にセ
ットされる。また、ＣＰＵ３０からは、８ビットまたは
１６ビットで送られてくるアプリケーション側データ、
たとえばＤＳＳ方式のＭＰＥＧトランスポートストリー
ムデータに付加データを付加するときには、付加デー
タ、送信前処理回路１０６の後述するデータ位置制御回
路１０６１およびタイミング制御回路１０６２の動作を
制御するための制御信号ＣＮＴ8/16、ＳＮ、およびいく
つ（何バイト）の付加データが送信データの書き込み位
置に影響を及ぼすかを示す数データＮ０−１６、Ｎ１−
１６、Ｎ０−８〜Ｎ３−８がセットされる。

【００３１】送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１
３９４シリアルバスＢＳに伝送させるアシンクロナス通
信用パケットが格納され、受信用ＦＩＦＯ１０４ｂには
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたア
シンクロナス通信用パケットが格納される。

【００３２】アプリケーションインタフェース回路１０
３は、ＭＰＥＧトランスポータ４０とアイソクロナス通
信用送信前処理回路１０６およびアイソクロナス通信用
受信前処理回路１０９とのクロック信号や制御信号等を
含むＭＰＥＧトランスポートストリームデータの送受信
の調停を行う。

【００３３】リゾルバ（Resolver）１０５は、バスリセ
ット時にＩＥＥＥ１３９４シリアルバスＢＳを伝送され
てきたセルフＩＤパケットの内容を解析して、ＣＦＲ１
１１に格納する。

【００３４】送信前処理回路１０６、アプリケーション
インタフェース回路１０３を介してＭＰＥＧトランスポ
ータ４０による８ビットまたは１６ビットのＭＰＥＧト
ランスポートストリームデータを受けて、ＩＥＥＥ１３
９４規格のアイソクロナス通信用としてクワドレット
（４バイト）単位にデータ長を調整し、かつ４バイトの
ソースパケットヘッダ（ＳＰＨ）を付加し、ＦＩＦＯ１
１０に格納する。また、最大１０バイトの付加データを
付加する場合には、ＣＰＵ３０からの付加データ、制御
信号ＣＮＴ8/16、ＳＮ、およびいくつ（何バイト）の付
加データが送信データの書き込み位置に影響を及ぼすか
を示す数データＮ０−１６、Ｎ１−１６、Ｎ０−８〜Ｎ
３−８に基づいて、送信データの変換後に付加される付
加データによって、送信データが欠落しないように、送
信データの配置位置を制御する。

【００３５】ソースパケットヘッダを付加するときに受
信側のデータ出力時間を決定するタイムスタンプを設定
するが、この設定は以下のように行われる。まず、ＭＰ
ＥＧトランスポータ４０からパケットの最終データを受
け取ったタイミングで内部のサイクルレジスタの値をラ
ッチする。次に、ＣＰＵ３０からホストインタフェース
１０２を介してＣＦＲ１１１にセットされた遅延時間Tx
delay を上記サイクルレジスタの値に加算する。そし
て、加算した値をタイムスタンプとして、受け取ったパ
ケットのソースパケットヘッダに挿入（設定）する。

【００３６】図２は、タイムスタンプの具体的な構成を
説明するための図である。図２に示すように、受信側の
データ出力時間を決定するためのタイムスタンプは、２
５ビットで現時刻を表す。すなわち、タイムスタンプは
２５ビットで構成され、下位１２ビットがサイクルオフ
セットＣＯ(cycle-offset)領域、上位１３ビットがサイ
クルカウントＣＣ(cycle-count) 領域として割り当てら
れている。サイクルオフセットは０〜３０７１（１２ｂ
１０１１１１１１１１１１）の１２５μｓをカウント
し（クロックＣＬＫ＝２４．５７６ＭＨｚ）、サイクル
カウントは０〜７９９９（１３ｂ１１１１１００１１
１１１１）の１秒をカウントするものである。したがっ
て、原則として、タイムスタンプの下位１２ビットは３
０７２以上を示すことはなく、上位１３ビットは８００
０以上を示すことはない。

【００３７】次に、送信前処理回路１０６における付加
データを付加する場合のデータの書き込み位置の制御回
路の構成例を図３および図４を参照して説明する。この
制御回路は、図３に示すデータ位置制御回路１０６１お
よび図４に示すタイミング制御回路１０６２により構成
されている。

【００３８】データ位置制御回路１０６１は、スイッチ
回路ＳＷ１１〜ＳＷ１４およびデータレジスタＲＥＧ１
１により構成され、データ位置制御回路１０６１による
制御信号Ｓ１〜Ｓ４を受けて、付加データの有無、およ
び付加データが送信データに影響を及ぼす（重なる）バ
イト数に応じて送信データの先頭側の配置位置を、１ク
ワドレットの上位側から８ビット単位で下位側へずらし
て、付加データが挿入されても送信データに重なって
（上書きされて）データの欠落が生じない位置に制御す
る。また、データレジスタＲＥＧ１１はスイッチ回路Ｓ
Ｗ１５〜ＳＷ１８およびラッチ回路ＬＴＣ１１〜ＬＴＣ
１４により構成されている。

【００３９】スイッチ回路ＳＷ１１〜ＳＷ１４の入力端
子ａはアプリケーションインタフェース回路１０３から
の８ビットアプリケーションデータの入力ラインに接続
され、入力端子ｂは１６ビットアプリケーションデータ
の上位８ビットの入力ラインに接続され、各出力端子ｃ
はそれぞれスイッチ回路ＳＷ１５〜ＳＷ１８の入力端子
ｂに接続されている。そして、ＣＰＵ３０による制御信
号ＣＮＴ8/16が８ビットデータの入力を示す場合には出
力端子ｃに入力端子ａを接続し、１６ビットデータの入
力を示す場合には出力端子ｃに入力端子ａを接続する。

【００４０】スイッチ回路ＳＷ１５の入力端子ａはラッ
チ回路ＬＴＣ１１の出力端子に接続され、出力端子ｃは
ラッチ回路ＬＴＣ１１のデータ入力端子に接続され、タ
イミング制御回路１０６２よる制御信号Ｓ１がアクティ
ブのときに出力端子ｃに入力端子ｂを接続し、非アクテ
ィブのときは出力端子ｃに入力端子ａを接続する。スイ
ッチ回路ＳＷ１６の入力端子ａはラッチ回路ＬＴＣ１２
の出力端子に接続され、出力端子ｃはラッチ回路ＬＴＣ
１２のデータ入力端子に接続され、タイミング制御回路
１０６２よる制御信号Ｓ２がアクティブのときに出力端
子ｃに入力端子ｂを接続し、非アクティブのときは出力
端子ｃに入力端子ａを接続する。スイッチ回路ＳＷ１７
の入力端子ａはラッチ回路ＬＴＣ１３の出力端子に接続
され、出力端子ｃはラッチ回路ＬＴＣ１３のデータ入力
端子に接続され、タイミング制御回路１０６２よる制御
信号Ｓ３がアクティブのときに出力端子ｃに入力端子ｂ
を接続し、非アクティブのときは出力端子ｃに入力端子
ａを接続する。スイッチ回路ＳＷ１８の入力端子ａはラ
ッチ回路ＬＴＣ１４の出力端子に接続され、出力端子ｃ
はラッチ回路ＬＴＣ１４のデータ入力端子に接続され、
タイミング制御回路１０６２よる制御信号Ｓ４がアクテ
ィブのときに出力端子ｃに入力端子ｂを接続し、非アク
ティブのときは出力端子ｃに入力端子ａを接続する。

【００４１】そして、ラッチ回路ＬＴＣ１１の出力端子
はアプリケーションデータが書き込まれる第１クワドレ
ットの最上位ビットに接続されている。制御信号Ｓ１が
アクティブでこのラッチ回路ＬＴＣ１１にデータがラッ
チされた場合は、アプリケーションデータに上書きする
付加データがなく、アプリケーションデータを書き込む
べき第１クワドレットの先頭位置からデータが配置され
ることになる。ラッチ回路ＬＴＣ１２の出力端子はアプ
リケーションデータが書き込まれる第１クワドレットの
最上位ビットから８ビットずらして、すなわち上位から
１バイトあけた下位側に接続されている。制御信号Ｓ２
がアクティブでこのラッチ回路ＬＴＣ１２にデータがラ
ッチされた場合は、アプリケーションデータに上書きす
る付加データが１バイト分あることから、アプリケーシ
ョンデータを書き込むべき第１クワドレットの先頭位置
から８ビット（１バイト）分あけた位置からデータが配
置されることになる。ラッチ回路ＬＴＣ１３の出力端子
はアプリケーションデータが書き込まれる第１クワドレ
ットの最上位ビットから１６ビットずらして、すなわち
上位から２バイトあけた位置に下位側に接続されてい
る。制御信号Ｓ３がアクティブでこのラッチ回路ＬＴＣ
１３にデータがラッチされた場合は、アプリケーション
データに上書きする付加データが２バイト分あることか
ら、アプリケーションデータを書き込むべき第１クワド
レットの先頭位置から１６ビット（２バイト）分あけた
位置からデータが配置されることになる。ラッチ回路Ｌ
ＴＣ１４の出力端子はアプリケーションデータが書き込
まれる第１クワドレットの最上位ビットから２４ビット
ずらして、すなわち上位から３バイトあけた下位側に接
続されている。制御信号Ｓ４がアクティブでこのラッチ
回路ＬＴＣ１４にデータがラッチされた場合は、アプリ
ケーションデータに上書きする付加データが３バイト分
あることから、アプリケーションデータを書き込むべき
第１クワドレットの先頭位置から２４ビット分あけた位
置からデータが配置されることになる。

【００４２】タイミング制御回路１０６２は、スイッチ
回路ＳＷ２１〜ＳＷ２６、ゲート回路ＧＴ２１，ＧＴ２
２、カウンタＣＴ２１、およびデコーダＤＣ２１〜ＤＣ
２４により構成され、ＣＰＵ３０からの付加データ、制
御信号ＣＮＴ8/16、ＳＮ、およびいくつ（何バイト）の
付加データが送信データの書き込み位置に影響を及ぼす
かを示す数データＮ０−１６、Ｎ１−１６、Ｎ０−８〜
Ｎ３−８に基づいて、アプリケーションデータの変換後
に付加される付加データによって、送信データが欠落し
ないように、送信データの配置位置を制御するための制
御信号Ｓ１〜Ｓ４を生成して、データ位置制御回路１０
６１に出力する。

【００４３】スイッチ回路ＳＷ２１の入力端子ａは数デ
ータＮ０−１６の入力ラインに接続され、入力端子ｂは
数データＮ１−１６の入力ラインに接続され、出力端子
ｃはスイッチ回路ＳＷ２３の入力端子ａに接続されてい
る。そして、２ビットの信号ＳＮが「００」のとき出力
端子ｃを入力端子ａに接続し、信号ＳＮが「０１」のと
き出力端子ｃを入力端子ｂに接続する。スイッチ回路Ｓ
Ｗ２２の入力端子ａは数データＮ０−８の入力ラインに
接続され、入力端子ｂは数データＮ１−８の入力ライン
に接続され、入力端子ｃは数データＮ２−８の入力ライ
ンに接続され、入力端子ｄは数データＮ３−８の入力ラ
インに接続され、出力端子ｅはスイッチ回路ＳＷ２３の
入力端子ｂに接続されている。そして、２ビットの信号
ＳＮが「００」のとき出力端子ｅを入力端子ａに接続
し、信号ＳＮが「０１」のとき出力端子ｅを入力端子ｂ
に接続し、信号ＳＮが「１０」のとき出力端子ｅを入力
端子ｃに接続し、信号ＳＮが「１１」のとき出力端子ｅ
を入力端子ｄに接続する。スイッチ回路ＳＷ２３の出力
端子ｃはゲート回路ＧＴ２１の一入力端子に接続され、
制御信号ＣＮＴ8/16が１６ビットを示す場合には出力端
子ｃに入力端子ａを接続し、８ビットを示す場合には出
力端子ｃに入力端子ｂを接続する。

【００４４】ゲート回路ＧＴ２１は、パケットイネーブ
ル信号ＰＫＥＮをゲート信号として、信号ＳＮおよびＣ
ＮＴ8/16で選択された数データＮ０−１６、Ｎ１−１
６、Ｎ０−８〜Ｎ３−８のうちの一データをカウンタＣ
Ｔ２１に入力させる。カウンタＣＴ２１は、その数デー
タをそのロードし、２ビットデータとして出力する。ま
た、ゲート回路ＧＴ２２は、パケットイネーブル信号Ｐ
ＫＥＮをゲート信号として、制御信号Ｓ４をカウンタＣ
Ｔ２１のクリア端子に入力させる。

【００４５】デコーダＤＣ２１は、カウンタＣＴ２１の
出力値のうち「０」をデコードし、その出力ラインをア
クティブにする。この出力ラインは制御信号Ｓ１の出力
ラインおよびスイッチ回路ＳＷ２４の入力端子ａに接続
されている。デコーダＤＣ２２は、カウンタＣＴ２１の
出力値のうち「１」をデコードし、その出力ラインをア
クティブにする。この出力ラインはスイッチ回路ＳＷ２
４の入力端子ｂ、スイッチ回路ＳＷ２５，ＳＷ２６の入
力端子ａに接続されている。デコーダＤＣ２３は、カウ
ンタＣＴ２１の出力値のうち「２」をデコードし、その
出力ラインをアクティブにする。この出力ラインはスイ
ッチ回路ＳＷ２５の入力端子ｂに接続されている。デコ
ーダＤＣ２４は、カウンタＣＴ２１の出力値のうち
「３」をデコードし、その出力ラインをアクティブにす
る。この出力ラインはスイッチ回路ＳＷ２６の入力端子
ｂに接続されている。

【００４６】そして、スイッチ回路ＳＷ２４の出力端子
ｃは制御信号Ｓ２の出力ラインに接続され、スイッチ回
路ＳＷ２５の出力端子ｃは制御信号Ｓ３の出力ラインに
接続され、スイッチ回路ＳＷ２６の出力端子ｃは制御信
号Ｓ４の出力ラインおよびゲート回路ＧＴ２２の一方の
入力端子に接続されている。

【００４７】送信後処理回路１０７は、ＦＩＦＯ１１０
に格納されたソースパケットヘッダあるいはさらに付加
データを含むソースパケットデータに対して図８に示す
ように、１３９４ヘッダ、ＣＩＰヘッダ１，２を付加し
てリンクコア１０１の送信回路に出力する。

【００４８】受信前処理回路１０８は、リンクコア１０
１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送さ
れてきたアイソクロナス通信用パケットを受けて、受信
パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内
容を解析し、データを復元してソースパケットヘッダと
データをＦＩＦＯ１１０に格納する。

【００４９】受信後処理回路１０９は、ＦＩＦＯ１１０
に格納されたソースパケットヘッダのタイムスタンプの
時間データを読み出し、読み出したタイムスタンプデー
タ（ＴＳ）とリンクコア１０１内にあるサイクルタイマ
によるサイクルタイム（ＣＴ）を比較し、サイクルタイ
ムＣＴがタイムスタンプデータＴＳより大きい場合に
は、ＦＩＦＯ１１０に格納されているソースパケットヘ
ッダを除くデータをアプリケーションインタフェース回
路１０３を介し、ＭＰＥＧ用トランスポートストリーム
データとしてＭＰＥＧトランスポータ４０に出力する。

【００５０】次に、アイソクロナス通信用パケットをＩ
ＥＥＥ１３９４シリアルバスＢＳに送信する場合の動作
を、図３のフローチャートを参照しつつ説明する。

【００５１】送信時には、ＣＰＵ３０によりタイムスタ
ンプとして加算すべき遅延時間Txdelay がＣＦＲ１１１
にセットされるそして、最大１０バイトの付加データを
付加する場合には、ＣＰＵ３０から付加データ、制御信
号ＣＮＴ8/16、ＳＮ、およびいくつ（何バイト）の付加
データが送信データの書き込み位置に影響を及ぼすかを
示す数データＮ０−１６、Ｎ１−１６、Ｎ０−８〜Ｎ３
−８がＣＦＲ１１１にセットされる。送信前処理回路１
０６においては、受信側のデータ出力時間を決定するタ
イムスタンプが、ＭＰＥＧトランスポータ４０からパケ
ットの最終データを受け取ったタイミングで内部のサイ
クルレジスタの値に、ＣＰＵ３０からホストインタフェ
ース１０２を介してＣＦＲ１１１にセットされた遅延時
間Txdelay が加算されて、加算した値がタイムスタンプ
として、受け取ったパケットのソースパケットヘッダに
挿入される。

【００５２】また、送信前処理回路１０６において、最
大１０バイトの付加データを付加する場合には、ＣＰＵ
３０からの付加データ、制御信号ＣＮＴ8/16、ＳＮ、お
よびいくつ（何バイト）の付加データが送信データの書
き込み位置に影響を及ぼすかを示す数データＮ０−１
６、Ｎ１−１６、Ｎ０−８〜Ｎ３−８に基づいて、送信
データの変換後に付加される付加データによって、送信
データが欠落しないように、送信データの配置位置が制
御される。

【００５３】たとえば、タイミング制御回路１０６２
で、ＣＰＵ３０からの付加データ、制御信号ＣＮＴ8/1
6、ＳＮ、およびいくつ（何バイト）の付加データが送
信データの配置位置に影響を及ぼすかを示す数データＮ
０−１６、Ｎ１−１６、Ｎ０−８〜Ｎ３−８に基づい
て、アプリケーションデータの変換後に付加される付加
データによって、送信データが欠落しないように、送信
データの配置位置を制御するための制御信号Ｓ１〜Ｓ４
が生成され、データ位置制御回路１０６１に出力され
る。たとえば、アプリケーションデータが８ビットで、
付加データが１０バイトで送信データの配置位置に影響
を及ぼすかを示す数データがＮ２−８の場合には、信号
ＳＮが「「１０」に設定され、スイッチ回路ＳＷ２２で
は出力端子ｅに入力端子ｃが接続される。また、スイッ
チ回路ＳＷ２３では、８ビット転送であることから、出
力端子ｃに入力端子ｂが接続される。そして、パケット
イネーブル信号ＰＫＥＮをゲート信号として数データ２
がカウンタＣＴ２１にロードされる。このロードデータ
２はデコーダＤＣ２３でデコードされ、その出力がアク
ティブとなる。このとき、デコーダＤＣ２３の出力ライ
ンが接続されているスイッチ回路ＳＷ２５では制御信号
ＣＮＴ8/16により出力端子ｃに入力端子ｂが接続されて
いることから、制御信号Ｓ３がアクティブでデータ位置
制御回路１０６１に出力される。

【００５４】データ位置制御回路１０６１では、制御信
号Ｓ３を受けて、スイッチ回路ＳＷ１７のみ出力端子ｃ
が入力端子ｂ側に接続される。またスイッチ回路ＳＷ１
３は制御信号ＣＮＴ8/16により出力端子ｃに入力端子ａ
が接続されていることから、８ビットのデータがラッチ
回路ＬＴＣ１３にラッチされ、そのデータはアプリケー
ションデータに上書きする付加データが２バイト分ある
ことから、送信データ（アプリケーションデータ）を配
置すべき第１クワドレットの先頭位置から１６ビット
（２バイト）分あけた位置からデータが配置されること
になる。

【００５５】そして、１０バイトの付加データが２．５
クワドレット分、上述した制御の下に配置された送信デ
ータの直前に配置される。この１０バイトの付加データ
は、最後の２バイトが送信データの先頭位置が配置され
たクワドレットの先頭から１６ビット分（２バイト分）
配置されるが、上述したように、送信データ（アプリケ
ーションデータ）は、書き込むべき第１クワドレットの
先頭位置から１６ビット（２バイト）分あけた位置から
データが配置されていることから、送信データに重なる
ことなく配置される。このように、付加データが付加さ
れたＭＰＥＧトランスポータ４０によるＭＰＥＧトラン
スポートストリームデータは、ＩＥＥＥ１３９４規格の
アイソクロナス通信用としてクワドレット（４バイト）
単位にデータ長が調整され、かつ４バイトのソースパケ
ットヘッダ（ＳＰＨ）が付加され、ＦＩＦＯ１１０に格
納される。

【００５６】そして、送信後処理回路１０７において、
ＦＩＦＯ１１０に格納された付加データを含むソースパ
ケットデータに対して図８に示すように、１３９４ヘッ
ダ、ＣＩＰヘッダ１，２が付加されてリンクコア１０１
の送信回路に出力される。

【００５７】以上説明したように、本実施形態によれ
ば、送信前処理回路１０６に、ＣＰＵ３０からの付加デ
ータ、制御信号ＣＮＴ8/16、ＳＮ、およびいくつ（何バ
イト）の付加データが送信データの配置位置に影響を及
ぼすかを示す数データＮ０−１６、Ｎ１−１６、Ｎ０−
８〜Ｎ３−８に基づいて、アプリケーションデータの変
換後に付加される付加データによって、送信データが欠
落しないように、送信データの配置位置を制御するため
の制御信号Ｓ１〜Ｓ４を生成して出力するタイミング制
御回路１０６２と、タイミング制御回路１０６２による
制御信号Ｓ１〜Ｓ４を受けて、付加データの有無、およ
び付加データが送信データに影響を及ぼす（重なる）バ
イト数に応じて送信データの先頭側の配置位置を、１ク
ワドレットの上位側から８ビット単位で下位側へずらし
て、付加データが挿入されても送信データに重なって
（上書きされて）データの欠落が生じない位置に制御す
るデータ位置制御回路１０６１を設けたので、アプリケ
ーション側のデータを損なうことなく、付加データを付
加することができる。したがって、ＤＳＳ用のＭＰＥＧ
データ送受信において、付加データを付加するときに、
アプリケーションデータの欠落なしに、シリアルバス通
信を行うことができる。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
アプリケーション側のデータを損なうことなく、付加デ
ータを付加することができる。

【図面の簡単な説明】

【図１】ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の第１の
実施形態を示すブロック構成図である。

【図２】タイムスタンプの具体的な構成を説明するため
の図である。

【図３】本発明に係るデータ位置制御回路の構成例を示
す回路図である。

【図４】本発明に係るタイミング制御回路の構成例を示
す回路図である。

【図５】アイソクロナス通信における１ソースパケット
のバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様
時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図で
ある。

【図６】ＩＥＥＥ１３９４規格のアイソクロナス通信で
データを送信させるときの元のデータと、実際に送信さ
れるパケットとの対応関係の一例を示す図である。

【図７】ソースパケットヘッダのフォーマットを示す図
である。

【図８】アイソクロナス通信用パケットの基本構成例を
示す図である。

【符号の説明】

１０…リンク・コア回路、１０１…リンクコア(Link Co
re))、１０２…ホストインタフェース回路（Host I/
F）、１０３２…アプリケーションインタフェース回路
（AP I/F) 、１０４…アシンクロナス通信用ＦＩＦＯ、
送信用ＦＩＦＯ（AT-FIFO)、１０４ｂ…受信用ＦＩＦＯ
（AR-FIFO)、１０５…セルフＩＤ用リゾルバ(Resolve
r)、１０６…アイソクロナス通信用送信前処理回路(TXO
ut1)、１０６１…データ位置制御回路、１０６２…タイ
ミング制御回路、１０７…アイソクロナス通信用送信後
処理回路(TXOut2)、１０８…アイソクロナス通信用受信
前処理回路(TXIn1) 、１０９…アイソクロナス通信用受
信前処理回路(TXIn2) 、１１０…アイソクロナス通信用
ＦＩＦＯ(I-FIFO)、１１１…コンフィギュレーションレ
ジスタ（ＣＦＲ）、２０…フィジカル・レイヤ回路、３
０…ＣＰＵ、ＭＰＥＧトランスポータ。

Claims

【特許請求の範囲】

【請求項１】アプリケーション側から送信データを受
けて、あらかじめ決められたデータ配列に変換し、必要
時には変換したデータに付加データを付加して、あらか
じめ決められた時間サイクルでシリアルインタフェース
バスに送出する信号処理回路であって、付加データを付加する場合に、当該付加データによって
送信データが欠落しないように、送信データの配置位置
を制御する送信回路を有する信号処理回路。
【請求項２】上記変換時には送信データはあらかじめ
決められた単位幅をもって順次に配置され、上記付加デ
ータは変換された送信データの先頭位置側に任意幅をも
って配置され、上記送信回路は、付加データが送信データの配置位置に
重なるデータ幅を認識し、少なくとも認識したデータ幅
だけ、送信データの先頭位置を下位側へずらして配置す
る請求項１記載の信号処理回路。
【請求項３】上記付加データの単位幅は、上記送信デ
ータの単位幅より小さい請求項２記載の信号処理回路。
【請求項４】上記送信データは、ＤＳＳ仕様のＭＰＥ
Ｇトランスポートストリームデータである請求項１記載
の信号処理回路。
【請求項５】上記データ送信はＩＥＥＥ１３９４規格
のアイソクロナス転送で行われる請求項１記載の信号処
理回路。