JP4045672B2 - 信号処理回路 - Google Patents
信号処理回路 Download PDFInfo
- Publication number
- JP4045672B2 JP4045672B2 JP30609198A JP30609198A JP4045672B2 JP 4045672 B2 JP4045672 B2 JP 4045672B2 JP 30609198 A JP30609198 A JP 30609198A JP 30609198 A JP30609198 A JP 30609198A JP 4045672 B2 JP4045672 B2 JP 4045672B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- frequency
- clock
- packet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Information Transfer Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタルシリアルインタフェースに用いられる信号処理回路に関するものである。
【０００２】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送、リアルタイム転送を実現するＩＥＥＥ（The Institute of Electrical and Electronic Engineers) １３９４、Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規格化された。
【０００３】
このＩＥＥＥ１３９４シリアルインタフェースのデータ転送には、従来のRequest,Acknowledge の要求、受信確認を行うアシンクロナス（Asynchronous) 転送と、あるノードから１２５μｓに１回必ずデータが送られるアイソクロナス(Isochronous) 転送がある。
【０００４】
このように、２つの転送モードを有するＩＥＥＥ１３９４シリアルインタフェースでのデータは、パケット単位で転送が行われる。
【０００５】
図５は、アイソクロナス通信における１ソースパケットのバイトサイズを示す図である。図５（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図５（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時のパケットサイズを示している。
【０００６】
ＤＶＢ仕様時のソースパケットサイズは、図５（Ａ）に示すように、４バイトのソースパケットヘッダ（ＳＰＨ；Source Packet Header）と１８８バイトのトランスポートストリームデータの１９２バイトである。
【０００７】
これに対して、ＤＳＳ仕様時のソースパケットサイズは、図５（Ｂ）に示すように、４バイトのソースパケットヘッダ（ＳＰＨ）、１０バイトの付加データ、および１３０バイトのデータの１４４バイトである。
付加バイトはソースパケットヘッダとデータとの間に挿入される。なお、ＩＥＥＥ１３９４規格では、取り扱う最小データの単位は１クワドレット(quadlet) （＝４バイト＝３２ビット）であるため、トランスポートストリームデータと付加データの合計が３２ビット単位で構成できる設定であることが必要である。
ただし、デフォルトでは付加バイトなしで設定される。
【０００８】
図６は、ＩＥＥＥ１３９４規格のアイソクロナス通信でデータを送信させるときの元のデータと、実際に送信されるパケットとの対応関係の一例を示す図である。
【０００９】
図６に示すように、元のデータであるソースパケットは、４バイトのソースパケットヘッダと、データ長を調整するためのパディングデータを付加された後、所定の数のデータブロックに分割される。
なお、パケットを転送するときのデータの単位が１クワドレット（４バイト）であることから、データブロックや各種ヘッダなどのバイト長は、全て４の倍数に設定される。
【００１０】
図７は、ソースパケットヘッダのフォーマットを示す図である。
図７に示すように、ソースパケットヘッダのうち、２５ビットには、たとえば上述したＤＶＢ方式等のディジタル衛星放送等で利用されているＭＰＥＧ(Moving Picture Experts Group)−ＴＳ(Transport Stream)データをアイソクロナス通信で送信するときに、ジッタを抑制するために利用されるタイムスタンプ(Time Stamp)が書き込まれる。
【００１１】
そして、このようなパケットヘッダやＣＩＰ(Common Isochronous Packet) ヘッダ等のデータが、所定の数のデータブロックに付加されることによりパケットが生成される。
【００１２】
図８はアイソクロナス通信用パケットの基本構成例を示す図である。
図８に示すように、アイソクロナス通信のパケットは、第１クワドレットが１３９４ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Header-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-Header1)、第４クワドレットがＣＩＰヘッダ２（CIP-Header2)、第５クワドレットがソースパケットヘッダ（ＳＰＨ）で、第６クワドレット以降がデータ領域である。そして、最後のクワドレットがデータＣＲＣ(Data-CRC)である。
【００１３】
１３９４ヘッダは、データ長を表すdata-length 、このパケット転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードｓｙにより構成されている。
ヘッダＣＲＣは、パケットヘッダの誤り検出符号である。
【００１４】
ＣＩＰヘッダ１は、送信ノード番号のためのＳＩＤ(Source node ID)領域、データブロックの長さのためのＤＢＳ(Data Block Size) 領域、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 領域、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ領域、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣ（Data Block Continuty Counter）領域により構成されている。
なお、ＤＢＳ領域は、１アイソクロナスパケットで転送するクワドレット数を表す。
【００１５】
ＣＩＰヘッダ２は、転送されるデータの種類を表す信号フォーマットのためのＦＭＴ領域、および信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)領域により構成されている。
【００１６】
ＳＰＨヘッダは、トランスポートストリームパケットが到着した時間に固定の遅延値を加えた値が設定されるタイムスタンプ領域を有している。
また、データＣＲＣは、データフィールドの誤り検出符号である。
【００１７】
上述した構成を有するパケットの送受信を行うＩＥＥＥ１３９４シリアルインタフェースの信号処理回路は、主としてＩＥＥＥ１３９４シリアルバスを直接ドライブするフィジカル・レイヤ回路と、フィジカル・レイヤのデータ転送をコントロールするリンク・レイヤ回路とにより構成される。
【００１８】
上述したＩＥＥＥ１３９４シリアルインタフェースにおけるアイソクロナス通信系では、たとえば図９に示すように、アプリケーション側であるＭＰＥＧトランスポータ(Transporter) １にリンク・レイヤ回路２が接続され、リンク・レイヤ回路２はフィジカル・レイヤ回路３を介してシリアルインタフェースバスＢＳに接続されている。
そして、ＩＥＥＥ１３９４シリアルインタフェースのデータ転送では、送信データおよび受信データは一旦リンク・レイヤ回路２に設けられたＦＩＦＯ（First-In First-Out）メモリ（以下、単にＦＩＦＯという）等の記憶装置に格納される。実際には、アシンクロナスパケット用ＦＩＦＯとアイソクロナスパケット用ＦＩＦＯとは別個に設けられる。
【００１９】
【発明が解決しようとする課題】
ところで、通常のＭＰＥＧのトランスポートストリームデータは、ＭＰＥＧプロトコルに準拠した形でデータが取り扱われる。
したがって、アプリケーション側では、データ処理に用いるクロックもそのプロトコルに準拠するように周波数が設定される。
【００２０】
ところが、ＩＥＥＥ１３９４シリアルインタフェースに用いる信号処理回路のリンク・レイヤ回路で用いられるクロックの周波数とアプリケーション側で用いられるクロックの周波数は異なる。
したがって、現状のリンク・レイヤ回路では、ＩＥＥＥ１３９４シリアルインタフェースバスを介して受信したＭＰＥＧＴＳデータを、いわゆるアプリケーション側であるＭＰＥＧトランスポータ(Transporter) へ転送する場合には、外部で生成されたクロックの供給を受けて、受信用ＦＩＦＯに格納したデータを読み出する必要がある。
このため、信号処理回路の外部、あるいはＭＰＥＧトランスポータに、新に読み出し用クロックのみを生成をするためのクロック生成回路を設ける必要があり、回路規模が大きくなるという不利益がある。
【００２１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、外部に読み出し用クロックを生成する回路を別に設けることなく、アプリケーション側に準拠した周波数のクロックを生成でき、アプリケーション側で処理可能なデータを得ることができる信号処理回路を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報をシリアルインタフェースバスを送信されるパケットに付加して送信し、データ転送路を介して他の信号処理回路からあらかじめ決められた時間サイクルで当該シリアルインタフェースバスに送信されるパケットデータを受信して当該アプリケーション側へ出力する信号処理回路であって、上記パケットデータが記憶される記憶手段と、上記パケットデータにあらかじめ決められた上記時間情報を加え、上位および下位領域で構成されるタイムスタンプデータとし、当該タイムスタンプデータを一旦上記記憶回路に格納した後、読み出して送信する送信回路と、所定の周波数のシステムクロックを供給するクロック供給回路と、上記クロック供給回路から供給されるシステムクロックを受けて、その周波数をアプリケーション側の規定に準拠した周波数に変換し、変換後のクロックに基づいて上記記憶手段に一旦格納された上記受信データを読み出し、読み出した当該受信データの上記タイムスタンプデータと所定時間間隔でリセットされるサイクルタイマとを比較し、当該サイクルタイマが当該タイムスタンプデータより大きい場合にアプリケーション側へ出力する受信回路とを有する。
【００２３】
また、本発明では、上記受信回路は、上記システムクロックの周波数を分周する分周回路と、上記分周回路で分周されたクロックで上記記憶手段に記憶されているパケットデータを読み出してアプリケーション側へ出力する読出回路とを有する。
【００２４】
また、本発明では、受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報をシリアルインタフェースバスを送信されるパケットに付加して送信し、データ転送路を介して他の信号処理回路からあらかじめ決められた時間サイクルで当該シリアルインタフェースバスに送信されるパケットデータを受信して当該アプリケーション側へ出力する信号処理回路であって、上記パケットデータが記憶される記憶手段と、上記パケットデータにあらかじめ決められた上記時間情報を加え、上位および下位領域で構成されるタイムスタンプデータとして上記記憶手段に格納する第１の送信回路と、上記記憶手段に格納された上記タイムスタンプデータを読みだし、所定のヘッダを付加して上記シリアルインタフェースバスに送信する第２の送信回路と、所定の周波数のシステムクロックを供給するクロック供給回路と、上記受信データを復元して上記記憶手段に格納する第１の受信回路と、上記クロック供給回路から供給されるシステムクロックを受けて、その周波数をアプリケーション側の規定に準拠した周波数に変換し、変換後のクロックに基づいて上記記憶手段から復元した上記受信データを読み出し、読み出した当該受信データの上記タイムスタンプデータと所定時間間隔でリセットされるサイクルタイマとを比較し、当該サイクルタイマが当該タイムスタンプデータより大きい場合にアプリケーション側へ出力する第２の受信回路とを有する。
【００２５】
また、本発明では、上記分周回路の分周値は、制御信号により任意の値に設定可能である。
【００２６】
本発明によれば、シリアルインタフェースバスを転送されたパケットデータは記憶手段に一旦格納される。
また、クロック供給回路から受信回路にシステムクロックが供給され、その周波数が、たとえば分周されて、アプリケーション側の規定に準拠した周波数に変換される。
そして、変換後のクロックに基づいて記憶手段から受信データが読み出されて、アプリケーション側へ出力される。
【００２７】
【発明の実施の形態】
図１は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の一実施形態を示すブロック構成図である。
【００２８】
この信号処理回路は、リンク・レイヤ回路１０、フィジカル・レイヤ回路２０、ホストコンピュータとしてのＣＰＵ３０により構成されている。また、４０はＭＰＥＧトランスポータを示している。
【００２９】
リンク・レイヤ回路１０は、ＣＰＵ３０の制御の下、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路２０の制御を行う。
具体的には、図１に示すように、リンクコア(Link Core))１０１、ホストインタフェース回路（Host I/F）１０２、アプリケーションインタフェース回路（AP I/F) １０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａおよび受信用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナス通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resolver)１０５、アイソクロナス通信用送信前処理回路(TXOPRE)１０６、アイソクロナス通信用送信後処理回路(TXOPRO)１０７、アイソクロナス通信用受信前処理回路(TXIPRE)１０８、アイソクロナス通信用受信後処理回路(TXIPRO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１１０、およびコンフィギュレーションレジスタ（Configuration Register、以下ＣＦＲという）１１１により構成されている。
【００３０】
図１の回路おいて、ホストインタフェース回路１０２、アシンクロナス通信の送信用ＦＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１によりアシンクロナス通信系回路が構成される。
そして、アプリケーションインタフェース回路１０３、送信前処理回路１０６、送信後処理回路１０７、受信前処理回路１０８、受信後処理回路１０９、ＦＩＦＯ１１０およびリンクコア１０１によりアイソクロナス通信系回路が構成される。
【００３１】
リンクコア１０１は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのＩＥＥＥ１３９４シリアルバスＢＳを直接ドライブするフィジカル・レイヤ回路２０とのインタフェース回路、１２５μｓ毎にリセットされるサイクルタイマ、サイクルモニタやＣＲＣ回路から構成されている。そして、たとえばサイクルタイマ等の時間データ等はＣＦＲ１１１を通してアイソクロナス通信系処理回路に供給される。
また、リンクコア１０１は、たとえば周波数４９．１５２ＭＨｚのシステムクロックＳＣＬＫを受信後処理回路１０９に供給する。なお、システムクロックＳＣＬＫは、たとえばフィジカル・レイヤ回路２０から供給される。
【００３２】
ホストインタフェース回路１０２は、主としてホストコンピュータとしてのＣＰＵ３０と送信用ＦＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、ＣＰＵ３０とＣＦＲ１１１との各種データの送受信の調停を行う。
たとえばＣＰＵ３０からは、アイソクロナス通信用パケットのＳＰＨ（ソースパケットヘッダ）に設定されるタイムスタンプ用遅延時間Txdelay がホストインタフェース１０２を通してＣＦＲ１１１にセットされる。
さらに、ＣＰＵ３０からは、後述する受信後処理回路１０９に設けられる分周回路１０９１の分周値が設定される。
【００３３】
送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１３９４シリアルバスＢＳに伝送させるアシンクロナス通信用パケットが格納され、受信用ＦＩＦＯ１０４ｂにはＩＥＥＥ１３９４シリアルインタフェースバスＢＳを伝送されてきたアシンクロナス通信用パケットが格納される。
【００３４】
アプリケーションインタフェース回路１０３は、ＭＰＥＧトランスポータ４０とアイソクロナス通信用送信前処理回路１０６およびアイソクロナス通信用受信後処理回路１０９とのクロック信号や制御信号等を含むＭＰＥＧトランスポートストリームデータの送受信の調停を行う。
【００３５】
リゾルバ１０５は、バスリセット時にＩＥＥＥ１３９４シリアルインタフェースバスＢＳを伝送されてきたセルフＩＤパケットの内容を解析し、ＣＦＲ１１１に格納する。
【００３６】
送信前処理回路１０６は、アプリケーションインタフェース回路１０３を介してＭＰＥＧトランスポータ４０によるＭＰＥＧトランスポートストリームデータを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長を調整し、かつ４バイトのソースパケットヘッダ（ＳＰＨ）を付加し、ＦＩＦＯ１１０に格納する。
【００３７】
送信前処理回路１０６は、ソースパケットヘッダを付加するときに受信側のデータ出力時間を決定するタイムスタンプを設定するが、この設定は以下のように行われる。
まず、ＭＰＥＧトランスポータ４０からパケットの最終データを受け取ったタイミングで内部のサイクルレジスタの値をラッチする。
次に、ＣＰＵ３０からホストインタフェース１０２を介してＣＦＲ１１１にセットされた遅延時間Txdelay を上記サイクルレジスタの値に加算する。
そして、加算した値をタイムスタンプとして、受け取ったパケットのソースパケットヘッダに挿入（設定）する。
【００３８】
図２は、ソースパケットヘッダにおけるタイムスタンプの具体的な構成を説明するための図である。
図２に示すように、受信側のデータ出力時間を決定するためのタイムスタンプは、２５ビットで現時刻を表す。
すなわち、タイムスタンプは２５ビットで構成され、下位１２ビットがサイクルオフセットＣＯ(cycle-offset)領域、上位１３ビットがサイクルカウントＣＣ(cycle-count) 領域として割り当てられている。
サイクルオフセットは０〜３０７１（１２ｂ １０１１１１１１１１１１）の１２５μｓをカウントし（クロックＣＬＫ＝２４．５７６ＭＨｚ）、サイクルカウントは０〜７９９９（１３ｂ １１１１１００１１１１１１）の１秒をカウントするものである。
したがって、原則として、タイムスタンプの下位１２ビットは３０７２以上を示すことはなく、上位１３ビットは８０００以上を示すことはない。
【００３９】
送信後処理回路１０７は、ＦＩＦＯ１１０に格納されたソースパケットヘッダを含むデータに対して図８に示すように、１３９４ヘッダ、ＣＩＰヘッダ１，２を付加してリンクコア１０１の送信回路に出力する。
具体的には、図８に示すように、データ長を表すdata-length 、このパケット転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードｓｙにより構成した１３９４ヘッダ、送信ノード番号のためのＳＩＤ(Source node ID)領域、データブロックの長さのためのＤＢＳ(Data Block Size) 領域、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 領域、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ領域、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣ領域により構成したＣＩＰヘッダ１、並びに転送されるデータの種類を表す信号フォーマットのためのＦＭＴ領域、および信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)領域により構成したＣＩＰヘッダ２を付加する。
【００４０】
受信前処理回路１０８は、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容を解析し、データを復元してソースパケットヘッダとデータをＦＩＦＯ１１０に格納する。
【００４１】
受信後処理回路１０９は、リンクコア１０１から供給されるシステムクロックＳＣＬＫを受けて、その周波数をアプリケーション側の規定に準拠した周波数に変換（本実施形態では分周）し、変換後のクロックに基づいてＦＩＦＯ１１０に格納されたパケットデータを読み出して、アプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータＳＴＤＴとしてＭＰＥＧトランスポータ４０へ出力する。
また、受信後処理回路１０９は、読み出しデータとともに、変換（分周）後のクロックＤＣＬＫおよびイネーブル信号ＥＮＢをアプリケーションインタフェース回路１０３を介してＭＰＥＧトランスポータ４０へ出力する。
なお、受信後処理回路１０９は、データ読み出し時においては、ＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）を比較し、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合には、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータをアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータとしてＭＰＥＧトランスポータ４０へ出力する。
【００４２】
図３は、受信後処理回路１０９の主要部を示すブロック構成図である。
図３に示すように、受信後処理回路１０９は、分周回路１０９１および読出回路１０９２を有する。
【００４３】
分周回路１０９１は、リンクコア１０１から供給されたシステムクロックＳＣＬＫの周波数、たとえば４９．１５２ＭＨｚを１／８に分周し、分周後の周波数、たとえば６．１４４ＭＨｚのクロックＤＣＬＫを読出回路１０９２に供給するとともに、アプリケーションインタフェース回路１０３を介し、ＭＰＥＧトランスポータ４０へ出力する。
なお、分周回路１０９１の分周値Ｎは、デフォルトでＮ＝８に設定されるが、ＣＰＵ３０からＣＦＲ１１１に設定された値に設定することも可能である。
この場合、アプリケーション側で用いられるクロックの周波数に合わせて、読出クロックＤＣＬＫを設定することができる。
【００４４】
読出回路１０９２は、分周回路１０９１により供給されるクロックＤＣＬＫに基づいてＦＩＦＯ１１０に格納された受信パケットデータをコントロール信号Ｓ１０９２により順次読み出し、イネーブル信号ＥＮＢとともに、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータをアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータＳＴＤＴとしてＭＰＥＧトランスポータ４０へ出力する。
【００４５】
次に、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳを伝送されてきたアイソクロナス通信用パケットを受信した場合の動作を、図４に関連付けて説明する。
【００４６】
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットは、リンクコア１０１を介して受信前処理回路１０８に入力される。
受信前処理回路１０８では、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容が解析され、データが復元されてソースパケットヘッダとデータがＦＩＦＯ１１０に書き込まれる。
【００４７】
そして、受信後処理回路１０９において、分周回路１０９１で、リンクコア１０１から供給されたシステムクロックＳＣＬＫの周波数、たとえば４９．１５２ＭＨｚが１／８に分周され、図４（ａ）に示すように、周波数６．１４４ＭＨｚのクロックＤＣＬＫが生成される。
この分周後のクロックＤＣＬＫは、読出回路１０９２に供給されるとともに、アプリケーションインタフェース回路１０３を介し、ＭＰＥＧトランスポータ４０へ出力されて、ＭＰＥＧトランスポータ４０においてデータ処理用クロックとして用いられる。
【００４８】
読出回路１０９２では、分周回路１０９１により供給されるクロックＤＣＬＫに基づいてＦＩＦＯ１１０に格納された受信パケットデータがコントロール信号Ｓ１０９２により順次読み出される。
そして、図４（ｂ），（ｃ）に示すように、イネーブル信号ＥＮＢとともに、ＦＩＦＯ１１０から読み出されたソースパケットヘッダを除くデータが、アプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータＳＴＤＴとしてＭＰＥＧトランスポータ４０へ出力される。
【００４９】
なお、読出回路１０９２によるデータ転送は、ＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データに基づいて行われる。
すなわち、ＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データが読み出され、読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）が比較される。そして、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合には、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータがアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータＳＴＤＴとしてＭＰＥＧトランスポータ４０に出力される。
【００５０】
以上説明したように、本実施形態によれば、リンクコア１０１から供給されたシステムクロックＳＣＬＫの周波数、たとえば４９．１５２ＭＨｚを１／８に分周し、分周後の周波数、たとえば６．１４４ＭＨｚのクロックＤＣＬＫを読出回路１０９２に供給するとともに、アプリケーションインタフェース回路１０３を介し、ＭＰＥＧトランスポータ４０へ出力する分周回路１０９１と、分周回路１０９１により供給されるクロックＤＣＬＫに基づいてＦＩＦＯ１１０に格納された受信パケットデータをコントロール信号Ｓ１０９２により順次読み出し、イネーブル信号ＥＮＢとともに、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータをアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータＳＴＤＴとしてＭＰＥＧトランスポータ４０へ出力する読出回路１０９２とを有する受信後処理回路１０９を設けたので、外部に読み出し用クロックを生成する回路を別に設けることなく、アプリケーション側に準拠した周波数のクロックを生成でき、アプリケーション側で処理可能なデータを得ることができる。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、外部に読み出し用クロックを生成する回路を別に設けることなく、アプリケーション側に準拠した周波数のクロックを生成でき、アプリケーション側で処理可能なデータを得ることができる信号処理回路を実現できる利点がある。
【図面の簡単な説明】
【図１】ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の一実施形態を示すブロック構成図である。
【図２】タイムスタンプの具体的な構成を説明するための図である。
【図３】本発明に係る受信後処理回路の主要部の構成例を示すブロック図である。
【図４】本発明に係る受信後処理回路の動作を説明するためのフローチャートである。
【図５】アイソクロナス通信における１ソースパケットのバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図である。
【図６】ＩＥＥＥ１３９４規格のアイソクロナス通信でデータを送信させるときの元のデータと、実際に送信されるパケットとの対応関係の一例を示す図である。
【図７】ソースパケットヘッダのフォーマットを示す図である。
【図８】アイソクロナス通信用パケットの基本構成例を示す図である。
【図９】ＩＥＥＥ１３９４シリアルインタフェースにおけるアイソクロナス通信系回路の基本構成を示すブロック図である。
【符号の説明】
１０…リンク・レイヤ回路、１０１…リンクコア(Link Core))、１０２…ホストインタフェース回路（Host I/F）、１０３２…アプリケーションインタフェース回路（AP I/F) 、１０４…アシンクロナス通信用ＦＩＦＯ、送信用ＦＩＦＯ（AT-FIFO)、１０４ｂ…受信用ＦＩＦＯ（AR-FIFO)、１０５…セルフＩＤ用リゾルバ(Resolver)、１０６…アイソクロナス通信用送信前処理回路(TXOPRE)、１０７…アイソクロナス通信用送信後処理回路(TXOPRO)、１０８…アイソクロナス通信用受信前処理回路(TXPRE) 、１０９…アイソクロナス通信用受信後処理回路(TXIPRO 、１１０…アイソクロナス通信用ＦＩＦＯ(I-FIFO)、１１１…コンフィギュレーションレジスタ（ＣＦＲ）、２０…フィジカル・レイヤ回路、３０…ＣＰＵ、４０…ＭＰＥＧトランスポータ。
【発明の属する技術分野】
本発明は、ディジタルシリアルインタフェースに用いられる信号処理回路に関するものである。
【０００２】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送、リアルタイム転送を実現するＩＥＥＥ（The Institute of Electrical and Electronic Engineers) １３９４、Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規格化された。
【０００３】
このＩＥＥＥ１３９４シリアルインタフェースのデータ転送には、従来のRequest,Acknowledge の要求、受信確認を行うアシンクロナス（Asynchronous) 転送と、あるノードから１２５μｓに１回必ずデータが送られるアイソクロナス(Isochronous) 転送がある。
【０００４】
このように、２つの転送モードを有するＩＥＥＥ１３９４シリアルインタフェースでのデータは、パケット単位で転送が行われる。
【０００５】
図５は、アイソクロナス通信における１ソースパケットのバイトサイズを示す図である。図５（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図５（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時のパケットサイズを示している。
【０００６】
ＤＶＢ仕様時のソースパケットサイズは、図５（Ａ）に示すように、４バイトのソースパケットヘッダ（ＳＰＨ；Source Packet Header）と１８８バイトのトランスポートストリームデータの１９２バイトである。
【０００７】
これに対して、ＤＳＳ仕様時のソースパケットサイズは、図５（Ｂ）に示すように、４バイトのソースパケットヘッダ（ＳＰＨ）、１０バイトの付加データ、および１３０バイトのデータの１４４バイトである。
付加バイトはソースパケットヘッダとデータとの間に挿入される。なお、ＩＥＥＥ１３９４規格では、取り扱う最小データの単位は１クワドレット(quadlet) （＝４バイト＝３２ビット）であるため、トランスポートストリームデータと付加データの合計が３２ビット単位で構成できる設定であることが必要である。
ただし、デフォルトでは付加バイトなしで設定される。
【０００８】
図６は、ＩＥＥＥ１３９４規格のアイソクロナス通信でデータを送信させるときの元のデータと、実際に送信されるパケットとの対応関係の一例を示す図である。
【０００９】
図６に示すように、元のデータであるソースパケットは、４バイトのソースパケットヘッダと、データ長を調整するためのパディングデータを付加された後、所定の数のデータブロックに分割される。
なお、パケットを転送するときのデータの単位が１クワドレット（４バイト）であることから、データブロックや各種ヘッダなどのバイト長は、全て４の倍数に設定される。
【００１０】
図７は、ソースパケットヘッダのフォーマットを示す図である。
図７に示すように、ソースパケットヘッダのうち、２５ビットには、たとえば上述したＤＶＢ方式等のディジタル衛星放送等で利用されているＭＰＥＧ(Moving Picture Experts Group)−ＴＳ(Transport Stream)データをアイソクロナス通信で送信するときに、ジッタを抑制するために利用されるタイムスタンプ(Time Stamp)が書き込まれる。
【００１１】
そして、このようなパケットヘッダやＣＩＰ(Common Isochronous Packet) ヘッダ等のデータが、所定の数のデータブロックに付加されることによりパケットが生成される。
【００１２】
図８はアイソクロナス通信用パケットの基本構成例を示す図である。
図８に示すように、アイソクロナス通信のパケットは、第１クワドレットが１３９４ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Header-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-Header1)、第４クワドレットがＣＩＰヘッダ２（CIP-Header2)、第５クワドレットがソースパケットヘッダ（ＳＰＨ）で、第６クワドレット以降がデータ領域である。そして、最後のクワドレットがデータＣＲＣ(Data-CRC)である。
【００１３】
１３９４ヘッダは、データ長を表すdata-length 、このパケット転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードｓｙにより構成されている。
ヘッダＣＲＣは、パケットヘッダの誤り検出符号である。
【００１４】
ＣＩＰヘッダ１は、送信ノード番号のためのＳＩＤ(Source node ID)領域、データブロックの長さのためのＤＢＳ(Data Block Size) 領域、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 領域、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ領域、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣ（Data Block Continuty Counter）領域により構成されている。
なお、ＤＢＳ領域は、１アイソクロナスパケットで転送するクワドレット数を表す。
【００１５】
ＣＩＰヘッダ２は、転送されるデータの種類を表す信号フォーマットのためのＦＭＴ領域、および信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)領域により構成されている。
【００１６】
ＳＰＨヘッダは、トランスポートストリームパケットが到着した時間に固定の遅延値を加えた値が設定されるタイムスタンプ領域を有している。
また、データＣＲＣは、データフィールドの誤り検出符号である。
【００１７】
上述した構成を有するパケットの送受信を行うＩＥＥＥ１３９４シリアルインタフェースの信号処理回路は、主としてＩＥＥＥ１３９４シリアルバスを直接ドライブするフィジカル・レイヤ回路と、フィジカル・レイヤのデータ転送をコントロールするリンク・レイヤ回路とにより構成される。
【００１８】
上述したＩＥＥＥ１３９４シリアルインタフェースにおけるアイソクロナス通信系では、たとえば図９に示すように、アプリケーション側であるＭＰＥＧトランスポータ(Transporter) １にリンク・レイヤ回路２が接続され、リンク・レイヤ回路２はフィジカル・レイヤ回路３を介してシリアルインタフェースバスＢＳに接続されている。
そして、ＩＥＥＥ１３９４シリアルインタフェースのデータ転送では、送信データおよび受信データは一旦リンク・レイヤ回路２に設けられたＦＩＦＯ（First-In First-Out）メモリ（以下、単にＦＩＦＯという）等の記憶装置に格納される。実際には、アシンクロナスパケット用ＦＩＦＯとアイソクロナスパケット用ＦＩＦＯとは別個に設けられる。
【００１９】
【発明が解決しようとする課題】
ところで、通常のＭＰＥＧのトランスポートストリームデータは、ＭＰＥＧプロトコルに準拠した形でデータが取り扱われる。
したがって、アプリケーション側では、データ処理に用いるクロックもそのプロトコルに準拠するように周波数が設定される。
【００２０】
ところが、ＩＥＥＥ１３９４シリアルインタフェースに用いる信号処理回路のリンク・レイヤ回路で用いられるクロックの周波数とアプリケーション側で用いられるクロックの周波数は異なる。
したがって、現状のリンク・レイヤ回路では、ＩＥＥＥ１３９４シリアルインタフェースバスを介して受信したＭＰＥＧＴＳデータを、いわゆるアプリケーション側であるＭＰＥＧトランスポータ(Transporter) へ転送する場合には、外部で生成されたクロックの供給を受けて、受信用ＦＩＦＯに格納したデータを読み出する必要がある。
このため、信号処理回路の外部、あるいはＭＰＥＧトランスポータに、新に読み出し用クロックのみを生成をするためのクロック生成回路を設ける必要があり、回路規模が大きくなるという不利益がある。
【００２１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、外部に読み出し用クロックを生成する回路を別に設けることなく、アプリケーション側に準拠した周波数のクロックを生成でき、アプリケーション側で処理可能なデータを得ることができる信号処理回路を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報をシリアルインタフェースバスを送信されるパケットに付加して送信し、データ転送路を介して他の信号処理回路からあらかじめ決められた時間サイクルで当該シリアルインタフェースバスに送信されるパケットデータを受信して当該アプリケーション側へ出力する信号処理回路であって、上記パケットデータが記憶される記憶手段と、上記パケットデータにあらかじめ決められた上記時間情報を加え、上位および下位領域で構成されるタイムスタンプデータとし、当該タイムスタンプデータを一旦上記記憶回路に格納した後、読み出して送信する送信回路と、所定の周波数のシステムクロックを供給するクロック供給回路と、上記クロック供給回路から供給されるシステムクロックを受けて、その周波数をアプリケーション側の規定に準拠した周波数に変換し、変換後のクロックに基づいて上記記憶手段に一旦格納された上記受信データを読み出し、読み出した当該受信データの上記タイムスタンプデータと所定時間間隔でリセットされるサイクルタイマとを比較し、当該サイクルタイマが当該タイムスタンプデータより大きい場合にアプリケーション側へ出力する受信回路とを有する。
【００２３】
また、本発明では、上記受信回路は、上記システムクロックの周波数を分周する分周回路と、上記分周回路で分周されたクロックで上記記憶手段に記憶されているパケットデータを読み出してアプリケーション側へ出力する読出回路とを有する。
【００２４】
また、本発明では、受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報をシリアルインタフェースバスを送信されるパケットに付加して送信し、データ転送路を介して他の信号処理回路からあらかじめ決められた時間サイクルで当該シリアルインタフェースバスに送信されるパケットデータを受信して当該アプリケーション側へ出力する信号処理回路であって、上記パケットデータが記憶される記憶手段と、上記パケットデータにあらかじめ決められた上記時間情報を加え、上位および下位領域で構成されるタイムスタンプデータとして上記記憶手段に格納する第１の送信回路と、上記記憶手段に格納された上記タイムスタンプデータを読みだし、所定のヘッダを付加して上記シリアルインタフェースバスに送信する第２の送信回路と、所定の周波数のシステムクロックを供給するクロック供給回路と、上記受信データを復元して上記記憶手段に格納する第１の受信回路と、上記クロック供給回路から供給されるシステムクロックを受けて、その周波数をアプリケーション側の規定に準拠した周波数に変換し、変換後のクロックに基づいて上記記憶手段から復元した上記受信データを読み出し、読み出した当該受信データの上記タイムスタンプデータと所定時間間隔でリセットされるサイクルタイマとを比較し、当該サイクルタイマが当該タイムスタンプデータより大きい場合にアプリケーション側へ出力する第２の受信回路とを有する。
【００２５】
また、本発明では、上記分周回路の分周値は、制御信号により任意の値に設定可能である。
【００２６】
本発明によれば、シリアルインタフェースバスを転送されたパケットデータは記憶手段に一旦格納される。
また、クロック供給回路から受信回路にシステムクロックが供給され、その周波数が、たとえば分周されて、アプリケーション側の規定に準拠した周波数に変換される。
そして、変換後のクロックに基づいて記憶手段から受信データが読み出されて、アプリケーション側へ出力される。
【００２７】
【発明の実施の形態】
図１は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の一実施形態を示すブロック構成図である。
【００２８】
この信号処理回路は、リンク・レイヤ回路１０、フィジカル・レイヤ回路２０、ホストコンピュータとしてのＣＰＵ３０により構成されている。また、４０はＭＰＥＧトランスポータを示している。
【００２９】
リンク・レイヤ回路１０は、ＣＰＵ３０の制御の下、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路２０の制御を行う。
具体的には、図１に示すように、リンクコア(Link Core))１０１、ホストインタフェース回路（Host I/F）１０２、アプリケーションインタフェース回路（AP I/F) １０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａおよび受信用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナス通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resolver)１０５、アイソクロナス通信用送信前処理回路(TXOPRE)１０６、アイソクロナス通信用送信後処理回路(TXOPRO)１０７、アイソクロナス通信用受信前処理回路(TXIPRE)１０８、アイソクロナス通信用受信後処理回路(TXIPRO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１１０、およびコンフィギュレーションレジスタ（Configuration Register、以下ＣＦＲという）１１１により構成されている。
【００３０】
図１の回路おいて、ホストインタフェース回路１０２、アシンクロナス通信の送信用ＦＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１によりアシンクロナス通信系回路が構成される。
そして、アプリケーションインタフェース回路１０３、送信前処理回路１０６、送信後処理回路１０７、受信前処理回路１０８、受信後処理回路１０９、ＦＩＦＯ１１０およびリンクコア１０１によりアイソクロナス通信系回路が構成される。
【００３１】
リンクコア１０１は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのＩＥＥＥ１３９４シリアルバスＢＳを直接ドライブするフィジカル・レイヤ回路２０とのインタフェース回路、１２５μｓ毎にリセットされるサイクルタイマ、サイクルモニタやＣＲＣ回路から構成されている。そして、たとえばサイクルタイマ等の時間データ等はＣＦＲ１１１を通してアイソクロナス通信系処理回路に供給される。
また、リンクコア１０１は、たとえば周波数４９．１５２ＭＨｚのシステムクロックＳＣＬＫを受信後処理回路１０９に供給する。なお、システムクロックＳＣＬＫは、たとえばフィジカル・レイヤ回路２０から供給される。
【００３２】
ホストインタフェース回路１０２は、主としてホストコンピュータとしてのＣＰＵ３０と送信用ＦＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、ＣＰＵ３０とＣＦＲ１１１との各種データの送受信の調停を行う。
たとえばＣＰＵ３０からは、アイソクロナス通信用パケットのＳＰＨ（ソースパケットヘッダ）に設定されるタイムスタンプ用遅延時間Txdelay がホストインタフェース１０２を通してＣＦＲ１１１にセットされる。
さらに、ＣＰＵ３０からは、後述する受信後処理回路１０９に設けられる分周回路１０９１の分周値が設定される。
【００３３】
送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１３９４シリアルバスＢＳに伝送させるアシンクロナス通信用パケットが格納され、受信用ＦＩＦＯ１０４ｂにはＩＥＥＥ１３９４シリアルインタフェースバスＢＳを伝送されてきたアシンクロナス通信用パケットが格納される。
【００３４】
アプリケーションインタフェース回路１０３は、ＭＰＥＧトランスポータ４０とアイソクロナス通信用送信前処理回路１０６およびアイソクロナス通信用受信後処理回路１０９とのクロック信号や制御信号等を含むＭＰＥＧトランスポートストリームデータの送受信の調停を行う。
【００３５】
リゾルバ１０５は、バスリセット時にＩＥＥＥ１３９４シリアルインタフェースバスＢＳを伝送されてきたセルフＩＤパケットの内容を解析し、ＣＦＲ１１１に格納する。
【００３６】
送信前処理回路１０６は、アプリケーションインタフェース回路１０３を介してＭＰＥＧトランスポータ４０によるＭＰＥＧトランスポートストリームデータを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長を調整し、かつ４バイトのソースパケットヘッダ（ＳＰＨ）を付加し、ＦＩＦＯ１１０に格納する。
【００３７】
送信前処理回路１０６は、ソースパケットヘッダを付加するときに受信側のデータ出力時間を決定するタイムスタンプを設定するが、この設定は以下のように行われる。
まず、ＭＰＥＧトランスポータ４０からパケットの最終データを受け取ったタイミングで内部のサイクルレジスタの値をラッチする。
次に、ＣＰＵ３０からホストインタフェース１０２を介してＣＦＲ１１１にセットされた遅延時間Txdelay を上記サイクルレジスタの値に加算する。
そして、加算した値をタイムスタンプとして、受け取ったパケットのソースパケットヘッダに挿入（設定）する。
【００３８】
図２は、ソースパケットヘッダにおけるタイムスタンプの具体的な構成を説明するための図である。
図２に示すように、受信側のデータ出力時間を決定するためのタイムスタンプは、２５ビットで現時刻を表す。
すなわち、タイムスタンプは２５ビットで構成され、下位１２ビットがサイクルオフセットＣＯ(cycle-offset)領域、上位１３ビットがサイクルカウントＣＣ(cycle-count) 領域として割り当てられている。
サイクルオフセットは０〜３０７１（１２ｂ １０１１１１１１１１１１）の１２５μｓをカウントし（クロックＣＬＫ＝２４．５７６ＭＨｚ）、サイクルカウントは０〜７９９９（１３ｂ １１１１１００１１１１１１）の１秒をカウントするものである。
したがって、原則として、タイムスタンプの下位１２ビットは３０７２以上を示すことはなく、上位１３ビットは８０００以上を示すことはない。
【００３９】
送信後処理回路１０７は、ＦＩＦＯ１１０に格納されたソースパケットヘッダを含むデータに対して図８に示すように、１３９４ヘッダ、ＣＩＰヘッダ１，２を付加してリンクコア１０１の送信回路に出力する。
具体的には、図８に示すように、データ長を表すdata-length 、このパケット転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードｓｙにより構成した１３９４ヘッダ、送信ノード番号のためのＳＩＤ(Source node ID)領域、データブロックの長さのためのＤＢＳ(Data Block Size) 領域、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 領域、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ領域、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣ領域により構成したＣＩＰヘッダ１、並びに転送されるデータの種類を表す信号フォーマットのためのＦＭＴ領域、および信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)領域により構成したＣＩＰヘッダ２を付加する。
【００４０】
受信前処理回路１０８は、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容を解析し、データを復元してソースパケットヘッダとデータをＦＩＦＯ１１０に格納する。
【００４１】
受信後処理回路１０９は、リンクコア１０１から供給されるシステムクロックＳＣＬＫを受けて、その周波数をアプリケーション側の規定に準拠した周波数に変換（本実施形態では分周）し、変換後のクロックに基づいてＦＩＦＯ１１０に格納されたパケットデータを読み出して、アプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータＳＴＤＴとしてＭＰＥＧトランスポータ４０へ出力する。
また、受信後処理回路１０９は、読み出しデータとともに、変換（分周）後のクロックＤＣＬＫおよびイネーブル信号ＥＮＢをアプリケーションインタフェース回路１０３を介してＭＰＥＧトランスポータ４０へ出力する。
なお、受信後処理回路１０９は、データ読み出し時においては、ＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）を比較し、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合には、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータをアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータとしてＭＰＥＧトランスポータ４０へ出力する。
【００４２】
図３は、受信後処理回路１０９の主要部を示すブロック構成図である。
図３に示すように、受信後処理回路１０９は、分周回路１０９１および読出回路１０９２を有する。
【００４３】
分周回路１０９１は、リンクコア１０１から供給されたシステムクロックＳＣＬＫの周波数、たとえば４９．１５２ＭＨｚを１／８に分周し、分周後の周波数、たとえば６．１４４ＭＨｚのクロックＤＣＬＫを読出回路１０９２に供給するとともに、アプリケーションインタフェース回路１０３を介し、ＭＰＥＧトランスポータ４０へ出力する。
なお、分周回路１０９１の分周値Ｎは、デフォルトでＮ＝８に設定されるが、ＣＰＵ３０からＣＦＲ１１１に設定された値に設定することも可能である。
この場合、アプリケーション側で用いられるクロックの周波数に合わせて、読出クロックＤＣＬＫを設定することができる。
【００４４】
読出回路１０９２は、分周回路１０９１により供給されるクロックＤＣＬＫに基づいてＦＩＦＯ１１０に格納された受信パケットデータをコントロール信号Ｓ１０９２により順次読み出し、イネーブル信号ＥＮＢとともに、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータをアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータＳＴＤＴとしてＭＰＥＧトランスポータ４０へ出力する。
【００４５】
次に、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳを伝送されてきたアイソクロナス通信用パケットを受信した場合の動作を、図４に関連付けて説明する。
【００４６】
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットは、リンクコア１０１を介して受信前処理回路１０８に入力される。
受信前処理回路１０８では、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容が解析され、データが復元されてソースパケットヘッダとデータがＦＩＦＯ１１０に書き込まれる。
【００４７】
そして、受信後処理回路１０９において、分周回路１０９１で、リンクコア１０１から供給されたシステムクロックＳＣＬＫの周波数、たとえば４９．１５２ＭＨｚが１／８に分周され、図４（ａ）に示すように、周波数６．１４４ＭＨｚのクロックＤＣＬＫが生成される。
この分周後のクロックＤＣＬＫは、読出回路１０９２に供給されるとともに、アプリケーションインタフェース回路１０３を介し、ＭＰＥＧトランスポータ４０へ出力されて、ＭＰＥＧトランスポータ４０においてデータ処理用クロックとして用いられる。
【００４８】
読出回路１０９２では、分周回路１０９１により供給されるクロックＤＣＬＫに基づいてＦＩＦＯ１１０に格納された受信パケットデータがコントロール信号Ｓ１０９２により順次読み出される。
そして、図４（ｂ），（ｃ）に示すように、イネーブル信号ＥＮＢとともに、ＦＩＦＯ１１０から読み出されたソースパケットヘッダを除くデータが、アプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータＳＴＤＴとしてＭＰＥＧトランスポータ４０へ出力される。
【００４９】
なお、読出回路１０９２によるデータ転送は、ＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データに基づいて行われる。
すなわち、ＦＩＦＯ１１０に格納されたソースパケットヘッダのタイムスタンプの時間データが読み出され、読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）が比較される。そして、サイクルタイムＣＴがタイムスタンプデータＴＳより大きい場合には、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータがアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータＳＴＤＴとしてＭＰＥＧトランスポータ４０に出力される。
【００５０】
以上説明したように、本実施形態によれば、リンクコア１０１から供給されたシステムクロックＳＣＬＫの周波数、たとえば４９．１５２ＭＨｚを１／８に分周し、分周後の周波数、たとえば６．１４４ＭＨｚのクロックＤＣＬＫを読出回路１０９２に供給するとともに、アプリケーションインタフェース回路１０３を介し、ＭＰＥＧトランスポータ４０へ出力する分周回路１０９１と、分周回路１０９１により供給されるクロックＤＣＬＫに基づいてＦＩＦＯ１１０に格納された受信パケットデータをコントロール信号Ｓ１０９２により順次読み出し、イネーブル信号ＥＮＢとともに、ＦＩＦＯ１１０に格納されているソースパケットヘッダを除くデータをアプリケーションインタフェース回路１０３を介し、ＭＰＥＧ用トランスポートストリームデータＳＴＤＴとしてＭＰＥＧトランスポータ４０へ出力する読出回路１０９２とを有する受信後処理回路１０９を設けたので、外部に読み出し用クロックを生成する回路を別に設けることなく、アプリケーション側に準拠した周波数のクロックを生成でき、アプリケーション側で処理可能なデータを得ることができる。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、外部に読み出し用クロックを生成する回路を別に設けることなく、アプリケーション側に準拠した周波数のクロックを生成でき、アプリケーション側で処理可能なデータを得ることができる信号処理回路を実現できる利点がある。
【図面の簡単な説明】
【図１】ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＭＰＥＧ用信号処理回路の一実施形態を示すブロック構成図である。
【図２】タイムスタンプの具体的な構成を説明するための図である。
【図３】本発明に係る受信後処理回路の主要部の構成例を示すブロック図である。
【図４】本発明に係る受信後処理回路の動作を説明するためのフローチャートである。
【図５】アイソクロナス通信における１ソースパケットのバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図である。
【図６】ＩＥＥＥ１３９４規格のアイソクロナス通信でデータを送信させるときの元のデータと、実際に送信されるパケットとの対応関係の一例を示す図である。
【図７】ソースパケットヘッダのフォーマットを示す図である。
【図８】アイソクロナス通信用パケットの基本構成例を示す図である。
【図９】ＩＥＥＥ１３９４シリアルインタフェースにおけるアイソクロナス通信系回路の基本構成を示すブロック図である。
【符号の説明】
１０…リンク・レイヤ回路、１０１…リンクコア(Link Core))、１０２…ホストインタフェース回路（Host I/F）、１０３２…アプリケーションインタフェース回路（AP I/F) 、１０４…アシンクロナス通信用ＦＩＦＯ、送信用ＦＩＦＯ（AT-FIFO)、１０４ｂ…受信用ＦＩＦＯ（AR-FIFO)、１０５…セルフＩＤ用リゾルバ(Resolver)、１０６…アイソクロナス通信用送信前処理回路(TXOPRE)、１０７…アイソクロナス通信用送信後処理回路(TXOPRO)、１０８…アイソクロナス通信用受信前処理回路(TXPRE) 、１０９…アイソクロナス通信用受信後処理回路(TXIPRO 、１１０…アイソクロナス通信用ＦＩＦＯ(I-FIFO)、１１１…コンフィギュレーションレジスタ（ＣＦＲ）、２０…フィジカル・レイヤ回路、３０…ＣＰＵ、４０…ＭＰＥＧトランスポータ。
Claims (6)
- 受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報をシリアルインタフェースバスを送信されるパケットに付加して送信し、データ転送路を介して他の信号処理回路からあらかじめ決められた時間サイクルで当該シリアルインタフェースバスに送信されるパケットデータを受信して当該アプリケーション側へ出力する信号処理回路であって、
上記パケットデータが記憶される記憶手段と、
上記パケットデータにあらかじめ決められた上記時間情報を加え、上位および下位領域で構成されるタイムスタンプデータとし、当該タイムスタンプデータを一旦上記記憶回路に格納した後、読み出して送信する送信回路と、
所定の周波数のシステムクロックを供給するクロック供給回路と、
上記クロック供給回路から供給されるシステムクロックを受けて、その周波数をアプリケーション側の規定に準拠した周波数に変換し、変換後のクロックに基づいて上記記憶手段に一旦格納された上記受信データを読み出し、読み出した当該受信データの上記タイムスタンプデータと所定時間間隔でリセットされるサイクルタイマとを比較し、当該サイクルタイマが当該タイムスタンプデータより大きい場合にアプリケーション側へ出力する受信回路と
を有する信号処理回路。 - 上記受信回路は、上記システムクロックの周波数を分周する分周回路と、
上記分周回路で分周されたクロックで上記記憶手段に記憶されているパケットデータを読み出してアプリケーション側へ出力する読出回路と
を有する請求項１記載の信号処理回路。 - 受信側で受信データをアプリケーション側へ出力すべき時間が設定された時間情報をシリアルインタフェースバスを送信されるパケットに付加して送信し、データ転送路を介して他の信号処理回路からあらかじめ決められた時間サイクルで当該シリアルインタフェースバスに送信されるパケットデータを受信して当該アプリケーション側へ出力する信号処理回路であって、
上記パケットデータが記憶される記憶手段と、
上記パケットデータにあらかじめ決められた上記時間情報を加え、上位および下位領域で構成されるタイムスタンプデータとして上記記憶手段に格納する第１の送信回路と、
上記記憶手段に格納された上記タイムスタンプデータを読みだし、所定のヘッダを付加して上記シリアルインタフェースバスに送信する第２の送信回路と、
所定の周波数のシステムクロックを供給するクロック供給回路と、
上記受信データを復元して上記記憶手段に格納する第１の受信回路と、
上記クロック供給回路から供給されるシステムクロックを受けて、その周波数をアプリケーション側の規定に準拠した周波数に変換し、変換後のクロックに基づいて上記記憶手段から復元した上記受信データを読み出し、読み出した当該受信データの上記タイムスタンプデータと所定時間間隔でリセットされるサイクルタイマとを比較し、当該サイクルタイマが当該タイムスタンプデータより大きい場合にアプリケーション側へ出力する第２の受信回路と
を有する信号処理回路。 - 上記第２の受信回路は、上記システムクロックの周波数を分周する分周回路と、
上記分周回路で分周されたクロックで上記記憶手段に記憶されているパケットデータを読み出してアプリケーション側へ出力する読出回路と
を有する請求項３記載の信号処理回路。 - 上記分周回路の分周値は、制御信号により任意の値に設定可能である
請求項２記載の信号処理回路。 - 上記分周回路の分周値は、制御信号により任意の値に設定可能である
請求項４記載の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30609198A JP4045672B2 (ja) | 1998-10-27 | 1998-10-27 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30609198A JP4045672B2 (ja) | 1998-10-27 | 1998-10-27 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000134281A JP2000134281A (ja) | 2000-05-12 |
| JP4045672B2 true JP4045672B2 (ja) | 2008-02-13 |
Family
ID=17952930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30609198A Expired - Fee Related JP4045672B2 (ja) | 1998-10-27 | 1998-10-27 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4045672B2 (ja) |
-
1998
- 1998-10-27 JP JP30609198A patent/JP4045672B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000134281A (ja) | 2000-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6259694B1 (en) | Signal processing circuit | |
| US6813282B1 (en) | Isochronous packet transfer method, computer readable recording media recorded with control program for executing isochronous packet transfer, and bridge and packet transfer control LSI | |
| US7400628B2 (en) | Data processing circuit | |
| JP3837857B2 (ja) | 信号処理回路 | |
| JP3731283B2 (ja) | 信号処理回路およびその方法 | |
| JP3799726B2 (ja) | 信号処理回路 | |
| JP4045672B2 (ja) | 信号処理回路 | |
| JP4140101B2 (ja) | 信号処理回路 | |
| JP4032543B2 (ja) | 信号処理回路 | |
| JP4148290B2 (ja) | 信号処理回路 | |
| US6965995B1 (en) | Signal processing circuit | |
| JP4078740B2 (ja) | 信号処理回路 | |
| JPH10285223A (ja) | 信号処理回路 | |
| JP3924903B2 (ja) | 信号処理回路 | |
| JP4120070B2 (ja) | 信号処理回路 | |
| JP3997634B2 (ja) | 信号処理回路 | |
| JP4148291B2 (ja) | 信号処理回路 | |
| JP4148292B2 (ja) | 信号処理回路 | |
| JP4192988B2 (ja) | 信号処理回路 | |
| KR100636107B1 (ko) | 실시간 데이터 처리 장치 및 방법 | |
| JPH10285235A (ja) | 信号処理回路 | |
| JPH10285190A (ja) | 信号処理回路 | |
| JPH10285236A (ja) | 信号処理回路 | |
| JPH10283289A (ja) | 信号処理回路 | |
| JP2002084288A (ja) | 信号処理回路および信号処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050620 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070626 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070831 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071030 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071112 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |