JPH10283289A - 信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】アプリケーション側からのデータ要求に即時応
答してデータを送出することができる応答性のよい信号
処理回路を提供する。 【解決手段】ＦＩＦＯ１１０に格納されたタイムスタン
プの時間データを読み出し、読み出したタイムスタンプ
データ（ＴＳ）とサイクルタイマによるサイクルタイム
（ＣＴ）を比較し、サイクルタイムＣＴがタイムスタン
プデータＴＳより大きい場合には、アプリケーション側
であるＭＰＥＧトランスポータ４０に読み出し可能信号
を出力し、この読み出し可能信号出力中に、ＦＩＦＯ１
１０に格納されているデータを順次にレジスタに先読み
して格納しておき、ＭＰＥＧトランスポータ４０からの
データを要求するデータ要求信号に応じて、即時にレジ
スタに格納した先読みデータを順次にＭＰＥＧトランス
ポータ４０に出力する受信後処理回路１０９を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルシリア
ルインターフェースに用いられる信号処理回路に関する
ものである。

【０００２】

【従来の技術】近年、マルチメディア・データ転送のた
めのインターフェースとして、高速データ転送、リアル
タイム転送を実現するＩＥＥＥ（The Institute of Ele
ctrical and Electronic Engineers) １３９４、Ｈｉｇ
ｈ ＰｅｒｆｏｒｍａｎｃｅＳｉｒｉａｌ Ｂｕｓが規
格化された。

【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送には、従来のRequest,Acknoledgeの要
求、受信確認を行うアシンクロナス（Asynchronous) 転
送と、あるノードから１２５μｓに１回必ずデータが送
られるアイソクロナス(Isochronous) 転送がある。

【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われる。

【０００５】図５は、アイソクロナス通信における１ソ
ースパケットのバイトサイズを示す図である。図５
（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図
５（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時の
パケットサイズを示している。

【０００６】ＤＶＢ仕様時のソースパケットサイズは、
図５（Ａ）に示すように、４バイトのソースパケットヘ
ッダ（ＳＰＨ；Source Packet Header）と１８８バイト
のデータの１９２バイトである。

【０００７】これに対して、ＤＳＳ仕様時のソースパケ
ットサイズは、図５（Ｂ）に示すように、４バイトのソ
ースパケットヘッダ（ＳＰＨ）、１０バイトの付加デー
タ、および１３０バイトのデータの１４４バイトであ
る。付加バイトはソースパケットヘッダとデータとの間
に挿入される。なお、ＩＥＥＥ１３９４規格では、取り
扱う最小データの単位は１クワドレット(quadlet)（＝
４バイト＝３２ビット）であるため、トランスポートス
トリームデータと付加データの合計が３２ビット単位で
構成できる設定であることが必要である。ただし、デフ
ォルトでは付加バイトなしで設定される。

【０００８】図６は、ＩＥＥＥ１３９４規格のアイソク
ロナス通信でデータを送信させるときの元のデータと、
実際に送信されるパケットとの対応関係の一例を示す図
である。

【０００９】図６に示すように、元のデータであるソー
スパケットは、４バイトのソースパケットヘッダと、デ
ータ長を調整するためのパディングデータを付加された
後、所定の数のデータブロックに分割される。なお、パ
ケットを転送するときのデータの単位が１クワドレット
（４バイト）であることから、データブロックや各種ヘ
ッダなどのバイト長は、全て４の倍数に設定される。

【００１０】図７は、ソースパケットヘッダのフォーマ
ットを示す図である。図７に示すように、ソースパケッ
トヘッダのうち、２５ビットには、たとえば上述したＤ
ＶＢ方式等のディジタル衛星放送等で利用されているＭ
ＰＥＧ(Moving Picture Experts Group)−ＴＳ(Transpo
rt Stream)データをアイソクロナス通信で送信するとき
に、ジッタを抑制するために利用されるタイムスタンプ
(TimeStamp)が書き込まれる。

【００１１】そして、このようなパケットヘッダやＣＩ
Ｐ(Common Isochronous Packet) ヘッダ等のデータが、
所定の数のデータブロックに付加されることによりパケ
ットが生成される。

【００１２】図８はアイソクロナス通信用パケットの基
本構成例を示す図である。図８に示すように、アイソク
ロナス通信のパケットは、第１クワドレットが１３９４
ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Hea
der-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-He
ader1)、第４クワドレットがＣＩＰヘッダ２（CIP-Head
er2)、第５クワドレットがソースパケットヘッダ（ＳＰ
Ｈ）で、第６クワドレット以降がデータ領域である。そ
して、最後のクワドレットがデータＣＲＣ(Data-CRC)で
ある。

【００１３】１３９４ヘッダは、データ長を表すdata-l
engt、このパケット転送されるチャネルの番号（０〜６
３のいずれか）を示すchannel 、処理のコードを表すtc
ode、および各アプリケーションで規定される同期コー
ドｓｙにより構成されている。ヘッダＣＲＣは、パケッ
トヘッダの誤り検出符号である。

【００１４】ＣＩＰヘッダ１は、送信ノード番号のため
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(Data Block Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(Fraction Number)
領域、パディグデータのクワドレット数のためのＱＰＣ
(Quadlet Padding Count) 領域、ソースパケットヘッダ
の有無を表すフラグのためのＳＰＨ領域、アイソクロナ
スパケットの数を検出するカウンタのためのＤＢＣ（Da
ta Block Continuty Counter）領域により構成されてい
る。なお、ＤＢＳ領域は、１アイソクロナスパケットで
転送するクワドレット数を表す。

【００１５】ＣＩＰヘッダ２は、転送されるデータの種
類を表す信号フォーマットのためのＦＭＴ領域、および
信号フォーマットに対応して利用されるＦＤＦ(Format
Dependent Field)領域により構成されている。

【００１６】ＳＰＨヘッダは、トランスポートストリー
ムパケットが到着した軸に固定の遅延値を加えた値が設
定されるタイムスタンプ領域を有している。また、デー
タＣＲＣは、データフィールドの誤り検出符号である。

【００１７】上述した構成を有するパケットの送受信を
行うＩＥＥＥ１３９４シリアルインタフェースの信号処
理回路は、主としてＩＥＥＥ１３９４シリアルバスを直
接ドライブするフィジカル・レイヤ回路と、フィジカル
・レイヤのデータ転送をコントロールするリンク・レイ
ヤ回路とにより構成される。

【００１８】

【発明が解決しようとする課題】ところで、たとえば上
述したＤＶＢ方式等のディジタル衛星放送等で利用され
ているＭＰＥＧ−ＴＳデータをアイソクロナス通信で送
信するときに、受信側の信号処理回路では、受信パケッ
トは一旦記憶装置としてのＲＡＭからなるＦＩＦＯ（Fi
rst-In First-Out）メモリ（以下、単にＦＩＦＯとい
う）に格納してから、付加されたタイムスタンプの時間
に応じて、いわゆるアプリケーション側であるＭＰＥＧ
トランスポータ(Transporter) に読み出し可能信号を出
し、ＭＰＥＧトランスポータからのデータを要求する信
号に応じて、受信したデータをトランスポートストリー
ムデータとして出力する。

【００１９】しかし、現在のＩＥＥＥ１３９４シリアル
インタフェースの信号処理回路では、ＭＰＥＧトランス
ポータからのデータを要求する信号に即時応答してＦＩ
ＦＯに格納されたデータを即時出力することが困難であ
る。

【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、アプリケーション側からのデー
タ要求に即時応答してデータを送出することができる応
答性のよい信号処理回路を提供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、あらかじめ決められた時間サイクルでシ
リアルインタフェースバスを送信されるデータを受信し
てアプリケーション側からのデータ要求信号に応答して
アプリケーション側へ当該受信データを出力する信号処
理回路であって、記憶手段と、受信したデータを復元し
上記記憶手段に格納する第１の受信回路と、上記記憶手
段に格納された受信データを、先読みして保持してお
き、上記アプリケーション側からのデータ要求信号に応
答してアプリケーション側へ当該保持データを出力する
第２の受信回路とを有する。

【００２２】また、本発明は、受信側で受信データをア
プリケーション側へ出力すべき時間が設定された時間情
報が付加され、かつあらかじめ決められた時間サイクル
でシリアルインタフェースバスを送信されるデータを受
信してアプリケーション側からのデータ要求信号に応答
してアプリケーション側へ当該受信データを出力する信
号処理回路であって、記憶手段と、受信したデータを復
元し時間情報と共に上記記憶手段に格納する第１の受信
回路と、上記記憶手段に格納された時間情報を読み出
し、当該時間情報に基づいて上記アプリケーション側に
読み出し可能信号を出力し、当該読み出し可能信号を出
力中に上記記憶手段に格納されている受信データを読み
出して保持しておき、上記読み出し可能信号に応答した
上記アプリケーション側からのデータ要求信号に応答し
てアプリケーション側へ当該保持データを出力する第２
の受信回路とを有する。

【００２３】また、本発明では、上記第２の受信回路
は、記憶手段に格納されたデータを単位幅毎に格納可能
な少なくとも一つの先読みデータ用レジスタを有し、上
記データの先読み時には、当該先読みデータ用レジスタ
に格納データを順次に読み出して保持し、データ要求信
号を受けたときには当該先読みデータ用レジスタに保持
されたデータを先読み順に出力する。

【００２４】また、本発明では、時間を計測する計測手
段を有し、上記第２の受信回路は、上記時間情報と上記
計測手段による計測時間値とを比較し、当該計測値が大
きい場合に、上記読み出し可能信号を出力する。

【００２５】本発明の信号処理回路によれば、あらかじ
め決められた時間サイクルでシリアルインタフェースバ
スを送信されたデータが第１の受信回路で受信され、こ
こで復元されて記憶手段に格納される。そして、第２の
受信回路で、記憶手段に格納された受信データが、先読
みされて保持され、アプリケーション側からのデータ要
求信号に応答してアプリケーション側へ当該保持データ
が出力される。

【００２６】本発明の信号処理回路によれば、受信側で
受信データをアプリケーション側へ出力すべき時間が設
定された時間情報が付加され、あらかじめ決められた時
間サイクルでシリアルインタフェースバスを送信された
データが第１の受信回路で受信され、ここで復元されて
時間情報とともに記憶手段に格納される。そして、第２
の受信回路で、記憶手段に格納された時間情報が読み出
され、たとえば当該時間情報と計測手段による計測時間
値とが比較され、当該計測値が大きい場合に、読み出し
可能信号がアプリケーション側に出力される。アプリケ
ーション側で読み出し可能信号に応答してデータ要求信
号が第２の受信回路に発せられる。第２の受信回路で
は、データ要求信号に応答してアプリケーション側へ当
該保持データが出力される。

【００２７】

【発明の実施の形態】第１実施形態 図１は、ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の第１の
実施形態を示すブロック構成図である。

【００２８】この信号処理回路は、リンク・レイヤ回路
１０、フィジカル・レイヤ回路２０、ホストコンピュー
タとしてのＣＰＵ３０により構成されている。また、４
０はＭＰＥＧトランスポータを示している。

【００２９】リンク・レイヤ回路１０は、ＣＰＵ３０の
制御の下、アシンクロナス転送およびとアイソクロナス
転送の制御、並びにフィジカル・レイヤ回路２０の制御
を行う。具体的には、図１に示すように、リンクコア(L
ink Core))１０１、ホストインタフェース回路（Host I
/F）１０２、アプリケーションインタフェース回路（AP
I/F) １０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａ、受
信用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナ
ス通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resol
ver)１０５、アイソクロナス通信用送信前処理回路(TXO
PRE)１０６、アイソクロナス通信用送信後処理回路(TXO
PRO)１０７、アイソクロナス通信用受信前処理回路(TXI
PRE)１０８、アイソクロナス通信用受信前処理回路(TXI
PRO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１
１０、およびコンフィギュレーションレジスタ（Config
uration Register、以下ＣＦＲという）１１１により構
成されている。

【００３０】図１の回路おいて、ホストインタフェース
回路１０２、送信用ＦＩＦＯ１０４ａ、アシンクロナス
通信の受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１
によりアシンクロナス通信系回路が構成される。そし
て、アプリケーションインタフェース回路１０３、送信
前処理回路１０６、送信後処理回路１０７、受信前処理
回路１０８、受信前処理回路１０９、ＦＩＦＯ１１０お
よびリンクコア１０１によりアイソクロナス通信系回路
が構成される。

【００３１】リンクコア１０１は、アシンクロナス通信
用パケットおよびアイソクロナス通信用パケットの送信
回路、受信回路、これらパケットのＩＥＥＥ１３９４シ
リアルバスＢＳを直接ドライブするフィジカル・レイヤ
回路２０とのインタフェース回路、１２５μｓ毎にリセ
ットされるサイクルタイマ、サイクルモニタやＣＲＣ回
路から構成されている。そして、たとえばサイクルタイ
マ等の時間データ等はＣＦＲ１１１を通してアイソクロ
ナス通信系処理回路に供給される。

【００３２】ホストインタフェース回路１０２は、主と
してホストコンピュータとしてのＣＰＵ３０と送信用Ｆ
ＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンク
ロナス通信用パケットの書き込み、読み出し等の調停、
並びに、ＣＰＵ３０とＣＦＲ１１１との各種データの送
受信の調停を行う。たとえばＣＰＵ３０からは、アイソ
クロナス通信用パケットのＳＰＨ（ソースパケットヘッ
ダ）に設定されるタイムスタンプ用遅延時間Txdelay が
ホストインタフェース１０２を通してＣＦＲ１１１にセ
ットされる。

【００３３】送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１
３９４シリアルバスＢＳに伝送させるアシンクロナス通
信用パケットが格納され、受信用ＦＩＦＯ１０４ｂには
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたア
シンクロナス通信用パケットが格納される。

【００３４】アプリケーションインタフェース回路１０
３は、ＭＰＥＧトランスポータ４０とアイソクロナス通
信用送信前処理回路１０６およびアイソクロナス通信用
受信前処理回路１０９とのクロック信号や制御信号等を
含むＭＰＥＧトランスポートストリームデータの送受信
の調停を行う。

【００３５】リゾルバ１０５は、ＩＥＥＥ１３９４シリ
アルバスＢＳを伝送されてきたセルフＩＤパケットを解
析し、ＣＦＲ１１１に格納する。

【００３６】送信前処理回路１０６、アプリケーション
インタフェース回路１０３を介してＭＰＥＧトランスポ
ータ４０によるＭＰＥＧトランスポートストリームデー
タを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通
信用としてクワドレット（４バイト）単位にデータ長を
調整し、かつ４バイトのソースパケットヘッダ（ＳＰ
Ｈ）を付加し、ＦＩＦＯ１１０に格納する。

【００３７】ソースパケットヘッダを付加するときに受
信側のデータ出力時間を決定するタイムスタンプを設定
するが、この設定は以下のように行われる。まず、ＭＰ
ＥＧトランスポータ４０からパケットの最終データを受
け取ったタイミングで内部のサイクルレジスタの値をラ
ッチする。次に、ＣＰＵ３０からホストインタフェース
１０２を介してＣＦＲ１１１にセットされた遅延時間Tx
delay を上記サイクルレジスタの値に加算する。そし
て、加算した値をタイムスタンプとして、受け取ったパ
ケットのソースパケットヘッダに挿入（設定）する。

【００３８】図２は、タイムスタンプの具体的な構成を
説明するための図である。図２に示すように、受信側の
データ出力時間を決定するためのタイムスタンプは、２
５ビットで現時刻を表す。すなわち、タイムスタンプは
２５ビットで構成され、下位１２ビットがサイクルオフ
セットＣＯ(cycle-offset)領域、上位１３ビットがサイ
クルカウントＣＣ(cycle-count) 領域として割り当てら
れている。サイクルオフセットは０〜３０７１（１２ｂ
１０１１１１１１１１１１）の１２５μｓをカウント
し（クロックＣＬＫ＝２４．５７６ＭＨｚ）、サイクル
カウントは０〜７９９９（１３ｂ １１１１１００１１
１１１１）の１秒をカウントするものである。したがっ
て、原則として、タイムスタンプの下位１２ビットは３
０７２以上を示すことはなく、上位１３ビットは８００
０以上を示すことはない。

【００３９】送信後処理回路１０７は、ＦＩＦＯ１１０
に格納されたソースパケットヘッダを含むデータに対し
て図８に示すように、１３９４ヘッダ、ＣＩＰヘッダ
１，２を付加してリンクコアの送信回路に出力する。

【００４０】受信前処理回路１０８は、リンクコア１０
１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送さ
れてきたアシンクロナス通信用パケットを受けて、受信
パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内
容を解析し、データを復元してソースパケットヘッダと
データをＦＩＦＯ１１０に格納する。

【００４１】受信後処理回路１０９は、ＦＩＦＯ１１０
に格納されたソースパケットヘッダのタイムスタンプの
時間データを読み出し、読み出したタイムスタンプデー
タ（ＴＳ）とリンクコア１０１内にあるサイクルタイマ
によるサイクルタイム（ＣＴ）を比較し、サイクルタイ
ムＣＴがタイムスタンプデータＴＳより大きい場合に
は、アプリケーション側であるＭＰＥＧトランスポータ
４０に読み出し可能信号を出し、この読み出し可能信号
出力中に、ＦＩＦＯ１１０に格納されているソースパケ
ットヘッダを除くデータを、たとえば３クワドレットを
一組として順次にレジスタに先よ読みして格納してお
き、ＭＰＥＧトランスポータ４０からのデータを要求す
るデータ要求信号に応じて、即時にレジスタに格納した
先読みデータをトランスポートストリームデータとして
順次にアプリケーションインタフェース回路１０３を介
し、ＭＰＥＧトランスポータ４０に出力する。

【００４２】図３に、受信後処理回路１０９におけるデ
ータ先読み回路の構成例を示す。このデータ先読み回路
は、フリップフロップからなるレジスタ群ＲＥＧ１１〜
ＲＥＧ１３、カウンタＣＴ１１、およびスイッチ回路Ｓ
Ｗ１１により構成されている。なお、各レジスタ群ＲＥ
Ｇ１１〜ＲＥＧ１３は、実際は、１クワドレットの各ビ
ットに対応して３２個ずつ並列に接続されるが、図３で
は図面の簡単化のために、それぞれ１個のみを図示して
いる。

【００４３】レジスタ群１１は、ＦＩＦＯ１１０に格納
された第１番目のクワドレットの３２ビットの第１デー
タＤＴ１を、図４に示すように、第１イネーブル信号Ｅ
Ｎ１の立ち上がりのタイミングでラッチする。レジスタ
群１２は、ＦＩＦＯ１１０に格納された第２番目のクワ
ドレットの３２ビットの第２データＤＴ２を、図４に示
すように、第２イネーブル信号ＥＮ２の立ち上がりのタ
イミングでラッチする。レジスタ群１３は、ＦＩＦＯ１
１０に格納された第２番目のクワドレットの３２ビット
のデータＤＴ３を、図４に示すように、第３イネーブル
信号ＥＮ３の立ち上がりのタイミングでラッチする。そ
して、レジスタ群ＲＥＧ１１の出力はスイッチ回路ＳＷ
１１の入力端子ａに接続され、レジスタ群ＲＥＧ１２の
出力はスイッチ回路ＳＷ１１の入力端子ｂに接続され、
レジスタ群ＲＥＧ１３の出力はスイッチ回路ＳＷ１１の
入力端子ｃに接続されている。

【００４４】カウンタＣＴ１１は、初期状態で２ビット
データ「００」をスイッチ回路ＳＷ１１に出力し、アプ
リケーションインタフェース回路１０３からの先読みデ
ータ出力完了信号ＳＯＣを入力する毎に１ずつカウント
アップし、そして、たとえば第３データＤＴ３を読み出
したことを示す第３データ読み出し信号ＲＤ３を受ける
と初期値「０」をロードする。したがって、カウンタＣ
Ｔ１１は、値「０」，「１」，「２」を順にとり、その
出力は順に「００」，「０１」，「１０」を繰り返すこ
とになる。

【００４５】スイッチ回路ＳＷ１１は、カウンタ１１の
出力信号ＳＣＴを、値「００」で受けると出力端子ｄに
出力端子ａを接続し、値「０１」で受けると出力端子ｄ
に出力端子ｂを接続し、値「１０」で受けると出力端子
ｄに出力端子ｃを接続する。したがって、データ先読み
回路では、第４データがある場合にはレジスタ群ＲＥＧ
１１に格納され、同様に、第５データがある場合にはレ
ジスタ群ＲＥＧ１２に格納され、第６データがある場合
にはレジスタ群ＲＥＧ１３に格納され、カウンタＣＴ１
１の出力信号ＳＣＴの値に応じて順次に出力される。

【００４６】次に、ＩＥＥＥ１３９４シリアルバスＢＳ
を伝送されてきたアイソクロナス通信用パケットを受信
した場合の動作を説明する。

【００４７】ＩＥＥＥ１３９４シリアルバスＢＳを伝送
されてきたアイソクロナス通信用パケットは、リンクコ
ア１０１を介して受信前処理回路１０８に入力される。
受信前処理回路１０８では、受信パケットの１３９４ヘ
ッダ、ＣＩＰヘッダ１，２等の内容が解析され、データ
が復元されてソースパケットヘッダとデータがＦＩＦＯ
１１０に書き込まれる。

【００４８】受信後処理回路１０９においては、ＦＩＦ
Ｏ１１０に格納されたソースパケットヘッダのタイムス
タンプの時間データが読み出され、読み出されたタイム
スタンプデータ（ＴＳ）とリンクコア１０１内にあるサ
イクルタイマによるサイクルタイム（ＣＴ）とが比較さ
れる。比較の結果、サイクルタイムＣＴがタイムスタン
プデータＴＳより大きい場合には、アプリケーション側
であるＭＰＥＧトランスポータ４０に読み出し可能信号
が出力される。そして、この読み出し可能信号中に、Ｆ
ＩＦＯ１１０に格納されているソースパケットヘッダを
除くデータが、３クワドレットを一組として順次に先読
みレジスタ群ＲＥＧ１１〜ＲＥＧ１３に順次に先読みさ
れて格納され、この状態で待機する。

【００４９】そして、ＭＰＥＧトランスポータ４０から
のデータを要求するデータ要求信号に応じて、カウンタ
ＣＴ１１でＭＰＥＧトランスポータ４０へ送るタイミン
グでカウンタＣＴ１１の値「００」がロードされる。こ
れにより、スイッチ回路ＳＷ１１では、出力端子ｄに入
力端子ａが接続され、レジスタ群ＲＥＧ１１に格納され
ていた第１データＤＴ１が即時にトランスポートストリ
ームデータとしてアプリケーションインタフェース回路
１０３を介し、ＭＰＥＧトランスポータ４０に出力され
る。カウンタＣＴ１１では、アプリケーションインタフ
ェース回路１０３からの先読みデータ出力完了信号ＳＯ
Ｃが入力されると、１だけカウントアップされ、その値
は「０１」になる。これにより、スイッチ回路ＳＷ１１
では、出力端子ｄに入力端子ｂが接続され、レジスタ群
ＲＥＧ１２に格納されていた第２データＤＴ２が即時に
トランスポートストリームデータとしてアプリケーショ
ンインタフェース回路１０３を介し、ＭＰＥＧトランス
ポータ４０に出力される。そして、カウンタＣＴ１１で
は、アプリケーションインタフェース回路１０３からの
次の先読みデータ出力完了信号ＳＯＣが入力されると、
さらに１だけカウントアップされその値は「１０」にな
る。これにより、スイッチ回路ＳＷ１１では、出力端子
ｄに入力端子ｃが接続され、レジスタ群ＲＥＧ１３に格
納されていた第３データＤＴ３が即時にトランスポート
ストリームデータとしてアプリケーションインタフェー
ス回路１０３を介し、ＭＰＥＧトランスポータ４０に出
力される。カウンタＣＴ１１においては、第３データＤ
Ｔ３が読み出されたことを示す第３データ読み出し信号
ＲＤ３が入力さると初期値「０」がロードされる。した
がって、カウンタＣＴ１１は、値「０」，「１」，
「２」を順にとり、その出力は順に「００」，「０
１」，「１０」を繰り返すことになる。

【００５０】以上説明したように、本実施形態によれ
ば、ＦＩＦＯ１１０に格納されたソースパケットヘッダ
のタイムスタンプの時間データを読み出し、読み出した
タイムスタンプデータ（ＴＳ）とリンクコア１０１内に
あるサイクルタイマによるサイクルタイム（ＣＴ）を比
較し、サイクルタイムＣＴがタイムスタンプデータＴＳ
より大きい場合には、アプリケーション側であるＭＰＥ
Ｇトランスポータ４０に読み出し可能信号を出力し、こ
の読み出し可能信号出力中に、ＦＩＦＯ１１０に格納さ
れているソースパケットヘッダを除くデータを、たとえ
ば３クワドレットを一組として順次にレジスタに先よ読
みして格納しておき、ＭＰＥＧトランスポータ４０から
のデータを要求するデータ要求信号に応じて、即時にレ
ジスタに格納した先読みデータをトランスポートストリ
ームデータとして順次にアプリケーションインタフェー
ス回路１０３を介し、ＭＰＥＧトランスポータ４０に出
力する受信後処理回路１０９を設けたので、アプリケー
ション側からのデータ要求に即時応答してデータを送出
することができる応答性のよい信号処理回路を実現でき
る。

【００５１】なお、データ格納レジスタ群の数は必要に
応じて増減可能であり、カウンタＣＴ１１のビット数は
レジスタ群の数によって増減することがいうまでもな
い。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
アプリケーション側からのデータ要求に即時応答してデ
ータを送出することができる応答性のよい信号処理回路
を実現できる利点がある。

【図面の簡単な説明】

【図１】ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の第１の
実施形態を示すブロック構成図である。

【図２】タイムスタンプの具体的な構成を説明するため
の図である。

【図３】本発明に係るデータ先読み回路の構成例を示す
ブロック図である。

【図４】図３の回路のデータの先読みタイミングを説明
するための図である。

【図５】アイソクロナス通信における１ソースパケット
のバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様
時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図で
ある。

【図６】ＩＥＥＥ１３９４規格のアイソクロナス通信で
データを送信させるときの元のデータと、実際に送信さ
れるパケットとの対応関係の一例を示す図である。

【図７】ソースパケットヘッダのフォーマットを示す図
である。

【図８】アイソクロナス通信用パケットの基本構成例を
示す図である。

【符号の説明】

１０…リンク・コア回路、１０１…リンクコア(Link Co
re))、１０２…ホストインタフェース回路（Host I/
F）、１０３２…アプリケーションインタフェース回路
（AP I/F) 、１０４…アシンクロナス通信用ＦＩＦＯ、
送信用ＦＩＦＯ（AT-FIFO)、１０４ｂ…受信用ＦＩＦＯ
（AR-FIFO)、１０５…セルフＩＤ用リゾルバ(Resolve
r)、１０６…アイソクロナス通信用送信前処理回路(TXO
ut1)、１０７…アイソクロナス通信用送信後処理回路(T
XOut2)、１０８…アイソクロナス通信用受信前処理回路
(TXIn1) 、１０９…アイソクロナス通信用受信前処理回
路(TXIn2) 、１１０…アイソクロナス通信用ＦＩＦＯ(I
-FIFO)、１１１…コンフィギュレーションレジスタ（Ｃ
ＦＲ）、２０…フィジカル・レイヤ回路、３０…ＣＰ
Ｕ、４０…ＭＰＥＧトランスポータ。

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【手続補正書】

【提出日】平成１０年２月２７日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図２】

【図７】

【図１】

【図３】

【図４】

【図６】

【図５】

【図８】

Claims (7)

【特許請求の範囲】
1. 【請求項１】 あらかじめ決められた時間サイクルでシ
   リアルインタフェースバスを送信されるデータを受信し
   てアプリケーション側からのデータ要求信号に応答して
   アプリケーション側へ当該受信データを出力する信号処
   理回路であって、 記憶手段と、 受信したデータを復元し上記記憶手段に格納する第１の
   受信回路と、 上記記憶手段に格納された受信データを、先読みして保
   持しておき、上記アプリケーション側からのデータ要求
   信号に応答してアプリケーション側へ当該保持データを
   出力する第２の受信回路とを有する信号処理回路。
2. 【請求項２】 上記第２の受信回路は、記憶手段に格納
   されたデータを単位幅毎に格納可能な少なくとも一つの
   先読みデータ用レジスタを有し、上記データの先読み時
   には、当該先読みデータ用レジスタに格納データを順次
   に読み出して保持し、データ要求信号を受けたときには
   当該先読みデータ用レジスタに保持されたデータを先読
   み順に出力する請求項１記載の信号処理回路。
3. 【請求項３】 上記送信データはＩＥＥＥ１３９４規格
   のアイソクロナス転送で行われる請求項１記載の信号処
   理回路。
4. 【請求項４】 受信側で受信データをアプリケーション
   側へ出力すべき時間が設定された時間情報が付加され、
   かつあらかじめ決められた時間サイクルでシリアルイン
   タフェースバスを送信されるデータを受信してアプリケ
   ーション側からのデータ要求信号に応答してアプリケー
   ション側へ当該受信データを出力する信号処理回路であ
   って、 記憶手段と、 受信したデータを復元し時間情報と共に上記記憶手段に
   格納する第１の受信回路と、 上記記憶手段に格納された時間情報を読み出し、当該時
   間情報に基づいて上記アプリケーション側に読み出し可
   能信号を出力し、当該読み出し可能信号を出力中に上記
   記憶手段に格納されている受信データを読み出して保持
   しておき、上記読み出し可能信号に応答した上記アプリ
   ケーション側からのデータ要求信号に応答してアプリケ
   ーション側へ当該保持データを出力する第２の受信回路
   とを有する信号処理回路。
5. 【請求項５】 上記第２の受信回路は、記憶手段に格納
   されたデータを単位幅毎に格納可能な少なくとも一つの
   先読みデータ用レジスタを有し、上記データの先読み時
   には、当該先読みデータ用レジスタに格納データを順次
   に読み出して保持し、データ要求信号を受けたときには
   当該先読みデータ用レジスタに保持されたデータを先読
   み順に出力する請求項４記載の信号処理回路。
6. 【請求項６】 時間を計測する計測手段を有し、 上記第２の受信回路は、上記時間情報と上記計測手段に
   よる計測時間値とを比較し、当該計測値が大きい場合
   に、上記読み出し可能信号を出力する請求項４記載の信
   号処理回路。
7. 【請求項７】 上記送信データはＩＥＥＥ１３９４規格
   のアイソクロナス転送で行われる請求項４記載の信号処
   理回路。