CN1292122A

CN1292122A - 数据传输控制装置及电子设备

Info

Publication number: CN1292122A
Application number: CN99803401A
Authority: CN
Inventors: 石田卓也; 神原义幸; 和田文利
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-10-27
Filing date: 1999-10-26
Publication date: 2001-04-18
Anticipated expiration: 2019-10-26
Also published as: KR100464469B1; DE69931604D1; EP1049020B1; TW451137B; CN1146799C; EP1049020A1; KR20010033660A; JP2000134232A; JP3494042B2; DE69931604T2; WO2000025216A1; US6834316B1; EP1049020A4

Abstract

目的在于提供一种能有效地利用各节点具有的资源,减轻处理的额外开销的数据传输控制装置、电子设备。信息包整形电路接收从各节点发送的IEEE 1394标准的自ID信息包,并整形为用由一系列自ID信息包的行组成的数据和首部构成帧的信息包,与上层进行接口。删除自ID信息包的奇偶性,用删除了奇偶性的自ID信息包的行构成信息包的数据,同时将差错状态信息附加到奇偶性的尾部。使信息包的首部分离并写入首部局,将数据分离并写入数据区,同时将表示数据地址的数据指示字附到信息包的首部。在数据区设置自ID信息包专用区。检测是否在自ID期间中,并将能在自ID期间中传输的信息包看作自ID信息包,进行信息包整形。

Description

数据传输控制装置及电子设备

技术领域

本发明涉及数据传输控制装置及包含该装置的电子设备。

背景技术

近年来，一种被称作IEEE1394的接口标准日益引人注目。该IEEE1394，是将即使对下一代多媒体也能适应的高速串行总线接口规范化后制定的标准。按照该IEEE1394，即使是动图象等要求实时性的数据也能够处理。此外，在IEEE1394的总线上，不仅可以连接打印机、扫描器、CD-R驱动器、硬盘驱动器等计算机的外围设备，而且还能连接电视摄像机、VTR、TV等家电产品。因此，期望着能够飞跃地促进电子设备的数字化。

在例如[IEEE1394高性能串行总线概要](Interface Apr．1996的1～10)、[PC外围设备用总线系列标准总览](Interface Jan．1997的106页～116页)、[IEEE1394-1995(FireWire规范)的实时传输模式与多媒体对应协议](Interface Jan．1997的136～146页)中，公开了上述IEEE1394的概要。此外，作为遵循IEEE1394的数据传输控制装置，已知有得克萨斯仪器公司生产的TSB12LV31等。

在该IEEE1394中，总线复位后进行树识别，然后进行自识别。而且在该自识别时，各节点向所有的节点广播自身的自ID信息包。而且，接收到自ID信息包的各节点，按照需要在自身具有的存储器中保持这些自ID信息包。

然而由于该自ID信息包的个数随节点数而增加，所以数量非常大。为了使该许多自ID信息包与其它的LINK信息包相区别地对固件等的上层准确地进行接口，需要附加至少1字段的首部。因而，由于该许多自ID信息包的存在，压迫各节点具有的存储器的空闲容量。因而产生不能有效利用各节点具有的资源的问题。

在按照IEEE1394的数据传输装置中，为了提高系统总体的实际传输速度，希望尽可能减轻在CPU上工作的固件和应用软件处理的额外开销。

发明的公开

本发明正是鉴于上述技术课题而开发的，其目的在于提供一种能有效地利用各节点具有的资源的数据传输控制装置以及使用它的电子设备。

本发明的另一目的是提供一种能减轻固件和应用软件等的处理的额外开销的数据传输控制装置以及使用它的电子设备。

为了解决上述课题，本发明的用以在与总线连接的多个节点之间进行数据传输的数据传输控制装置的特征在于包括：

信息包整形装置，接收从各节点传输的一系列自识别信息包，在用由上层使用的控制信息与从各节点传输的一系列自识别信息包一起组成的数据构成帧的信息包上，对能被传输的系列自识别信息包进行整形；以及将整形后的信息包写入存储装置的写入装置。

如按照本发明，通过将一系列的自识别信息包包装成一个并附加控制信息进行信息包整形，一系列自识别信息包与上层进行接口。因而，与将控制信息附加到各自识别信息包再与上层进行接口的情况相比，能节约写入整形后的信息包的存储装置的存储区。由于将一系列自识别信息包归拢在一起进行处理，所以能减轻固件等处理的额外开销。

本发明的特征在于，上述信息包整形装置，在自识别信息包包括错误检查信息时，删除自识别信息包中的该错误检查信息，在用与删除该错误检查信息的自识别信息包一起组成的数据和上述控制信息构成成帧的信息包上，对一系列能传输的信息包进行整形。如果这样处理，能进一步节约写入整形后的信息包的存储装置的存储区域。

本发明的特征在于，上述信息包整形装置，根据上述错误检查信息判断在从各节点传输来的自识别信息包上是否存在差错，将表示在自识别信息包上是否存在差错的状态信息附加到信息包的控制信息上。如按照这样处理，能简单地将在自识别信息包上存在差错的情况传输到上层。

本发明的特征在于，上述信息包整形装置将表示在自识别期间是否接收了信息包的状态信息附加到信息包的控制信息。如按照这样处理，使通过将自识别信息包进行包装得到的信息包与此外的信息包的区别变得容易。

本发明的特征在于包括：在上述存储装置是可随机存取的并被分离为控制信息区和数据区的情况下，将信息包的控制信息写入上述存储装置的上述控制信息区，将信息包的数据写入上述存储装置的上述数据区的信息包分离装置；以及将用以指示写入上述数据区的数据地址的数据指示字附加到上述控制信息上的装置。如按照这样处理，能将整形后的信息包的控制信息部分与数据部分分别进行处理，从而能减轻固件等的处理的额外开销。

本发明的特征在于，上述信息包分离装置将对一系列自识别信息包进行整形得到的信息包的数据写入到为上述存储装置的自识别信息包专用而设置的区域中。如按照这样处理。能简化生成拓扑图等时的处理。

本发明的特征在于，包括根据从下层传输来的状态信息检测是否在自识别期间中的装置，上述信息包整形装置将在自识别期间传输的一系列信息包看作自识别信息包并对该一系列自识别信息包进行整形。如这样处理，能简易地检测出作为处理对象的信息包是否是自识别信息包，从而能谋求硬件的小规模化。

在本发明中希望进行根据IEEE1394的标准的数据传输。

本发明的电子设备的特征在于包括：上述任一数据传输控制装；对通过上述数据传输控制装置及总线从其它节点接收到的数据进行规定处理的装置；用以输出和存储进行过处理的数据的装置。本发明的电子设备的特征还在于包括：上述任一数据传输控制装置；对通过上述数据传输控制装置和总线从其它节点发送的数据进行规定处理的装置；用以取入进行了处理的数据的装置。

按照本发明，能使在电子设备中输出从其它节点传输的数据并存储的处理和在电子设备中将所取入的数据传输到其它节点的处理高速化。按照本发明，能使存储整形后的信息包的存储装置小规模化，同时能减轻控制数据传输的固件等的处理负担，从而能使电子设备低成本化、小规模化。

附图的简单说明

图1A、图1B、图1C是用于说明非同步传输及同步传输的图。

图2A、图2B是用于说明树识别的图。

图3是用于说明自识别的图。

图4A、图4B、图4C、图4D是表示自ID信息包等物理层信息包的格式的图。

图5是表示IEEE1394的协议结构的图。

图6是表示本实施形态的数据传输控制装置的结构例的图。

图7是用于说明首部(控制信息)区域与数据区域的分离的图。

图8是表示本实施形态的比较例的结构例的图。

图9是用于说明图8结构的数据传输方法的图。

图10是用以说明数据传输方法的其它例的图。

图11是用以说明本实施形态的数据传输方法的图。

图12是用以说明自ID期间的图。

图13A、图13B是用以说明比较例、本实施形态的信息包整形的图。

图14A、图14B是用以说明删除自ID信息包的奇偶部分的方法的图。

图15A是用以说明将数据指示字附加到首部的方法的图，图15B是用以说明将表示是否是自ID期间的信息包的BR附加到尾部的方法的图。

图16是用以说明将自ID信息包专用区设置在数据区的方法的图。

图17是表示链路核心(信息包整形电路)与MDAC(RF用)的结构例的图。

图18是用以说明在自ID期间的信息包整形的详细处理例的定时波形图。

图19A图19B是用以说明控制总线CTL、数据总线D、状态信息(状态位)的图。

图20A、图20B是表示PHY信息包的格式的图。

图21是用以说明TAG的图。

图22是用以说明在自ID期间之外的信息包整形的详细处理例的定时波形图。

图23A、图23B、图23C是各种电子设备的内部框图的实例。

图24A、图24B。图24C是各种电子设备的外观图的实例。

实施发明的最佳形态

以下，用附图详细说明本发明的最佳实施形态。

1． IEEE1394

首先，简单说明IEEE1394的概要。

1．1数据传输速度、连接拓扑结构

在IEEE1394(IEEE1394-1995、P1394．a)中，可以进行100～400Mbps的高速数据传输(在P1394．b中为800～3200Mbps)。另外，也允许将传输速度不同的节点与总线连接。

各节点按树形连接，在1条总线上最多可以连接63个节点。如利用总线桥，则可以连接大约64000个节点。

当接通电源、或带电插拔设备时，将发生总线复位，并将与连接拓扑结构有关的信息全部清除。并且，在总线复位后，进行树识别(决定根节点)、自识别。在这之后，决定同步资源管理器、循环主控装置、总线管理器等管理节点。然后，开始通常的信息包传输，

1．2传输方式

在IEEE1394中，作为信息包传输方式，准备有适于要求可靠性的数据传输的非同步传输及适于要求实时性的动图象和声音等的数据传输的同步传输。

在图1A中，示出非同步子动作的例，一个子动作，由协调、信息包传输、确认构成，即，在传输数据之前，首先，进行与总线使用权有关的协调处理。然后，从源(传输源)节点向目标(传输目标)节点传输信息包。在该信息包的首部中，包含源ID及目标ID。目标节点，通过读出该目标ID，判断是否是向自身节点传输的信息包。目标节点，在接收信息包后，向源节点返送一个确认(ACK)信息包。

在信息包传输与ACK之间存在着确认间隔。此外，在一个子动作与下一个子动作之间存在着子动作间隔。并且，如尚未经过与子动作间隔相当的一定的总线空闲时间，则不能开始下一个子动作的协调处理。因此，可以避免子动作的相互冲突。

在图1B中，示出同步子动作的例。由于同步传输在广播(对连接于总线的所有节点传输)中执行，所以在接收信息包时不必返送ACK。此外，在同步传输中，不是使用节点ID而是信道编号进行信息包传输。在子动作之间存在着同步间隔。

在图1C中，示出传输数据时的总线状态。同步传输，通过由循环主控装置按一定周期生成周期起始信息包开始。因此，每一个信道至少可以在每125μS内传输一个信息包。其结果是，可以进行动图象和声音等要求实时性的数据传输。

非同步传输，在同步传输的间隔中进行，即，同步传输的优先级高于非同步传输。如图1C所示，其实现方式为，使同步间隔的时间比非同步传输的子动作间隔的时间短。

1．3树识别

树识别在总线复位后进行。通过树识别决定节点间的母子关系及根节点。

首先，叶节点(只与一个节点连接的节点)，将母代通知发送到邻接的节点。例如，如图2A所示，当连接节点A、B、C、D、E时，从节点A向节点B、从节点D和E向节点C发送母代通知(PN)。

收到母代通知的节点，将发送源的节点认作自己的子节点。然后，向其子节点发送子代通知。例如，在图2A中，从节点B向节电A、从节点C向节点D和E发送子代通知(CN)，按这种方式，决定节点B、A之间、节点C、D之间、节点C、E之间的母子关系。

节点B、C之间的母子关系，由哪一个先发送母代通知决定。例如，如图2B所示，节点C一方先发送母代通知，所以，节点B为母节点，而节点C为子节点。

端口连接目标的所有节点都是自己的子节点的节点，是根节点。在图2B中，节点B为根。在IEEE1394中，所有节点都有可能成为根。

1．4自识别

在树识别后，进行自识别。在自识别中，在连接拓扑结构上从离根节点远的节点起按顺序传输自ID信息包。

更具体地说，例如，如图3所示，首先，由连接于根节点B的端口1(编号小的端口)的节点A向所有节点播送自ID信息包(自识别信息包)。

然后，选择与节点B的端口2(编号大的端口)连接的节点C，并由连接于该节点C的端口1(编号小的端口)的节点D播送自ID信息包。接着，由连接于该节点C的端口2(编号大的端口)的节点E播送自ID信息包，在这之后，由节点C进行播送。最后，由作为根的节点B播送自ID信息包，并完成自识别。

在自ID信息包内包含着各节点煌ID。在进行广播的时刻从其他节点接收到的自ID信息包的个数，用作该各节点的ID。例如，在图3中，在节点A进行广播的时刻，哪一个节点都没有发出自ID信息包，所以节点A的ID为0。节点A，在自ID信息包内包含该ID=0而进行播送。在节点D进行广播的时刻，只有节点A发出自ID信息包。因此，节点D的ID为1。同样，节点E、C、B的ID，分别为2、3、4。

在图4A中，示出自ID信息包的格式。如该图所示，在自ID信息包内包含各节点的基本信息。具体地说，包含着与各节点的ID(PHY_ID)、链路层是否变为激活状态(L)、间隔计数(gap_cnt)、传输速度(sp)、是否具有成为同步资源管理器的能力(C)、电力状态(pwr)、端口状态(p0、p1、p2)等有关的信息。

在图4B中，示出当节点的端口数为4个以下时使用的自ID信息包#1、#2、#3的格式。当端口数为4～11个时，可使用自ID信息包#0(图4A)和#1，12～19个时可使用自ID信息包#0、#1、#2，20～27个时可使用用自ID信息包#0、#1、#2和#3。

另外，在图4C、图4D中，与自ID信息包一样，示出作为物理层信息包(PHY信息包)的链路接通信息包、PHY结构信息包的格式。

1．5同步资源管理器

同步资源管理器(IRM)具有以下的管理功能。

第1，提供同步传输所需要的各种资源。例如，提供信道编号寄存器或带宽寄存器。第2，提供指示总线管理器的ID的寄存器。第3，当没有总线管理器时，具有用作简易的总线管理器的作用。

在具有成为IRM的能力(具有管理同步资源的能力)、且进入动作状态(链路层变为激活状态)的节点中(在具有成为1RM的资格的节点中)，使最靠近根的(ID最大的)节点成为IRM。更具体地说，在图4A的自ID信息包中，在指示是否具有成为IRM的能力的C(CONTENDER)位及指示链路层是否激活的L(LINK_ACTIVE)位都是1位的节点中，使最靠近根的节点(PHY_ID最大的节点)成为IRM。例如，当根节点的自ID信息包的C位及L位为1时，根节点成为IRM。

1．6循环主控装置、总线管理器

循环主控装置，具有发送图1C中示出的周期起始信息包的作用，并使根节点为循环主控装置。

总线管理器，进行拓扑图(各节点的连接状态)的生成、速度图的生成、总线的电力管理、循环主控装置的决定、间隔计数的最佳化等工作。

1．7协议结构

用图5说明IEEE1394的协议结构(层结构)。

IEEE1394的协议，由物理层、链路层、事务处理层构成。另外，串行总线管理，对物理层、链路层、事务处理层进行监视或控制，并提供用于节点控制和总线资源管理和各种功能。

物理层，定义将由链路层使用的逻辑符号变换为电信号或进行总线协调的总线物理接口。

链路层，提供寻址、数据检验、数据成帧、循环控制等。

事务处理层，定义用于进行读、写、锁定等事务处理的协议。

物理层的链路层，通常由数据传输控制装置(接口芯片)等硬件实现。而事务处理层，则由在CPU上运行的固件或硬件实现。

2．总体结构

以下，用图6说明本实施形态的总体结构。

在图6中，PHY接口10，是与实现物理层协议的PHY芯片进行接口的电路。链路核心20，是实现链路层协议及事务处理层协议的一部分的电路，提供用于各节点间的信息包传输的各种服务。寄存器22，是用于控制实现这些协议的链路核心20的寄存器。

FIFO(ATF)30、FIFO(ITF)32、FIFO(RF)34，分别为非同步发送用、同步发送用、接收用的FIFO，例如，由寄存器或半导体存储器等硬件构成。在本实施形态中，这些FIFO30、32、34的级数非常少。例如，一个FIFO的级数，最好为3级以下，而2级以下更为理想。

DMAC40、42、44，分别为ATF、ITF、RF用的DMA控制器。通过使用这些DMAC40、42、44，可以在RAM80与链路核心20之间进行数据传输，而无需使CPU66介入。寄存器46，是控制DMAC40、42、44等的寄存器。

端口接口50，是与应用层设备(例如进行打印机的打印处理的设备)进行接口的电路。在本实施形态中，通过使用该端口接口50，可以进行例如8位的数据传输。

FIFO(PF)52，是用于进行与应用层设备之间的数据传输的FIFO，DMAC54，是PF用的DMA控制器。寄存器56，是控制端口接口50及DMAC54的寄存器。

CPU接口60，是与控制数据传输控制装置的CPU66进行接口的电路。CPU接口60，包括地址译码器62、数据同步化电路63、中断控制器64。时钟控制电路68，用于控制本实施形态中使用的时钟，输入从PHY芯片发送来的SCLK及作为主时钟的HCLK。

缓冲管理器70，是管理与RAM80的接口的电路。缓冲管理器70，包括用于控制缓冲管理器的寄存器72、协调与RAM80的总线连接的协调电路74、生成各种控制信号的定序器76。

RAM80，具有作为可随机存取的信息包存储装置的功能，其功能例如由SRAM、DRAM等实现。而且，在本实施形态中，如图7所示，该RAM80被分离为首部区域(广义地说，为控制信息区域)及数据区域。因此，可将信息包的首部(广义地说，为控制信息)存储在图7的首部区域内，并将信息包的数据存储在数据区域内。

另外，RAM80，如安装在本实施形态的数据传输控制装置内，则尤为理想，但也可以将其一部分或全部安装在外部。

总线90(或总线92、94)，是与应用系统连接的总线(第1总线)。而总线96(或总线98)，用于控制数据传输控制装置，是与控制数据传输控制装置的设备(例如CPU)电气连接的总线(第2总线)。此外，总线100(或总线102、104、105、106、107、108、109)，是与物理层设备(例如PHY芯片)电气连接的总线(第3总线)。另外，总线110，是与作为可随机存取的存储装置的RAM电气连接的总路线(第4总线)。

缓冲管理器70的协调电路74，用于对来自DMAC40、DMAC42、DMAC44、CPU接口60、DMAC54的总线访问请求进行协调。然后，根据其协调结果，分别在总线105、107、109、98、94中的任何一个与RAM80的总线110之间确立数据路径(在第1、第2、第3总线的任一个与第4总线之间确立数据路径)。

本实施形态的一个特征在于，设有存储信息包的可随机存取的RAM80，同时设有彼此分离的总线90、96、100及用于将这些总线与RAM80的总线110连接的协调电路74。

例如，在图8中示出结构与本实施形态不同的数据传输控制装置的例。在该数据传输控制装置中，链路核心902，通过PHY接口900、总线922与PHY芯片连接。此外，链路核心902，还通过FIF904、906、908、CPU接口920、总线920与CPU912连接。而CUP912，则通过总线924与作为CPU内的本机存储器的RAM914连接。

FIFO904、906、908，与图6的FIFO30、32、34不同，其级数非常多(例如一个FIFO为16级左右)。

用图9说明采用结构如图8所示的数据传输控制装置时的数据传输方法。从其他节点通过PHY芯片930传送到的接收信息包，由CPU912通过总线922、数据传输控制装置932、总线920接收。接着，CPU912，将所收到的接受信息包通过总线924写入RAM914。然后，CPU912，对接收信息包进行加工，以便使应用层可以使用，并通过总线926传输到应用层的设备934。

另一方面，当传输来自应用层设备934的数据时，CPU912，将该数据写入RAM914。接着，通过将首部附加于RAM914的数据而生成遵循了IEEE1394的信息包。然后，将所生成的信息包通过数据传输控制装置932、PHY芯片930等发送到其他节点。

但是，如按照这种数据传输方法，则CPU912的处理负荷将非常繁重。因此，即使提高在节点间进行连接的串行总线传输速度，也将由于CPU912的处理开销等而使整个系统的实际传输速度降低，其结果是不能实现高速的数据传输。

作为解决上述问题的一种方法，如图10所示，也可考虑利用硬件DMA实现数据传输控制装置932与RAM914之间的数据传输、及RAM914与应用层设备934之间的数据传输的方法。

但是，在这种方法中，在数据传输控制装置932与RAM914之间的数据传输、RAM914与CPU912之间的数据传输、RAM914与应用层设备934之间的数据传输中都要使用CPU总线928。因此，假如要实现整个系统的数据传输的高速化，那么，作为CPU总线928就必须使用像PCI总线那样的高速总线，因此这将导致使用数据传输控制装置的电子设备的成本提高。

与此不同，在本实施形态中，如图11所示，使数据传输控制装置120与应用层设备124之间的总线90、CPU总线96、数据传输控制装置120与RAM80之间的总线110彼此分离。因此，可以将CPU总路线96只使用于数据传输的控制。此外，可以通过占有总线90在数据传输控制装置120与应用层设备124之间进行数据传输。例如，当装有数据传输控制装置120的电子设备是打印机时，可以占有总线90而传输打印数据。其结果是，可以减轻CPU66的处理负荷，并能提高整个系统的实际传输速度。另外，作为CPU66可以采用廉价的型式，同时，作为CPU总线96也没有必要使用高速的总线。因此，可以降低电子设备的成本，并能实现小型化。

3．自ID信息包的整形

3．1本实施形态的特征

如图12所示，在自ID期间，从与总线连接的所有节点发送自ID信息包。而且，各自ID信息包的第1字段成为包括节点ID等基本信息的数据本体，第2字段成为作为第1字段反转的奇偶性(错误检查信息)(详细情况参照图4A)。

例如，在图8构成的数据传输控制装置中，如图13A所示整形这一系列自ID信息包。即，对在作为物理层信息包的自ID信息包上附加用以与上层(事务处理层、应用层、串行总线控制层)接口的首部这样的信息包进行整形。而且，整形后的信息包存储在作为CPU的局部存储器的RAM(图8的RAM914)中。

然而，自ID信息包必须只是与节点数对应的个数，在总线上连接63个接点时，有必要保持例如最少63个自ID信息包。即，自ID信息包的个数通常非常多。因而将首部附加到这些自ID信息包上并直接存储到RAM中后，RAM的空闲容量被压迫，不能有效地利用各节点的资源。每当接收各个自ID信息包时，固件必须进行必要的处理。因此，自ID信息包的个数增加时，固件的处理负担增加。进而在自ID期间结束后，即因总线复位发生使最初的子动作间隙发生后，必须进行该接收到自ID信息包的整形作业。因而自ID信息包的个数增加后，该整形作业的处理负担也增加。

因此，如图13B所示，在本实施形态中，将传输来的一系列信息包整形为用首部(广义上是控制信息)和由一系列自ID信息包组成的数据构成帧的信息包。也就是说，将该一系列信息包包装成一个，由于进行了该包装，附加一个首部，与上层进行接口。

在图13A的比较例中，对自ID信息包的每一个一一对应地附加首部。与此不同，在本实施形态中，像这样对全部自ID信息包的每个都附加首部是太浪费了。在将一系列自ID信息包包装成一个的信息包上附加一个首部。

通过这样处理，在本实施形态中，能有效地消解压迫作为信息包存储存储器的RAM(图6的RAM80)的空闲容量的情况。因此，能谋求RAM的小规模化，谋求数据传输控制装置和电子设备的低成本化、小规模化。

在图13A的比较例中，有N个自ID信息包时，整形后的信息包个数也成为N个。因而，为了从RAM中读出这些整形后的信息包，就要进行N次信息包读出。

与此不同，在本实施形态中，即使在存在N个自ID信息包时，整形后的信息包也成为N个。因此，为从RAM读出整形后的信息包，只要进行一次信息包读出就可以了。从而能大大地减轻固件等的处理负担。因此能采用廉价的CPU，能谋求数据传输控制装置和电子设备的低成本化、小规模化。

在本实施形态中，由于将一系列自ID信息包归纳成1个，所以与图13A的比较例相比，有信息包的处理变得简单的优点。

在本实施形态中，如图14A所示，删除自ID信息包的第2字段的奇偶性，由删除了该奇偶性的自ID信息包(自ID信息包的数据本体)的行构成整形后的信息包的数据部分。通过这样处理，与未删除奇偶性的情况相比，能使整形后的信息包的尺寸成为一半。其结果，能进一步节约自ID信息包的存储所必须的RAM的使用容量。

这时，根据各自ID信息包的奇偶性判断在自ID信息包中是否存在差错，如图14B所示，希望将表示是否存在差错的状态信息即HCE附加到信息包的尾部(在广义上是控制信息)。通过这样处理，即使删除了自ID信息包的奇偶性，也能将在自ID信息包上是否存在差错适当地传送到上层。

即使在来自与总线连接的多个节点的自ID信息包中有一个错误的自ID信息包而在其它的自ID信息包中没有错误，也有必要再次重新进行自识别。因此对全部自ID信息包，作为差错状态信息的HCE一个就足够。

如图14B所示，HCE最好包含在尾部，但使HCE包括在首部，也可以将HCE存储到寄存器等规定的存储装置中。

在本实施形态中，如图15A所示将RAM分离成首部区(广义上是控制信息区)和数据区，将整形后的信息包的首部和尾部存储在首部区，将数据存储在数据区。将指示写入数据区的数据的地址(例如开头地址)的数据指示字附加到首部。

通过这样处理，由于在RAM上首部和数据不混合存在，所以首部和数据的处理变得容易，能减轻CPU的处理负荷。

除了数据指示字外，用以表示数据的尺寸(自ID信息包1～N的总体尺寸)的数据长度信息可以附加到首部或尾部上。

在本实施形态中，如图15B所示，将作为表示在自ID期间是否有接收到的信息包的状态信息即BR附加到信息包的尾部。

即，如图4A～图4D所示，在物理层使用的PHY信息包上，除了自ID信息包外还有链路导通信息包和PHY结构信息包。而且，在本实施形态中，最好固件等能容易地区别自ID信息包和其它的PHY信息包(链路导通信息包、PHY结构信息包)。如图15A所示，数据指示字等附加到自ID信息包上，在自ID信息包和其它的PHY信息包中固件的处理不同。

然而，即使使用在IEEE1394中被标准化的tcode作为区别信息包种类用的信息，也不能区别作为处理对象的信息包是PHY信息包中的哪个信息包。

按照本实施形态，如图15B所示，表示在自ID期间是接收到信息包的BR附加到信息包的尾部。因此，固件等能容易地区别自ID信息包和其它的PHY信息包，能减轻处理负荷。

3．2构成

本实施形态的信息包的整形功能由图6的链路核心20实现，信息包分离的功能由DMAC44实现。

图17示出链路核心20、FIFO34、DMAC44的结构的一例。在图17中省略了与信息包整形和信息包分离无关的电路框图。

链路核心20，包括总线监视电路130、串行·并行变换电路132、信息包整形电路160。信息包整形电路160包括信息包诊断电路142、定序器168、缓冲器168、选择器170，信息包诊断电路142包括TAG生成电路162、首部和尾部生成电路164、错误检查电路166。

其中，总线监视电路130，是对通过PHY接口10与PHY芯片连接的8位宽度的数据总线D、2位宽度的控制总线CTL进行监视的电路。

串行·并行变换电路132，是将数据总线D的数据变换为32位数据的电路。例如，当传输速度为400Mbps时将8位数据变换为32位数据，200Mbps时将4位数据变换为32位数据，100Mbps时将2位数据变换为32数据。

信息包诊断电路142，是对自ID信息包等的信息包进行诊断的电路。TAG生成电路162，是生成用于区别首部、数据、尾部等的TAG的电路，首部和尾部生成电路164，是生成在图13B～图15B等中说明过的首部和尾部(脚注)的电路。此外，错误检查电路166，是通过检验信息包中所包含的奇偶性等错误校验信息而检查错误的电路。

定序器167，用于生成各种控制信号。缓冲器168、选择器170，根据来自信息包诊断电路142的信号SEL，选择来自串行·并行变换电路132的DI、来自信息包诊断电路142的首部和尾部、来自DMAC44的数据指针中的任何一个。

FIFO34，具有作为缓冲器的功能，用于对来自链路核心20的输出数据即RD的相位及对RAM80的写入数据即WDATA的相位进行调整，包含着FIFO状态判断电路35。FIFO状态判断电路35，当FIFO腾空时，将EMPTY激活，当FIFO装满时，将FULL激活。

DMAC44，包括信息包分离电路180、存取请求执行电路190、存取请求发生电路192。

信息包分离电路180，是用于分离由信息包整形电路160整形后的信息包并将首部和尾部写入RAM80的首部区域、将数据写入数据区域的电路(参照图7)。信息包分离电路180，包括TAG判别电路182、指示字更新电路184、地址发生电路188。

TAG判别电路182，是对由TAG生成电路162生成的TAG(DTAG)进行判别的电路。

指示字更新电路184，是接收TAG判别电路182的输出并更新用于将首部和数据写入RAM80的首部指示字和数据指示字的电路。

地址发生电路188，是接收指示字更新电路184的输出并产生对RAM80的写入地址WADR的电路。

存取请求执行电路190，是用于执行来自链路核心20的存取请求的电路。存取请求执行电路190，当来自FIFO状态判断电路35的FULL变为激活状态时，将FFULL激活。信息包整形电路160内的定序器167，以FFULL不是激活状态为条件，将RD(RxData)的选通信号即RDS激活。

另外，RFAIL，是定序器167将接收中的失败通知存取请求执行电路190用的信号。

存取请求发生电路192，是用于产生对RAM80的存取请求的电路。存取请求发生电路192，接收来自缓冲管理器70的写入确认信号即WACK和来自FIFO状态判断电路35的EMPTY并将写入请求即WREQ输出的缓冲管理器70。

3．3动作

以下，用图18的时间波形图等详细说明本实施形态的动作。

首先，说明链路核心20的动作。

总线监视电路130判断是否在自ID期间(从总线复位到第12次的子动作间隙的期间)中，在自ID期间中的情况下，如图18的C1所示，使表示在总线复位中的信号BRIP为H电平。

如下这样检测是否在自ID期间。首先，总线监视电路130监视来自PHY芯片的2位CTL。而且如图19A所示，在CTL为(01)的情况下，如图19B所示，判断为从PHY芯片通过数据总线D发送状态信息。通过检查从该PHY芯片通过D发送的状态信息中的状态位的内容。如图19C所示，能判断总线复位是否被进行(位2)、子动作间隙是否已到来(位1)等。而且，如总线监视电路130判断总线复位已进行，则如图18所示，使BRIP为H电平，如判断为子动作间隙已来到，则使BRIP回到L电平。

通过监视该BRIP的电平，信息包诊断电路142能得知是否在自ID期间中，而且将该自ID期间发送的信息包看作自ID信息包，进行上述信息包整形。

进入自ID期间后，首先信息包诊断电路142的首部和尾部生成电路164生成首部。该首部通过缓冲器168输入到选择器170，根据来自信息包诊断电路142的信号SEL，选择器170选择该首部。因此，如图18的C2所示，首部被输出到FIFO34作为RD。

图20A示出在信息包是自ID信息包时首部和尾部生成电路164生成的首部和尾部的格式。在同图中成为挂网的部分是尾部，除此以外是首部。

图20B示出在信息包是自ID信息包以外的的PHY信息包时，首部和尾部生成电路164生成的首部和尾部的格式。

首部作为RD输出后，接着，来自DMAC44的数据指示字通过缓冲器168输入到选择器170，选择器170对其进行选择。因此，如图18的C3所示，数据指示字输出到FIFO34作为RD。

如19B所示，CTL为(10)时成为接收状态，从PHY芯片通过数据总线D发送自ID信息包。串行·并行变换电路132将这些自ID信息包的数据变换为32位的数据即DI，并输出到信息包诊断电路142和缓冲器168。

DIE是表示DI的数据是否有效的信号(DIE为H电平时有效)。通过检查该DIE，信息包诊断电路142能够得知信息包的分隔符。DIS是用以得知DI的取入定时的选通信号。

输出数据指示字作为RD输出后，接着，来自串行·并行变换电路132的上述DI(一系列自ID信息包)通过缓冲器168输入到选择器170，选择器170对其进行选择。因此，如C4所示，一系列自ID信息包输出到FIFO34作为RD。

这时在本实施形态中，如在图14A中说明的那样，删除自ID信息包的第2字段，而不输出到FIFO34。信息包诊断电路142的差错检查电路166对这些第2字段进行检查。而且如在图14B中说明过的那样，在一系列自ID信息包中存在一个差错的信息包时，差错检查电路166将差错状态信息HCE附加到尾部中那样来对首部和尾部生成电路164进行指示。

DI作为RD输出后，接着来自首部和尾部生成电路164的尾部通过缓冲器168输入到选择器170，选择器170对其进行选择。因此，如C5所示，尾部被输出到FIFO34作为RD。

该尾部如图20A所示包括表示数据尺寸的Datalenglh、表示是否有自ID期间中的信息包的RD以及作为差错状态信息的HCE。

成为处理对象的信息包是是自ID期间中的自ID信息包时，如图20A所示，BR成为1，是自ID期间之外的链路导通信息包和PHY结构信息包时，如图20B所示，BR成为0。通过这样处理，tcodl即使是相同的QxE，固件也能区别这些信息包。

在自ID信息包中存在1个差错信息时，HCE成为1。因此，固件等也能简单地检测出自ID信息包中是否存在差错，可以再次重新进行自识别的处理。

TAG生成电路162生成用以区别作为RD输出的信息的TAG。在实施形态中如图21所示，TAG是2位，(00)(01)(10)(11)分别表示首部、尾部、数据、开始(首部的开头)。从而在图18中TAG例如如(11)(00)(10)……(01)这样变化。由该2位的TAG和32位的RD构成的34位的数据被输入到FIFO34。

图22表示在自ID期间之外，对自ID信息包以外的PHY信息包(链路导通信息包、PHY结构信息包)进行整形时的定时波形图。信息包诊断电路142在BRIP为L电平时，判断为在自ID期间以外。而且这时控制信号SEL，在生成首部后不选择数据指示字。即，与图18的C3不同，如图22的D1所示，不进行将数据指示字附加到首部的处理。还与图18的C4不同，如图22的D2所示，也不进行将多个PHY信息包组装成1个的处理。如图20B所示，表示是否是自ID期间中的BR被设定为0。而TAG变化为(11)(10)(01)。

下面对DMAC44的动作进行说明。

信息包分离电路180中包含的TAG判别电路182判别对RAM80的写入数据即WDATA以及从FIFO34输出的DTAG，WDATA判定开始(首部的开头)、首部、数据、尾部的任何一个。而且，指示字更新电路184根据该判定结果，进行首部指示字和数据指示字的更新。接着，地址发生电路188根据更新后的首部指示字和数据指示字产生WDATA的写入地址即WADR。

更具体地说，例如，根据DTAG判定WDATA是开始或首部时，指示字更新电路184进行首部指示字的递增(广义上是更新)。地址发生电路188根据递增的首部指示字产生作为RAM80的地址的WADR。

接着，根据DTAG判定WDATA为数据时，指示字更新电路184进行数据指示字的递增。地址发生电路188根据递增的数据指示字产生WADR。最后，根据TDAG判定WDATA是尾部时，指示字更新电路184这次进行首部指示字的递增。

如上所述，分离信息包并写入首部区和数据区成为可能。

特别是在本实施形态中，附加到首部的数据指示字从指示字更新电路184传输到数据包整形电路160。而且信息包整形电路160将该传输的数据指示字附加到信息包的首部。通过这样处理，从首部区读出了首部的固件等能很容易地得知与该首部对应的数据在数据区的存储地址。数据指示字的附加由信息包整形电路160进行，DMAC44与其无关。因而DMAC44专用于对RAM80的数据写入处理，能简化DMAC44的电路结构和处理。

分离RAM80的区域的边界例如首部区域与数据区域的边界的设定这样来实现，即CPU66(固件等)通过CPU接口60，对在图6的寄存器46中包含的指示字设定寄存器设定指示边界地址的指示字。

在数据区被分离为多个时(分离为同步传输用和非同步传输用区域的情况，分离为第1、第2非同步传输用区域的情况等)，希望准备分别指示各区域的多个数据指示字。更具体地说如图17所示，DMAC44对信息包整形电路160分送多个数据指示字，例如第1，第2数据指示字(也可以送三个以上的数据指示字)。通过这样处理，将数字摄象机中的动图象数据连续地存储到同步传输用数据区，将打印机中的打印数据连续地存储到第2非同步传输用数据区(在第1非同步传输用数据区存储指令数据、状态数据等控制用数据)成为可能。

存储请求发生电路192根据来自FIFO状态判断电路35的EMPTY和来自缓冲管理器70的WACK生成WQEQ，并输出到缓冲管理器70。缓冲管理器70的协调电路74根据WREQ由该WRDQ、PF用DMAC54、CPU接口60进行总线的协调。

4．电子设备

以下，说明包含本实施形态的数据传输控制装置的电子设备的例。

例如，在图23A中示出作为电子设备之一的打印机的内部框图。在图24A中示出其外观图。CPU(微型计算机)510，进行系统的总体控制等。操作部511，用于由用户操作打印机。在ROM516内存储着控制程序、字形等，RAM518，具有作为CPU510的工作区的功能。显示板519，用于使用户观察打印机的动作状态。

通过PHY芯片502、数据传输控制装置500从个人计算机等其他节点传送到的打印数据，通过总线504直接传送到打印处理部512。然后，打印数据，由打印处理部512进行所赋予的处理，并由包括打印头等的打印部(用于输出数据的装置)514在纸上进行打印并输出。

在图23B中示出作为电子设备之一的扫描器的内部框图。在图24B中示出其外观图。CPU520，进行系统的总体控制等。操作部512，用于由用户操作扫描器。在ROM526内存储着控制程序等，RAM528，具有作为CPU520的工作区的功能。

利用由光源、光电变换器等构成的图象读取部(用于取入数据的装置)522读取原稿的图像，并由图象处理部524对所读取的图象数据进行处理。然后，通过总线505将处理后的图象数据直接传送到数据传输控制装置500。数据传输控制装置500，通过将首部等附加于该图象数据而生成信息包。并通过PHY芯片502发送到个人计算机等其他节点。

在图23C中示出作为电子设备之一的CD-R驱动器的内部框图。在图24C中示出其外观图。CPU530，进行系统的总体控制等。操作部531，用于由用户操作CD-R。在ROM536内存储着控制程序等，RAM538具有作为CPU530的工作区的功能。

利用由激光器、电动机、光学系统等构成的读取和写入部(用于取入数据的装置或用于存储数据的装置)533从CD-R532读取的数据，输入到信号处理部534，进行纠错处理等所赋予的信号处理。然后，通过总线506将进行了信号处理的数据直接传送到数据传输控制装置500。数据传输控制装置500，通过将首部等附加于该图象数据而生成信息包，并通过PHY芯片502发送到个人计算机等其他节点。

另一方面，通过PHY芯片502、数据传输控制装置500从其他节点传送到的数据，通过总线506直接传送到信号处理部534。然后，由信号处理部534对该数据进行所赋予的处理，并由读取和写入部533存储在CD-R532内。

另外，在图23A、图23B、图23C中，除CPU510、520、530外，也可以另外设置用于进行数据传输控制装置500中的数据传输控制的CPU。

通过将本实施形态的数据传输控制装置应用于电子设备，可以进行高速的数据传输。因此，当用户由个人计算机等进行了打印输出指示时，将以很小的延时完成打印。此外，在对扫描器发出取入图象数据的指示后，用户可以看到以很小的延时读取图象。另外，能以高速进行从CD-R的数据读取或对CD-R的数据写入。进一步，也可以很容易地将多个电子设备与一个主系统连接使用，或将多个电子设备与多个主系统连接使用。

另外，通过将本实施形态的数据传输控制装置应用于电子设备，可以减轻在CPU上运行的固件的处理负荷，并能采用廉价的CPU和低速的总线。进一步，能使存储信息包的RAM小容量化。从而也能降低电子设备的成本并实现小型化。

作为可以应用本实施形态的数据传输控制装置的电子设备，除上述以外，例如也可以考虑各种光盘驱动器(CDROM、DVD)、磁性光盘驱动器(MO)、硬盘驱动器、TV、VTR、电视摄像机、音响设备、电话机、投影机、个人计算机、电子记事薄、字处理器等各种设备。

本发明不限定于本实施形态，在本发明的主旨范围内可以实施各种变形。

例如，本发明的数据传输控制装置的结构，虽然以图6的结构最为理想，但并不限定于此。例如，也可采用图8所示的结构。

另外，本发明，最好是应用于按IEEE1394标准进行的数据传输，但并不限定于此。例如，本发明也可以应用于与IEEE1394基于同一思路的标准或对IEEE1394有所发展的标准的数据传输。

Claims

1．一种用以在与总线连接的多个节点之间进行数据传输的数据传输控制装置，其特征在于包括：

信息包整形装置，接收从各节点传输来的一系列自识别信息包，在由上层使用的控制信息和解从各节点传输的一系列自识别信息包的行组成的数据构成帧的信息包上，对能传输的一系列自识别信息包进行整形；和

将整形后的信息包写入存储装置的写入装置。

2．如权利要求1的数据传输控制装置，其特征在于，上述信息包整形装置，在自识别信息包包括差错检查信号时，删除自识别信息包中的该差错检查信息，在用由删除了该差错检查信息的自识别信息包的行组成的数据和上述控制信息构成帧的信息包上对传输来的一系列自识别信息包进行整形。

3．如权利要求2的数据传输控制装置，其特征在于，上述信息包整形装置根据上述差错检查信息判断在从各节点传输来的自识别信息包上是否有差错，将表示在自识别信息包上是否有差错的状态信息附加到信息包的控制信息上。

4．如权利要求1的数据传输控制装置，其特征在于，上述信息包整形装置将表示在自识别期间是否有接收到的信息包的状态信息附加到信息包的控制信息。

5．如权利要求2的数据传输控制装置，其特征在于，上述信息包整形装置将表示在自识别期间是否有接收到的信息包的状态信息附加到信息包的控制信息。

6．如权利要求3的数据传输控制装置，其特征在于，上述信息包整形装置将表示在自识别期间是否有接收到的信息包的状态信息附加到信息包的控制信息。

7．如权利要求1的数据传输控制装置，其特征在于包括：信息包分离装置，在上述存储装置是可随机存取的并同时分离为控制信息区和数据区的情况下，将信息的控制信息写入上述存储装置的上述控制信息区，将信息包的数据写入上述存储装置的上述数据区；以及将指示在上述数据区写入的数据的地址的数据指示字附加到上述控制信息的装置。

8．如权利要求2的数据传输控制装置，其特征在于包括：

信息包分离装置，在上述存储装置可随机存取并被分离为控制信息区和数据区的情况下，将信息包的控制信息写入上述存储装置的上述控制信息区，将信息包的数据写入上述存储装置的上述数据区；以及

将指示在上述数据区写入的数据的地址的数据指示字附加到上述控制信息的装置。

9．如权利要求3的数据传输控制装置，其特征在于包括：

信息包分离装置，在上述存储装置可随机存取并被分离为控制信息区和数据区的情况下，将信息包的控制信息写入上述存储装置的上述控制信息区，将信息包的数据写入上述存储装置的上述数据区；以及将指示在上述数据区写入的数据的地址的数据指示字附加到上述控制信息的装置。

10．如权利要求4的数据传输控制装置，其特征在于包括：

11．如权利要求7的数据传输控制装置，其特征在于，上述信息包分离装置，将对一系列自识别信息包进行整形得到的信息包的数据写入上述存储装置的为自识别信息包专用所设置的区域。

12．如权利要求8的数据传输控制装置，其特征在于，上述信息包分离装置，将对一系列自识别信息包进行整形所得到的信息包的数据写入上述存储装置的为自识别信息包专用所设置的区域。

13．如权利要求9的数据传输控制装置，其特征在于，上述信息包分离装置，将对一系列自识别信息包进行整形所得到的信息包的数据写入上述存储装置的为自识别信息包专用所设置的区域。

14．如权利要求10的数据传输控制装置，其特征在于，上述信息包分离装置，将对一系列自识别信息包进行整形得到的信息包的数据写入上述存储装置的为自识别信息包专用所设置的区域。

15．如权利要求1的数据传输控制装置，其特征在于，包括根据从下层传输来的状态信息检测是否在自识别期间中的装置，上述信息包整形装置，将在自识别期间中传输的一系列信息包看作自识别信息包，并对该一系列自识别信息包进行整形。

16．如权利要求2的数据传输控制装置，其特征在于，包括根据从下层传输来的状态信息检测是否在自识别期间中的装置，上述信息包整形装置，将在自识别期间中传输的一系列信息包看作自识别信息包，并对该一系列自识别信息包进行整形。

17．如权利要求3的数据传输控制装置，其特征在于，包括根据从下层传输来的状态信息检测是否在自识别期间中的装置，上述信息包整形装置，将在自识别期间中传输的一系列信息包看作自识别信息包，并对该一系列自识别信息包进行整形。

18．如权利要求4的数据传输控制装置，其特征在于，包括根据从下层传输来的状态信息检测是否在自识别期间中的装置，上述信息包整形装置，将在自识别期间中传输的一系列信息包看作自识别信息包，并对该一系列自识别信息包进行整形。

19．如权利要求7的数据传输控制装置，其特征在于，包括根据从下层传输来的状态信息检测是否在自识别期间中的装置，上述信息包整形装置，将在自识别期间中传输的一系列信息包看作自识别信息包，并对该一系列自识别信息包进行整形。

20．如权利要求11的数据传输控制装置，其特征在于，包括根据从下层传输来的状态信息检测是否在自识别期间中的装置，上述信息包整形装置，将在自识别期间中传输的一系列信息包看作自识别信息包，并对该一系列自识别信息包进行整形。

21．如权利要求1数据传输控制装置，其特征在于，进行根据IEEE1394的标准的数据传输。

22．如权利要求2数据传输控制装置，其特征在于，进行根据IEEE1394的标准的数据传输。

23．如权利要求3数据传输控制装置，其特征在于，进行根据IEEE1394的标准的数据传输。

24．如权利要求4数据传输控制装置，其特征在于，进行根据IEEE1394的标准的数据传输。

25．如权利要求7数据传输控制装置，其特征在于，进行根据IEEE1394的标准的数据传输。

26．如权利要求11数据传输控制装置，其特征在于，进行根据IEEE1394的标准的数据传输。

27．如权利要求15数据传输控制装置，其特征在于，进行根据IEEE1394的标准的数据传输。

28．一种电子设备，其特征在于包括：

权利要求1～27中任一项所说的数据传输控制装置；

通过上述数据传输控制装置及总线对从其它节点接收到的数据进行规定处理的装置；和

用以输出或存储进行了处理的数据的装置。

29．一种电子设备，其特征在于包括：

权利要求1～27中任一项所说的数据传输控制装置；

通过上述数据传输控制装置及总线对向其它节点发送的数据进行规定处理的装置；和

用以取入进行处理的数据的装置。