JPH1117773A

JPH1117773A - シリアルインタフェース回路

Info

Publication number: JPH1117773A
Application number: JP9164809A
Authority: JP
Inventors: Takayasu Muto; 隆保武藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-06-20
Filing date: 1997-06-20
Publication date: 1999-01-22

Abstract

(57)【要約】【課題】大容量のデータを所定の規格に合わせてたパケ
ットにして送受信でき、円滑な送受信処理をことができ
るシリアルインタフェース回路を提供する。【解決手段】自ノードのデータを他ノードへ転送する場
合に、転送すべきデータを１個以上のデータに分割し、
先頭バスアドレスから転送データ分を加えて次のパケッ
トの先頭アドレスを算出し、少なくとも算出したバスア
ドレスを付加した送信パケットを順次に生成してシリア
ルインタフェースバスＢＳに送出し、他ノードのデータ
を自ノードへ転送する場合に、データを１個以上のパケ
ットにして転送できるように、先頭バスアドレスから転
送データ分を加えて次のパケットの先頭アドレスを算出
し、少なくとも算出したバスアドレスを付加した要求パ
ケットを順次に生成してシリアルインタフェースバスＢ
Ｓに送出するデータ処理回路ＡＤＰを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルシリア
ルインタフェース回路に係り、特にＨＤＤ（Ｈard Disk
Drive) 、ＤＶＤ(Digital Video Disk)−ＲＯＭ、ＣＤ
(Compact Disk)−ＲＯＭ、テープストリーマ(Tape Stre
amer) 等のストレージ装置に接続するシリアルインタフ
ェース回路およびその信号処理方法に関するものであ
る。

【０００２】

【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するＩＥＥＥ（The Institute of Elect
ricaland Electronic Engineers) １３９４、Ｈｉｇｈ
ＰｅｒｆｏｒｍａｎｃｅＳｉｒｉａｌＢｕｓが規
格化された。

【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送においては、ネットワーク内で行われ
る転送動作をサブアクションと呼び、２つのサブアクシ
ョンが規定されている。一つは、従来のRequest,Acknow
ledgeの要求、受信確認を行うアシンクロナス（Asynchr
onous) 転送であり、他の一つはあるノードから１２５
μｓに１回必ずデータが送られるアイソクロナス(Isoch
ronous) 転送である。

【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われるが、ＩＥＥＥ１３９４規
格では、取り扱う最小データの単位は１クワドレット(q
uadlet) （＝４バイト＝３２ビット）である。

【０００５】ＩＥＥＥ１３９４規格では、通常、コンピ
ュータデータは、図５に示すように、アシンクロナス転
送を用いて行われる。アシンクロナス転送は、図５
（ａ）に示すように、バスを獲得するためのアービトレ
ーション（ａｒｂ）、データを転送するパケットトラン
スミッション、およびアクノリッジメント（ａｃｋ）の
３つの遷移状態をとる。

【０００６】そして、パケットトランスミッションの実
行は、図５（ｂ）に示すようなフォーマットで行われ
る。転送パケットの第１クワドレットは、１６ビットの
デスティネーションＩＤ(destination ID)領域、６ビッ
トのトランザクション・ラベルｔｌ(transaction labe
l) 領域、２ビットのリトライ・コードｒｔ(retry cod
e)領域、４ビットのトランザクション・コードｔｃｏｄ
ｅ(transanction code) 領域、および４ビットのプライ
オリティｐｒｉ(priority)領域から構成されている。デ
スティネーションＩＤ領域はこのノードのバスナンバー
とノードナンバー、プライオリティ領域は優先レベルを
示す。

【０００７】第２クワドレットおよび第３クワドレット
は、１６ビットのソースＩＤ(source ID) 領域、および
４８ビットのデスティネーション・オフセット(destina
tionoffset)領域により構成されている。ソースＩＤ領
域はこのパケットを送ったノードＩＤを示し、デスティ
ネーション・オフセット領域はハイ(High)およびロー(L
ow) の連続した領域からなり、デスティネーション・ノ
ードのアドレス空間のアドレスを示す。

【０００８】第４クワドレットは、１６ビットのデータ
長(data length) 領域、および１６ビットのイクステン
ディド・トランザクション・コード(extended tcode)領
域に構成されている。データ長領域は受信したパケット
のバイト数を示し、イクステンディド tcode領域はｔｃ
ｏｄｅがロック・トランザクション(Lock transaction)
の場合、このパケットのデータが行う実際のロック動作
(Lock Action) を示す領域である。

【０００９】データフィールド領域(data field)の前の
クワドレットに付加されたヘッダＣＲＣ（header CRC)
領域は、パケットヘッダの誤り検出符号である。また、
データ領域(data field)の後のクワドレットに付加され
たデータＣＲＣ（data CRC) 領域は、データフィールド
の誤り検出符号である。

【００１０】

【発明が解決しようとする課題】ところで、上述したよ
うに、アシンクロナス転送で行われる通常のコンピュー
タデータの転送では、そのプロトコルとして、ＳＢＰ−
２(Serial Bus Protocol-2) が用いられる。このプロト
コルによると、ストレージデバイス(Storage Device)で
あるターゲット(Target)からホストコンピュータ(Host
Computer) であるイニシエータ(Initiator) にデータを
転送するときは、ストレージデバイスからホストコンピ
ュータのメモリへデータを書き込む形で、またホストコ
ンピュータからターゲットにデータを転送するときは、
ストレージデバイスがホストコンピュータのメモリのデ
ータを読み出す形で転送が行われる。

【００１１】しかしながら、ストレージデバイスに格納
される、あるいはストレージデバイスから読み出される
大容量のデータをＩＥＥＥ１３９４規格のパケットにし
て、送受信するための、いわゆるトランザクション・レ
イヤ(Transaction Layer) をコントロールする処理系回
路システムが未だ確立されていない。

【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、大容量のデータを所定の規格に
合わせてたパケットにして送受信することができ、ま
た、円滑な送受信処理をことができるシリアルインタフ
ェース回路を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、自ノードとシリアルインタフェースバス
を介して接続された他ノード間でアシンクロナスパケッ
トの送受信を行うシリアルインタフェース回路であっ
て、自ノードのデータを他ノードへ転送する場合に、転
送すべきデータを１個以上のデータに分割し、先頭バス
アドレスから転送データ分を加えて次のパケットの先頭
アドレスを算出し、少なくとも算出したバスアドレスを
付加した送信パケットを順次に生成して上記シリアルイ
ンタフェースバスに送出するデータ処理回路を有する。

【００１４】また、本発明では、他ノードからの制御パ
ケットを受け、当該制御パケットの内容が自ノードから
他ノードへのデータ転送要求を示すときに、上記データ
処理回路を起動させ、少なくとも上記先頭アドレスデー
タおよび転送すべきデータ長のデータを上記データ処理
回路に供給する制御回路を有する。

【００１５】また、本発明は、自ノードとシリアルイン
タフェースバスを介して接続された他ノード間でアシン
クロナスパケットの送受信を行うシリアルインタフェー
ス回路であって、他ノードのデータを自ノードへ転送す
る場合に、データを１個以上のパケットにして転送でき
るように、先頭バスアドレスから転送データ分を加えて
次のパケットの先頭アドレスを算出し、少なくとも算出
したバスアドレスを付加した要求パケットを順次に生成
して上記シリアルインタフェースバスに送出するデータ
処理回路を有する。

【００１６】また、本発明では、他ノードからの制御パ
ケットを受け、当該制御パケットの内容が他ノードから
自ノードへのデータ転送要求を示すときに、上記データ
処理回路を起動させ、少なくとも上記先頭アドレスデー
タおよび転送すべきデータ長のデータを上記データ処理
回路に供給する制御回路を有する。

【００１７】また、本発明は、自ノードとシリアルイン
タフェースバスを介して接続された他ノード間でアシン
クロナスパケットの送受信を行うシリアルインタフェー
ス回路であって、自ノードのデータを他ノードへ転送す
る場合に、転送すべきデータを１個以上のデータに分割
し、先頭バスアドレスから転送データ分を加えて次のパ
ケットの先頭アドレスを算出し、少なくとも算出したバ
スアドレスを付加した送信パケットを順次に生成して上
記シリアルインタフェースバスに送出し、他ノードのデ
ータを自ノードへ転送する場合に、データを１個以上の
パケットにして転送できるように、先頭バスアドレスか
ら転送データ分を加えて次のパケットの先頭アドレスを
算出し、少なくとも算出したバスアドレスを付加した要
求パケットを順次に生成して上記シリアルインタフェー
スバスに送出するデータ処理回路を有する。

【００１８】また、本発明では、他ノードからの制御パ
ケットを受け、当該制御パケットの内容が自ノードから
他ノードへのデータ転送要求を示すときに、上記データ
処理回路を起動させ、少なくとも上記先頭アドレスデー
タおよび転送すべきデータ長のデータを上記データ処理
回路に供給する制御回路をする。

【００１９】本発明の回路によれば、自ノードから他ノ
ードへデータを転送する場合には、データ処理回路にお
いて、転送すべきデータが１個以上のデータに分割さ
れ、先頭バスアドレスから転送データ分が加えられて次
のパケットの先頭アドレスが算出される。そして、少な
くとも算出したバスアドレスを付加した送信パケットが
順次に生成されてシリアルインタフェースバスに送出さ
れる。

【００２０】また、本発明では、制御回路が、当該制御
パケットの内容が自ノードから他ノードへのデータ転送
要求を示す制御パケットを受けたときに、データ処理回
路が起動され、また、データ処理回路に少なくとも先頭
アドレスデータおよび転送すべきデータ長のデータが供
給される。

【００２１】また、本発明の回路によれば、他ノードか
ら自ノードへデータを転送する場合には、データ処理回
路において、データを１個以上のパケットにして転送で
きるように、先頭バスアドレスから転送データ分が加え
られて次のパケットの先頭アドレスが算出される。そし
て、少なくとも算出したバスアドレスを付加した送信パ
ケットが順次に生成されてシリアルインタフェースバス
に送出される。

【００２２】また、本発明では、制御回路が、当該制御
パケットの内容が他ノードから自ノードへのデータ転送
要求を示す制御パケットを受けたときに、データ処理回
路が起動され、また、データ処理回路に少なくとも先頭
アドレスデータおよび転送すべきデータ長のデータが供
給される。

【００２３】

【発明の実施の形態】図１は、本発明に係るＩＥＥＥ１
３９４シリアルインタフェース回路の一実施形態を示す
ブロック構成図である。なお、このシリアルインタフェ
ース回路は、アシンクロナス通信で扱われるコンピュー
タデータの転送を行うことを目的として構成されてい
る。このため、図１においては、アイソクロナス通信系
回路の具体的な構成は図示していない。

【００２４】このシリアルインタフェース回路は、リン
ク／トランザクション・レイヤ集積回路１０、フィジカ
ル・レイヤ回路２０、ストレージデバイスとしての図示
しないハードディスクドライバ（ＨＤＤ）のコントロー
ラ３０、ホストコンピュータとしてのローカルプロセッ
サ４０により構成されている。

【００２５】リンク／トランザクション・レイヤ集積回
路１０は、リンク・レイヤ回路１００およびトランザク
ション・レイヤ回路１２０が集積化されて構成され、ロ
ーカルプロセッサ４０の制御の下、アシンクロナス転送
の制御、並びにフィジカル・レイヤ回路２０の制御を行
う。

【００２６】リンク・レイヤ回路１００は、図１に示す
ように、リンクコア(Link Core))１０１、ＣＰＵインタ
フェース回路（Sub-CPU I/F ）１０２、アシンクロナス
通信で用いられる送信用ＦＩＦＯ（AT-FIFO:First-In F
irst-Out) １０３、受信用ＦＩＦＯ（AR-FIFO)１０４、
受信パケットを判別する分別回路(DeMux) １０５、セル
フＩＤ用リゾルバ(Resolver)１０６、およびコントロー
ルレジスタ（ControlRegisters 、以下ＣＲという）１
０７により構成されている。

【００２７】リンクコア１０１は、コマンドやコンピュ
ータデータが転送されるアシンクロナス通信用パケット
およびアイソクロナス通信用パケットの送信回路、受信
回路、これらパケットのＩＥＥＥ１３９４シリアルバス
ＢＳを直接ドライブするフィジカル・レイヤ回路２０と
のインタフェース回路、１２５μｓ毎にリセットされる
サイクルタイマ、サイクルモニタやＣＲＣ回路から構成
されている。また、図示しないハードディスクから読み
出され、トランザクション・レイヤ回路１２０で所定の
送信パケットとして生成されたコンピュータデータの送
信処理等を行う。たとえば、後述するトランザクション
・レイヤ回路１２０のトランザクションコントローラ１
２６から送るべきデータがある旨の知らせを受けるとフ
ィジカル・レイヤ回路２０を経由して１３９４シリアル
バスのアービトレーションを行いバスを確保する。な
お、図１では、上述したように、アイソクロナス通信系
のＦＩＦＯ等は省略している。

【００２８】ＣＰＵインタフェース回路１０２は、ロー
カルプロセッサ４０と送信用ＦＩＦＯ１０３、受信用Ｆ
ＩＦＯ１０４とのアシンクロナス通信用パケットの書き
込み、読み出し等の調停、並びに、ローカルプロセッサ
４０とＣＲ１０７との各種データの送受信の調停を行
う。たとえば、イニシエータとしてのホストコンピュー
タからＩＥＥＥ１３９４インタフェースバスＢＳを送信
され、受信用ＦＩＦＯに格納されたストレージデバイス
としてのハードディスクのコントロール用コマンドをロ
ーカルプロセッサ４０に伝送する。

【００２９】ローカルプロセッサ４０からは、コンピュ
ータデータを送受信するためにトランザクション・レイ
ヤ回路１２０を起動させるためのデータがＣＰＵインタ
フェース１０２を通してＣＲ１０７にセット（ＡＤＰst
＝１）される。さらに、ローカルプロセッサ４０から
は、以下のデータがセットされる。後述するようにトラ
ンザクション・レイヤ回路１２０における他ノードから
自ノードへデータを転送する読み出し（受信）動作時
に、応答パケットの最大データ長を計算するための最大
データ長を指定するための４ビットの最大長データ(max
-payload) 、プライオリティｐｒｉ、トランザクション
ラベルｔｌ、１３９４シリアルバスの転送レートｓｐｄ
（０：ｓ１００，１：ｓ２００）、デスティネーション
ＩＤ（des ID) 、転送データ長xfer length 、デスティ
ネーションオフセットdes offset[47:0]、さらにはディ
レクションビット（direction bit 、以下ｄビットとい
う）がＣＰＵインタフェース１０２を通してＣＲ１０７
にセットされる。なお、ｄビットは、自ノードから他ノ
ードへデータを転送する書き込み（送信）動作のときは
「１」にセットされ、他ノードから自ノードへデータを
転送する読み出し（受信）動作のときは「０」にセット
される。これらのＣＲ１０７にセットされたデータは、
トランザクション・レイヤ回路１２０の後述する要求パ
ケット生成回路１２２に供給される。

【００３０】送信用ＦＩＦＯ１０３には、ＩＥＥＥ１３
９４シリアルバスＢＳに伝送させるアシンクロナス通信
用パケットが格納され、格納データはリンクコア１０１
に与えられる。

【００３１】また、受信用ＦＩＦＯ１０４は、ＩＥＥＥ
１３９４シリアルバスＢＳを伝送されてきたアシンクロ
ナス通信用パケット、たとえばストレージデバイスとし
てのハードディスクのコントロール用コマンド等が、分
別回路１０５により格納される。

【００３２】分別回路１０５は、リンクコア１０１を介
したアシンクロナス通信用パケットの第１クワドレッド
にあるトランザクションコードｔｃｏｄｅ(Transaction
code)およびトランザクションラベルｔｌ(Transaction
label) をチェックし、イニシエータであるホストコン
ピュータからターゲットであるトランザクション・レイ
ヤ回路に対しての応答パケット(Response Packet) であ
るかその他のパケットであるかの分別を行い、応答パケ
ットのみをトランザクション・レイヤ回路１２０に入力
させ、その他のパケットを受信用ＦＩＦＯ１０４に格納
する。

【００３３】なお、分別のチェックに用いられるトラン
ザクションラベルｔｌは共通に「ａ」にセットされ、ｔ
ｃｏｄｅ(Transaction code)は、書き込み(Write) の要
求（request)および応答(Response)、読み出し(Read)の
要求（Read request) および応答(Read Response) で異
なるデータがセットされる。具体的には、ｔｃｏｄｅ
は、書き込み要求（Write request)でクワドレット書き
込み(Quadlet Write) の場合には「０」、ブロック書き
込み(Block Write) の場合には「１」にセットされる。
また、書き込み応答(Write Response)の場合には「２」
にセットされる。読み出し要求（Read request) でクワ
ドレット読み出し(Quadlet Read)の場合には「４」、ブ
ロック読み出し(Block Read)の場合には「５」にセット
される。また、読み出し応答(Read Response) の場合に
は「６／７」にセットされる。

【００３４】リゾルバ１０６は、ＩＥＥＥ１３９４シリ
アルインタフェースバスＢＳを伝送されてきたセルフＩ
Ｄパケットを解析し、ＣＲ１０７に格納する。また、エ
ラーチェック、ノード数のカウント等の機能も有する。

【００３５】トランザクション・レイヤ回路１２０は、
コンピュータ周辺機器（本実施形態ではハードディス
ク）のデータをＳＢＰ−２(Serial Bus Protocol-2) 規
格に基づいて、アシンクロナスパケットとして自動的に
送信、受信をする機能を備えている。また、トランザク
ション・レイヤ回路１２０は、リトライ(Retry) 機能並
びにスプリットタイムアウト(Split Timeout) 検出機能
を備えている。リトライ機能は、要求パケットを送信し
た後、ack busy^*のＡｃｋコードが返ってきた場合、該
当する要求パケットを再送信する機能である。パケット
を再送信する場合、送信パケットの第１クワドレッドに
ある２ビットのｒｔ領域を「００」から「０１」にセッ
トしてから送信する。スプリットタイムアウト(Split T
imeout) 検出機能は、応答パケットが返ってくるまでの
タイムアウトを検出する機能である。

【００３６】このトランザクション・レイヤ回路１２０
は、トランスポートデータインタフェース回路１２１、
要求パケット生成回路(SBPreq)１２２、応答パケットデ
コード回路(SBPRsp)１２３、要求用ＦＩＦＯ(Request F
IFO:ADPTF)１２４、応答用ＦＩＦＯ(Response FIFO:ADP
RF) １２５、およびトランザクションコントローラ１２
６により構成されている。そして、要求パケット生成回
路１２２、応答パケットデコード回路１２３、要求用Ｆ
ＩＦＯ１２４、応答用ＦＩＦＯ１２５、およびトランザ
クションコントローラ１２６によりデータ処理回路ＡＤ
Ｐが構成される。

【００３７】トランスポートデータインタフェース回路
１２１は、ＨＤＤコントローラ３０と要求パケット生成
回路１２２、応答パケットデコード回路１２３とのデー
タの送受信の調停を行う。

【００３８】要求パケット生成回路１２２は、リンク・
レイヤ回路１００のＣＲ１０７からデータ転送起動の指
示を受けると、送信（書き込み）の場合、ＳＢＰ−２規
格に従ってトランスポートデータインタフェース回路１
２１を介して得た図示しないハードディスクに記録され
たコンピュータデータをパケットに分けられるように１
個以上のデータに分け、ＣＲ１０７にセットされた転送
データ長等のデータに基づいてＳＢＰプロトコルのアド
レスを算出し、パケット毎に増加する１３９４バスアド
レスとトランザクションラベルｔｌ（＝ａ）やトランザ
クションコードｔｃｏｄｅ（たとえば１または５）等を
設定した４クラドレットからなる１３９４ヘッダを付加
して要求用ＦＩＦＯ１２４に格納する。また、受信（読
み出し）の場合には、ＳＢＰ−２規格に従って、ＣＲ１
０７にセットされた転送データ長等のデータに基づいて
ＳＢＰプロトコルのアドレスを算出し、パケット毎に増
加する１３９４バスアドレスとトランザクションラベル
ｔｌ（＝ａ）やトランザクションコードｔｃｏｄｅ（た
とえば１または５）等を設定し、指定されたアドレス、
データ長分の１３９４ブロック読み出し要求コマンド(B
lock read Request Command)を１個以上のパケットにし
て要求用ＦＩＦＯ１２４に格納する。

【００３９】なお、要求パケット生成回路１２２は、送
信および受信時には、ＣＲ１０７にて指定される最大長
データmax-payload を受けて送信する要求パケットに対
する応答パケットの最大データ長を計算する。この最大
データ長（バイト）maxpl は次式に基づいて求められ
る。

【００４０】

【数１】maxpl ＝２^{(max,Payload+2)} …（１）

【００４１】図２は、要求パケット生成回路１２２の構
成例を示すブロック図である。図２に示すように、要求
パケット生成回路１２２は、最大データ長算出回路１２
２１、トランザクションコード（ｔｃｏｄｅ）生成回路
１２２２、比較回路１２２３，１２２４、転送データ長
（dlcount)生成回路１２２５、加算器１２２６、減算器
１２２７、データ長レジスタ(sbpdl) １２２８、アドレ
スレジスタ(sbpadd)１２２９、１３９４ヘッダの第１ク
ワドレット用レジスタ１２３０、１３９４ヘッダの第２
クワドレット用レジスタ１２３１、１３９４ヘッダの第
３クワドレット用レジスタ１２３２、１３９４ヘッダの
第４クワドレット用レジスタ１２３３、およびコントロ
ーラ１２３４により構成されている。

【００４２】最大データ長算出回路１２２１は、ＣＲ１
０７にて指定される最大長データmax-payload を受けて
上記（１）式に基づいて最大データ長を計算し、その値
maxpl を信号Ｓ１２２１として比較回路１２２３に出力
する。

【００４３】ｔｃｏｄｅ生成回路１２２２は、ＣＲ１０
７にて指定されるｄビットデータを受けて、ｄ＝１（送
信）の場合には「１」、ｄ＝０（受信）の場合には
「５」のｔｃｏｄｅを生成し、１３９４ヘッダの第１ク
ワドレット用レジスタ１２３０の所定ビットに設定す
る。なお、第１クワドレット用レジスタ１２３０にはＣ
Ｒ１０７に指定されるＩＤ転送レートｓｐｄ、トランザ
クションラベルｔｌがセットされる。

【００４４】比較回路１２２３は、データ長レジスタ１
２２８に設定される転送データ長sbpdl と最大データ長
算出回路１２２１による最大データ長maxpl とを比較
し、その結果を転送データ長生成回路１２２５に出力す
る。

【００４５】比較回路１２２４は、減算器１２２７で得
られるデータ長が０以下になった場合に、一連のパケッ
ト転送の終了であると判断してエンド信号Ｓ１２２４を
コントローラ１２３４に出力する。

【００４６】転送データ長生成回路１２２５は、比較回
路１２２３の比較結果を受けて転送データ長dlcount を
生成し、信号Ｓ１２２５として加算器１２２６に出力す
る。具体的には、比較結果が sbpdl≧maxpl の場合には
dlcount＝maxpl に設定し、 sbpdl＜maxpl の場合には
dlcount＝ sbpdlに設定して出力する。

【００４７】加算器１２２６は、アドレスレジスタ１２
２９の先頭パケットアドレスsbpaddに、転送データ長生
成回路１２２５により供給された転送データ長 dlcount
を加えた新パケットアドレスsbpaddを生成してアドレス
レジスタ１２２９に出力する。

【００４８】減算器１２２７は、データ長レジスタ１２
２８にセットされた残りデータ長sbpdl から転送データ
長生成回路１２２５により供給された転送データ長 dlc
ountを減じた残りデータ長sbpdl を生成してデータ長レ
ジスタ１２２８に出力する。

【００４９】データ長レジスタ１２２８は、コントロー
ラ１２３４から供給されるロード信号ＬＤを受けて、Ｃ
Ｒ１０７の転送データ長(xfer length) または減算器１
２２７から出力された残りデータ長sbpdl をセットす
る。起動時にはＣＲ１０７の転送データ長(xfer lengt
h) をセットし、その後はパケットの要求用ＦＩＦＯ１
２４に格納毎に更新（減少）する減算器１２２７から出
力された残りデータ長sbpdl をセットする。

【００５０】アドレスレジスタ１２２９は、コントロー
ラ１２３４から供給されるロード信号ＬＤを受けて、Ｃ
Ｒ１０７のデスティネーションオフセット(des offset)
または加算器１２２６から出力された新パケットアドレ
スsbpaddをセットする。起動時にはＣＲ１０７のデステ
ィネーションオフセット(des offset)をセットし、その
後はパケットの要求用ＦＩＦＯ１２４に格納毎に更新
（増加）する加算器１２２６から出力された新パケット
アドレスsbpaddをセットする。

【００５１】第２クワドレット用レジスタ１２３１に
は、１６ビットのデスティネーションＩＤ(desID) 、お
よびアドレスレジスタ１２２９にセットされる４８ビッ
トのパケットアドレスsbpaddのうち３２ビット〜４７ビ
ットの１６ビットがセットされる。

【００５２】第３クワドレット用レジスタ１２３１に
は、アドレスレジスタ１２２９にセットされる４８ビッ
トのパケットアドレスsbpaddのうち０ビット〜３１ビッ
トの３２ビットがセットされる。

【００５３】第４クワドレット用レジスタ１２３１に
は、転送データ長生成回路１２２５で生成された転送デ
ータ長dlcount がセットされる。

【００５４】コントローラ１２３４は、第１〜第４クワ
ドレット用レジスタ１２３０〜１２３４にセットされた
データに基づいて１３９４ヘッダを生成し、送信時に
は、ＨＤＤコントローラ３０から読み出したストレージ
デバイスであるハードディスクのデータを付加して書き
込み要求パケットを生成し、また受信時には、読み出し
要求パケットを生成し、要求用ＦＩＦＯ１２４に格納す
る。また、ロード信号ＬＤをデータ長レジスタ１２２８
およびアドレスレジスタ１２２９に出力し、比較回路１
２２４によるエンド信号Ｓ１２２４を受けて一連のパケ
ット生成を終了する。

【００５５】この要求パケット生成回路１２２では、起
動されると、ＣＲ１０７にセットされた最大長データma
x-payload が最大データ長算出回路１２２１に入力され
て最大データ長maxpl が算出され、信号Ｓ１２２１とし
て比較回路１２２３に出力される。また、ｔｃｏｄｅ生
成回路１２２２では、ＣＲ１０７にて指定されるｄビッ
トデータが入力され、ｄ＝１（送信）の場合には
「１」、ｄ＝０（受信）の場合には「５」のｔｃｏｄｅ
が生成されて、１３９４ヘッダの第１クワドレット用レ
ジスタ１２３０の所定ビットに設定される。

【００５６】また、起動時には、データ長レジスタ１２
２８に、コントローラ１２３４から供給されるロード信
号ＬＤを受けてＣＲ１０７の転送データ長(xfer lengt
h) がセットされる。データ長レジスタ１２２８のセッ
トデータは比較回路１２２３および減算器１２２７に供
給される。同様に、アドレスレジスタ１２２９に、ロー
ド信号ＬＤを受けて、ＣＲ１０７のデスティネーション
オフセット(des offset)がセットされる。アドレスレジ
スタ１２２９のセットデータはレジスタ１２３１，１２
３２および加算器１２２６に供給される。

【００５７】比較回路１２２３では、データ長レジスタ
１２２８に設定される転送データ長sbpdl と最大データ
長算出回路１２２１による最大データ長maxpl とが比較
されその結果が転送データ長生成回路１２２５に出力さ
れる。転送データ長生成回路１２２５では、比較回路１
２２３の比較結果を受けて、比較結果が sbpdl≧maxpl
の場合には転送データ長 dlcountがmaxpl に設定され、
sbpdl＜maxpl の場合には転送データ長 dlcountがレジ
スタ１２２８のセット値に設定されてレジスタ１２３
３、加算器１２２６および減算器１２２７に出力され
る。

【００５８】加算器１２２６では、アドレスレジスタ１
２２９の先頭パケットアドレスsbpaddに、転送データ長
生成回路１２２５により供給された転送データ長 dlcou
ntが加算され、これによって得られた新パケットアドレ
スsbpaddがアドレスレジスタ１２２９に出力される。ま
た、減算器１２２７では、データ長レジスタ１２２８に
セットされた残りデータ長sbpdl から転送データ長生成
回路１２２５により供給された転送データ長dlcountが
減じられ、これによって得られた残りデータ長sbpdl が
データ長レジスタ１２２８に出力される。

【００５９】ここでｄビットが「１」で書き込み（送
信）の場合には、コントローラ１２３４により第１〜第
４クワドレット用レジスタ１２３０〜１２３４にセット
されたデータに基づいて１３９４ヘッダが生成され、Ｈ
ＤＤコントローラ３０から読み出したストレージデバイ
スであるハードディスクのデータが付加されて書き込み
要求パケットが生成され、要求用ＦＩＦＯ１２４に格納
される。そして、コントローラ１２３４からロード信号
ＬＤがデータ長レジスタ１２２８およびアドレスレジス
タ１２２９に出力される。

【００６０】データ長レジスタ１２２８では、コントロ
ーラ１２３４から供給されるロード信号ＬＤを受けて、
減算器１２２７から出力された残りデータ長sbpdl がセ
ットされ、アドレスレジスタ１２２９は、コントローラ
１２３４から供給されるロード信号ＬＤを受けて、加算
器１２２６から出力された新パケットアドレスsbpaddが
セットされる。そして、上述したと同様のパケット生
成、格納動作が、比較回路１２２４によるエンド信号Ｓ
１２２４が入力されるまで繰り返し行われる。

【００６１】また、ｄビットが「０」で読み出し（受
信）の場合の動作は、ハードディスクからのデータの読
み出し動作を除いて書き込み時と同様に行われる。

【００６２】応答パケットデコード回路１２３は、受信
時に第１ＦＩＩＦＯ１２４に格納されたデータを読み出
し、１３９４ヘッダを取り除いて、データを所定のタイ
ミングでトランスポートデータインタフェース回路１２
１を介してＨＤＤコントローラ３０に出力する。

【００６３】要求用ＦＩＦＯ１２４は、送信（書き込
み）時にはパケット化された送信データが格納され、受
信（読み出し）の場合には、１３９４ブロック読み出し
要求コマンドが格納される。なお、要求用ＦＩＦＯ１２
４は、送るべきデータを記憶しているときは、その旨を
示すたとえばローレベル（「０」）でアクティブの信号
ＥＭＴをトランザクションコントローラ１２６に出力す
る。

【００６４】応答用ＦＩＦＯ１２５は、受信（読み出
し）の場合には、ホストコンピュータ側から１３９４シ
リアルバスＢＳを伝送されてきた受信データが格納され
る。なお、応答用ＦＩＦＯ１２５は、残りの記憶容量を
示す信号Ｓ１２５をトランザクションコントローラ１２
６に出力する。

【００６５】トランザクションコントローラ１２６は、
送信時に要求用ＦＩＦＯ１２４に格納されたパケット化
された送信データ、および受信時に要求用ＦＩＦＯ１２
４に格納された１３９４ブロック読み出し要求コマンド
（要求パケット）のリンク・レイヤコア回路１００のリ
ンクコア１０１への出力制御を行う。また、送信時に、
リンク・レイヤ回路１００の分別回路１０５からの応答
パケットを受けて、そのリトライコードｒｃｏｄｅをＣ
Ｒ１０７に書き込み、受信時には分別回路１０５からの
応答パケットを応答用ＦＩＦＯ１２５に格納する。

【００６６】次に、上記構成において、ＳＢＰ−２規格
で決められたパケットを転送する場合のコンピュータデ
ータの送信および受信動作を説明する。

【００６７】まず、送信動作、すなわち、ターゲットで
あるハードディスクからイニシエータであるホストコン
ピュータにデータを転送するときであって、ストレージ
デバイス（ハードディスク）からホストコンピュータの
メモリへデータを書き込む動作を行う場合について説明
する。

【００６８】ホストコンピュータから１３９４シリアル
バスＢＳを転送されてきたＳＢＰ−２規格に基づいたＯ
ＲＢ(Operation Request Block) 等のパケットデータが
フィジカル・レイヤ回路２０、リンク・レイヤ回路１０
０のリンクコア１０１を介して分別回路１０５に入力さ
れる。

【００６９】分別回路１０５では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用ＦＩＦＯ１０４に格納される。
受信用ＦＩＦＯ１０４に格納されたＯＲＢ等の受信デー
タは、ＣＰＵインタフェース回路１０２を介してローカ
ルプロセッサ４０に入力される。ローカルプロセッサ４
０では、ＣＰＵインタフェース回路１０２を介してＯＲ
Ｂの内容に従ってＣＲ１０７のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。これにより、ト
ランザクション・レイヤ回路１２０が起動される。ま
た、ローカルプロセッサ４０からは、ＣＰＵインタフェ
ース１０２を通してＣＲ１０７に対して、応答パケット
の最大データ長を計算するための最大データ長を指定す
るための４ビットの最大長データ(max-payload) 、プラ
イオリティｐｒｉ、トランザクションラベルｔｌ、１３
９４シリアルバスの転送レートｓｐｄ（０：ｓ１００，
１：ｓ２００）、デスティネーションＩＤ（des ID) 、
転送データ長xfer length 、デスティネーションオフセ
ットdes offset[47:0]、さらにはｄビットがセットされ
る。これらのデータは、要求パケット生成回路１２２に
供給される。

【００７０】起動されたトランザクション・レイヤ回路
１２０では、要求パケット生成回路１２２において、ト
ランスポートインタフェース１２１を介してＨＤＤコン
トローラ３０に対してのデータの要求が始められる。要
求に応じ、トランスポートインタフェース１２１を介し
て送られたきた送信データは、要求パケット生成回路１
２２においてＳＢＰ−２規格に従ってトランスポートデ
ータインタフェース回路１２１を介して得た図示しない
ハードディスクに記録されたコンピュータデータをパケ
ットに分けられるように１個以上のデータに分けられ、
ＣＲ１０７にセットされた転送データ長等のデータに基
づいてＳＢＰプロトコルのアドレスが算出され、パケッ
ト毎に増加する１３９４バスアドレスとトランザクショ
ンラベルｔｌ（＝ａ）やトランザクションコードｔｃｏ
ｄｅ（たとえば１または５）等が設定された４クラドレ
ットからなる１３９４ヘッダが付加されて要求用ＦＩＦ
Ｏ１２４に格納される。

【００７１】要求用１ＦＩＦＯ１２４に１つの１３９４
パケットサイズ以上のデータが格納されると、そのデー
タはトランザクションコントローラ１２６によりリンク
・レイヤ回路１００のリンクコア１０１に送られる。そ
して、リンクコア１０１によって、フィジカル・レイヤ
回路２０を介して１３９４シリアルバスＢＳに対しアー
ビトレーションが掛けられる。これにより、バスの獲得
ができたならば、転送データを含む書き込み要求パケッ
ト(Write Request Packet)がフィジカル・レイヤ回路２
０、１３９４シリアルバスＢＳを介してホストコンピュ
ータに送信される。

【００７２】送信後、ホストコンピュータから書き込み
要求パケットに対するＡｃｋコードと、場合によっては
書き込み応答パケット(Write Response Packet) が送ら
れてきて、フィジカル・レイヤ回路２０、リンク・レイ
ヤ回路１００のリンクコア１０１を介して分別回路１０
５に入力される。

【００７３】分別回路１０５では、受信パケットのトラ
ンザクションコードｔｃｏｄｅおよびトランザクション
ラベルｔｌのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路１２
０に対しての応答パケット(Response Packet) であると
判別されると、その応答パケットがトランザクション・
レイヤ回路１２０のトランザクションコントローラ１２
６に入力される。

【００７４】トランザクションコントローラ１２６で
は、入力された応答パケットのＡｃｋコードと応答コー
ド(Response code) が正常ならば次のデータのリンクコ
ア１０１への送出が行われる。以上の動作が繰り返され
て、コンピュータデータのホストコンピュータのメモリ
への書き込み（送信）動作が行われる。

【００７５】以上の送信に関するトランザクション・レ
イヤ回路１２０の動作の概略を図３に示す。

【００７６】次に、受信動作、すなわち、ホストコンピ
ュータからターゲットにデータを転送するときであっ
て、ストレージデバイス（ハードディスク）がホストコ
ンピュータのメモリのデータを読み出す動作を行う場合
について説明する。

【００７７】ホストコンピュータから１３９４シリアル
バスＢＳを転送されてきたＳＢＰ−２規格に基づいたＯ
ＲＢ等のパケットデータがフィジカル・レイヤ回路２
０、リンク・レイヤ回路１００のリンクコア１０１を介
して分別回路１０５に入力される。

【００７８】分別回路１０５では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用ＦＩＦＯ１０４に格納される。
受信用ＦＩＦＯ１０４に格納されたＯＲＢ等の受信デー
タは、ＣＰＵインタフェース回路１０２を介してローカ
ルプロセッサ４０に入力される。ローカルプロセッサ４
０では、ＣＰＵインタフェース回路１０２を介してＯＲ
Ｂの内容に従ってＣＲ１０７のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。これにより、ト
ランザクション・レイヤ回路１２０が起動される。ま
た、ローカルプロセッサ４０からは、ＣＰＵインタフェ
ース１０２を通してＣＲ１０７に対して、応答パケット
の最大データ長を計算するための最大データ長を指定す
るための４ビットの最大長データ(max-payload) 、プラ
イオリティｐｒｉ、トランザクションラベルｔｌ、１３
９４シリアルバスの転送レートｓｐｄ（０：ｓ１００，
１：ｓ２００）、デスティネーションＩＤ（des ID) 、
転送データ長xfer length 、デスティネーションオフセ
ットdes offset[47:0]、さらにはｄビットがセットされ
る。これらのデータは、要求パケット生成回路１２２に
供給される。

【００７９】また、この初期化と並行して、ローカルプ
ロセッサ４０からは、要求パケットで指定される応答パ
ケットに含まれる最大データ長を計算するための最大デ
ータ長を指定するための４ビットの最大長データ(max-p
ayload) がＣＰＵインタフェース１０２を通してＣＲ１
０７にセットされる。この最大長データは、トランザク
ション・レイヤ回路１２０の要求パケット生成回路１２
２に供給される。

【００８０】起動されたトランザクション・レイヤ回路
１２０では、要求パケット生成回路１２２において、Ｓ
ＢＰ−２規格に従って、ＣＲ１０７にセットされた転送
データ長等のデータに基づいてＳＢＰプロトコルのアド
レスが算出され、パケット毎に増加する１３９４バスア
ドレスとトランザクションラベルｔｌ（＝ａ）やトラン
ザクションコードｔｃｏｄｅ（たとえば１または５）等
が設定され、指定されたアドレス、データ長分の１３９
４ブロック読み出し要求コマンド(Block readRequest C
ommand)がパケット化されて要求用ＦＩＦＯ１２４に格
納される。

【００８１】要求用ＦＩＦＯ１２４に格納された読み出
し要求コマンドパケットは、トランザクションコントロ
ーラ１２６によりリンク・レイヤ回路１００のリンクコ
ア１０１に送られる。そして、リンクコア１０１によっ
て、フィジカル・レイヤ回路２０を介して１３９４シリ
アルバスＢＳに対しアービトレーションが掛けられる。
これにより、バスの獲得ができたならば、読み出し要求
パケット(Read Request Packet) がフィジカル・レイヤ
回路２０、１３９４シリアルバスＢＳを介してホストコ
ンピュータに送信される。

【００８２】送信後、ホストコンピュータから読み出し
要求パケットに対するＡｃｋコードと、指定されたデー
タ長分のデータを含んだ読み出し応答パケット（Read R
esponse Packet) が送られてきて、フィジカル・レイヤ
回路２０、リンク・レイヤ回路１００のリンクコア１０
１を介して分別回路１０５に入力される。

【００８３】分別回路１０５では、受信パケットのトラ
ンザクションコードｔｃｏｄｅおよびトランザクション
ラベルｔｌのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路に対
しての応答パケット(Response Packet) であると判別さ
れると、その応答パケットがトランザクション・レイヤ
回路１２０のトランザクションコントローラ１２６に入
力される。

【００８４】トランザクションコントローラ１２６で
は、分別回路１０５からの応答パケットが応答用ＦＩＦ
Ｏ１２５に格納される。応答用ＦＩＦＯ１２５に格納さ
れたデータは、応答パケットデコード回路１２３によっ
て読み出され、１３９４ヘッダが取り除かれて、所定の
タイミングでトランスポートデータインタフェース回路
１２１を介してＨＤＤコントローラ３０に出力される。
以上の動作が繰り返されて、コンピュータデータのスト
レージデバイス（ハードディスク）への書き込み（受
信）動作が行われる。

【００８５】以上の受信に関するトランザクション・レ
イヤ回路１２９の動作の概略を図４に示す。

【００８６】以上説明したように、本第１の実施形態に
よれば、ストレージデバイスが接続され、ストレージデ
バイスのデータを読み出し、自己指定のトランザクショ
ンラベルを付加して送信アシンクロナスパケットとして
シリアルインタフェースバスＢＳに送出し、他ノードの
データを当該ストレージデバイスへ転送する場合に、自
己指定のラベルを付加した要求パケットを生成してシリ
アルインタフェースバスＢＳに送出し、他ノードからの
この要求パケットに対する応答パケットを受信し、応答
パケットからデータ部を取り出してストレージデバイス
へ転送するデータ処理回路としてのトランザクション・
レイヤ回路１２０を設けたので、ストレージデバイスに
格納される、あるいはストレージデバイスから読み出さ
れる大容量のデータをＳＢＰ−２規格に合わせてたＩＥ
ＥＥ１３９４パケットにして送受信することができ、Ｉ
ＥＥＥ１３９４シリアルバスインタフェースのアシンク
ロナスパケットを用いて大容量のデータ転送を実現す
ることができる。そして、ＳＢＰ−２規格に基づいたＯ
ＲＢのフェッチ、データ転送、イニシエータへのステイ
タス送信といったシーケンスを簡略化でき、ディスクド
ライバ、テープストリーマ等のコンピュータ周辺機器の
データをＩＥＥＥ１３９４シリアルバスに接続する際に
最適な設計が可能となる。

【００８７】また、リンク・レイヤ回路１００のＣＲ１
０７からデータ転送起動の指示を受けると、送信（書き
込み）の場合、ＳＢＰ−２規格に従ってトランスポート
データインタフェース回路１２１を介して得た図示しな
いハードディスクに記録されたコンピュータデータをパ
ケットに分けられるように１個以上のデータに分け、Ｃ
Ｒ１０７にセットされた転送データ長等のデータに基づ
いてＳＢＰプロトコルのアドレスを算出し、パケット毎
に増加する１３９４バスアドレスとトランザクションラ
ベルｔｌ（＝ａ）やトランザクションコードｔｃｏｄｅ
（たとえば１または５）等を設定した４クラドレットか
らなる１３９４ヘッダを付加して要求用ＦＩＦＯ１２４
に格納し、受信（読み出し）の場合には、ＳＢＰ−２規
格に従って、ＣＲ１０７にセットされた転送データ長等
のデータに基づいてＳＢＰプロトコルのアドレスを算出
し、パケット毎に増加する１３９４バスアドレスとトラ
ンザクションラベルｔｌ（＝ａ）やトランザクションコ
ードｔｃｏｄｅ等を設定し、指定されたアドレス、デー
タ長分の１３９４ブロック読み出し要求コマンド１個以
上のパケットにして要求用ＦＩＦＯ１２４に格納する要
求パケット生成回路１２２を設けたので、自ノードから
他ノード内のアドレス空間へデータを転送する場合、ま
たは他ノード内のアドレス空間から自ノードへデータを
転送する場合に、必要なパケットの生成を行うことがで
きる。

【００８８】さらに、トランザクション・レイヤ回路１
２０に要求用ＦＩＦＯ１２４および応答用ＦＩＦＯ１２
５を設けるとともに、リンク・レイヤ回路１００に送信
用ＦＩＦＯ１０３および受信用ＦＩＦＯ１０４を設けた
ので、要求用ＦＩＦＯ１２４および応答用ＦＩＦＯ１２
５によるデータのやりとりと並列して、データ以外の通
常の１３９４パケットの送受信を行うことできる。

【００８９】また、リンクコア１０１を介したアシンク
ロナス通信用パケットの第１クワドレッドにあるトラン
ザクションコードｔｃｏｄｅ(Transaction code)および
トランザクションラベルｔｌ(Transaction label) をチ
ェックし、イニシエータであるホストコンピュータから
ターゲットであるトランザクション・レイヤ回路に対し
ての応答パケット(Response Packet) であるかその他の
パケットであるかの分別を行い、応答パケットのみをト
ランザクション・レイヤ回路１２０に入力させ、その他
のパケットを受信用ＦＩＦＯ１０４に格納する分別回路
１０５を設けたので、たとえばトランザクション・レイ
ヤ回路１２０側で致命的なエラーがおきてデータの読み
出し／書き込み動作が止まってしまったとしても、デー
タの次の入力されてくるコマンドの読み出しができなる
ことがなく、データの読み出し／書き込みの状況にかか
わりなくコマンドの受信を円滑に行うことができる利点
がある。

【００９０】

【発明の効果】以上説明したように、本発明によれば、
自ノードから他ノード内のアドレス空間へデータを転送
する場合、または他ノード内のアドレス空間から自ノー
ドへデータを転送する場合に、必要なパケットの生成を
行うことができる。その結果、大容量のデータを所定の
規格に合わせてたパケットにして送受信することがで
き、また、円滑な送受信処理を行うことができる。

【図面の簡単な説明】

【図１】本発明に係るＩＥＥＥ１３９４シリアルインタ
フェース回路の一実施形態を示すブロック構成図であ
る。

【図２】本発明に係る要求パケット生成回路の構成例を
示すブロック図である。

【図３】本発明に係るトランザクション・レイヤ回路に
おける送信動作の概略を示す図である。

【図４】本発明に係るトランザクション・レイヤ回路に
おける受信動作の概略を示す図である。

【図５】ＩＥＥＥ１３９４規格のアシンクロナス転送を
説明するための図である。

【符号の説明】

１０…リンク／トランザクションレイヤ集積回路、２０
…フィジカル・レイヤ回路、３０…ＨＤＤコントロー
ラ、４０…ローカルプロセッサ、１００，１００ａ…リ
ンク・レイヤ回路、１０１…リンクコア、１０２…ＣＰ
Ｕインタフェース回路、１０３…アシンクロナス送信用
ＦＩＦＯ、１０４…アシンクロナス受信用ＦＩＦＯ、１
０５，１０５ａ…分別回路、１０６…リゾルバ、１０７
…コントロールレジスタ、１２０…トランザクション・
レイヤ回路、１２１…トランスポートデータインタフェ
ース回路、１２１…要求パケット生成回路、１２３…応
答パケットデコード回路、１２４…要求用ＦＩＦＯ、１
２５…応答用ＦＩＦＯ、１２６…トランザクションコン
トローラ、１２２１…最大データ長算出回路、１２２２
…トランザクションコード（ｔｃｏｄｅ）生成回路、１
２２３，１２２４…比較回路、１２２５…転送データ長
（dlcount)生成回路、１２２６…加算器、１２２７…減
算器、１２２８…データ長レジスタ(sbpdl、１２２９…
アドレスレジスタ(sbpadd)、１２３０…１３９４ヘッダ
の第１クワドレット用レジスタ、１２３１…１３９４ヘ
ッダの第２クワドレット用レジスタ、１２３２…１３９
４ヘッダの第３クワドレット用レジスタ、１２３３…１
３９４ヘッダの第４クワドレット用レジスタ、１２３４
…コントローラ。

Claims

【特許請求の範囲】

【請求項１】自ノードとシリアルインタフェースバス
を介して接続された他ノード間でパケットの送受信を行
うシリアルインタフェース回路であって、自ノードのデータを他ノードへ転送する場合に、転送す
べきデータを１個以上のデータに分割し、先頭バスアド
レスから転送データ分を加えて次のパケットの先頭アド
レスを算出し、少なくとも算出したバスアドレスを付加
した送信パケットを順次に生成して上記シリアルインタ
フェースバスに送出するデータ処理回路を有するシリア
ルインタフェース回路。
【請求項２】他ノードからの制御パケットを受け、当
該制御パケットの内容が自ノードから他ノードへのデー
タ転送要求を示すときに、上記データ処理回路を起動さ
せ、少なくとも上記先頭アドレスデータおよび転送すべ
きデータ長のデータを上記データ処理回路に供給する制
御回路を有する請求項１記載のシリアルインタフェース
回路。
【請求項３】上記データ処理回路は、記憶手段を有
し、生成した送信パケットを当該記憶手段に格納し、格
納した送信パケットを所定のタイミングで上記シリアル
インタフェースバスに送出する請求項１記載のシリアル
インタフェース回路。
【請求項４】上記データ処理回路は、記憶手段を有
し、生成した送信パケットを当該記憶手段に格納し、格
納した送信パケットを所定のタイミングで上記シリアル
インタフェースバスに送出する請求項２記載のシリアル
インタフェース回路。
【請求項５】自ノードとシリアルインタフェースバス
を介して接続された他ノード間でパケットの送受信を行
うシリアルインタフェース回路であって、他ノードのデータを自ノードへ転送する場合に、データ
を１個以上のパケットにして転送できるように、先頭バ
スアドレスから転送データ分を加えて次のパケットの先
頭アドレスを算出し、少なくとも算出したバスアドレス
を付加した要求パケットを順次に生成して上記シリアル
インタフェースバスに送出するデータ処理回路を有する
シリアルインタフェース回路。
【請求項６】他ノードからの制御パケットを受け、当
該制御パケットの内容が他ノードから自ノードへのデー
タ転送要求を示すときに、上記データ処理回路を起動さ
せ、少なくとも上記先頭アドレスデータおよび転送すべ
きデータ長のデータを上記データ処理回路に供給する制
御回路を有する請求項５記載のシリアルインタフェース
回路。
【請求項７】上記データ処理回路は、第１の記憶手段
および第２の記憶手段を有し、生成した要求パケットを
当該第１の記憶手段に格納し、格納した要求パケットを
所定の所定のタイミングで上記シリアルインタフェース
バスに送出し、受信したデータを上記第２の記憶手段に
格納し、格納した受信データを所定のタイミングで転送
する請求項５記載のシリアルインタフェース回路。
【請求項８】上記データ処理回路は、第１の記憶手段
および第２の記憶手段を有し、生成した要求パケットを
当該第１の記憶手段に格納し、格納した要求パケットを
所定の所定のタイミングで上記シリアルインタフェース
バスに送出し、受信したデータを上記第２の記憶手段に
格納し、格納した受信データを所定のタイミングで転送
する請求項６記載のシリアルインタフェース回路。
【請求項９】自ノードとシリアルインタフェースバス
を介して接続された他ノード間でパケットの送受信を行
うシリアルインタフェース回路であって、自ノードのデータを他ノードへ転送する場合に、転送す
べきデータを１個以上のデータに分割し、先頭バスアド
レスから転送データ分を加えて次のパケットの先頭アド
レスを算出し、少なくとも算出したバスアドレスを付加
した送信パケットを順次に生成して上記シリアルインタ
フェースバスに送出し、他ノードのデータを自ノードへ
転送する場合に、データを１個以上のパケットにして転
送できるように、先頭バスアドレスから転送データ分を
加えて次のパケットの先頭アドレスを算出し、少なくと
も算出したバスアドレスを付加した要求パケットを順次
に生成して上記シリアルインタフェースバスに送出する
データ処理回路を有するシリアルインタフェース回路。
【請求項１０】他ノードからの制御パケットを受け、
当該制御パケットの内容が自ノードから他ノードへのデ
ータ転送要求を示すとき、および他ノードから自ノード
へのデータ転送要求を示すときに、上記データ処理回路
を起動させ、少なくとも上記先頭アドレスデータおよび
転送すべきデータ長のデータを上記データ処理回路に供
給する制御回路を有する請求項９記載のシリアルインタ
フェース回路。
【請求項１１】上記データ処理回路は、第１の記憶手
段および第２の記憶手段を有し、生成した送信パケット
を当該第１の記憶手段に格納し、格納した要求パケット
を所定の所定のタイミングで上記シリアルインタフェー
スバスに送出し、受信したデータを上記第２の記憶手段
に格納し、格納した受信データを所定のタイミングで転
送する請求項９記載のシリアルインタフェース回路。
【請求項１２】上記データ処理回路は、第１の記憶手
段および第２の記憶手段を有し、生成した送信パケット
を当該第１の記憶手段に格納し、格納した要求パケット
を所定の所定のタイミングで上記シリアルインタフェー
スバスに送出し、受信したデータを上記第２の記憶手段
に格納し、格納した受信データを所定のタイミングで転
送する請求項１０記載のシリアルインタフェース回路。