JP3494040B2 - データ転送制御装置及び電子機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送制御装
置及びこれを含む電子機器に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】近年、Ｉ
ＥＥＥ１３９４と呼ばれるインターフェース規格が脚光
を浴びている。このＩＥＥＥ１３９４は、次世代のマル
チメディアにも対応可能な高速シリアルバスインターフ
ェースを規格化したものである。このＩＥＥＥ１３９４
によれば、動画像などのリアルタイム性が要求されるデ
ータも扱うことができる。また、ＩＥＥＥ１３９４のバ
スには、プリンタ、スキャナ、ＣＤ−Ｒドライブ、ハー
ドディスクドライブなどのコンピュータの周辺機器のみ
ならず、ビデオカメラ、ＶＴＲ、ＴＶなどの家庭用電化
製品も接続できる。このため、電子機器のデジタル化を
飛躍的に促進できるものとして期待されている。

【０００３】このようなＩＥＥＥ１３９４の概要につい
ては、例えば「ＩＥＥＥ１３９４ハイ・パフォーマンス
・シリアルバスの概要」（Ｉｎｔｅｒｆａｃｅ Ａｐ
ｒ．１９９６の１〜１０頁）、「ＰＣ周辺機器用バス規
格群総覧」（Ｉｎｔｅｒｆａｃｅ Ｊａｎ．１９９７の
１０６頁〜１１６頁）、「ＩＥＥＥ１３９４−１９９５
（ＦｉｒｅＷｉｒｅ）のリアルタイム転送モードとマル
チメディア対応プロトコル」（Ｉｎｔｅｒｆａｃｅ Ｊ
ａｎ．１９９７の１３６〜１４６頁）に開示されてい
る。また、ＩＥＥＥ１３９４に準拠したデータ転送制御
装置としては、テキサス・インスツルメンツ社製のＴＳ
Ｂ１２ＬＶ３１などが知られている。

【０００４】しかしながら、このＩＥＥＥ１３９４に準
拠したデータ転送制御装置には次のような課題があるこ
とが判明した。

【０００５】即ち、現在のＩＥＥＥ１３９４規格によれ
ば最大で４００Ｍｂｐｓの転送速度が実現可能となって
いる。しかし、現実には、処理のオーバーヘッドの存在
に起因して、システム全体の実転送速度はこれよりもか
なり低くなっている。つまり、ＣＰＵ上で動作するファ
ームウェアやアプリケーションソフトが、送信データを
準備したり、受信データを取り込んだりするなどの処理
に多くの時間を要してしまい、バス上での転送速度が速
くても、結局、高速なデータ転送を実現できない。

【０００６】特に、周辺機器に組み込まれるＣＰＵは、
パーソナルコンピュータなどのホストシステムに組み込
まれるＣＰＵに比べて処理能力が低い。このため、ファ
ームウェアやアプリケーションソフトの処理のオーバー
ヘッドの問題は、非常に深刻なものとなる。従って、こ
のようなオーバーヘッドの問題を効果的に解消できる技
術が望まれている。

【０００７】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、ファ
ームウェアやアプリケーションソフトなどの処理のオー
バーヘッドを軽減し、小規模なハードウェアで高速なデ
ータ転送を実現できるデータ転送制御装置及びこれが用
いられる電子機器を提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明は、バスに接続される複数のノード間でのデー
タ転送のためのデータ転送制御装置であって、後段のア
プリケーションに接続される第１のバスと、該データ転
送制御装置をコントロールする第２のバスと、物理層の
デバイスに電気的に接続される第３のバスと、ランダム
アクセスが可能でありパケットを格納するための記憶手
段に電気的に接続される第４のバスと、前記第１、第
２、第３のバスのいずれかと前記第４のバスとの間にデ
ータ経路を確立するための調停を行う調停手段とを含む
ことを特徴とする。

【０００９】本発明によれば、互いに分離される第１、
第２、第３のバスが設けられる。そして調停手段の調停
により、これらの第１、第２、第３のバスのいずれか
と、ランダムアクセス可能な記憶手段の第４のバスとの
間にデータ経路が確立される。このようにすることで、
他のノードから物理層のデバイスを介して受信したパケ
ットを、所望の配置で記憶手段に格納することが可能に
なる。また、パケットの制御情報の読み出しや書き込み
は第２のバスを用いて行い、パケットのデータの読み出
しや書き込みは第１のバスを用いて行うことも可能にな
る。これにより、トランザクション層やアプリケーショ
ン層などの上層の処理負担を軽減できる。また、第１、
第２のバスとして低速なバスを採用したり、データ転送
制御装置をコントロールするデバイスとして低速で安価
なデバイスを採用することができる。この結果、データ
転送制御装置の小規模化、低コスト化を図れるようにな
る。

【００１０】なお、第１、第２、第３、第４のバスは、
各々、アプリケーション、データ転送制御装置をコント
ロールするデバイス、物理層のデバイス、ＲＡＭに、少
なくとも電気的に接続されていればよく、これらのバス
上に他のデバイスを介在させてもよい。

【００１１】また本発明は、前記アプリケーションと前
記記憶手段との間でのデータ転送を前記第２のバスから
の介入なしに行うための第１のＤＭＡコントローラと、
前記物理層のデバイスと前記記憶手段との間でのデータ
転送を前記第２のバスからの介入なしに行うための第２
のＤＭＡコントローラとを含むことを特徴とする。この
ようにすることで、アプリケーションと記憶手段との間
や、物理層のデバイスと記憶手段との間でデータ転送を
行う際に、データ転送制御装置をコントロールするデバ
イスが介入しなくてもよくなる。この結果、データ転送
制御装置をコントロールするデバイスの処理負担を大幅
に軽減できる。

【００１２】また本発明は、前記物理層のデバイスと前
記記憶手段との間でのデータ転送のための位相調整用の
ＦＩＦＯを含むことを特徴とする。このようにすれば、
調停手段による調停があった場合にも、物理層のデバイ
スと記憶手段との間でのデータ転送を適正に行うこと可
能になる。

【００１３】また本発明は、前記調停手段が、前記物理
層のデバイスと前記記憶手段との間でのデータ転送の優
先順位を最も高くし、前記ＦＩＦＯの段数が３段以下で
あることを特徴とする。このようにすれば、物理層のデ
バイスと記憶手段との間でのデータ転送を優先して行っ
た場合にも、データが失われてしまうなどの事態を防止
できる。

【００１４】また本発明は、前記記憶手段が、パケット
の制御情報が格納される制御情報領域と、パケットのデ
ータが格納されるデータ領域とに分離されていることを
特徴とする。このようにすることで、トランザクション
層やアプリケーション層などの上層の処理負荷を軽減で
き、システム全体の実転送速度を向上できる。また、記
憶手段からのパケットの読み出し処理や記憶手段への書
き込み処理を簡素化できる。

【００１５】また本発明は、前記記憶手段の前記制御情
報領域が、受信用制御情報領域と送信用制御情報領域と
に分離されていることを特徴とする。このようにするこ
とで、受信用制御情報領域から制御情報を連続して読み
出したり、送信用制御情報領域に制御情報を連続して書
き込むことが可能になり、処理の簡素化、処理負担の軽
減化を図れる。

【００１６】また本発明は、前記記憶手段の前記データ
領域が、受信用データ領域と送信用データ領域とに分離
されていることを特徴とする。このようにすることで、
受信用データ領域から連続して受信データを読み出した
り、送信用データ領域に連続して送信データを書き込む
ことが可能になり、上層の処理のオーバーヘッドを軽減
できる。

【００１７】また本発明は、パケットの制御情報を前記
制御情報領域に書き込み、パケットのデータを前記デー
タ領域に書き込むパケット分離手段を含むことを特徴と
する。このようにすれば、パケットの制御情報とデータ
が自動的に、各々、制御情報領域、データ領域に書き込
まれるようになり、上層の処理のオーバーヘッドを軽減
できる。

【００１８】また本発明は、パケットの少なくとも制御
情報とデータを区別するためのタグ情報を生成すると共
に、生成された該タグ情報をパケットに関連づける手段
を含み、前記パケット分離手段が、パケットに関連づけ
られた前記タグ情報に基づいて、パケットの制御情報を
前記制御情報領域に書き込み、パケットのデータを前記
データ領域に書き込むことを特徴とする。このようにす
ることで、簡易なハードウェア構成で、パケットの制御
情報を制御情報領域にデータをデータ領域に格納するこ
とが可能になる。

【００１９】また本発明は、パケットの制御情報を前記
記憶手段の前記制御情報領域から読み出し、該制御情報
と対をなすパケットのデータを前記記憶手段の前記デー
タ領域から読み出すパケット結合手段を含むことを含む
ことを特徴とする。このようにすれば、上層は、パケッ
トを送信する順序に依存せずに、制御情報やデータを記
憶手段に書き込める。また、上層は、送信すべきパケッ
トのデータをデータ領域に連続して書き込むこともでき
る。また、制御情報領域の制御情報とデータ領域のデー
タとを結合してパケットを組み立てる処理に、上層が関
与する必要がない。従って、上層の処理負担を格段に軽
減できるようになる。

【００２０】また本発明は、前記パケット結合手段が、
前記データ領域から読み出されるデータのアドレスを指
すデータポインタを、前記制御情報領域から読み出され
た制御情報から取得し、取得したデータポインタを用い
て前記データ領域からデータを読み出すことを特徴とす
る。このようにすれば、制御情報と対になるデータを適
正にデータ領域から読み出せるようになると共に、制御
情報とデータとを結合しパケットを組み立てる処理の簡
素化を図れる。

【００２１】なお、本発明では、ＩＥＥＥ１３９４の規
格に準拠したデータ転送を行うことが望ましい。

【００２２】また本発明に係る電子機器は、上記のいず
れかのデータ転送制御装置と、前記データ転送制御装置
及びバスを介して他のノードから受信したデータに所与
の処理を施す装置と、処理が施されたデータを出力又は
記憶するための装置とを含むことを特徴とする。また本
発明に係る電子機器は、上記のいずれかのデータ転送制
御装置と、前記データ転送制御装置及びバスを介して他
のノードに送信するデータに所与の処理を施す装置と、
処理が施されるデータを取り込むための装置とを含むこ
とを特徴とする。

【００２３】本発明によれば、他のノードから転送され
たデータを電子機器において出力したり記憶したりする
処理、電子機器において取り込んだデータを他のノード
に転送したりする処理を高速化することが可能になる。
また、本発明によれば、データ転送制御装置を小規模化
できると共に、データ転送を制御するファームウェアな
どの処理負担を軽減できるため、電子機器の低コスト
化、小規模化などを図ることも可能になる。

【００２４】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。

【００２５】１．ＩＥＥＥ１３９４ まず、ＩＥＥＥ１３９４の概要について簡単に説明す
る。

【００２６】１．１ データ転送速度、接続トポロジー ＩＥＥＥ１３９４（ＩＥＥＥ１３９４−１９９５、ＩＥ
ＥＥ１３９４．Ａ）では１００〜４００Ｍｂｐｓの高速
なデータ転送が可能となっている（ＩＥＥＥ１３９４．
Ｂでは８００〜３２００Ｍｂｐｓ）。また、転送速度が
異なるノードをバスに接続することも許される。

【００２７】各ノードはツリー状に接続されており、１
つのバスに最大で６３個のノードが接続可能になってい
る。なお、バスブリッジを利用すれば約６４０００個の
ノードを接続することも可能である。

【００２８】電源が投入されたり、途中でデバイスの抜
き差しが発生すると、バスリセットが発生し、接続トポ
ロジーに関する情報が全てクリアされる。そして、バス
リセット後、ツリー識別（ルートノードの決定）、自己
識別が行われる。その後、アイソクロナスリソースマネ
ージャ、サイクルマスタ、バスマネージャ等の管理ノー
ドが決定される。そして、通常のパケット転送が開始さ
れる。

【００２９】１．２ 転送方式 ＩＥＥＥ１３９４では、パケットの転送方式として、信
頼性が要求されるデータの転送に好適な非同期転送と、
リアルタイム性が要求される動画像や音声などのデータ
の転送に好適なアイソクロナス転送が用意されている。

【００３０】図１（Ａ）に、非同期サブアクションの例
を示す。１つのサブアクションは、調停、パケット転
送、アクノリッジメントからなる。即ち、データ転送に
先立って、まず、バスの使用権に関する調停が行われ
る。そしてソース（転送元）ノードからデスティネーシ
ョン（転送先）ノードにパケットが転送される。このパ
ケットのヘッダにはソースＩＤとデスティネーションＩ
Ｄが含まれる。デスティネーションノードは、このデス
ティネーションＩＤを読んで、自ノード宛のパケットか
否かを判断する。デスティネーションノードは、パケッ
トを受け取ると、ソースノードにアクノリッジメント
（ＡＣＫ）のパケットを返す。

【００３１】パケット転送とＡＣＫの間にはアクノリッ
ジギャップが存在する。また、１つのサブアクションと
次のサブアクションの間にはサブアクションギャップが
存在する。そして、サブアクションギャップに相当する
一定のバス・アイドル時間が経過しないと、次のサブア
クションの調停を開始できない。これによりサブアクシ
ョン相互の衝突が回避される。

【００３２】図１（Ｂ）に、アイソクロナスサブアクシ
ョンの例を示す。アイソクロナス転送はブロードキャス
ト（バスに接続される全てのノードに転送）で実行され
るため、パケット受信時にＡＣＫは返送されない。ま
た、アイソクロナス転送では、ノードＩＤではなくチャ
ネル番号を使用してパケット転送が行われる。なお、サ
ブアクション間にはアイソクロナスギャップが存在す
る。

【００３３】図１（Ｃ）に、データ転送時のバスの様子
を示す。アイソクロナス転送は、サイクルマスタが一定
周期毎にサイクルスタートパケットを発生することで開
始する。これにより、１つのチャネル当たり、１２５μ
s毎に少なくとも１つのパケットを転送できるようにな
る。この結果、動画像や音声などのリアルタイム性が要
求されるデータの転送が可能になる。

【００３４】非同期転送はアイソクロナス転送の合間に
行われる。即ち、アイソクロナス転送の方が非同期転送
よりも優先順位が高くなっている。これは、図１（Ｃ）
に示すように、アイソクロナスギャップの時間を、非同
期転送のサブアクションギャップの時間よりも短くする
ことで実現される。

【００３５】１．３ ツリー識別 ツリー識別はバスリセットの後に行われる。ツリー識別
によりノード間の親子関係やルートノードが決定され
る。

【００３６】まず、リーフノード（１つのノードにしか
接続されていないノード）が、隣接するノードに、ペア
レントノーティファイを送る。例えば図２（Ａ）のよう
にノードＡ、Ｂ、Ｃ、Ｄ、Ｅが接続されている場合に
は、ノードＡからノードＢに、ノードＤ及びＥからノー
ドＣに、ペアレントノーティファイ（ＰＮ）が送られ
る。

【００３７】ペアレントノーティファイを受け取ったノ
ードは、送り元のノードを自身の子と認知する。そし
て、チャイルドノーティファイをそのノードに送る。例
えば図２（Ａ）では、ノードＢからノードＡに、ノード
ＣからノードＤ及びＥにチャイルドノーティファイ（Ｃ
Ｎ）が送られる。これによってノードＢ、Ａ間、ノード
Ｃ、Ｄ間、ノードＣ、Ｅ間の親子関係が決定する。

【００３８】ノードＢ、Ｃの親子関係は、どちらが先に
ペアレントノーティファイを送ったかで決定される。例
えば図２（Ｂ）のように、ノードＣの方が先にペアレン
トノーティファイを送ると、ノードＢが親になりノード
Ｃが子になる。

【００３９】ポートの接続先の全てのノードが自身の子
となるノードがルートになる。図２（Ｂ）では、ノード
Ｂがルートになる。なお、ＩＥＥＥ１３９４では、全て
のノードがルートになる可能性がある。

【００４０】１．４ 自己識別 ツリー識別の後、自己識別が行われる。自己識別におい
ては、接続トポロジーにおいてルートノードから遠いノ
ードから順にセルフＩＤパケットが転送される。

【００４１】より具体的には、例えば図３において、ま
ず、ルートノードＢのポート１（番号の小さいポート）
に接続されるノードＡが、セルフＩＤパケット（自己識
別パケット）を全てのノードにブロードキャストする。

【００４２】次に、ルートノードＢのポート２（番号が
大きいポート）に接続されるノードＣが選択され、この
ノードＣのポート１（番号の小さいポート）に接続され
るノードＤがセルフＩＤパケットをブロードキャストす
る。次に、ノードＣのポート２（番号の大きいポート）
に接続されるノードＥがセルフＩＤパケットをブロード
キャストし、その後、ノードＣがブロードキャストす
る。最後に、ルートであるノードＢがセルフＩＤパケッ
トをブロードキャストし、自己識別が完了する。

【００４３】セルフＩＤパケットには各ノードのＩＤが
含まれる。ブロードキャストを行う時点で他のノードか
ら受け取ったセルフＩＤパケットの個数が、この各ノー
ドのＩＤとなる。例えば図３では、ノードＡがブロード
キャストを行う時点では、どのノードもセルフＩＤパケ
ットを発していないため、ノードＡのＩＤは０になる。
ノードＡは、このＩＤ＝０をセルフＩＤパケットに含ま
せてブロードキャストする。また、ノードＤがブロード
キャストを行う時点では、ノードＡのみがセルフＩＤパ
ケットを発している。このため、ノードＤのＩＤは１に
なる。同様に、ノードＥ、Ｃ、ＢのＩＤは、各々、２、
３、４になる。

【００４４】図４（Ａ）にセルフＩＤパケットのフォー
マットを示す。同図に示すようにセルフＩＤパケットに
は各ノードの基本情報が含まれる。具体的には、各ノー
ドのＩＤ（ＰＨＹ＿ＩＤ）、リンク層がアクティブか否
か（Ｌ）、ギャップカウント（ｇａｐ＿ｃｎｔ）、転送
速度（ｓｐ）、アイソクロナスリソースマネージャにな
れる能力を有するか否か（Ｃ）、電力状態（ｐｗｒ）、
ポートの状態（ｐ０、ｐ１、ｐ２）などに関する情報が
含まれる。

【００４５】なお、図４（Ｂ）に、ノードのポート数が
４個以上の場合に使用されるセルフＩＤパケット＃１、
＃２、＃３のフォーマットを示す。ポート数が４〜１１
個の場合にはセルフＩＤパケット＃０（図４（Ａ））及
び＃１が、１２〜１９個の場合にはセルフＩＤパケット
＃０、＃１及び＃２が、２０〜２７個の場合にはセルフ
ＩＤパケット＃０、＃１、＃２及び＃３が使用されるこ
とになる。

【００４６】また、図４（Ｃ）、（Ｄ）に、セルフＩＤ
パケットと同様に、物理層のパケット（ＰＨＹパケッ
ト）であるリンクオンパケット、ＰＨＹ構成パケットの
フォーマットを示す。

【００４７】１．５ アイソクロナスリソースマネージ
ャ アイソクロナスリソースマネージャ（ＩＲＭ）は以下の
管理機能を有する。

【００４８】第１に、アイソクロナス転送に必要な種々
のリソースを提供する。例えば、チャネル番号レジスタ
や帯域幅レジスタを提供する。第２に、バスマネージャ
のＩＤを示すレジスタを提供する。第３に、バスマネー
ジャがいない場合に、簡易的なバスマネージャとなる役
割を有する。

【００４９】ＩＲＭになれる能力を有し（アイソクロナ
スリソースを管理する能力を有し）、且つ、動作状態に
なっている（リンク層がアクティブになっている）ノー
ドの中で（ＩＲＭになれる資格を有するノードの中
で）、ルートに最も近い（ＩＤが最も大きい）ノードが
ＩＲＭになる。より、具体的には、図４（Ａ）のセルフ
ＩＤパケットにおいて、ＩＲＭになれる能力を有するか
否かを示すＣ（ＣＯＮＴＥＮＤＥＲ）ビットと、リンク
層がアクティブか否かを示すＬ（ＬＩＮＫ＿ＡＣＴＩＶ
Ｅ）ビットが共に１になっているノードの中で、ルート
に一番近いノード（ＰＨＹ＿ＩＤが一番大きいノード）
がＩＲＭになる。例えば、ルートノードのセルフＩＤパ
ケットのＣビットとＬビットが１の場合には、ルートノ
ードがＩＲＭになる。

【００５０】１．６ サイクルマスタ、バスマネージャ サイクルマスタは、図１（Ｃ）に示すサイクルスタート
パケットを送信する役割を有し、ルートノードがサイク
ルマスタになる。

【００５１】バスマネージャは、トポロジーマップ（各
ノードの接続状態）の作成、スピードマップの作成、バ
スの電力管理、サイクルマスタの決定、ギャップカウン
トの最適化などの仕事を行う。

【００５２】１．７ プロトコル構成 図５を用いて、ＩＥＥＥ１３９４のプロトコル構成（層
構造）について説明する。

【００５３】ＩＥＥＥ１３９４のプロトコルは、物理
層、リンク層、トランザクション層により構成される。
また、シリリアルバスマネージメントは、物理層、リン
ク層、トランザクション層をモニターしたり制御したり
するものであり、ノードの制御やバスのリソース管理の
ための種々の機能を提供する。

【００５４】物理層は、リンク層により使用されるロジ
カルシンボルを電気信号に変換したり、バスの調停を行
ったり、バスの物理的インターフェースを定義する。

【００５５】リンク層は、アドレッシング、データチェ
ック、データフレーミング、サイクル制御などを提供す
る。

【００５６】トランザクション層は、リード、ライト、
ロックなどのトランザクションを行うためのプロトコル
を定義する。

【００５７】物理層及びリンク層は、通常、データ転送
制御装置（インターフェースチップ）などのハードウェ
アにより実現される。また、トランザクション層は、Ｃ
ＰＵ上で動作するファームウェアや、ハードウェアによ
り実現される。

【００５８】２．全体構成 次に、本実施形態の全体構成について図６を用いて説明
する。

【００５９】図６において、ＰＨＹインターフェース１
０は、物理層のプロトコルを実現するＰＨＹチップとの
インターフェースを行う回路である。

【００６０】リンクコア２０（リンク手段）は、リンク
層のプロトコルやトランザクション層のプロトコルの一
部を実現する回路であり、ノード間でのパケット転送の
ための各種サービスを提供する。レジスタ２２は、これ
らのプロトコルを実現したりリンクコア２０を制御する
ためのレジスタである。

【００６１】ＦＩＦＯ（ＡＴＦ）３０、ＦＩＦＯ（ＩＴ
Ｆ）３２、ＦＩＦＯ（ＲＦ）３４は、各々、非同期送信
用、アイソクロナス送信用、受信用のＦＩＦＯであり、
例えばレジスタや半導体メモリなどのハードウェアによ
り構成される。本実施形態では、これらのＦＩＦＯ３
０、３２、３４の段数は非常に少ない。例えば１つのＦ
ＩＦＯの段数は、好ましくは３段以下であり、更に好ま
しくは２段以下となる。

【００６２】ＤＭＡＣ４０、４２、４４は、各々、ＡＴ
Ｆ、ＩＴＦ、ＲＦ用のＤＭＡコントローラである。これ
らのＤＭＡＣ４０、４２、４４を用いることで、ＣＰＵ
６６に介入されることなく、ＲＡＭ８０とリンクコア２
０との間でのデータ転送が可能になる。なお、レジスタ
４６は、ＤＭＡＣ４０、４２、４４などを制御するレジ
スタである。

【００６３】ポートインターフェース５０は、アプリケ
ーション層のデバイス（例えばプリンタの印字処理を行
うデバイス）とのインターフェースを行う回路である。
本実施形態では、このポートインターフェース５０を用
いて、例えば８ビットのデータ転送が可能になってい
る。

【００６４】ＦＩＦＯ（ＰＦ）５２は、アプリケーショ
ン層のデバイスとの間でのデータ転送のためのＦＩＦＯ
であり、ＤＭＡＣ５４は、ＰＦ用のＤＭＡコントローラ
である。レジスタ５６は、ポートインターフェース５０
やＤＭＡＣ５４を制御するレジスタである。

【００６５】ＣＰＵインターフェース６０は、データ転
送制御装置をコントロールするＣＰＵ６６とのインター
フェースを行う回路である。ＣＰＵインターフェース６
０は、アドレスデコーダ６２、データ同期化回路６３、
割り込みコントローラ６４を含む。クロック制御回路６
８は、本実施形態で使用されるクロックを制御するもの
であり、ＰＨＹチップから送られてくるＳＣＬＫや、マ
スタークロックであるＨＣＬＫが入力される。

【００６６】バッファマネージャ７０は、ＲＡＭ８０と
のインターフェースを管理する回路である。バッファマ
ネージャ７０は、バッファマネージャの制御のためのレ
ジスタ７２、ＲＡＭ８０へのバス接続を調停する調停回
路７４、各種の制御信号を生成するシーケンサ７６を含
む。

【００６７】ＲＡＭ８０は、ランダムアクセス可能なパ
ケット記憶手段として機能するものであり、その機能は
例えばＳＲＡＭ、ＤＲＡＭなどにより実現される。そし
て、本実施形態では、図７に示すように、このＲＡＭ８
０がヘッダ領域（広義には制御情報領域）とデータ領域
に分離されている。そして、パケットのヘッダ（広義に
は制御情報）は図７のヘッダ領域に格納され、パケット
のデータはデータ領域に格納される。

【００６８】なおＲＡＭ８０は、本実施形態のデータ転
送制御装置に内蔵させることが特に望ましいが、その一
部又は全部を外付けにすることも可能である。

【００６９】バス９０（或いはバス９２、９４）は、ア
プリケーションに接続されるものである（第１のバ
ス）。またバス９６（或いはバス９８）はデータ転送制
御装置をコントロールするためのものであり、データ転
送制御装置をコントロールするデバイス（例えばＣＰ
Ｕ）に電気的に接続される（第２のバス）。またバス１
００（或いはバス１０２、１０４、１０５、１０６、１
０７、１０８、１０９）は、物理層のデバイス（例えば
ＰＨＹチップ）に電気的に接続されるものである（第３
のバス）。また、バス１１０は、ランダムアクセス可能
な記憶手段であるＲＡＭに電気的に接続されるものであ
る（第４のバス）。

【００７０】バッファマネージャ７０の調停回路７４
は、ＤＭＡＣ４０、ＤＭＡＣ４２、ＤＭＡＣ４４、ＣＰ
Ｕインターフェース６０、ＤＭＡＣ５４からのバスアク
セス要求の調停を行う。そして、この調停結果に基づい
て、各々、バス１０５、１０７、１０９、９８、９４の
いずれかと、ＲＡＭ８０のバス１１０との間にデータの
経路が確立される（第１、第２、第３のバスのいずれか
と第４のバスとの間にデータ経路が確立される）。

【００７１】本実施形態の１つの特徴は、ランダムアク
セスが可能でありパケットを格納するＲＡＭ８０を設け
ると共に、互いに分離されるバス９０、９６、１００
と、これらのバスとＲＡＭ８０のバス１１０との間にデ
ータ経路を確立するための調停回路７４とを設けた点に
ある。

【００７２】例えば図８に、本実施形態と構成の異なる
データ転送制御装置の例を示す。このデータ転送制御装
置では、リンクコア９０２は、ＰＨＹインターフェース
９００、バス９２２を介してＰＨＹチップと接続され
る。また、リンクコア９０２は、ＦＩＦＯ９０４、９０
６、９０８、ＣＰＵインターフェース９１０、バス９２
０を介してＣＰＵ９１２に接続される。そして、ＣＰＵ
９１２は、バス９２４を介して、ＣＰＵにローカルなメ
モリであるＲＡＭ９１４に接続される。

【００７３】なお、ＦＩＦＯ９０４、９０６、９０８
は、図６のＦＩＦＯ３０、３２、３４と異なり、非常に
段数の多いものとなる（例えば１つのＦＩＦＯが１６段
程度）。

【００７４】図８の構成のデータ転送制御装置を用いた
場合のデータ転送の手法について図９を用いて説明す
る。ＰＨＹチップ９３０を介して他のノードから送られ
てきた受信パケットは、バス９２２、データ転送制御装
置９３２、バス９２０を介してＣＰＵ９１２が受け取
る。そして、ＣＰＵ９１２は、受け取った受信パケット
をバス９２４を介してＲＡＭ９１４に書き込む。そし
て、ＣＰＵ９１２は、受信パケットをアプリケーション
層が使用できるように加工し、バス９２６を介してアプ
リケーション層のデバイス９３４に転送する。

【００７５】一方、アプリケーション層のデバイス９３
４からのデータを転送する場合には、ＣＰＵ９１２は、
このデータをＲＡＭ９１４に書き込む。そして、ＲＡＭ
９１４のデータにヘッダを付加することでＩＥＥＥ１３
９４に準拠したパケットを生成する。そして生成された
パケットは、データ転送制御装置９３２、ＰＨＹチップ
９３０などを介して他のノードに送信される。

【００７６】しかしながら、このようなデータ転送手法
によると、ＣＰＵ９１２の処理負荷が非常に重くなる。
従って、ノード間を接続するシリアルバスの転送速度が
高速になっても、ＣＰＵ９１２の処理のオーバーヘッド
などに起因して、システム全体の実転送速度は低くな
り、結局、高速なデータ転送を実現できない。

【００７７】このような問題を解決する１つの手法とし
て、図１０に示すように、データ転送制御装置９３２と
ＲＡＭ９１４との間でのデータ転送や、ＲＡＭ９１４と
アプリケーション層のデバイス９３４との間でのデータ
転送を、ハードウェアＤＭＡにより実現する手法も考え
られる。

【００７８】しかしながら、この手法では、ＣＰＵバス
９２８が、データ転送制御装置９３２、ＲＡＭ９１４間
でのデータ転送、ＲＡＭ９１４、ＣＰＵ９１２間でのデ
ータ転送、ＲＡＭ９１４、アプリケーション層デバイス
９３４間でのデータ転送に使用されることになる。従っ
て、システム全体のデータ転送の高速化を図ろうとする
と、ＣＰＵバス９２８としてＰＣＩバスのような高速な
バスを使用しなければならなくなり、これは、データ転
送制御装置を使用する電子機器の高コスト化を招く。

【００７９】これに対して、本実施形態では図１１に示
すように、データ転送制御装置１２０、アプリケーショ
ン層デバイス１２４間のバス９０と、ＣＰＵバス９６
と、データ転送制御装置１２０、ＲＡＭ８０間のバス１
１０とが互いに分離されている。従って、ＣＰＵバス９
６をデータ転送の制御のみに使用できるようになる。ま
た、バス９０を占有して、データ転送制御装置１２０、
アプリケーション層デバイス１２４間でデータ転送を行
うことができるようになる。例えば、データ転送制御装
置１２０が組み込まれる電子機器がプリンタである場合
には、バス９０を占有して印字データを転送できるよう
になる。この結果、ＣＰＵ６６の処理負荷を軽減でき、
システム全体の実転送速度を高めることができる。また
ＣＰＵ６６として安価なものを採用できると共に、ＣＰ
Ｕバス９６として高速なバスを使用する必要性がなくな
る。このため、電子機器の低コスト化、小規模化を図れ
るようになる。

【００８０】３．ヘッダ領域とデータ領域の分離 ３．１ 本実施形態の特徴 図８の比較例では、図１２（Ａ）に示すように、リンク
コア９０２とＣＰＵ９１２との間には、送信用のＦＩＦ
Ｏ９０４、９０６と受信用のＦＩＦＯ９０８が設けられ
ている。

【００８１】即ち、他のノードから送られてくる受信パ
ケットは、リンクコア９０２を介してＦＩＦＯ９０８に
順次入力される。そして、ＣＰＵ９１２（ＣＰＵ上で動
作するファームウェアやアプリケーションソフト）は、
ＦＩＦＯ９０８に入力された順序で受信パケットをＦＩ
ＦＯ９０８から順次読み出す。

【００８２】また、ＣＰＵ９１２は、転送すべき送信パ
ケットをＦＩＦＯ９０４、９０６に順次入力する。そし
て、送信パケットは、このＦＩＦＯ９０４、９０６に入
力された順序でリンクコア９０２を介して他のノードに
順次転送される。

【００８３】これに対して、本実施形態では、図１２
（Ｂ）に示すように、ノード間でのパケット転送のため
の各種サービスを提供するリンクコア２０と、ＣＰＵ６
６との間に、ＦＩＦＯ３０、３２、３４の他に、ランダ
ムアクセス可能なパケット記憶手段として機能するＲＡ
Ｍ８０を介在させている。

【００８４】即ち、他のノードからリンクコア２０を介
して送られてくる受信パケットは、ＦＩＦＯ３４に格納
された後に、ＤＭＡＣ４４（書き込み手段）によりＲＡ
Ｍ８０に書き込まれる。そして、ＣＰＵ６６が、このラ
ンダムアクセス可能なＲＡＭ８０から受信パケットを読
み出す。

【００８５】また、ＣＰＵ６６などにより、転送すべき
送信パケットがＲＡＭ８０に書き込まれる。そして、こ
の書き込まれた送信パケットは、ＤＭＡＣ４０、４２
（読み出し手段）により読み出され、ＦＩＦＯ３０、３
２、リンクコア２０を介して他のノードに転送される。

【００８６】図１２（Ａ）では、ＣＰＵ９１２は、受信
した順序でＦＩＦＯ９０８から受信パケットを受け取ら
なければならず、送信する順序でＦＩＦＯ９０４、９０
６に送信パケットを格納しなければならない。これに対
して、リンクコア２０とＣＰＵ６６との間にランダムア
クセス可能なＲＡＭ８０を介在させる本実施形態では、
受信順序に依存せずに、ＲＡＭ８０の所望のアドレスに
受信パケットを書き込むことが可能になる。また、送信
順序に依存せずに、ＣＰＵ６６などがＲＡＭ８０の所望
のアドレスに送信パケットを書き込むことも可能にな
る。

【００８７】また、図１２（Ａ）では、ＦＩＦＯ９０
４、９０６、９０８の段数を非常に多くする必要があ
る。これに対して、本実施形態では、ＦＩＦＯ３０、３
２、３４の段数を格段に減らすことができ、例えば段数
を３段以下とすることも可能になる。

【００８８】なお、本実施形態では、ＦＩＦＯ３０、３
２、３４を設けない構成にしてもよい。

【００８９】また、本実施形態では、図７に示すよう
に、ＲＡＭ８０の記憶領域を、パケットのヘッダ（広義
には制御情報）が格納されるヘッダ領域（広義には制御
情報領域）とパケットのデータが格納されるデータ領域
に分離している。これは、図１２（Ｂ）に示すようにリ
ンクコア２０とＣＰＵ６６との間にランダムアクセス可
能なＲＡＭ８０を介在させることで実現可能になる。

【００９０】即ち、図１２（Ａ）では、ＣＰＵ９１２
は、受信した順序でＦＩＦＯ９０８から受信パケットを
受け取らなければならない。従って、受信パケットをヘ
ッダとデータに分離する処理を実現しようとすると、Ｆ
ＩＦＯ９０８から読み出した受信パケットをＣＰＵ９１
２がローカルメモリであるＲＡＭに一旦書き込み、その
ＲＡＭからＣＰＵ９１２が受信パケットを読み出してヘ
ッダとデータに分離する必要がある。また、図１２
（Ａ）では、ＣＰＵ９１２は、送信する順序でＦＩＦＯ
９０４、９０６に送信パケットを入力しなければならな
い。例えば、パケット１（ヘッダ１、データ１）、パケ
ット２（ヘッダ２、データ２）、パケット３（ヘッダ
３、データ３）を送信する場合には、ヘッダ１、データ
１、ヘッダ２、データ２、ヘッダ３、データ３というよ
うな順序でＦＩＦＯ９０４、９０６に送信パケットを入
力しなければならない。従って、ＣＰＵ９１２による並
べ替え処理が必要になる。

【００９１】このように図１２（Ａ）では、ＣＰＵ９１
２の処理負荷が非常に重くなり、これは結局、システム
全体の実転送速度の低下という事態を招く。

【００９２】これに対して、本実施形態では、ＲＡＭ８
０の記憶領域がヘッダ領域とデータ領域に分離される。
より具体的には、図１３に示すように、各受信パケット
のヘッダとデータがハードウェアにより分離され、ヘッ
ダがヘッダ領域に、データがデータ領域に格納される。
また、図１４に示すように、ヘッダ領域に格納されたヘ
ッダとデータ領域に格納されたデータとがハードウェア
により結合され、各ノードに転送すべき送信パケットが
組み立てられる。従って、ＣＰＵ６６の処理負荷が図１
２（Ａ）に比べて非常に軽くなり、システム全体の実転
送速度を向上できる。また、ＣＰＵ６６として安価なも
のを採用できると共にＣＰＵ６６に接続されるバスも低
速なもので済むため、データ転送制御装置や電子機器の
小規模化、低コスト化を図れるようになる。

【００９３】また、本実施形態によれば、ヘッダはヘッ
ダ領域にまとめられて格納され、データもデータ領域に
まとめられて格納される。従って、ヘッダやデータの読
み出し処理や書き込み処理の簡易化を図ることができ、
処理のオーバーヘッドを軽減化できる。例えば、図１１
の手法でデータ転送を行う場合には、ＣＰＵ６６は、Ｃ
ＰＵバス９６を介してヘッダ領域にのみアクセスしヘッ
ダを読み出したり書き込んだりするだけでデータ転送を
制御できるようになる。また、アプリケーション層のデ
バイス１２４は、データ領域のデータを連続してバス９
０を介して読み出したり、データを連続してデータ領域
に書き込んだりすることが可能になる。

【００９４】なお、図１５に示すように、ヘッダ領域に
格納される各ヘッダと、データ領域に格納される各デー
タとは、ヘッダに含ませたデータポインタにより対応さ
せることが望ましい。この場合、受信パケットのヘッダ
へのデータポインタの付加は、例えばリンクコア２０が
行い、送信パケットのヘッダへのデータポインタの付加
は、例えばファームウェアが行うようにする。

【００９５】また、本実施形態では、図１６に示すよう
に、受信パケットのスタート（ヘッダの最初）、ヘッ
ダ、データ、トレイラーを区別するためのＴＡＧを生成
し、このＴＡＧを受信パケットに関連づけている。より
具体的には、図６のリンクコア２０が、受信パケットの
スタート、ヘッダ、データ、トレイラーをＦＩＦＯ３４
に転送する際に、図１６に示す２ビットのＴＡＧも同時
にＦＩＦＯ３４に転送している。そして、本実施形態で
は、受信パケットに関連づけられたこのＴＡＧを利用し
て、図１３に示すように受信パケットをヘッダとデータ
に分離しヘッダ領域とデータ領域に格納している。より
具体的には、図６のＤＭＡＣ４４が、受信パケットと共
にＦＩＦＯ３４から出力されるＴＡＧを利用して、受信
パケットをヘッダとデータに分離し、ＲＡＭ８０に書き
込んでいる。なお、ＴＡＧは、少なくともヘッダとデー
タを区別できるものであればよい。

【００９６】例えば、ＴＡＧを利用せずに受信パケット
のヘッダとデータを分離する手法として、ヘッダに含ま
れるｔｃｏｄｅ（トランザクションコード）を利用する
手法が考えられる。即ち、ｔｃｏｄｅをデコードして、
ヘッダのサイズを調べ、そのサイズの分だけ受信パケッ
トをヘッダ領域に格納し、残りをデータ領域に格納す
る。

【００９７】しかしながら、この手法では、ｔｃｏｄｅ
をデコードする回路が必要となり、回路が大規模化して
しまう。

【００９８】これに対して、ＴＡＧを利用すれば、ＤＭ
ＡＣ４４は、ＴＡＧを見るだけで受信パケットをヘッダ
とデータに分離できる。従って、回路をそれほど大規模
化することなく、簡易な処理で受信パケットのヘッダと
データを分離できるようになる。

【００９９】また、本実施形態では、図１７（Ａ）に示
すように、ヘッダ領域とデータ領域の他に、これらの領
域と分離されたＣＰＵ６６のワーク領域をＲＡＭ８０に
設けている。このようにすれば、ＣＰＵ６６が、ワーク
領域に直接アクセスして、ＣＰＵ６６の処理のためにそ
の領域を利用できるようになる。従って、ＣＰＵ６６が
ローカルメモリを有する場合には、そのメモリを小容量
化することが可能になる。更に、ＣＰＵ６６のローカル
メモリを設ける必要性自体を無くすことも可能になる。
これにより、データ転送制御装置や電子機器の小規模
化、低コスト化を図れるようになる。

【０１００】また、本実施形態では、図１７（Ｂ）に示
すように、ヘッダ領域を受信用と送信用の領域に分離
（分割）している。これらの受信用、送信用のヘッダ領
域の各々は、少なくとも１個以上のパケットを格納でき
るものであればよい。

【０１０１】例えば図８の構成では、ローカルメモリで
あるＲＡＭ９１４にＣＰＵ９１２が受信パケットや送信
パケットを格納する。このため、ＣＰＵ９１２は、受信
パケットや送信パケットを格納したアドレスを各パケッ
ト毎に保持し管理しなければならない。従って、ＣＰＵ
９１２の処理が煩雑化し、処理負担が増加する。特に、
ＣＤ−Ｒドライブのように受信処理と送信処理が混在す
るアプリケーションでは、受信パケットと送信パケット
が混在してＲＡＭ９１４に格納されることになるため、
処理の煩雑化、処理負担の増加の問題は更に深刻にな
る。

【０１０２】これに対して、本実施形態によれば、ヘッ
ダ領域が受信用と送信用の領域に分離される。従って、
ＲＡＭ８０の受信用ヘッダ領域には受信用のヘッダが、
送信用ヘッダ領域には送信用のヘッダが規則的に格納さ
れる。従って、ＣＰＵ６６は、受信処理の際には受信用
ヘッダ領域にアクセスし、送信処理の際には送信用ヘッ
ダ領域にアクセスすればよいことになる。そして、例え
ば受信パケットを連続して受信する場合には、受信用ヘ
ッダ領域からヘッダを連続して読み出し、送信パケット
を連続して送信する場合には、送信用ヘッダ領域にヘッ
ダを連続して書き込めばよいことになる。従って、ＣＰ
Ｕ６６の処理負担を大幅に軽減でき、システム全体の実
転送速度の向上を期待できるようになる。

【０１０３】また、本実施形態では、図１７（Ｃ）に示
すように、データ領域を受信用と送信用の領域に分離し
ている。

【０１０４】このようにすれば、例えば図１１におい
て、アプリケーション層のデバイス１２４は、ＲＡＭ８
０の受信用データ領域から連続して受信データを読み出
せるようになると共に、送信用データ領域に連続して送
信データを書き込めるようになる。そして、読み出しや
書き込みの際にはアドレスを単純にインクリメント（或
いはデクリメント）すればよいので、アドレス制御も容
易になる。この結果、本実施形態によれば、処理のオー
バーヘッドを格段に軽減でき、実転送速度の向上を期待
できるようになる。

【０１０５】また、本実施形態では、データ領域を、ア
イソクロナス転送用と非同期転送用の領域に分離してい
る。より具体的には例えば図１７（Ｄ）に示すように、
データ領域を、アイソクロナス受信用、非同期受信用、
アイソクロナス送信用、非同期送信用の領域に分離して
いる。

【０１０６】例えば図８の構成では、アイソクロナスパ
ケットと非同期パケットとが混在してＦＩＦＯ９０８に
入力される。そして、ＣＰＵ９１２は、この入力された
順序でＦＩＦＯ９０８からパケットを読み出す。また、
この読み出した順序でパケットをローカルメモリである
ＲＡＭ９１４に格納する。従って、ＲＡＭ９１４には、
アイソクロナスパケットと非同期パケットが混在して格
納されることになる。

【０１０７】さて、アイソクロナスパケットの処理には
リアルタイム性が要求される。従って、ＣＰＵ９１２は
一定期間内にアイソクロナスパケットに関する処理を終
了しなければならない。ところが、図８では、ＣＰＵ９
１２はＦＩＦＯ９０８に入力された順序でＦＩＦＯ９０
８からパケットを読み出さなければならず、また、ＲＡ
Ｍ９１４には、アイソクロナスパケットと非同期パケッ
トが混在するようになる。従って、例えば非同期パケッ
トの次にアイソクロナスパケットが送られてきた場合に
も、非同期パケットを先に処理しなければならず、アイ
ソクロナスパケットを先に処理することができない。こ
のため、リアルタイム性が要求されるアイソクロナスパ
ケットの処理が間に合わなくなる可能性がある。

【０１０８】これに対して、本実施形態では、アイソク
ロナスパケットはアイソクロナス転送用の領域に格納さ
れ、非同期パケットは非同期転送用の領域に格納され
る。従って、非同期パケットの次にアイソクロナスパケ
ットが送られてきた場合にも、アイソクロナスパケット
を先に読み出し、先に処理することが可能になる。この
結果、アイソクロナスパケットの処理を一定期間内に完
了でき、アイソクロナスパケットの処理に要求されるリ
アルタイム性を維持できるようになる。

【０１０９】また、データ領域をアイソクロナス転送用
と非同期転送用の領域に分離することで、アプリケーシ
ョン層のデバイスの処理も簡易化できる。例えばデジタ
ルビデオカメラにおいて、リアルタイム性が要求される
動画像をアイソクロナスで転送し、信頼性が要求される
静止画像を非同期で転送する場合を考える。そして、図
１１において、データ転送制御装置１２０とアプリケー
ション層のデバイス１２４との間でバス９０を用いて直
接に動画像や静止画像のデータを転送したとする。この
場合に、データ領域をアイソクロナス転送用と非同期転
送用の領域に分離することにより、バス９０を用いた動
画像や静止画像のデータの転送を簡易化できる。動画像
のデータを転送する場合には、動画像のデータをまとめ
てアイソクロナス転送用のデータ領域に書き込み、静止
画像のデータを転送する場合には、静止画像のデータを
まとめて非同期転送用のデータ領域に書き込めばよいか
らである。また、この書き込みの際には、アドレスを単
純にインクリメント（或いはデクリメント）すればよい
ので、アドレス制御も容易になるからである。

【０１１０】また、本実施形態では、ＲＡＭ８０が複数
の領域に分離される場合において、各領域のサイズを可
変に制御するようにしている。より具体的には図１８に
示すように、各領域の境界のアドレスを指すポインタＰ
１〜Ｐ６を可変に制御する。

【０１１１】このようにすれば、アプリケーションに応
じた最適な領域分割を実現できる。例えば、プリンタの
ように、パケットを送信することが少なく、パケットを
受信することが多いアプリケーションでは、受信用の領
域のサイズを大きくする。また、スキャナのように、パ
ケットを受信することが少なく、パケットを送信するこ
とが多いアプリケーションでは、送信用の領域のサイズ
を大きくする。また、非同期転送を行うことが多いアプ
リケーションでは非同期転送用の領域のサイズを大きく
し、アイソクロナス転送を行うことが多いアプリケーシ
ョンではアイソクロナス転送用の領域のサイズを大きく
する。或いは、非同期転送のみを行うアプリケーション
では、アイソクロナス転送用の領域を零にする。このよ
うにすることにより、限られたリソース（少ない記憶容
量のＲＡＭ８０）を有効利用することが可能になる。

【０１１２】また、図８の構成でＦＩＦＯ９０４、９０
６、９０８の各々のサイズを可変にする手法には、ハー
ドウェアの構成が複雑になるという問題点がある。これ
に対して、ＲＡＭ８０の各領域のサイズを可変制御する
ためには、ポインタＰ１〜Ｐ６の指すアドレスを制御す
る（ポインタの指すアドレスが格納されるレジスタの内
容を制御する）のみでよい。このため、簡易なハードウ
ェア構成で各領域のサイズを可変に制御できる。

【０１１３】なお、ＲＡＭ８０の各領域のサイズは、電
源投入後もダイナミックに可変制御できることが望まし
い。例えば、ＣＤ−Ｒドライブのようなアプリケーショ
ンでは、ＣＤ−Ｒへのデータの書き込み時には受信処理
が主に行われ、ＣＤ−Ｒからのデータの読み出し時には
送信処理が主に行われる。従って、ＣＤ−Ｒへのデータ
の書き込み時には、受信用の領域のサイズが大きくなる
ようにポインタをダイナミックに切り替える。また、Ｃ
Ｄ−Ｒからのデータの読み出し時には、送信用の領域の
サイズが大きくなるようにポインタをダイナミックに切
り替える。このようにすることで、限られたリソースを
有効利用することが可能になる。

【０１１４】３．２ 受信側の構成 次に受信側の構成について説明する。図１９に、リンク
コア２０、ＦＩＦＯ３４、ＤＭＡＣ４４の詳細な構成の
一例を示す。

【０１１５】リンクコア２０は、バス監視回路１３０、
直列・並列変換回路１３２、パケット整形回路１６０を
含む。そして、パケット整形回路１６０は、パケット診
断回路１４２、シーケンサ１６７、バッファ１６８、セ
レクタ１７０を含み、パケット診断回路１４２は、ＴＡ
Ｇ生成回路１６２、ヘッダ＆トレイラー生成回路１６
４、エラーチェック回路１６６を含む。

【０１１６】ここで、バス監視回路１３０は、ＰＨＹイ
ンターフェース１０を介してＰＨＹチップに接続される
８ビット幅のデータバスＤ、２ビット幅のコントロール
バスＣＴＬを監視する回路である。

【０１１７】直列・並列変換回路１３２は、データバス
Ｄのデータを３２ビットのデータに変換する回路であ
る。例えば、転送速度が４００Ｍｂｐｓの場合には８ビ
ットのデータが３２ビットのデータに、２００Ｍｂｐｓ
の場合には４ビットのデータが３２ビットのデータに、
１００Ｍｂｐｓの場合には２ビットのデータが３２ビッ
トのデータに変換される。

【０１１８】パケット診断回路１４２は、パケットの診
断を行う回路である。ＴＡＧ生成回路１６２は、ヘッ
ダ、データ、トレイラーなどを区別するためのＴＡＧを
生成する回路であり、ヘッダ＆トレイラー生成回路１６
４は、ヘッダ及びトレイラー（フッター）を生成する回
路である。また、エラーチェック回路１６６は、パケッ
トに含まれるパリティなどのエラーチェック情報をチェ
ックしてエラーを検出する回路である。

【０１１９】シーケンサ１６７は各種の制御信号を生成
するものである。バッファ１６８、セレクタ１７０は、
直列・並列変換回路１３２からのＤＩ、パケット診断回
路１４２からのヘッダ及びトレイラー、ＤＭＡＣ４４か
らのデータポインタのいずれかを、パケット診断回路１
４２からの信号ＳＥＬにより選択するためのものであ
る。

【０１２０】ＦＩＦＯ３４は、リンコア２０からの出力
データであるＲＤの位相と、ＲＡＭ８０への書き込みデ
ータであるＷＤＡＴＡの位相とを調整するためのバッフ
ァとして機能するものであり、ＦＩＦＯ状態判断回路３
５を含む。ＦＩＦＯ状態判断回路３５は、ＦＩＦＯが空
になると、ＥＭＰＴＹをアクティブにし、ＦＩＦＯがフ
ルになると、ＦＵＬＬをアクティブにする。

【０１２１】ＤＭＡＣ４４は、パケット分離回路１８
０、アクセス要求実行回路１９０、アクセス要求発生回
路１９２を含む。

【０１２２】パケット分離回路１８０は、パケット整形
回路１６０により整形されたパケットを分離して、ヘッ
ダ及びトレイラーをＲＡＭ８０のヘッダ領域に、データ
をデータ領域に書き込むための回路である（図１３参
照）。パケット分離回路１８０は、ＴＡＧ判別回路１８
２、ポインタ更新回路１８４、アドレス発生回路１８８
を含む。

【０１２３】ＴＡＧ判別回路１８２は、ＴＡＧ生成回路
１６２により生成されたＴＡＧ（ＤＴＡＧ）を判別する
回路である。

【０１２４】ポインタ更新回路１８４は、ＴＡＧ判別回
路１８２の出力を受け、ＲＡＭ８０にヘッダやデータを
書き込むためのヘッダポインタやデータポインタを更新
するための回路である。

【０１２５】アドレス発生回路１８８は、ポインタ更新
回路１８４の出力を受け、ＲＡＭ８０への書き込みアド
レスＷＡＤＲを発生する回路である。

【０１２６】アクセス要求実行回路１９０は、リンクコ
ア２０からのアクセス要求を実行するための回路であ
る。アクセス要求実行回路１９０は、ＦＩＦＯ状態判断
回路３５からのＦＵＬＬがアクティブになると、ＦＦＵ
ＬＬをアクティブにする。パケット整形回路１６０内の
シーケンサ１６７は、ＦＦＵＬＬがアクティブでないこ
とを条件に、ＲＤ（ＲｘＤａｔａ）のストローブ信号で
あるＲＤＳをアクティブにする。

【０１２７】なおＲＦＡＩＬは、受信における失敗を、
シーケンサ１６７がアクセス要求実行回路１９０に対し
て知らせるための信号である。

【０１２８】アクセス要求発生回路１９２は、ＲＡＭ８
０へのアクセス要求を発生するための回路である。アク
セス要求発生回路１９２は、バッファマネージャ７０か
らの書き込みアクノリッジメントであるＷＡＣＫやＦＩ
ＦＯ状態判断回路３５からのＥＭＰＴＹを受け、書き込
み要求であるＷＲＥＱをバッファマネージャ７０に出力
する。

【０１２９】３．３ 受信側の動作 次に、受信側の動作の詳細について図２０のタイミング
波形図などを用いて説明する。

【０１３０】まず、リンクコア２０の動作について説明
する。

【０１３１】ＰＨＹチップを介して他のノードからのパ
ケットを受信すると、パケット診断回路１４２がそのパ
ケットを診断する。そして、ヘッダ＆トレイラー生成回
路１６４がヘッダを生成（整形）する。このヘッダは、
バッファ１６８を介してセレクタ１７０に入力され、パ
ケット診断回路１４２からの信号ＳＥＬに基づきセレク
タ１７０がこのヘッダを選択する。これにより、図２０
のＡ１に示すように、ＲＤとしてヘッダ（Ｈ０〜Ｈ４）
がＦＩＦＯ３４に出力されることになる。

【０１３２】なお、図２１（Ａ）に、シリアルバス上で
転送される非同期パケットのフォーマット（ＩＥＥＥ１
３９４規格）を示す。一方、図２１（Ｂ）に、ＲＡＭ８
０のヘッダ領域に格納される非同期受信パケットのヘッ
ダ部分のフォーマットを示す（同図において網掛けとな
っている部分がトレイラーである）。このように本実施
形態では、図２１（Ａ）に示すフォーマットのパケット
を、ファームウェアなどの上層が使用できるように、図
２１（Ｂ）に示すフォーマットのパケットに整形してい
る。

【０１３３】また本実施形態では、ヘッダの第４クワド
レットであるＨ４（図２０のＡ２）は、図２１（Ｂ）に
示すようにデータ領域からデータを取り出すためのデー
タポインタになっている。このデータポインタ（Ｈ４）
は、ＤＭＡＣ４４（ポインタ更新回路１８４）からバッ
ファ１６８を介してセレクタ１７０に入力され、セレク
タ１７０がこれを選択する。このように、パケット整形
回路１６０は、ＤＭＡＣ４４からデータポインタを受け
取り、そのデータポインタを、ＲＡＭ８０に書き込まれ
るヘッダに埋め込んでいる。

【０１３４】次に、ＰＨＹチップから、データバスＤを
介してパケットのデータ部分が送られてくる。直列・並
列変換回路１３２は、このデータ部分を３２ビットのデ
ータであるＤＩに変換し、パケット診断回路１４２及び
バッファ１６８に出力する。

【０１３５】なお、ＤＩＥは、ＤＩが有効か無効かを示
す信号であり、ＤＩＳは、ＤＩの取り込みタイミングを
知らせるためのストローブ信号である。

【０１３６】直列・並列変換回路１３２からのＤＩは、
バッファ１６８を介してセレクタ１７０に入力され、セ
レクタ１７０がこれを選択する。これにより、Ａ３に示
すように、ＲＤとしてデータＤ０〜ＤｎがＦＩＦＯ３４
に出力される。

【０１３７】次に、ヘッダ＆トレイラー生成回路１６４
からのトレイラーがバッファ１６８を介してセレクタ１
７０に入力され、セレクタ１７０がこれを選択する。こ
れにより、Ａ４に示すように、ＲＤとしてトレイラー
（Ｈ５。図２１（Ｂ）の網掛け部分）がＦＩＦＯ３４に
出力される。

【０１３８】さて、ＴＡＧ生成回路１６２は、ＲＤとし
て出力される情報を区別するためのＴＡＧを生成してい
る。本実施形態では図１６に示すようにＴＡＧは２ビッ
トであり、（００）、（０１）、（１０）、（１１）
は、各々、ヘッダ、トレイラー、データ、スタート（ヘ
ッダの最初）を表す。従って、例えば図２０では、（１
１）、（００）、・・・、（１０）、・・・、（０１）という
ようにＴＡＧが変化する。ＦＩＦＯ３４には、この２ビ
ットのＴＡＧと３２ビットのＲＤとからなる３４ビット
のデータが入力されることになる。

【０１３９】次に、ＦＩＦＯ３４の動作について説明す
る。

【０１４０】ＦＩＦＯ３４は、リンクコア２０からのＴ
ＡＧ、ＲＤを受け、Ａ５、Ａ６に示すように、ＤＴＡ
Ｇ、ＷＤＡＴＡとして出力する。

【０１４１】ＦＩＦＯ３４内のＦＩＦＯ状態判断回路３
５は、内蔵するカウンターにより、ＦＩＦＯ３４のデー
タ数（ＦＩＦＯカウント）をカウントする。そして、Ｆ
ＩＦＯ３４がフル（データ数＝２）になった場合には、
図２０のＡ７に示すようにＦＵＬＬをアクティブ（Ｈレ
ベル）にする。また、ＦＩＦＯ３４が空（データ数＝
０）になった場合には、Ａ８に示すようにＥＭＰＴＹを
アクティブにする。ＦＩＦＯ３４がフルになったこと
は、ＦＵＬＬ、ＦＦＵＬＬにより、ＤＭＡＣ４４内のア
クセス要求実行回路１９０やリンクコア２０内のシーケ
ンサ１６７に伝えられる。また、ＦＩＦＯ３４が空にな
ったことは、ＥＭＰＴＹにより、ＤＭＡＣ４４内のアク
セス要求発生回路１９２に伝えられる。

【０１４２】次に、ＤＭＡＣ４４の動作について説明す
る。

【０１４３】アクセス要求発生回路１９２は、Ａ９に示
すようにＥＭＰＴＹが非アクティブ（Ｌレベル）になっ
たこと（ＦＩＦＯ３４が空でないこと）を条件に、Ａ１
０に示すようにＷＲＥＱをアクティブにする。そして、
バッファマネージャ７０からＷＡＣＫを受け取ると、Ｗ
ＲＥＱを非アクティブにする。

【０１４４】さて、本実施形態では、受信時のバス調停
においては、ＤＭＡＣ４４からのアクセス要求の優先順
位を最も高くしている。従って、Ａ１０、Ａ１１に示す
ように、ＤＭＡＣ４４からのＷＲＥＱと、ＣＰＵインタ
ーフェース６０やポート用のＤＭＡＣ５４からのＯｔｈ
ｅｒＷＲＥＱとが競合した場合には、ＷＲＥＱの方が優
先する。即ち、Ａ１２、Ａ１３に示すように、ＷＡＣＫ
の方がＯｔｈｅｒＷＡＣＫよりも先にアクティブにな
る。このように、ＷＲＥＱとＯｔｈｅｒＷＲＥＱが競合
した場合に、ＷＲＥＱの方を優先させるのは、以下の理
由による。即ち、ＩＥＥＥ１３９４では、ＳＣＳＩなど
とは異なり、他のノードからのパケットが転送クロック
に同期して次々に転送されてくる。従って、これらの間
断なく転送されてくるパケットを優先してＲＡＭ８０に
次々に格納する必要があるからである。

【０１４５】また、本実施形態では、ＣＰＵインターフ
ェース６０やポート用のＤＭＡＣ５４からのアクセス要
求をバッファマネージャ７０が受け付けている間は、Ａ
１４に示すように、ＤＭＡＣ４４のアクセス要求は所与
の期間だけ待たされる。従って、リンクコア２０からの
ＲＤと、バッファマネージャ７０へのＷＤＡＴＡとは同
期しない。この理由により、本実施形態では、ＲＤとＷ
ＤＡＴＡの位相を調整するためのＦＩＦＯ３４を設けて
いる。この場合、ＦＩＦＯ３４は、位相調整のために必
要な最低限の段数（好ましくは３段以下、更に好ましく
は２段以下）を備えていればよい。

【０１４６】パケット分離回路１８０に含まれるＴＡＧ
判別回路１８２は、ＷＤＡＴＡと共にＦＩＦＯ３４から
出力されるＤＴＡＧを判別し、ＷＤＡＴＡが、スタート
（ヘッダの最初）、ヘッダ、データ、トレイラーのいず
れなのかを判定する。そして、ポインタ更新回路１８４
は、この判定結果に基づいて、ヘッダポインタやデータ
ポインタの更新を行う。次に、アドレス発生回路１８８
は、更新されたヘッダポインタやデータポインタに基づ
いて、ＷＤＡＴＡの書き込みアドレスであるＷＡＤＲを
発生する。

【０１４７】より具体的には、例えば、ＷＤＡＴＡがス
タート又はヘッダであるとＤＴＡＧに基づき判定された
場合は、ポインタ更新回路１８４が、図２２（Ａ）に示
すように、ヘッダポインタＨＰのインクリメント（広義
には更新）を行う。そして、アドレス発生回路１８８
は、図２０のＡ１５に示すように、インクリメントされ
るヘッダポインタに応じたＷＡＤＲを発生する。

【０１４８】次に、ＷＤＡＴＡがデータであるとＤＴＡ
Ｇに基づき判定された場合は、ポインタ更新回路１８４
が、図２２（Ｂ）に示すように、データポインタＤＰの
インクリメントを行う。このデータポインタＤＰは、パ
ケット整形回路１６０によりヘッダの第４クワドレット
に埋め込まれたＨ４に相当する。アドレス発生回路１８
８は、図２０のＡ１６に示すように、インクリメントさ
れるデータポインタに応じたＷＡＤＲを発生する。

【０１４９】次に、ＷＤＡＴＡがトレイラーであるとＤ
ＴＡＧに基づき判定された場合は、ポインタ更新回路１
８４が、図２２（Ｃ）に示すように、ヘッダポインタの
インクリメントを行う。そして、アドレス発生回路１８
８は、図２０のＡ１７に示すように、インクリメントさ
れるヘッダポインタに応じたＷＡＤＲを発生する。

【０１５０】なお、最終的には図２２（Ｄ）に示すよう
に、ヘッダポインタは、処理対象となったパケットのヘ
ッダ部分の下側の境界（次のパケットのヘッダ部分の上
側の境界）を指すようになる。また、データポインタ
は、パケットのデータ部分の下側の境界（次のパケット
のデータ部分の上側の境界）を指すようになる。ヘッダ
ポインタやデータポインタの最終位置は、受信に失敗が
なかった（ＲＦＡＩＬが非アクティブ）ことを条件に、
図６のレジスタ４６内のヘッダポインタ設定レジスタや
データポインタ設定レジスタにリストアされる。

【０１５１】以上のようにして、パケットを分離してヘ
ッダ領域とデータ領域に書き込むことが可能になる。

【０１５２】特に本実施形態では、ヘッダに付加される
データポインタが、ポインタ更新回路１８４からパケッ
ト整形回路１６０に伝えられる。そしてパケット整形回
路１６０が、この伝えられたデータポインタをパケット
のヘッダに付加する。このようにすることで、ヘッダ領
域からヘッダを読み出したファームウェアなどが、その
ヘッダに対応するデータのデータ領域での格納アドレス
を容易に知ることができるようになる。また、データポ
インタの付加は、パケット整形回路１６０により行わ
れ、ＤＭＡＣ４４はこれに関与する必要がない。従っ
て、ＤＭＡＣ４４がＲＡＭ８０へのデータ書き込み処理
に専念できるようになり、ＤＭＡＣ４４の回路構成や処
理を簡素化できるようになる。

【０１５３】なお、ヘッダ領域とデータ領域の境界など
の、ＲＡＭ８０を分離する領域の境界（図１８のＰ１〜
Ｐ６）の設定は、ＣＰＵインターフェース６０を介して
ＣＰＵ６６（ファームウェア等）が、図６のレジスタ４
６に含まれるポインタ設定レジスタに対して、境界のア
ドレスを指すポインタを設定することで実現される。

【０１５４】また、データ領域が複数の領域に分離され
る場合（例えば図１８に示すようにアイソクロナス転送
用と非同期転送用の領域に分離される場合、或いは第
１、第２の非同期転送用の領域に分離される場合等）に
は、例えばｔｃｏｄｅなどのパケットの制御情報に基づ
き、分離された複数の領域のいずれかにパケットのデー
タを書き込むようにすることが望ましい。

【０１５５】より具体的には、図１９に示すように、Ｄ
ＭＡＣ４４が、複数のデータポインタ、例えば第１、第
２のデータポインタをパケット整形回路１６０に対して
渡すようにする（３個以上のデータポインタを渡しても
よい）。そして、パケット整形回路１６０は、例えば、
アイソクロナス転送時（或いは第２の非同期転送時）に
はＤＭＡＣ４４からの第１のデータポインタを選択し、
非同転送時（或いは第１の非同期転送時）にはＤＭＡＣ
４４からの第２のデータポインタを選択するようにす
る。即ち、パケット整形回路１６０内のパケット診断回
路１４２が、ｔｃｏｄｅなどのパケットの制御情報に基
づいて、アイソクロナス転送か非同期転送か（或いは第
２の非同期転送か第１の非同期転送か）を判別し、この
判別結果に基づき信号ＳＥＬを制御する。そして、バッ
ファ１６８を介してセレクタ１７０に入力される第１、
第２のデータポインタのいずれかを選択するようにす
る。これにより、アイソクロナス転送（或いは第２の非
同期転送）のパケットには第１のデータポインタが埋め
込まれ、非同期転送（或いは第１の非同期転送）のパケ
ットには第２のデータポインタが埋め込まれるようにな
る。この結果、データ領域を分離する特定の領域に、連
続的にデータを格納することが可能になる。即ち、デジ
タルカメラにおける動画像データをアイソクロナス転送
用データ領域に連続的に格納したり、プリンタにおける
印字データを第２の非同期転送用データ領域に連続的に
格納したりすること（第１の非同期転送用データ領域に
はコマンドデータ、ステータスデータなどの制御用デー
タを格納する）が可能になる。

【０１５６】３．４ 送信側の構成 次に送信側の構成について説明する。図２３に、ＦＩＦ
Ｏ３０、ＤＭＡＣ４０の詳細な構成の一例を示す。

【０１５７】位相調整用のバッファとして機能するＦＩ
ＦＯ３０は、ＦＩＦＯ状態判断回路３１を含む。ＦＩＦ
Ｏ状態判断回路３１は、ＦＩＦＯが空になると、ＥＭＰ
ＴＹをアクティブにし、ＦＩＦＯがフルになると、ＦＵ
ＬＬをアクティブにする。

【０１５８】ＤＭＡＣ４０は、パケット結合回路２８
０、アクセス要求実行回路２９０、アクセス要求発生回
路２９２、ＡＣＫ書き込み要求発生回路２９４、ＡＣＫ
書き込みデータ＆アドレス発生回路２９６を含む。

【０１５９】パケット結合回路２８０は、ヘッダをＲＡ
Ｍ８０のヘッダ領域から読み出し、データをデータ領域
から読み出し、これらのヘッダとデータによりフレーム
が構成される送信パケットを組み立てる回路である（図
１４参照）。パケット結合回路２８０は、ポインタ更新
回路２８４、アドレス発生回路２８８を含む。

【０１６０】ポインタ更新回路２８４は、ＲＡＭ８０か
らヘッダやデータを読み出すためのヘッダポインタやデ
ータポインタを更新するための回路であり、データポイ
ンタ取得回路２８５を含む。データポインタ取得回路２
８５は、ＲＡＭ８０から読み出されたＲＤＡＴＡからデ
ータポインタを取得する回路であり、ｔｃｏｄｅ判別回
路２８６を含む。

【０１６１】アドレス発生回路２８８は、ポインタ更新
回路２８４の出力などを受け、ＲＡＭ８０の読み出しア
ドレスＲＡＤＲを発生する回路である。

【０１６２】アクセス要求実行回路２９０は、ＦＩＦＯ
状態判断回路３１からのＥＭＰＴＹがアクティブになる
と、ＦＩＦＯＩＮをアクティブにする。リンクコア２０
は、ＦＩＦＯＩＮがアクティブでないことを条件に、Ｔ
Ｄ（ＴｘＤａｔａ）のストローブ信号であるＴＤＳをア
クティブにする。

【０１６３】なおＴＦＡＩＬは、送信における失敗を、
リンクコア２０がアクセス要求実行回路２９０に対して
知らせるための信号である。

【０１６４】アクセス要求発生回路２９２は、バッファ
マネージャ７０からの読み出しアクノリッジメントであ
るＲＡＣＫやＦＩＦＯ状態判断回路３１からのＦＵＬＬ
を受け、読み出し要求であるＲＲＥＱをバッファマネー
ジャ７０に出力する。

【０１６５】ＡＣＫ書き込み要求発生回路２９４は、リ
ンクコア２０からのＴＣＭＰやバッファマネージャ７０
からのＷＡＣＫを受け、ＷＲＥＱをバッファマネージャ
７０に出力する。また、ＡＣＫ書き込みデータ＆アドレ
ス発生回路２９６は、リンクコア２０からＴＡＣＫを受
け、送信パケットに書き戻すＡＣＫのコードをＷＤＡＴ
Ａとして出力し、ＡＣＫを書き戻すアドレスをＷＡＤＲ
として出力する。

【０１６６】３．５ 送信側の動作 次に、送信側の動作の詳細について図２４のタイミング
波形図などを用いて説明する。

【０１６７】まず、リンクコア２０の動作について説明
する。

【０１６８】送信開始を知らせるＴＳＴＡＲＴがアクテ
ィブになると、図２４のＢ１に示すように、リンクコア
２０は、ストローブ信号であるＴＤＳを用いてＦＩＦＯ
３０からＴＤを取り込む。この場合、リンクコア２０に
は、ヘッダ（Ｈ０〜Ｈ３）、データ（Ｄ０〜Ｄｎ）の順
でＴＤＳが取り込まれる。

【０１６９】なお、図２５に、ＲＡＭ８０のヘッダ領域
に格納される非同期送信パケットのヘッダ部分のフォー
マットを示す。同図に示すようにヘッダの第４クワドレ
ットはデータポインタになっている。

【０１７０】さて、図２４のＢ２に示す位置では、リン
コア２０は、ＴＤＳをアクティブにしない。従って、Ｂ
３に示すように、ヘッダの第４クワドレットであるＨ４
はリンクコア２０に取り込まれない。図２５に示すよう
に第４クワドレットのＨ４はデータポインタであり、リ
ンクコア２０は、このデータポインタを必要としないか
らである。そして、リンクコア２０は、Ｂ３に示す期間
において、ヘッダＣＲＣ（図２１（Ａ）参照）を生成し
ヘッダに付加する処理を行っている。

【０１７１】１つのパケットの送信処理が終了すると、
リンクコア２０は、Ｂ４に示すようにＴＣＭＰをアクテ
ィブにする。そして、送信のデスティネーションノード
からＰＨＹチップを介して返されてきたＡＣＫのコード
を（図１（Ａ）参照）、Ｂ５に示すようにＴＡＣＫとし
てＤＭＡＣ４０に出力する。このＡＣＫのコードは、Ａ
ＣＫ書き込み要求発生回路２９４、ＡＣＫ書き込みデー
タ＆アドレス発生回路２９６により、ＲＡＭ８０のヘッ
ダ領域に格納されているヘッダに書き戻されることにな
る（図２５の第７クワドレット）。

【０１７２】次に、ＦＩＦＯ３０の動作について説明す
る。

【０１７３】ＦＩＦＯ３０は、バッファマネージャ７０
からのＲＤＡＴＡを受け、ＴＤとしてリンクコア２０に
出力する。

【０１７４】ＦＩＦＯ３０内のＦＩＦＯ状態判断回路３
１は、内蔵するカウンターにより、ＦＩＦＯ３０のデー
タ数（ＦＩＦＯカウント）をカウントする。そして、Ｆ
ＩＦＯ３０が空（データ数＝０）になった場合には、図
２４のＢ６に示すようにＥＭＰＴＹをアクティブにす
る。また、ＦＩＦＯ３０がフル（データ数＝２）になっ
た場合には、Ｂ７に示すようにＦＵＬＬをアクティブ
（Ｈレベル）にする。ＦＩＦＯ３０が空になったこと
は、ＥＭＰＴＹ、ＦＩＦＯＩＮにより、ＤＭＡＣ４０内
のアクセス要求実行回路２９０やリンクコア２０に伝え
られる。また、ＦＩＦＯ３０がフルになったことは、Ｆ
ＵＬＬにより、ＤＭＡＣ４０内のアクセス要求発生回路
２９２に伝えられる。

【０１７５】次に、ＤＭＡＣ４０の動作について説明す
る。

【０１７６】アクセス要求発生回路２９２は、Ｂ８に示
すように、ＦＵＬＬが非アクティブ（Ｌレベル）である
こと（ＦＩＦＯ３４がフルでないこと）を条件にＲＲＥ
Ｑをアクティブにする。そして、バッファマネージャ７
０からＲＡＣＫを受け取ると、ＲＲＥＱを非アクティブ
にする。

【０１７７】なお、本実施形態では、送信時のバス調停
においては、ＤＭＡＣ４０（或いはＤＭＡＣ４２）から
のアクセス要求の優先順位を最も高くしている。従っ
て、ＤＭＡＣ４０からのＲＲＥＱと、ＣＰＵインターフ
ェース６０やポート用のＤＭＡＣ５４からのアクセス要
求（ＯｔｈｅｒＲＲＥＱ）とが競合した場合には、ＲＲ
ＥＱの方が優先する。一方、ＲＲＥＱよりも先に、ＣＰ
Ｕインターフェース６０やポート用のＤＭＡＣ５４から
のアクセス要求があった場合には、Ｂ９に示すように、
ＤＭＡＣ４０のアクセス要求は所与の期間だけ待たされ
る。従って、バッファマネージャ７０からのＲＤＡＴＡ
と、リンクコア２０へのＴＤとは同期しない。この理由
により、本実施形態では、ＲＤＡＴＡとＴＤの位相を調
整するためのＦＩＦＯ３０を設けている。

【０１７８】さて、送信が開始すると、ポインタ更新回
路２８４が、ヘッダポインタＨＰのインクリメント（広
義には更新）を行う。そして、アドレス発生回路２８８
は、図２４のＢ１０に示すように、インクリメントされ
るヘッダポインタに応じたＲＡＤＲを発生する。このよ
うにして、ＲＤＡＴＡのヘッダ部分がＲＡＭ８０から順
次読み出される。

【０１７９】ＲＤＡＴＡとしてＨ４が読み出されると、
パケット結合回路２８０に含まれるデータポインタ取得
回路２８５が、このＨ４を、データポインタＤＰとして
取得する。より具体的には、ＲＤＡＴＡとしてＨ０が読
み出されると、データポインタ取得回路２８５内のｔｃ
ｏｄｅ判別回路２８６が、Ｈ０に含まれるｔｃｏｄｅ
（図２５参照）を判別する。そして、ヘッダの例えば第
４クワドレットにデータポインタがあるとｔｃｏｄｅ
（パケットフォーマット識別情報）に基づき判断された
場合には、ＲＤＡＴＡとしてＨ４が読み出された時に、
データポインタ取得回路２８５がこのＨ４を取得する。
即ち、図２４のＢ１１に示すように、ＲＤＡＴＡのＨ４
が、データポインタとして取得され、ＲＡＤＲとして出
力される。

【０１８０】なお、本実施形態では、Ｂ３、Ｂ１１に示
すように、リンクコア２０がヘッダＣＲＣを生成してい
る期間を利用して、ＲＤＡＴＡからデータポインタであ
るＨ４を取得している。即ち、本実施形態では、ヘッダ
ＣＲＣの生成はリンクコア２０が行い、ＤＭＡＣ４０は
これに関与しない。一方、データポインタの取得はＤＭ
ＡＣ４０が行い、リンクコア２０はこれに関与しない。
本実施形態では、このことに着目し、図２１（Ａ）にお
いてヘッダＣＲＣが配置される第４クワドレットに、図
２５に示すようにデータポインタを配置している。そし
て、ヘッダＣＲＣが生成される期間を利用して、ＲＤＡ
ＴＡからデータポインタであるＨ４を取得するようにし
ている。このようにすることで、処理時間に無駄が生じ
るのを防止できるようになる。

【０１８１】データポインタが取得されると、ポインタ
更新回路２８４が、取得されたデータポインタであるＨ
４のインクリメントを行う。そして、アドレス発生回路
２８８は、図２４のＢ１２に示すように、インクリメン
トされるデータポインタに応じたＲＡＤＲを発生する。
このようにして、ＲＤＡＴＡのデータ部分がＲＡＭ８０
から順次読み出される。

【０１８２】１つのパケットの送信処理が終了し、Ｂ４
に示すようにＴＣＭＰがアクティブになると、Ｂ１３に
示すようにＡＣＫ書き込み要求発生回路２９４がＷＲＥ
Ｑをアクティブにする。そして、リンクコア２０からＡ
ＣＫ書き込みデータ＆アドレス発生回路２９６に対して
ＴＡＣＫを用いて送られたＡＣＫのコードが、Ｂ１４に
示すように、ＷＤＡＴＡとして出力される。また、この
際に、ＡＣＫのコードの書き込みアドレスであるＨＰ＋
７が、ＷＡＤＲとして出力される。ここで、ＷＡＤＲが
ＨＰ＋７になるのは、図２５に示すようにＡＣＫのコー
ドはヘッダの第７クワドレットに書き戻されるからであ
る。

【０１８３】以上のようにして、ヘッダ領域のヘッダと
データ領域のデータを結合して、送信パケットを組み立
てることが可能になる。

【０１８４】特に本実施形態では、ヘッダとデータの結
合はＤＭＡＣ４０が行い、リンク２０はこれに関与する
必要がない。従って、リンクコア２０の回路構成や処理
を簡素化できるようになる。

【０１８５】また、本実施形態では、データポインタ取
得回路２８５が、ＲＤＡＴＡからデータポインタ（Ｈ
４）を取得し、この取得されたデータポインタに基づき
ＲＡＤＲが発生し、データが読み出される。このように
することで、ヘッダと、そのヘッダに対応するデータと
を、確実に結合できるようになる。また、ヘッダとデー
タの結合処理に必要な回路構成を簡素化できるようにな
る。

【０１８６】４．電子機器 次に、本実施形態のデータ転送制御装置を含む電子機器
の例について説明する。

【０１８７】例えば図２６（Ａ）に電子機器の１つであ
るプリンタの内部ブロック図を示し、図２７（Ａ）にそ
の外観図を示す。ＣＰＵ（マイクロコンピュータ）５１
０はシステム全体の制御などを行う。操作部５１１はプ
リンタをユーザが操作するためのものである。ＲＯＭ５
１６には、制御プログラム、フォントなどが格納され、
ＲＡＭ５１８はＣＰＵ５１０のワーク領域として機能す
る。表示パネル５１９はプリンタの動作状態をユーザに
知らせるためのものである。

【０１８８】ＰＨＹチップ５０２、データ転送制御装置
５００を介して、パーソナルコンピュータなどの他のノ
ードから送られてきた印字データは、バス５０４を介し
て印字処理部５１２に直接送られる。そして、印字デー
タは、印字処理部５１２にて所与の処理が施され、プリ
ントヘッダなどからなる印字部（データを出力するため
の装置）５１４により紙に印字されて出力される。

【０１８９】図２６（Ｂ）に電子機器の１つであるスキ
ャナの内部ブロック図を示し、図２７（Ｂ）にその外観
図を示す。ＣＰＵ５２０はシステム全体の制御などを行
う。操作部５２１はスキャナをユーザが操作するための
ものである。ＲＯＭ５２６には制御プログラムなどが格
納され、ＲＡＭ５２８はＣＰＵ５２０のワーク領域とし
て機能する。

【０１９０】光源、光電変換器などからなる画像読み取
り部（データを取り込むための装置）５２２により原稿
の画像が読み取られ、読み取られた画像のデータは画像
処理部５２４により処理される。そして、処理後の画像
データがバス５０５を介してデータ転送制御装置５００
に直接送られる。データ転送制御装置５００は、この画
像データにヘッダなどを付加することでパケットを生成
し、ＰＨＹチップ５０２を介してパーソナルコンピュー
タなどの他のノードに送信する。

【０１９１】図２６（Ｃ）に電子機器の１つであるＣＤ
−Ｒドライブの内部ブロック図を示し、図２７（Ｃ）に
その外観図を示す。ＣＰＵ５３０はシステム全体の制御
などを行う。操作部５３１はＣＤ−Ｒをユーザが操作す
るためのものである。ＲＯＭ５３６には制御プログラム
などが格納され、ＲＡＭ５３８はＣＰＵ５３０のワーク
領域として機能する。

【０１９２】レーザ、モータ、光学系などからなる読み
取り＆書き込み部（データを取り込むための装置又はデ
ータを記憶するための装置）５３３によりＣＤ−Ｒ５３
２から読み取られたデータは、信号処理部５３４に入力
され、エラー訂正処理などの所与の信号処理が施され
る。そして、信号処理が施されたデータが、バス５０６
を介してデータ転送制御装置５００に直接送られる。デ
ータ転送制御装置５００は、このデータにヘッダなどを
付加することでパケットを生成し、ＰＨＹチップ５０２
を介してパーソナルコンピュータなどの他のノードに送
信する。

【０１９３】一方、ＰＨＹチップ５０２、データ転送制
御装置５００を介して、他のノードから送られてきたデ
ータは、バス５０６を介して信号処理部５３４に直接送
られる。そして、信号処理部５３４によりこのデータに
所与の信号処理が施され、読み取り＆書き込み部５３３
によりＣＤ−Ｒ５３２に記憶される。

【０１９４】なお、図２６（Ａ）、（Ｂ）、（Ｃ）にお
いて、ＣＰＵ５１０、５２０、５３０の他に、データ転
送制御装置５００でのデータ転送制御のためのＣＰＵを
別に設けるようにしてもよい。

【０１９５】本実施形態のデータ転送制御装置を電子機
器に用いることで、高速なデータ転送が可能になる。従
って、ユーザがパーソナルコンピュータなどによりプリ
ントアウトの指示を行った場合に、少ないタイムラグで
印字が完了するようになる。また、スキャナへの画像取
り込みの指示の後に、少ないタイムラグで読み取り画像
をユーザは見ることができるようになる。また、ＣＤ−
Ｒからのデータの読み取りや、ＣＤ−Ｒへのデータの書
き込みを高速に行うことができるようになる。更に、例
えば１つのホストシステムに複数の電子機器を接続して
利用したり、複数のホストシステムに複数の電子機器を
接続して利用したりすることも容易になる。

【０１９６】また本実施形態のデータ転送制御装置を電
子機器に用いることで、ＣＰＵ上で動作するファームウ
ェアの処理負荷が軽減され、安価なＣＰＵや低速のバス
を用いることが可能になる。更に、データ転送制御装置
の低コスト化、小規模化を図れるため、電子機器の低コ
スト化、小規模化も図れるようになる。

【０１９７】なお本実施形態のデータ転送制御装置を適
用できる電子機器としては、上記以外にも例えば、種々
の光ディスクドライブ（ＣＤＲＯＭ、ＤＶＤ）、光磁気
ディスクドライブ（ＭＯ）、ハードディスクドライブ、
ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話
機、プロジェクタ、パーソナルコンピュータ、電子手
帳、ワードプロセッサなど種々のものを考えることがで
きる。

【０１９８】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０１９９】例えば、本発明のデータ転送制御装置の構
成は、図６に示す構成が特に望ましいが、これに限定さ
れるものではない。

【０２００】また本発明では、記憶手段を複数の領域に
分離することが特に望ましいが、これを分離させない構
成とすることも可能である。

【０２０１】また、本発明は、ＩＥＥＥ１３９４規格で
のデータ転送に適用されることが特に望ましいが、これ
に限定されるものではない。例えばＩＥＥＥ１３９４と
同様の思想に基づく規格やＩＥＥＥ１３９４を発展させ
た規格におけるデータ転送にも本発明は適用できる。

【０２０２】

【図面の簡単な説明】

【図１】図１（Ａ）、（Ｂ）、（Ｃ）は、非同期転送と
アイソクロナス転送について説明するための図である。

【図２】図２（Ａ）、（Ｂ）は、ツリー識別について説
明するための図である。

【図３】自己識別について説明するための図である。

【図４】図４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、セル
フＩＤパケットなどの物理層のパケットのフォーマット
を示す図である。

【図５】ＩＥＥＥ１３９４のプロトコル構成について示
す図である。

【図６】本実施形態のデータ転送制御装置の構成例を示
す図である。

【図７】ヘッダ（制御情報）領域とデータ領域の分離に
ついて説明するための図である。

【図８】本実施形態の比較例の構成例について示す図で
ある。

【図９】図８の構成によるデータ転送の手法について説
明するための図である。

【図１０】データ転送の手法の他の例について説明する
ための図である。

【図１１】本実施形態のデータ転送の手法について説明
するための図である。

【図１２】図１２（Ａ）、（Ｂ）は、リンクコアとＣＰ
Ｕとの間にランダムアクセス可能なＲＡＭを介在させる
手法について説明するための図である。

【図１３】受信パケットをヘッダとデータに分離してＲ
ＡＭのヘッダ領域とデータ領域に格納する手法について
説明するための図である。

【図１４】ヘッダ領域に格納されるヘッダとデータ領域
に格納されるデータを結合し、送信パケットを組み立て
る手法について説明するための図である。

【図１５】ヘッダ領域に格納するヘッダにデータポイン
タを含ませる手法について説明するための図である。

【図１６】ＴＡＧについて説明するための図である。

【図１７】図１７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、
ＲＡＭを各種の領域に分離する手法について説明するた
めの図である。

【図１８】ＲＡＭの各領域のサイズを可変に制御する手
法について説明するための図である。

【図１９】受信側の構成の一例を示す図である。

【図２０】受信側の動作について説明するためのタイミ
ング波形図である。

【図２１】図２１（Ａ）は、ＩＥＥＥ１３９４規格の非
同期パケットのフォーマットであり、図２１（Ｂ）は、
ＲＡＭのヘッダ領域に格納される非同期受信パケットの
ヘッダ部分のフォーマットである。

【図２２】図２２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、
ヘッダポインタとデータポインタの更新について説明す
るための図である。

【図２３】送信側の構成の一例を示す図である。

【図２４】送信側の動作について説明するためのタイミ
ング波形図である。

【図２５】ＲＡＭのヘッダ領域に格納される非同期送信
パケットのヘッダ部分のフォーマットである。

【図２６】図２６（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の内部ブロック図の例である。

【図２７】図２７（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の外観図の例である。

【符号の説明】

１０ ＰＨＹインターフェース ２０ リンクコア ２２ レジスタ ３０ ＦＩＦＯ（ＡＴＦ） ３２ ＦＩＦＯ（ＩＴＦ） ３４ ＦＩＦＯ（ＲＦ） ４０ ＤＭＡＣ（ＡＴＦ用） ４２ ＤＭＡＣ（ＩＴＦ用） ４４ ＤＭＡＣ（ＲＦ用） ５０ ポートインターフェース ５２ ＦＩＦＯ（ＰＦ） ５４ ＤＭＡＣ（ＰＦ用） ５６ レジスタ ６０ ＣＰＵインターフェース ６２ アドレスデコーダ ６３ データ同期化回路 ６４ 割り込みコントローラ ６６ ＣＰＵ ６８ クロック制御回路 ７０ バッファマネージャ ７２ レジスタ ７４ 調停回路 ７６ シーケンサ ８０ ＲＡＭ（パケット記憶手段） ９０、９２、９４ バス（第１のバス） ９６、９８ バス（第２のバス） １００、１０２、１０４、１０５、 １０６、１０７、１０８、１０９ バス（第３のバス） １１０ バス（第４のバス） １２０ データ転送制御装置 １２２ ＰＨＹチップ １２４ アプリケーション層のデバイス １３０ バス監視回路 １３２ 直列・並列変換回路 １４２ パケット診断回路 １６０ パケット整形回路 １６２ ＴＡＧ生成回路 １６４ ヘッダ＆トレイラー生成回路 １６６ エラーチェック回路 １６７ シーケンサ １６８ バッファ １７０ セレクタ １８０ パケット分離回路 １８２ ＴＡＧ判別回路 １８４ ポインタ更新回路 １８８ アドレス発生回路 １９０ アクセス要求実行回路 １９２ アドレス要求発生回路 ２８０ パケット結合回路 ２８４ ポインタ更新回路 ２８５ データポインタ取得回路 ２８６ ｔｃｏｄｅ判別回路 ２９０ アクセス要求実行回路 ２９２ アドレス要求発生回路 ２９４ ＡＣＫ書き込み要求発生回路 ２９６ ＡＣＫ書き込みデータ＆アドレス発生回路

フロントページの続き (56)参考文献 特開 昭62−175851（ＪＰ，Ａ) 特開 昭60−256251（ＪＰ，Ａ) 特開 平10−173675（ＪＰ，Ａ) 特開 平８−194656（ＪＰ，Ａ) 特開 平８−65334（ＪＰ，Ａ) 特開 平７−152669（ＪＰ，Ａ) 特開 平７−135509（ＪＰ，Ａ) 特開 平６−274413（ＪＰ，Ａ) 特開 平５−292095（ＪＰ，Ａ) 特開 平４−140873（ＪＰ，Ａ) 特開 平４−56548（ＪＰ，Ａ) 特開 平３−125251（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/40 G06F 13/362 510

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 バスに接続される複数のノード間でのデ
   ータ転送のためのデータ転送制御装置であって、 後段のアプリケーションに接続される第１のバスと、 該データ転送制御装置をコントロールする第２のバス
   と、 物理層のデバイスに電気的に接続される第３のバスと、 ランダムアクセスが可能でありパケットを格納するため
   の記憶手段に電気的に接続される第４のバスと、 前記第１、第２、第３のバスのいずれかと前記第４のバ
   スとの間にデータ経路を確立するための調停を行う調停
   手段とを含むことを特徴とするデータ転送制御装置。
2. 【請求項２】 請求項１において、 前記アプリケーションと前記記憶手段との間でのデータ
   転送を前記第２のバスからの介入なしに行うための第１
   のＤＭＡコントローラと、 前記物理層のデバイスと前記記憶手段との間でのデータ
   転送を前記第２のバスからの介入なしに行うための第２
   のＤＭＡコントローラとを含むことを特徴とするデータ
   転送制御装置。
3. 【請求項３】 請求項１又は２において、 前記物理層のデバイスと前記記憶手段との間でのデータ
   転送のための位相調整用のＦＩＦＯを含むことを特徴と
   するデータ転送制御装置。
4. 【請求項４】 請求項３において、 前記調停手段が、 前記物理層のデバイスと前記記憶手段との間でのデータ
   転送の優先順位を最も高くし、 前記ＦＩＦＯの段数が３段以下であることを特徴とする
   データ転送制御装置。
5. 【請求項５】 請求項１乃至４のいずれかにおいて、 前記記憶手段が、 パケットの制御情報が格納される制御情報領域と、パケ
   ットのデータが格納されるデータ領域とに分離されてい
   ることを特徴とするデータ転送制御装置。
6. 【請求項６】 請求項５において、 前記記憶手段の前記制御情報領域が、 受信用制御情報領域と送信用制御情報領域とに分離され
   ていることを特徴とするデータ転送制御装置。
7. 【請求項７】 請求項５又は６において、 前記記憶手段の前記データ領域が、 受信用データ領域と送信用データ領域とに分離されてい
   ることを特徴とするデータ転送制御装置。
8. 【請求項８】 請求項５乃至７のいずれかにおいて、 パケットの制御情報を前記制御情報領域に書き込み、パ
   ケットのデータを前記データ領域に書き込むパケット分
   離手段を含むことを特徴とするデータ転送制御装置。
9. 【請求項９】 請求項８において、 パケットの少なくとも制御情報とデータを区別するため
   のタグ情報を生成すると共に、生成された該タグ情報を
   パケットに関連づける手段を含み、 前記パケット分離手段が、 パケットに関連づけられた前記タグ情報に基づいて、パ
   ケットの制御情報を前記制御情報領域に書き込み、パケ
   ットのデータを前記データ領域に書き込むことを特徴と
   するデータ転送制御装置。
10. 【請求項１０】 請求項５乃至９のいずれかにおいて、 パケットの制御情報を前記記憶手段の前記制御情報領域
    から読み出し、該制御情報と対をなすパケットのデータ
    を前記記憶手段の前記データ領域から読み出すパケット
    結合手段を含むことを含むことを特徴とするデータ転送
    制御装置。
11. 【請求項１１】 請求項１０において、 前記パケット結合手段が、 前記データ領域から読み出されるデータのアドレスを指
    すデータポインタを、前記制御情報領域から読み出され
    た制御情報から取得し、取得したデータポインタを用い
    て前記データ領域からデータを読み出すことを特徴とす
    るデータ転送制御装置。
12. 【請求項１２】 請求項１乃至１１のいずれかにおい
    て、 ＩＥＥＥ１３９４の規格に準拠したデータ転送を行うこ
    とを特徴とするデータ転送制御装置。
13. 【請求項１３】 請求項１乃至１２のいずれかのデータ
    転送制御装置と、 前記データ転送制御装置及びバスを介して他のノードか
    ら受信したデータに所与の処理を施す装置と、 処理が施されたデータを出力又は記憶するための装置と
    を含むことを特徴とする電子機器。
14. 【請求項１４】 請求項１乃至１２のいずれかのデータ
    転送制御装置と、 前記データ転送制御装置及びバスを介して他のノードに
    送信するデータに所与の処理を施す装置と、 処理が施されるデータを取り込むための装置とを含むこ
    とを特徴とする電子機器。