JP2003316721A - データ転送制御装置、データ転送装置及びデータ転送制御方法 - Google Patents

データ転送制御装置、データ転送装置及びデータ転送制御方法

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JP2003316721A
JP2003316721A JP2002121741A JP2002121741A JP2003316721A JP 2003316721 A JP2003316721 A JP 2003316721A JP 2002121741 A JP2002121741 A JP 2002121741A JP 2002121741 A JP2002121741 A JP 2002121741A JP 2003316721 A JP2003316721 A JP 2003316721A
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Isao Uchiumi
功朗 内海
Shigeru Kasuya
滋 粕谷
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Oki Electric Industry Co Ltd
Oki Comtec Ltd
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Oki Comtec Ltd
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Abstract

(57)【要約】 【課題】 DMA転送に係るオーバヘッドを小さくする
データ転送制御装置及び方法を提供する。 【解決手段】 かかる課題を解決するために、本発明に
係るデータ転送制御装置は、データ入出力装置及び記憶
装置間のデータ転送において、転送データを構成するヘ
ッダについての記憶装置上の記憶領域アドレスを書込む
第1の書込手段と、転送データを構成するデータ本体に
ついての記憶装置上の記憶領域アドレスを書込む第2の
書込手段と、データ入出力装置に割り当てられたアドレ
スを記憶する記憶手段と、第1の書込手段及び第2の書
込手段に書込まれた記憶領域アドレス、又は、記憶手段
のアドレスに基づいて転送対象のデータを、記憶装置か
ら、又は、データ入出力装置から読取り、その読取った
データを所定の順序で、データ入出力装置、又は、記憶
装置へ転送する転送手段とを備える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、データ転送装置及
び方法に関するものである。例えば、コンピュータシス
テムにおいて、データ転送制御をするDMA(Dire
ct Memory Access)コントローラを備
えたデータ転送装置に適用することができる。
【0002】
【従来の技術】従来、DMAコントローラは、メモリ上
のデータだけでなく、メモリとデバイス間のデータ転送
にも利用されている。
【0003】図2は、メモリとデバイス間における、D
MAコントローラによる典型的なデータ転送について説
明する説明図である。なお、ここでは、図2に示すよう
に、デバイスをパケットトランスファー/レシーバとし
て説明する。
【0004】DMAコントローラ102によって制御さ
れるデータ送信処理では、DMAコントローラ102
は、メモリ103上にあるパケットデータをアクセス
し、パケットトランスファー/レシーバ101に転送す
る。このときに一連のパケット転送が終了したことを示
す送信完了通知信号をアサートする。
【0005】また、DMAコントローラ102によって
制御されるデータ受信処理では、DMAコントローラ1
02は、パケットトランスファー/レシーバ101から
の受信開始通知信号がアサートされることに起動し、パ
ケットトランスファー/レシーバ101上のバッファレ
ジスタからパケットデータを1ワードずつ取り出し、メ
モリ103上に転送する。また、DMAコントローラ1
02は、パケットトランスファー/レシーバ101から
の受信完了通知信号のアサートによってパケットデータ
の終了を知る。
【0006】また、DMAコントローラ102は、チェ
ーンコマンドという手法が採用されている。図3は、こ
のチェーンコマンドについて説明する説明図である。
【0007】このチェーンコマンド方式とは、複数のコ
マンドをチェーンのように繋げて一連の処理を行なう方
式である。複数のコマンドから構成されたチェーンコマ
ンドは、メモリ103上に置かれており、一般的に各コ
マンドは、ソースアドレス、デストネーションアドレ
ス、制御ビット、データ長(転送数)を1組として構成
されている。
【0008】DMAコントローラ102は、起動後、メ
モリ103上のコマンドチェーンの先頭から1組のコマ
ンドをアクセスして取り出し、制御レジスタに設定し、
DMA転送を実行するものである。DMAコントローラ
102は、このコマンドについてのDMA転送が終了し
たら、次のコマンドをアクセスして取り出し、同じよう
に次のコマンドについてもDMA転送する。
【0009】このようなチェーンコマンドでは、異なっ
たアドレス間でCPUの介在なしに連続的にDMA転送
ができるので、DMA転送に係るオーバーヘッドが少な
く、多くの装置で使用されている。
【0010】
【発明が解決しようとする課題】しかしながら、上述し
た従来のデータ転送装置は、転送データを1つのデータ
とした場合を想定したものであり、転送データを例えば
パケットデータとし、メモリ103上で、そのパケット
データのヘッダ部とデータ部分(データ本体)とをそれ
ぞれ分けて別々に管理する場合については次のような問
題があった。
【0011】つまり、メモリ103上で、ヘッダ部とデ
ータ本体とを別々で管理する場合、そのパケットデータ
を送信する場合には、ヘッダ部とデータ部とを1つの連
続的なデータにする必要があり、また、パケットデータ
を受信する場合には、ヘッダ部とデータ部とを切り離す
必要があった。
【0012】このため、上述した従来のデータ転送装置
は、DMA転送をする前に、ヘッダ部とデータ部とを組
み合せる若しくは切り離すというパケットデータの作成
・分離処理が必要となってしまい、パケットデータに係
るDMA転送のオーバーヘッドが大きくなるという問題
があった。
【0013】そのため、転送データをパケットデータと
した場合において、データを送信するときに、転送パケ
ットのソースデータとなるヘッダ部とデータ部とについ
てそれぞれアドレスポインタを持たせ、またデータを受
信するとき、転送パケットのデストネーションデータと
なるヘッダ部とデータ部とについてそれぞれデストネー
ションポインタを持たせ、それぞれチェーンコマンドを
実行できる制御機構を備えるデータ転送装置が求められ
ている。
【0014】
【課題を解決するための手段】かかる課題を解決するた
めに、第1の本発明に係るデータ転送制御装置は、デー
タ入出力装置と、ヘッダ及びデータ本体をそれぞれ分別
して記憶する記憶装置との間のデータ転送を制御するデ
ータ転送制御装置において、(1)転送データを構成す
るヘッダについての記憶装置上の記憶領域アドレスを書
込む第1の書込手段と、(2)転送データを構成するデ
ータ本体についての記憶装置上の記憶領域アドレスを書
込む第2の書込手段と、(3)データ入出力装置に割り
当てられたアドレスを記憶する記憶手段と、(4)第1
の書込手段及び第2の書込手段に書込まれた記憶領域ア
ドレス、又は、記憶手段のアドレスに基づいて転送対象
のデータを、記憶装置から、又は、データ入出力装置か
ら読取り、その読取ったデータを所定の順序で、データ
入出力装置、又は、記憶装置へ転送する転送手段とを備
えることを特徴とする。
【0015】また、第2の本発明に係るデータ転送装置
は、データ入出力装置と転送データを構成する構成デー
タをそれぞれ分別して記憶する記憶装置間のデータ転送
を制御するデータ転送制御装置を備えたデータ転送装置
において、第1の本発明に係るデータ転送制御装置を有
することを特徴とする。
【0016】さらに、第3の本発明に係るデータ転送制
御方法は、第1のデータ転送制御装置を備えたものであ
って、そのデータ転送制御装置が、転送データを構成す
るヘッダについての記憶装置上の記憶領域アドレスを書
込み、転送データを構成するデータ本体についての記憶
装置上の記憶領域アドレスを書込み、データ入出力装置
に割り当てられたアドレスを記憶し、ヘッダの記憶領域
アドレス及びデータ本体の記憶領域アドレス、又は、デ
ータ入出力装置のアドレスに基づいて転送対象のデータ
を、記憶装置から、又は、データ入出力装置から読取
り、その読み取ったデータを所定の順序で、データ入出
力装置、又は、記憶装置へ転送することを特徴とする。
【0017】
【発明の実施の形態】(A)第1の実施形態 以下、本発明に係るデータ転送装置の第1の実施形態に
ついて図面を参照して詳説する。なお、本実施形態のデ
ータ転送システムは、図2に示す従来の構成と同様な構
成を備えチェーンコマンド方式とするが、本実施形態の
データ転送システムは、DMAコントローラの内部構成
に特徴があり、従来のDMAコントローラと異なる。
【0018】第1の実施形態は、メモリ103に記憶さ
れているヘッダデータとユーザデータとの2つのデータ
をアクセスして、そのヘッダデータ(ヘッダ部分)とユ
ーザデータ(データ本体部分)とに基づいて、1つのパ
ケットデータとして転送できるDMAコントローラにつ
いて適用する。特に、第1の実施形態は、メモリに記憶
されているデータを、デバイスに転送する場合について
の適用である。
【0019】また、第1の実施形態では、このデバイス
をパケットトランスファーとして説明する。
【0020】(A−1)第1の実施形態の構成 まず、本実施形態に係るDMA転送において、2つのデ
ータから1つのパケットデータ形成例について説明す
る。図4は、パケットデータの形成例について説明する
説明図である。
【0021】図4において、(2−a)は転送元のヘッ
ダデータであり、(2−b)は転送元のユーザデータで
ある。すなわち、図2では、2つのソースデータ、ソー
ス1データとソース2データとを有しており、本実施形
態ではソース1データをヘッダデータとし、ソース2デ
ータをユーザデータとする。ここで説明の便宜上、転送
データのデータ長制約に基づいて、あるデータ長のデー
タを3分割する場合とする。
【0022】これら転送元のヘッダデータ(2−a)及
び転送元ユーザデータ(2−b)は、それぞれメモリ1
03上に置かれており、それぞれ転送される場合にアク
セスされうるものである。
【0023】(2−c)はパケットデータであり、パケ
ットトランスファー101へ転送される場合に、それぞ
れ対応する転送元のヘッダデータ(2−a)と転送元の
ユーザデータ(2−b)とから構成されるものである。
つまり、本実施形態において、パケットデータ(2−
c)は、ヘッダデータ(2−a)の転送の後に、ユーザ
データ(2−b)が転送されることにより、構成され得
るものである。
【0024】図5は、本実施形態のチェーンコマンドの
構成を示した説明図である。図5に示すように、本実施
形態では、3つのコマンドを繋げた場合について示す。
チェーンコマンドは、ヘッダデータ及びユーザデータの
転送数(パケット数)に応じた数のコマンドから構成さ
れており、コマンド1が実行された後に、次のコマンド
2、コマンド3…と順番に実行される。
【0025】図5において、それぞれのコマンドは、ソ
ース1アドレス501と、ソース2アドレス502と、
制御用データ503と、データ長504とを有してい
る。
【0026】ソース1アドレス501は、メモリ103
上に置かれているヘッダデータのポイントアドレスを示
すものである。
【0027】ソース2アドレス502は、メモリ103
上に置かれているユーザデータのポイントアドレスを示
すものである。
【0028】制御用データ503は、割り込み、または
エラーが発生したときに使用されるデータである。
【0029】データ長504は、ソース2アドレス50
2のユーザデータのデータ長である。各コマンドのユー
ザデータ長は、転送されるパケットデータと一定の関係
を有するため、チェーンコマンド上では指定しない。こ
のデータ長504は、初期設定の段階でDMAコントロ
ーラ102のレジスタによって設定される。
【0030】次に、本実施形態に係るDMAコントロー
ラの構成について説明する。
【0031】図1は、第1の実施形態に係るDMAコン
トローラの内部構成を示したブロック図である。
【0032】図1において、第1の実施形態に係るDM
Aコントローラ102は、ソース1アドレスカウンタ4
01と、ソース2アドレスカウンタ402と、デストネ
ーションアドレスレジスタ403と、コマンドアドレス
カウンタ404と、コマンド数ダウンカウンタ405
と、データ転送数カウンタ406と、ソース1転送数レ
ジスタ407と、ソース2転送数レジスタ408と、M
UX(アドレスマルチプレクサ)409と、データ転送
バッファ410とを有して構成されている。
【0033】ソース1アドレスカウンタ401は、DM
Aコントローラ102が起動後、メモリ103上に置か
れているチェーンコマンドのうち対応するコマンドから
読み出されたソース1アドレス501を受け取り、その
ソース1アドレスを設定するものである。ソース1アド
レスカウンタ401は、ヘッダデータの転送に使用さ
れ、ヘッダデータを1ワードアクセスするたびにインク
リメントするものである。
【0034】ソース2アドレスカウンタ402は、DM
Aコントローラ102が起動後、メモリ103上に置か
れているチェーンコマンドのうち対応するコマンドから
読み出されたソース2アドレス502を受け取り、その
ソース2アドレスを設定するものである。ソース2アド
レスカウンタ502は、ユーザデータの転送に使用さ
れ、ユーザデータを1ワードアクセスするたびにインク
リメントするものである。
【0035】デストネーションアドレスレジスタ403
は、DMAコントローラ102の初期設定の段階で、転
送先であるパケットトランスファー101のアドレスが
設定されるものである。ここで設定されるパケットトラ
ンスファー101のアドレスは、パケットトランスファ
ー101に割り付けられたアドレスなので固定的なもの
である。
【0036】コマンドアドレスカウンタ404は、初期
設定の段階で、メモリ103上のチェーンコマンドのア
ドレスが設定され得るカウンタであり、そのメモリ10
3上のチェーンコマンドにアクセスするたびに1インク
リメントするものである。
【0037】コマンド数ダウンカウンタ405は、初期
設定の段階で、メモリ103上に置かれているチェーン
コマンドの長さ(例えばコマンド数)が設定され得るも
のであり、各コマンド分の転送が終了するたびに、1デ
ィクリメントするものである。
【0038】データ転送数カウンタ406は、1ワード
転送する毎に1インクリメントするものである。データ
転送数カウンタ406は、自身のカウンタ値と、後述す
るソース1転送数レジスタ407に設定されたデータ長
又はソース2転送数レジスタ408に設定された各コマ
ンド毎のユーザデータ長とを比較をして、その値が同じ
であるならば0に初期化するものである。
【0039】ソース1転送数レジスタ407は、初期設
定の段階で、メモリ103上に置かれているヘッダデー
タのデータ長が設定されるものである。
【0040】ソース2転送数レジスタ408は、各コマ
ンド毎のユーザデータ長(転送数)が設定されるもので
ある。
【0041】MUX409は、アドレスマルチプレクサ
である。MUX409は、DMAコントローラ102を
構成している各レジスタ、カウンタから転送に係るデー
タを受け取り、そのデータを選択してアドレスラインに
アドレス値を出力するものである。
【0042】データ転送バッファ410は、DMA転送
中、メモリ103からリードしたデータを一時的に保持
するものであり、その保持後、その保持した転送データ
をデストネーション、すなわちパケットトランスファ1
01に転送するものである。
【0043】(A−2)第1の実施形態の動作 以下、本実施形態に係るDMAコントローラによって、
メモリ103上にあるデータをパケットトランスファ1
01に転送するデータ転送の動作について説明する。
【0044】図6は、本実施形態に係るDMAコントロ
ーラによるデータ転送のシーケンスを示したものであ
る。
【0045】図6に示すように、本実施形態に係るDM
Aコントローラによるデータ転送のシーケンスは、大き
く、初期設定処理、チェーンコマンドアクセス処理、ソ
ース1DMA転送処理、ソース1転送数判定処理、ソー
ス2DMA転送処理、ソース2転送数判定処理、コマン
ド数判定処理を有する。従って、以下ではこれらの処理
について図6を参照しながら説明する。
【0046】なお、図6において、mem[]=はメモ
リへのライト、=mem[]はメモリからのリード、d
ev[]=はデバイス(すなわちパケットトランスフ
ァ)ヘのライト転送、=dev[]はデバイス(パケッ
トトランスファー)からのリードを示す。
【0047】(1) 初期設定 初期設定の前に、メモリ103の所定の位置にチェーン
コマンド、ヘッダデータ、ユーザデータを置いてあるも
のとする。
【0048】DMAコントローラ102は、次のように
して初期設定が行なわれる。
【0049】メモリ103上にあるチェーンコマンドの
アドレスは、コマンドアドレスカウンタ404に与えら
れ、メモリ103上にあるチェーンコマンドのアドレス
が設定される(s1)。
【0050】また、チェーンコマンドの長さ(コマンド
数)は、コマンド数ダウンカウント405に与えられ、
チェーンコマンドのコマンドの転送数が設定される(s
2)。
【0051】例えば、本実施形態において、コマンド数
ダウンカウント405は、チェーンコマンドのコマンド
数が「3」と設定される。コマンド数ダウンカウント4
05は、各コマンドのデータ転送(ヘッダデータ転送及
びユーザデータ転送)が終了するたびに1ディクリメン
トする。
【0052】さらに、ヘッダデータのヘッダ長は、ソー
ス1転送数レジスタ407に与えられ、ヘッダデータ長
が設定される(s3)。例えば、本実施形態では、ヘッ
ダデータ長が「4」と設定されるとする。
【0053】以上のような設定により、データ転送に係
るチェーンコマンドに対する初期設定が行なわれ、DM
Aコントローラ102は、それぞれの設定がされるとト
リガ信号に基づいて、図示しない起動用レジスタを起動
(ライト)する(s4)。
【0054】(2)チェーンコマンドアクセス処理 DMAコントローラ102が起動すると、チェーンコマ
ンドは、メモリ103からアクセスされ、メモリ103
上に置かれているチェーンコマンドのうち、コマンド1
のソース1アドレス501が、ソース1アドレスカウン
タ401に与えられて設定される(s5)。すなわち、
コマンド1のヘッダデータのアドレスが、ソース1アド
レスカウンタ401に設定される。
【0055】また、メモリ103上のコマンド1のソー
ス2アドレス501は、ソース2アドレスカウンタ40
2に与えられて設定される(s6)。すなわち、コマン
ド1のユーザデータのアドレスが、ソース2アドレスカ
ウンタ402に設定される。
【0056】さらに、メモリ103上のコマンド1のデ
ータ長504は、ソース2転送数レジスタ408に与え
られて、コマンド1のユーザデータのデータ長が設定さ
れる(s7)。
【0057】(3)ソース1DMA転送処理 この段階の処理は、ソース1アドレスに対応したDMA
転送がなされる。
【0058】まず、メモリ103上にあるコマンド1の
ヘッダデータは、ソース1アドレスカウンタ401に設
定されたヘッダデータのアドレス(ソース1アドレス)
に基づいて、アクセスされ読み出される。その読み出さ
れたヘッダデータは、転送バッファ410に与えられ保
持される(s8)。
【0059】次に、データ転送バッファ410に保持さ
れているヘッダデータは、デストネーションアドレスカ
ウンタ403に設定されている転送先アドレスに基づい
て、パケットトランスファー101ヘ転送される(s
9)。
【0060】その後、ソース1アドレスカウンタ40
1、デストネーションアドレスカウンタ403、データ
転送数カウンタ406は、それぞれインクリメントされ
る(s10)。
【0061】(4)ソース1転送数判定処理 上述した(3)ソース1DMA転送の完了後、データ転
送数カウンタ406において、データ転送数カウンタ4
06のカウンタ値と、ソース1転送数レジスタ407に
設定されているヘッダデータ長とが同じであるかどうか
判定される(s11)。
【0062】判定の結果、データ転送数が同じでなけれ
ば、まだ、ソース1アドレスのデータ(すなわち、ヘッ
ダデータ)の転送が終了していないので、再度(3)ソ
ース1DMA転送処理を繰り返す。
【0063】判定の結果、データ転送数が同じであれ
ば、ソース1アドレスのデータの転送が終了したことと
なり、次の(5)ソース2DMA転送処理に進む。
【0064】(5)ソース2DMA転送処理 この段階の処理は、ソース2アドレスに対応したDMA
転送がなされる。
【0065】まず、メモリ103上にあるコマンド1の
ユーザデータは、ソース2アドレスカウンタ402に設
定されたユーザデータのアドレス(ソース2アドレス)
に基づいて、アクセスされ読み出される。その読み出さ
れたユーザデータは、転送バッファ410に与えられ保
持される(s12)。
【0066】次に、データ転送バッファ410に保持さ
れているユーザデータは、デストネーションアドレスカ
ウンタ403に設定されている転送先アドレスに基づい
て、パケットトランスファー101ヘ転送される(s1
3)。
【0067】その後、ソース2アドレスカウンタ40
2、デストネーションアドレスカウンタ403、データ
転送数カウンタ406は、それぞれインクリメントされ
る(s14)。
【0068】(6)ソース2転送数判定処理 上述した(5)ソース2DMA転送の完了後、データ転
送数カウンタ406において、データ転送数カウンタ4
06のカウンタ値と、ソース2転送数レジスタ408に
設定されているユーザデータ長とが同じであるかどうか
が判定される(s15)。
【0069】判定の結果、データ転送数が同じでなけれ
ば、まだ、ソース2アドレスのデータ(すなわち、ユー
ザデータ)が転送終了していないので、(5)ソース2
DMA転送を繰り返す。
【0070】判定の結果、データ転送数が同じであれ
は、ソース2アドレスのデータの転送が終了したことと
し、次の(7)コマンド数判定処理に進む。
【0071】(7)コマンド数判定処理 以上の(2)〜(6)の処理により、チェーンコマンド
における1つのコマンドのデータ転送が終了する。従っ
て、このコマンド数判定処理では、チェーンコマンドに
残りのコマンドが含まれているかの判定をして、残りす
べてのコマンドについて処理を繰り返すかどうかを判定
する処理である。
【0072】上述した(6)ソース2転送数判定処理が
行われた後、コマンド1のデータ転送が終了したと判断
され、コマンド数ダウンカウンタ405は、1ディクリ
メントされる(s16)。
【0073】コマンド数ダウンカウンタ405におい
て、コマンド数のカウンタ値が、「0」でない場合、当
該チェーンコマンドには処理されていないコマンドが残
っていると判断し、その残っているコマンドについて
(2)チェーンコマンドアクセスに戻り処理が繰り返さ
れる。
【0074】また、コマンド数のカウンタ値が「0」で
ある場合、当該チェーンコマンドに含まれているコマン
ドは全て処理されたと判断されて、送信完了通知信号
が、パケットトランスファ101へアサートされる(s
17)。
【0075】(A−3)第1の実施形態の効果 以上のように、本実施形態によれば、ソース1アドレス
カウンタ401とソース2アドレスカウンタ402とを
備えることにより、2つのソースデータについてアドレ
スポイントすることができるので、ヘッダ部とデータ部
とが別々に管理されるパケットデータのDMA転送につ
いて、パケットデータを作成する処理を省きことがで
き、その結果DMA転送のオーバーヘッドを極めて小さ
くすることができる。
【0076】(B)第2の実施形態 以下、本発明に係るデータ転送装置の第2の実施形態に
ついて図面を参照して詳説する。
【0077】第2の実施形態は、パケットレシーバ10
1上のバッファ(図示しない)に記憶されているパケッ
トデータについて、ヘッダデータとユーザデータとに分
けて、メモリ103上にDMA転送するDMAコントロ
ーラについて適用する。
【0078】(B−1)第2の実施形態の構成 まず、本実施形態に係るDMA転送において、パケット
レシーバ101からのパケットデータをパケット解析し
て、2つのデータに分ける様子を説明する。図8は、パ
ケットデータのパケット解析について説明する説明図で
ある。
【0079】(8−a)は、パケットレシーバ101か
ら転送されるパケットデータ(ソースデータ)である。
このパケットデータは、ヘッダデータとユーザデータと
から構成されている。
【0080】(8−b)は、パケットデータ(8−a)
から切り出されたヘッダデータである。
【0081】(8−c)は、パケットデータ(8−a)
から切り出されたユーザデータである。
【0082】切り出されたヘッダデータ(8−b)及び
ユーザデータ(8−c)は、共にメモリ103上に記憶
される。また、チェーンコマンドのコマンド数は、受信
パケットデータ(8−a)長によって変ってくるので、
ある一定のアドレス領域を取り出すだけである。
【0083】次に、メモリ103上に置かれているチェ
ーンコマンドの構成について図9を参照して説明する。
【0084】図9に示すように、チェーンコマンドは、
複数のコマンドを有しており、各コマンドは、デストネ
ーション1アドレス901と、デストネーション2アド
レス902と、制御用データ903と、データ長904
とを有している。
【0085】デストネーション1アドレス901は、メ
モリ103上に入るヘッダデータのポイントアドレスで
ある。
【0086】デストネーション2アドレス902は、メ
モリ103上に入るユーザデータのポイントアドレスで
ある。
【0087】最初のコマンド(コマンド1)のデストネ
ーション1アドレス901とデストネーション2アドレ
ス902とには、それぞれのデータが入り得るメモリ1
03上のアドレス値が入るが、2つ目以降のコマンド
(コマンド2、コマンド3、…)のそれらには、DMA
コントローラ102のデストネーション1アドレスカウ
ンタ701及びデストネーション2アドレスカウンタ7
02に書き込まれているそれぞれのデータのアドレス値
が書き込まれる。
【0088】制御用データ903は、第1の実施形態と
同様に、割り込み、またはエラーが発生したときに使用
されるデータである。
【0089】データ長904は、デストネーション2ア
ドレス902に対応するユーザデータのデータ長が書き
込まれる。このデータ長904は、コマンド1について
のDMA転送が終了後、DMAコントローラ102によ
って、そのコマンド1のユーザデータ転送数がこのフィ
ールドに書き込まれる。
【0090】次に、本実施形態に係るDMAコントロー
ラ102の内部構成について図面を参照して詳説する。
【0091】図7は、本実施形態に係るDMAコントロ
ーラ102の内部構成を示すブロック図である。
【0092】図7に示すように、DMAコントローラ1
02は、デストネーション1アドレスカウンタ701
と、デストネーション2アドレスカウンタ702と、ソ
ースアドレスレジスタ703と、コマンドアドレスカウ
ンタ704と、コマンド数アップカウンタ705と、デ
ータ転送数カウンタ706と、デストネーション1転送
数レジスタ707と、MUX708と、データ転送バッ
ファ709と、MUX710とを有する。
【0093】デストネーション1アドレスカウンタ70
1は、DMAコントローラ102が起動後、メモリ10
3上に置かれているチェーンコマンドのコマンド1から
デストネーション1アドレス901を受け取り、そのデ
ストネーション1アドレスをレジスタに設定するもので
ある。デストネーション1アドレスカウンタ701は、
ヘッダデータの転送に使用され、ヘッダデータを1ワー
ドアクセスするたびにインクリメントするものである。
また、デストネーション1アドレスカウンタ701は、
2つ目以降のコマンドからは、DMAコントローラがこ
のレジスタの値をメモリ103上のコマンドのデストネ
ーション1アドレス901のフィールドに書き込む。
【0094】デストネーション2アドレスカウンタ70
2は、DMAコントローラ102が起動後、メモリ10
3上に置かれているチェーンコマンドのコマンド1から
デストネーション2アドレス902を受け取り、そのデ
ストネーション2アドレスをレジスタに設定するもので
ある。デストネーション2アドレスカウンタ701は、
ユーザデータの転送に使用され、ユーザデータを1ワー
ドアクセスするたびにインクリメントするものである。
また、デストネーション2アドレスカウンタ702は、
2つ目以降のコマンドからは、DMAコントローラがこ
のレジスタの値をメモリ103上のコマンドのデストネ
ーション2アドレス902のフィールドに書き込む。
【0095】ソースアドレスレジスタ703は、初期設
定の段階で、パケットレシーバ101のアドレスが設定
されるものである。このアドレスは、DMA転送中、パ
ケットレシーバ101に割り付けられたアドレスなので
固定的なものである。
【0096】コマンドアドレスカウンタ704は、メモ
リ103上に置いてあるチェーンコマンドのアドレスが
入るカウンタであり、メモリ103上のチェーンコマン
ドをアクセスする度に1インクリメントするものであ
る。コマンドアドレスカウンタ704は、初期設定の段
階で、メモリ103上に置いてあるチェーンコマンドの
アドレスが設定されるものである。
【0097】コマンド数アップカウンタ705は、メモ
リ103上のチェーンコマンドの長さをカウントするカ
ウンタであり、1コマンド分の転送が終了するたびに1
インクリメントするものである。
【0098】データ転送数カウンタ706は、1ワード
転送する度に1インクリメントするものであり、後述す
るデストネーション1転送数レジスタ707に設定され
ている転送数を比較して、同じであるならば0に初期化
するものである。データ転送数カウンタ706起動後、
1コマンドが完了する度にメモリ103上のチェーンコ
マンドのデータ長904のフィールドにこのレジスタの
値が書き込まれる。
【0099】デストネーション1転送レジスタ707
は、ヘッダデータのデータ長(転送数)が設定されるも
のである。設定されるヘッダのデータ長は一定なので、
初期設定の段階でこのレジスタにデータ長が設定され、
動作中は変化しない。
【0100】MUX708は、アドレスマルチプレクサ
であり、各レジスタ、カウンタから選択してアドレスラ
インにアドレス値を出力するものである。
【0101】データ転送バッファ709は、DMA転送
中、パケットレシーバ101から読み出されたパケット
データを受け取り、そのパケットデータを一旦レジスタ
に保持した後、デストネーションすなわちメモリ103
に転送するものである。
【0102】MUX710は、データ転送バッファ70
9、データ転送数カウンタ706、デストネーション2
アドレスカウンタ702のそれぞれのデータを選択する
マルチプレクサである。
【0103】(B−2)第2の実施形態の動作 以下、本実施形態に係るDMAコントローラによって、
パケットレシーバ101からのパケットデータとメモリ
103へDMA転送する動作について説明する。
【0104】図10は、本実施形態に係るDMAコント
ローラによるデータ転送のシーケンスを示したものであ
る。
【0105】図10に示すように、本実施形態に係るD
MAコントローラによるデータ転送のシーケンスは、大
きく、初期設定、チェーンコマンドアクセス処理、デス
トネーション1DMA転送処理、デストネーション1転
送数判定処理、デストネーション2DMA転送処理、デ
ストネーション2転送数判定処理、コマンド更新処理を
有する。従って、以下ではこれらの処理について図10
を参照しながら説明する。
【0106】なお、図10において、mem[]=はメ
モリ103ヘのライト、=mem[]はメモリ103か
らのリード、dev[]=はデバイス(すなわちパケッ
トレシーバ101)ヘのライト転送、=dev[]はデ
バイス(すなわちパケットレシーバ101)からのリー
ドを示す。
【0107】(1)初期設定 初期設定の前に、メモリ103の所定の位置にチェーン
コマンドが置いてあるものとする。
【0108】パケットレシーバ101から受信開始通知
が通知されると、DMAコントローラ102は初期設定
が行われる。
【0109】パケットレシーバのアドレスは、ソースア
ドレスレジスタ703に設定される。
【0110】また、メモリ103上にあるチェーンコマ
ンドのアドレスは、コマンドアドレスカウンタ704に
設定される(s21)。
【0111】また、ヘッダデータのヘッダ長は、デスト
ネーション転送数レジスタ707に設定される(s2
2)。
【0112】(2)チェーンコマンドアクセス処理 チェーンコマンドの最初コマンド(コマンド1)に対し
ては、コマンド1がメモリ103上からアクセスされ、
そのコマンド1のデストネーション1アドレス901が
デストネーション1アドレスカウンタ701に設定され
る(s23)。また、コマンド1のデストネーション2
アドレス902が、デストネーション2アドレスカウン
タ702に設定される(s24)。
【0113】2つ目以降のコマンド(コマンド2、コマ
ンド3、…)に対しては、コマンド1において、デスト
ネーション1アドレスカウンタ701に設定されたデー
タが、メモリ103上のデストネーション1アドレス9
01のフィールドに設定される(s25)。また、デス
トネーション2アドレスカウンタ702に設定されたデ
ータが、メモリ103上のデストネーション2アドレス
902のフィールドに設定される(s26)。これは、
DMA転送完了後に、ソフトウェアによって受信データ
を取り扱うためである。
【0114】(3)デストネーション1DMA転送処理 この段階では、デストネーション1アドレスに対応した
DMA転送がなされる。
【0115】まず、ソースアドレスレジスタ703に設
定されたパケットレシーバ101のアドレスに基づい
て、パケットレシーバ101上のバッファのパケットデ
ータがアクセスされ、そのパケットデータが、データ転
送バッファ709に与えられる(s27)。
【0116】次に、データ転送バッファ709に与えら
れたパケットデータは、デストネーション1アドレスカ
ウンタ801のアドレスに基づいて、メモリ103上の
そのアドレスの位置に転送される(s28)。
【0117】その後、ソースアドレスレジスタ703、
デストネーション1アドレスカウンタ701、データ転
送数カウンタ706がそれぞれインクリメントされる
(s29)。
【0118】(4)ソース1転送数判定処理 上述した(3)デストネーション1DMA転送処理が完
了後、データ転送数カウンタ706において、データ転
送数カウンタ706の転送数のカウンタ値とデストネー
ション1転送数レジスタ707に設定された転送数とが
同じであるかどうかが判定される(s30)。
【0119】その判定結果により、転送数が同じでなけ
れば、まだ、デストネーション1アドレスのデータ(す
なわちヘッダデータ)の転送が終了していないと判断で
きるので、(3)を繰り返す。
【0120】また判定結果により、転送数が同じであれ
ば、ヘッダデータの転送が終了したと判断できるので、
次の(5)デストネーション2DMA転送に進む。
【0121】(5)デストネーション2DMA転送処理 この段階では、デストネーション2アドレスに対応した
DMA転送がなされる。
【0122】まず、ソースアドレスレジスタ703に設
定されたパケットレシーバ101のアドレスに基づい
て、パケットレシーバ101上のバッファのパケットデ
ータが、アクセスされ、そのパケットデータが、データ
転送バッファ709に入る(s31)。
【0123】次に、データ転送バッファ709に入った
データは、デストネーション2アドレスカウンタ702
に設定されたアドレスに基づいて、メモリ103上にお
けるそのアドレスの位置に転送される(s32)。
【0124】その後、ソースアドレスレジスタ703、
デストネーション2アドレスカウンタ702、データ転
送数カウンタ709がそれぞれインクリメントされる
(s33)。
【0125】(6)デストネーション2転送数判定処理 上述した(5)デストネーション2DMA転送処理が終
了後、DMAコントローラ102は、パケットレシーバ
101から受信完了通知がアサートされているかどうか
確認する(s34)。
【0126】受信完了通知がアサートされていないと判
定した場合、まだ、デストネーション2アドレスのデー
タ(すなわち、ユーザデータ)が転送終了していないの
で、(5)デストネーション2DMA転送処理を繰り返
す。
【0127】また、受信完了通知アサートされた場合、
デストネーション2アドレスのデータが転送終了したこ
とで次の(7)コマンド更新に進む。
【0128】(7)コマンド更新 以上のようにして、チェーンコマンドのうち1つのコマ
ンドについてのDMA転送が終了すると、データ転送数
カウンタ706に設定されている転送数が、コマンド2
以降のデータ長904に書き込まれる(s35)。
【0129】コマンド2以降のデータ長904に転送数
が書き込まれた後、コマンド数アップカウンタ705を
インクリメントする(s36)。
【0130】(B−3)第2の実施形態の効果 以上、第2の実施形態によれば、デストネーション1ア
ドレスカウンタ701とデストネーション2アドレスカ
ウンタ702とを備えることにより、パケット用とユー
ザデータ用に2つのデストネーションアドレスポインタ
があるので、パケットデータをデコードする処理が省
け、その結果DMA転送後のオーバーヘッドが極めて小
さくできる。
【0131】また、DMA転送に係るデータがパケット
なので、連続して受信したパケットデータのユーザデー
タが、それぞれ必ずしも連続したデータになるとは限ら
ない。しかし、ソフトウェアがヘッダ情報を解析し、連
続したパケットであることが判明できれば、ユーザデー
タ領域に記憶されたデータはそのまま元のデータとして
扱えるので、DMA転送後の処理が極めて容易になる。
【0132】(C)他の実施形態 上述した第1及び第2の実施形態では、DMAコントロ
ーラ102の制御回路が、ハードウェアであるように説
明したが、ハードウェアに限られることはなく、例えば
本発明に係るデータ転送に係る制御方法を記憶したマイ
クロコントローラ等により制御されるようにしてもよ
い。すなわち、DMAコントローラ102は、ソフトウ
ェアによって制御されてもよい。
【0133】また、第1の実施形態では、メモリ103
上の2つのソースデータに基づいてDMA転送する場合
のDMAコントローラ102について説明し、第2の実
施形態では、パケットレシーバ101からのパケットデ
ータを2つのデストネーションデータに切り離してDM
A転送する場合のDMAコントローラ102について説
明しているが、第1及び第2の実施形態で説明したDM
Aコントローラを組み合せたDMAコントローラにも適
用することができる。
【0134】また、第1又は第2の実施形態では、DM
Aコントローラ102のソースアドレスカウンタ又はデ
ストネーションアドレスカウンタを2つ備えることとし
て説明したが、3つ以上備えるようにしてもよい。すな
わち、メモリ103上において管理されるパケットデー
タが、ヘッダと1つのデータ本体とから構成されるもの
とし、それぞれメモリ103上では別々で管理されてい
るものとして説明したが、パケットデータのデータ本体
が長い場合にはさらにデータ本体を2つ以上に分割して
管理される場合にも適用できる。
【0135】
【発明の効果】本発明に係るデータ転送制御装置は、デ
ータ入出力装置と、ヘッダ及びデータ本体をそれぞれ分
別して記憶する記憶装置との間のデータ転送を制御する
データ転送制御装置において、転送データを構成するヘ
ッダについての記憶装置上の記憶領域アドレスを書込む
第1の書込手段と、転送データを構成するデータ本体に
ついての記憶装置上の記憶領域アドレスを書込む第2の
書込手段と、データ入出力装置に割り当てられたアドレ
スを記憶する記憶手段と、第1の書込手段及び第2の書
込手段に書込まれた記憶領域アドレス、又は、記憶手段
のアドレスに基づいて転送対象のデータを、記憶装置か
ら、又は、データ入出力装置から読取り、その読取った
データを所定の順序で、データ入出力装置、又は、記憶
装置へ転送する転送手段とを備えることとしたので、D
MA転送のオーバーヘッドを極めて小さくできる。
【図面の簡単な説明】
【図1】第1の実施形態に係るDMAコントローラの内
部構成を示したブロック図である。
【図2】従来のパケットデータを対象としたDMA転送
の全体構成図である。
【図3】従来の一般的なチェーンコマンドの構成を示し
た構成図である。
【図4】第1の実施形態に係るデータ転送の概念を示し
た説明図である。
【図5】第1の実施形態に係るチェーンコマンドの構成
を示した構成図である。
【図6】第1の実施形態に係るDMAコントローラの動
作を説明するフローチャートである。
【図7】第2の実施形態に係るDMAコントローラの内
部構成を示したブロック図である。
【図8】第2の実施形態に係るデータ転送の概念を示し
た説明図である。
【図9】第2の実施形態に係るチェーンコマンドの構成
を示した構成図である。
【図10】第2の実施形態に係るDMAコントローラの
動作を説明するフローチャートである。
【符号の説明】
101…パケットトランスファ/レシーバ、102…D
MAコンロトーラ、103…メモリ、401…ソース1
アドレスカウンタ、402…ソース2アドレスカウン
タ、403…デストネーションアドレスカウンタ、40
4…コマンドアドレスカウンタ、405…コマンド数ダ
ウンカウンタ、406…データ転送数カウンタ、407
…ソース1転送数レジスタ、408…ソース2転送数レ
ジスタ、409…MUX、410…データ転送バッフ
ァ、701…デストネーション1アドレスカウンタ、7
02…デストネーション2アドレスカウンタ、703…
ソースアドレスレジスタ、704…コマンドアドレスカ
ウンタ、705…コマンド数アップカウンタ、706…
データ転送数カウンタ、707…デストネーション転送
数レジスタ、708…MUX、709…データ転送バッ
ファ、710…MUX。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 粕谷 滋 東京都港区芝浦三丁目20番2号 株式会社 沖コムテック内 Fターム(参考) 5B061 DD07 DD11

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 データ入出力装置と、ヘッダ及びデータ
    本体をそれぞれ分別して記憶する記憶装置との間のデー
    タ転送を制御するデータ転送制御装置において、 転送データを構成するヘッダについての前記記憶装置上
    の記憶領域アドレスを書込む第1の書込手段と、 転送データを構成するデータ本体についての前記記憶装
    置上の記憶領域アドレスを書込む第2の書込手段と、 前記データ入出力装置に割り当てられたアドレスを記憶
    する記憶手段と、 前記第1の書込手段及び前記第2の書込手段に書込まれ
    た記憶領域アドレス、又は、前記記憶手段のアドレスに
    基づいて転送対象のデータを、前記記憶装置から、又
    は、前記データ入出力装置から読取り、その読取ったデ
    ータを所定の順序で、前記データ入出力装置、又は、前
    記記憶装置へ転送する転送手段とを備えることを特徴と
    するデータ転送制御装置。
  2. 【請求項2】 前記記憶装置から前記データ入出力装置
    へデータを転送する場合、前記転送手段は、前記第1の
    書込手段に書込まれたアドレスに基づいて、前記記憶装
    置からヘッダを読取り、そのヘッダを前記データ入出力
    装置に転送した後に、前記第2の書込手段に書込まれた
    アドレスに基づいて、前記記憶装置からデータ本体を読
    取り、そのデータ本体を前記データ入出力装置に転送す
    ることを特徴とする請求項1に記載のデータ転送制御装
    置。
  3. 【請求項3】 少なくともヘッダのアドレス及びデータ
    本体のアドレスをパケット毎に有する複数のコマンドに
    よって構成されるチェーンコマンドを備え、 第1の書込手段は、前記チェーンコマンドを構成する順
    番に従って各コマンドに含まれるヘッダのアドレスを書
    込み、第2の書込手段は、前記チェーンコマンドを構成
    する順番に従って各コマンドに含まれるデータ本体のア
    ドレスを書込むことを特徴とする請求項2に記載のデー
    タ転送制御装置。
  4. 【請求項4】 前記データ入出力装置から前記記憶装置
    へデータを転送する場合、前記転送手段は、前記記憶手
    段のアドレスに基づいて、前記データ入出力手段から転
    送データを読取り、その転送データのヘッダを、前記第
    1の書込手段に書込まれた前記記憶装置のアドレスに転
    送した後、その転送データのデータ本体を、前記第2の
    書込手段に書込まれた前記記憶装置アドレスに転送する
    ことを特徴とする請求項1〜3のいずれかに記載のデー
    タ転送制御装置。
  5. 【請求項5】 少なくともヘッダのアドレス及びデータ
    本体のアドレスをパケット毎に有する複数のコマンドに
    よって構成されるチェーンコマンドを備え、 前記転送手段は、前記チェーンコマンドの最初のコマン
    ドに対応するデータについて転送が終わった後、そのデ
    ータに係るデータ本体の転送数を次のコマンドに書込む
    ことを特徴とする請求項4に記載のデータ転送制御装
    置。
  6. 【請求項6】 データ入出力装置と転送データを構成す
    る構成データをそれぞれ分別して記憶する記憶装置間の
    データ転送を制御するデータ転送制御装置を備えたデー
    タ転送装置において、 前記データ転送制御装置は、請求項1〜5のいずれかに
    記載のデータ転送制御装置であることを特徴とするデー
    タ転送装置。
  7. 【請求項7】 データ入出力装置と、ヘッダ及びデータ
    本体をそれぞれ分別して記憶する記憶装置との間のデー
    タ転送を制御するデータ転送制御装置を備えたデータ転
    送制御方法において、 前記データ転送制御装置が、 転送データを構成するヘッダについての前記記憶装置上
    の記憶領域アドレスを書込み、 転送データを構成するデータ本体についての前記記憶装
    置上の記憶領域アドレスを書込み、 前記データ入出力装置に割り当てられたアドレスを記憶
    し、 ヘッダの記憶領域アドレス及びデータ本体の記憶領域ア
    ドレス、又は、前記データ入出力装置のアドレスに基づ
    いて転送対象のデータを、前記記憶装置から、又は、前
    記データ入出力装置から読取り、その読み取ったデータ
    を所定の順序で、前記データ入出力装置、又は、前記記
    憶装置へ転送することを特徴とするデータ転送制御方
    法。
  8. 【請求項8】 前記記憶装置から前記データ入出力装置
    へデータを転送する場合、前記データ転送制御装置は、
    書込まれたヘッダの記憶領域アドレスに基づいて、前記
    記憶装置からヘッダを読取り、そのヘッダを前記データ
    入出力装置に転送した後に、書込まれたデータ本体の記
    憶領域アドレスに基づいて、前記記憶装置からデータ本
    体を読取り、そのデータ本体を前記データ入出力装置に
    転送することを特徴とする請求項7に記載のデータ転送
    制御方法。
  9. 【請求項9】 少なくともヘッダのアドレス及びデータ
    本体のアドレスをパケット毎に有する複数のコマンドに
    よって構成されるチェーンコマンドを備え、前記データ
    転送制御装置は、前記チェーンコマンドを構成する順番
    に従って各コマンドに含まれるヘッダのアドレスを書込
    み、前記チェーンコマンドを構成する順番に従って各コ
    マンドに含まれるデータ本体のアドレスを書込むことを
    特徴とする請求項8に記載のデータ転送制御方法。
  10. 【請求項10】 前記データ入出力装置から前記記憶装
    置へデータを転送する場合、前記データ転送制御装置
    は、前記データ入出力装置のアドレスに基づいて、前記
    データ入出力手段から転送データを読取り、その転送デ
    ータのヘッダを、書込まれたヘッダの記憶領域アドレス
    に転送した後、その転送データのデータ本体を、書込ま
    れたデータ本体の記憶領域アドレスに転送することを特
    徴とする請求項7〜9のいずれかに記載のデータ転送制
    御方法。
  11. 【請求項11】 少なくともヘッダのアドレス及びデー
    タ本体のアドレスをパケット毎に有する複数のコマンド
    によって構成されるチェーンコマンドを備え、 前記データ転送制御装置は、前記チェーンコマンドの最
    初のコマンドに対応するデータについて転送が終わった
    後、そのデータに係るデータ本体の転送数を次のコマン
    ドに書込むことを特徴とする請求項10に記載のデータ
    転送制御方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007188357A (ja) * 2006-01-13 2007-07-26 Fujitsu Ltd データ転送装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02162448A (ja) * 1988-12-15 1990-06-22 Fujitsu Ltd 入出力制御方式
JPH06244902A (ja) * 1993-02-19 1994-09-02 Fuji Xerox Co Ltd 通信制御装置
JPH0954749A (ja) * 1995-08-14 1997-02-25 Toshiba Eng Co Ltd Dma転送装置
JPH10222456A (ja) * 1996-12-03 1998-08-21 Matsushita Electric Ind Co Ltd データ転送装置
JPH11110339A (ja) * 1997-10-02 1999-04-23 Toshiba Corp Dmaコントローラ
JP2000134242A (ja) * 1998-10-27 2000-05-12 Seiko Epson Corp データ転送制御装置及び電子機器
JP2001229120A (ja) * 2000-02-18 2001-08-24 Sharp Corp チェーン式dmaの処理誤り検出方法及びdmaコントローラ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02162448A (ja) * 1988-12-15 1990-06-22 Fujitsu Ltd 入出力制御方式
JPH06244902A (ja) * 1993-02-19 1994-09-02 Fuji Xerox Co Ltd 通信制御装置
JPH0954749A (ja) * 1995-08-14 1997-02-25 Toshiba Eng Co Ltd Dma転送装置
JPH10222456A (ja) * 1996-12-03 1998-08-21 Matsushita Electric Ind Co Ltd データ転送装置
JPH11110339A (ja) * 1997-10-02 1999-04-23 Toshiba Corp Dmaコントローラ
JP2000134242A (ja) * 1998-10-27 2000-05-12 Seiko Epson Corp データ転送制御装置及び電子機器
JP2001229120A (ja) * 2000-02-18 2001-08-24 Sharp Corp チェーン式dmaの処理誤り検出方法及びdmaコントローラ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007188357A (ja) * 2006-01-13 2007-07-26 Fujitsu Ltd データ転送装置

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