JP2000029767A - デ―タ処理装置における書き込みバッファ - Google Patents
デ―タ処理装置における書き込みバッファInfo
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- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
Abstract
(57)【要約】
【課題】 バーストモード書込と非バーストモード書込
の両者に対して効率的に作動し、かつ従来よりも大きく
ないサイズの書込バッファ、及びそのような書込バッフ
ァをもったデータ処理装置を提供すること。 【解決手段】 本発明のデータ処理装置は、メモリ内の
位置を同定するアドレスと前記メモリに格納するデータ
値を発生するプロセッサ本体と、前記プロセッサ本体か
ら発生するアドレスとデータ値を格納し、ついでそのア
ドレスとデータ値を出力して該データ値が前記メモリに
格納されるようにする書込バッファと、を備え該書込バ
ッファが複数の行をもち、各行はアドレスまたはデータ
値を格納するように構成され、各行はまたそれと関連し
てアドレスまたはデータ値の何れを含むかを示すように
設定されるフラグフィールドを備える。
の両者に対して効率的に作動し、かつ従来よりも大きく
ないサイズの書込バッファ、及びそのような書込バッフ
ァをもったデータ処理装置を提供すること。 【解決手段】 本発明のデータ処理装置は、メモリ内の
位置を同定するアドレスと前記メモリに格納するデータ
値を発生するプロセッサ本体と、前記プロセッサ本体か
ら発生するアドレスとデータ値を格納し、ついでそのア
ドレスとデータ値を出力して該データ値が前記メモリに
格納されるようにする書込バッファと、を備え該書込バ
ッファが複数の行をもち、各行はアドレスまたはデータ
値を格納するように構成され、各行はまたそれと関連し
てアドレスまたはデータ値の何れを含むかを示すように
設定されるフラグフィールドを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ内の位置を
同定するアドレス及びそのメモリ位置に書き込むべきデ
ータ値をバッファするデータ処理装置に関する。ここで
「データ値」の用語は命令及びデータワードのようなデ
ータの項目またはブロックの両者を呼ぶのに用いられ
る。
同定するアドレス及びそのメモリ位置に書き込むべきデ
ータ値をバッファするデータ処理装置に関する。ここで
「データ値」の用語は命令及びデータワードのようなデ
ータの項目またはブロックの両者を呼ぶのに用いられ
る。
【０００２】
【従来の技術】代表的なデータ処理装置は、プロセッサ
本体（またはＣＰＵ）、すなわちプロセッサ本体に与え
られるデータに適用される一連の命令を実行するように
構成されたプロセッサ本体を含む。一般にメモリはプロ
セッサ本体に必要な命令及びデータ（ここでは綜合的に
「データ値」と呼ぶ）を格納するために設けられる。さ
らにメモリに対して必要なアクセスの回数を減少するた
め、プロセッサ本体に必要なデータ値を格納する１つま
たは複数のキャッシュを設けることが多い。
本体（またはＣＰＵ）、すなわちプロセッサ本体に与え
られるデータに適用される一連の命令を実行するように
構成されたプロセッサ本体を含む。一般にメモリはプロ
セッサ本体に必要な命令及びデータ（ここでは綜合的に
「データ値」と呼ぶ）を格納するために設けられる。さ
らにメモリに対して必要なアクセスの回数を減少するた
め、プロセッサ本体に必要なデータ値を格納する１つま
たは複数のキャッシュを設けることが多い。
【０００３】キャッシュの使用はプロセッサ本体の処理
速度を改良するが、プロセッサ本体がデータ値をメモリ
から読取り、書込むことは依然として必要であり、それ
らの処理は比較的遅いので、プロセッサ本体の処理速度
に不利な影響を与える。
速度を改良するが、プロセッサ本体がデータ値をメモリ
から読取り、書込むことは依然として必要であり、それ
らの処理は比較的遅いので、プロセッサ本体の処理速度
に不利な影響を与える。
【０００４】メモリにデータ値を書き込むことによる処
理速度への影響を減少するため、キャッシュ付ＣＰＵを
メモリから減結合するために通常用いられる書込バッフ
ァを設け、処理バスが中間の書込バッファへの書込動作
を完了して、書込バッファが自律的にメモリバスへの書
込を実行するようにすることが知られている。この方法
により、ＣＰＵは次の命令の実行に進む前に書込み処理
が完了するのを待つ必要がない。さらに、書込バッファ
の深さ（depth)を単一のレジスタ以上に増加して複数の
ＣＰＵデータ書込みを蓄積し、例えば、先入れ−先出し
（ＦＩＦＯ）バッファを用いて書込動作の順序を維持す
ることができる。
理速度への影響を減少するため、キャッシュ付ＣＰＵを
メモリから減結合するために通常用いられる書込バッフ
ァを設け、処理バスが中間の書込バッファへの書込動作
を完了して、書込バッファが自律的にメモリバスへの書
込を実行するようにすることが知られている。この方法
により、ＣＰＵは次の命令の実行に進む前に書込み処理
が完了するのを待つ必要がない。さらに、書込バッファ
の深さ（depth)を単一のレジスタ以上に増加して複数の
ＣＰＵデータ書込みを蓄積し、例えば、先入れ−先出し
（ＦＩＦＯ）バッファを用いて書込動作の順序を維持す
ることができる。
【０００５】一般的に言えば、書込バッファは、その入
力側でマスタに対する“補助”インターフェイスとな
り、その出力側でメモリバスに対する“開始”バスイン
ターフェイスとなる。補助インターフェイスは一般にア
ドレス信号（ａ），制御信号（ｃ），書込データ信号
（ｄ）を必要とする。制御信号は通常オペランドの大き
さ、保護フラグ、アクセスフラグのような制御情報を含
む。マスタインターフェイス、例えばＣＰＵと処理バス
の間のインターフェイスは、同様に同じアドレス、制
御、書込データ情報を与えねばならず、さらにより狭
い、または広い書込データバス幅への通路調整を行うこ
ともある。
力側でマスタに対する“補助”インターフェイスとな
り、その出力側でメモリバスに対する“開始”バスイン
ターフェイスとなる。補助インターフェイスは一般にア
ドレス信号（ａ），制御信号（ｃ），書込データ信号
（ｄ）を必要とする。制御信号は通常オペランドの大き
さ、保護フラグ、アクセスフラグのような制御情報を含
む。マスタインターフェイス、例えばＣＰＵと処理バス
の間のインターフェイスは、同様に同じアドレス、制
御、書込データ情報を与えねばならず、さらにより狭
い、または広い書込データバス幅への通路調整を行うこ
ともある。
【０００６】簡単な従来の書込バッファにおいては、書
込バッファの補助インターフェイスは“ａ＋ｃ＋ｄ”ビ
ットの幅（アドレス、制御、データバスの幅）をもつ。
そのような構成においては、書込バッファの所要格納容
量は、 ａ＋ｃ＋ｄビット×書込バッファスロットの数 である。
込バッファの補助インターフェイスは“ａ＋ｃ＋ｄ”ビ
ットの幅（アドレス、制御、データバスの幅）をもつ。
そのような構成においては、書込バッファの所要格納容
量は、 ａ＋ｃ＋ｄビット×書込バッファスロットの数 である。
【０００７】一般に、積分回路のようなデータ処理装置
を開発するとき、回路を出来るだけ小さくするという要
望がある。積分回路が占有する領域が重要である。積分
回路が小さくなる程、製造コストが安くなり、製造歩留
りが高くなる。このため、積分回路の全体の大きさを出
来るだけ小さく保持しなければならないとき、書込バッ
ファス内に設けられる書込バッファスロットの数を任意
に増加することができないことが明らかである。
を開発するとき、回路を出来るだけ小さくするという要
望がある。積分回路が占有する領域が重要である。積分
回路が小さくなる程、製造コストが安くなり、製造歩留
りが高くなる。このため、積分回路の全体の大きさを出
来るだけ小さく保持しなければならないとき、書込バッ
ファス内に設けられる書込バッファスロットの数を任意
に増加することができないことが明らかである。
【０００８】書込バッファが容量一杯に書き込まれたと
きは常に、プロセッサは書込バッファの空きスロットが
使用できるようになるまで、次の書込動作を遅らせる。
最大書込バッファ深さ（depth)はそのアプリケーション
に依存し、チップ領域、是認できるバースト書込帯域幅
（ sustainable burst write bandwith ）、および書込
バッファが空きになるまで読出し処理が停止されるメモ
リまたは２次バスの待ち時間（ the latency of the me
mory, or secondary, bus where a read transaction i
s blocked ）との兼ね合いである。
きは常に、プロセッサは書込バッファの空きスロットが
使用できるようになるまで、次の書込動作を遅らせる。
最大書込バッファ深さ（depth)はそのアプリケーション
に依存し、チップ領域、是認できるバースト書込帯域幅
（ sustainable burst write bandwith ）、および書込
バッファが空きになるまで読出し処理が停止されるメモ
リまたは２次バスの待ち時間（ the latency of the me
mory, or secondary, bus where a read transaction i
s blocked ）との兼ね合いである。
【０００９】キャッシュ付プロセッサと高帯域幅装置に
おいては、書込伝送の多くは“バースト”（すなわち、
キャッシュライン交換またはスタック・コンテキスト退
避（cache line replacements or stack context save
s）の形で行われ、基本アドレス（base address) およ
び固定または可変数のデータワードが伝送される。しか
し、依然として非バースト（例えば８ビットまたは１６
ビット）のアクセス（例えば文字または短いデータ）が
存在する。
おいては、書込伝送の多くは“バースト”（すなわち、
キャッシュライン交換またはスタック・コンテキスト退
避（cache line replacements or stack context save
s）の形で行われ、基本アドレス（base address) およ
び固定または可変数のデータワードが伝送される。しか
し、依然として非バースト（例えば８ビットまたは１６
ビット）のアクセス（例えば文字または短いデータ）が
存在する。
【００１０】そのような構成においては、書込バッファ
に必要な領域はアドレス／制御通路をデータ通路から分
離して、２つの論理的に分離された書込バッファ、すな
わちアドレスと制御用に１つと、データ信号用に１つの
書込バッファを設けることにより減少される。バースト
モード処理においてはデータ値よりアドレスが少ないの
で、書込バッファに設けられるアドレススロットの数は
書込バッファに設けられるデータスロットの数よりも相
当に小さくできる。しかし、このアドレススロットを少
なくすることによる領域の減少は、通常データスロット
の増加により打ち消され、書込バッファの総領域は代表
的使用に対して最適化される。従って、そのようなバー
ストモード書込バッファに対する書込バッファの容量
は、 ａ＋ｃビット幅×アドレススロットの数 ｄビット幅×データスロットの数 となる。
に必要な領域はアドレス／制御通路をデータ通路から分
離して、２つの論理的に分離された書込バッファ、すな
わちアドレスと制御用に１つと、データ信号用に１つの
書込バッファを設けることにより減少される。バースト
モード処理においてはデータ値よりアドレスが少ないの
で、書込バッファに設けられるアドレススロットの数は
書込バッファに設けられるデータスロットの数よりも相
当に小さくできる。しかし、このアドレススロットを少
なくすることによる領域の減少は、通常データスロット
の増加により打ち消され、書込バッファの総領域は代表
的使用に対して最適化される。従って、そのようなバー
ストモード書込バッファに対する書込バッファの容量
は、 ａ＋ｃビット幅×アドレススロットの数 ｄビット幅×データスロットの数 となる。
【００１１】そのような構成において、書込バッファの
内容をメモリに出力するときバーストアドレスを再合成
するために、代表的にアドレス増分器（incrementer)が
必要となり、アドレスとデータの書込バッファの再構築
を連動するためにより複雑な制御論理が必要となる。
内容をメモリに出力するときバーストアドレスを再合成
するために、代表的にアドレス増分器（incrementer)が
必要となり、アドレスとデータの書込バッファの再構築
を連動するためにより複雑な制御論理が必要となる。
【００１２】そのような構成は明らかにバーストモード
書込伝送には有利であるが、もし非バースト蓄積（バイ
ト構成アクセス）が存在するときは、非バーストモード
においては各データワードについて１つのアドレスが必
要であるので、アドレススロットの数が限定要因とな
る。
書込伝送には有利であるが、もし非バースト蓄積（バイ
ト構成アクセス）が存在するときは、非バーストモード
においては各データワードについて１つのアドレスが必
要であるので、アドレススロットの数が限定要因とな
る。
【００１３】多くのデータ処理装置は通常メモリにたい
してバーストモード格納と非バーストモード格納の両者
を使用しているので、データ処理装置にはバーストモー
ド書込伝送と非バーストモード書込伝送の両者に対して
効率的に作動する書込バッファを、公知の従来の書込バ
ッファの大きさに対してそのサイズを大きくすることな
く設けることが望ましい。
してバーストモード格納と非バーストモード格納の両者
を使用しているので、データ処理装置にはバーストモー
ド書込伝送と非バーストモード書込伝送の両者に対して
効率的に作動する書込バッファを、公知の従来の書込バ
ッファの大きさに対してそのサイズを大きくすることな
く設けることが望ましい。
【００１４】
【発明の概要】第１の観点において本発明はデータ処理
装置を提供し、そのデータ処理装置は、メモリ内の位置
を同定するアドレスと該メモリに格納するデータ値を発
生するプロセッサ本体と、前記プロセッサ本体から出力
されるアドレスとデータ値を格納し、その後前記メモリ
に前記データ値が格納されるように前記アドレスとデー
タ値を出力する書込バッファとを備え、前記書込バッフ
ァが複数の行をもち、各行はアドレスまたはデータ値を
格納するように構成され、また各行はそれに関連してそ
の行がアドレスまたはデータ値の何れを含んでいるかを
示すように設定されるフラグフィールドをもつようにな
っている。
装置を提供し、そのデータ処理装置は、メモリ内の位置
を同定するアドレスと該メモリに格納するデータ値を発
生するプロセッサ本体と、前記プロセッサ本体から出力
されるアドレスとデータ値を格納し、その後前記メモリ
に前記データ値が格納されるように前記アドレスとデー
タ値を出力する書込バッファとを備え、前記書込バッフ
ァが複数の行をもち、各行はアドレスまたはデータ値を
格納するように構成され、また各行はそれに関連してそ
の行がアドレスまたはデータ値の何れを含んでいるかを
示すように設定されるフラグフィールドをもつようにな
っている。
【００１５】本発明によれば、前記書込バッファの各行
はアドレスかデータ値の何れかを格納することができ、
各行に関連してフラグフィールドが追加的に設けられ、
該フラグフィールドはその行がアドレスかデータ値の何
れを含んでいるかを示すように設定することができる。
従って、バーストモードにおいては、特定の行は基本ア
ドレスを格納するのに用いられ、その行のフラグフィー
ルドはその行にアドレスが含まれていることを示すよう
に設定され、ついでその後バースト伝送を形成するデー
タ値はその書込バッファの他の行に格納され、それら他
の行のフラグフィールドはそれら行がデータ値を含むこ
とを示すように設定される。この方法は、バーストモー
ド書込伝送をバッファするとき、利用できる書込バッフ
ァの効率的使用を可能にする。
はアドレスかデータ値の何れかを格納することができ、
各行に関連してフラグフィールドが追加的に設けられ、
該フラグフィールドはその行がアドレスかデータ値の何
れを含んでいるかを示すように設定することができる。
従って、バーストモードにおいては、特定の行は基本ア
ドレスを格納するのに用いられ、その行のフラグフィー
ルドはその行にアドレスが含まれていることを示すよう
に設定され、ついでその後バースト伝送を形成するデー
タ値はその書込バッファの他の行に格納され、それら他
の行のフラグフィールドはそれら行がデータ値を含むこ
とを示すように設定される。この方法は、バーストモー
ド書込伝送をバッファするとき、利用できる書込バッフ
ァの効率的使用を可能にする。
【００１６】しかも、本発明の構成は明らかに非バース
ト書込伝送をもサポートする。その場合、書込バッファ
の行に交互にアドレスとデータ値を格納し、各行のフラ
グフィールドはそれに従って設定される。
ト書込伝送をもサポートする。その場合、書込バッファ
の行に交互にアドレスとデータ値を格納し、各行のフラ
グフィールドはそれに従って設定される。
【００１７】本発明による書込バッファは比較的小さな
領域を占めるように構成され、かつ非バーストモード伝
送に対して最適な書込バッファとバーストモード伝送に
対して最適な書込バッファの間の良い妥協を与えること
が判明した。
領域を占めるように構成され、かつ非バーストモード伝
送に対して最適な書込バッファとバーストモード伝送に
対して最適な書込バッファの間の良い妥協を与えること
が判明した。
【００１８】好ましい実施例において、各行は“ｎ”ビ
ットを含み、前記フラグフィールドはその“ｎ”ビット
の１つまたは複数を含む。好ましくは、前記フラグフィ
ールドは単一ビットを含む。それは、それによりフラグ
フィールドに必要な領域を最小にし、かつ特定の行がア
ドレスまたはデータ値を含むことを決める充分な情報を
確実に与えるからである。
ットを含み、前記フラグフィールドはその“ｎ”ビット
の１つまたは複数を含む。好ましくは、前記フラグフィ
ールドは単一ビットを含む。それは、それによりフラグ
フィールドに必要な領域を最小にし、かつ特定の行がア
ドレスまたはデータ値を含むことを決める充分な情報を
確実に与えるからである。
【００１９】好ましい実施例において、データ処理装置
はさらにプロセッサ本体から前記アドレスとデータ値を
受けるマルチプレクサと、前記マルチプレクサが前記デ
ータ値かアドレスの何れかを書込バッファに出力して特
定の行に格納されるように制御する入力制御論理を備
え、前記入力制御論理はさらに前記書込バッファを制御
して特定の行のフラグフィールドを、その行がアドレス
とデータ値の何れを格納しているかを示すように設定す
る。
はさらにプロセッサ本体から前記アドレスとデータ値を
受けるマルチプレクサと、前記マルチプレクサが前記デ
ータ値かアドレスの何れかを書込バッファに出力して特
定の行に格納されるように制御する入力制御論理を備
え、前記入力制御論理はさらに前記書込バッファを制御
して特定の行のフラグフィールドを、その行がアドレス
とデータ値の何れを格納しているかを示すように設定す
る。
【００２０】さらに好ましい実施例において、各行はさ
らに制御フィールドを含み、アドレスが特定の行に格納
されているとき、その行の制御フィールドは該アドレス
に関連する制御データを格納するのに用いられる。従っ
てこの構成においては、入力制御論理は前記マルチプレ
クサから前記特定の行に格納するためのアドレスとその
行の制御フィールドに格納する制御データを出力させ、
前記フラグフィールドは前記特定の行がアドレスを含む
ことを示すように設定される。
らに制御フィールドを含み、アドレスが特定の行に格納
されているとき、その行の制御フィールドは該アドレス
に関連する制御データを格納するのに用いられる。従っ
てこの構成においては、入力制御論理は前記マルチプレ
クサから前記特定の行に格納するためのアドレスとその
行の制御フィールドに格納する制御データを出力させ、
前記フラグフィールドは前記特定の行がアドレスを含む
ことを示すように設定される。
【００２１】好ましくは、もしデータ値が特定の行に格
納されているなら、前記制御フィールドはデータを含む
１つまたは複数の領域を同定するマスクデータを格納す
るのに用いられる。従って、例え前記行がアドレスより
はむしろデータ値を格納するのに用いられても、前記制
御フィールドは依然として使用される。好ましい実施例
において、前記行の複数のバイトが前記データ値を格納
するのに予約され、前記マスクデータは前記複数のバイ
トの何れが前記データ値を含むかを示す。従って、もし
データワードが４バイトまでの長さであり、書込バッフ
ァが３２−ビットバスに接続されているなら、各行にデ
ータ値を格納するため４バイトが予約される。しかし、
もし各行に格納されるデータ値が４バイトより短い長さ
であるなら、各行の４バイトの全てをデータ値を格納す
るのに用いる必要がない。この場合、マスクデータはそ
の行の複数のバイトの何れが前記データ値を含むかを示
すのに用いられる。好ましい実施例において、入力制御
論理が前記書込バッファを制御して前記マスクデータを
発生するように構成される。
納されているなら、前記制御フィールドはデータを含む
１つまたは複数の領域を同定するマスクデータを格納す
るのに用いられる。従って、例え前記行がアドレスより
はむしろデータ値を格納するのに用いられても、前記制
御フィールドは依然として使用される。好ましい実施例
において、前記行の複数のバイトが前記データ値を格納
するのに予約され、前記マスクデータは前記複数のバイ
トの何れが前記データ値を含むかを示す。従って、もし
データワードが４バイトまでの長さであり、書込バッフ
ァが３２−ビットバスに接続されているなら、各行にデ
ータ値を格納するため４バイトが予約される。しかし、
もし各行に格納されるデータ値が４バイトより短い長さ
であるなら、各行の４バイトの全てをデータ値を格納す
るのに用いる必要がない。この場合、マスクデータはそ
の行の複数のバイトの何れが前記データ値を含むかを示
すのに用いられる。好ましい実施例において、入力制御
論理が前記書込バッファを制御して前記マスクデータを
発生するように構成される。
【００２２】さらに好ましい実施例において、データ処
理装置は書込バッファに格納されているアドレスとデー
タ値のメモリへの出力を制御する出力制御論理を含む。
好ましくは、データ処理装置は書込バッファの１つの行
の内容を受けるデマルチプレクサを含み、前記出力制御
論理はフラグフィールドから前記行にアドレスまたはデ
ータ値の何れが含まれているかを決め、前記デマルチプ
レクサにデータ値をデータ線上に、またはアドレスをア
ドレス線上に出力するように命令する。前記入力および
出力制御論理は別個の論理要素により構成されても良い
が、好ましい実施例においては同じ論理要素により構成
される。
理装置は書込バッファに格納されているアドレスとデー
タ値のメモリへの出力を制御する出力制御論理を含む。
好ましくは、データ処理装置は書込バッファの１つの行
の内容を受けるデマルチプレクサを含み、前記出力制御
論理はフラグフィールドから前記行にアドレスまたはデ
ータ値の何れが含まれているかを決め、前記デマルチプ
レクサにデータ値をデータ線上に、またはアドレスをア
ドレス線上に出力するように命令する。前記入力および
出力制御論理は別個の論理要素により構成されても良い
が、好ましい実施例においては同じ論理要素により構成
される。
【００２３】好ましい実施例において、書込バッファに
おけるバーストモード格納はメモリバスに送られる前に
再合成される。従って、好ましい実施例においてはデー
タ処理装置はさらにアドレス線上にアドレス出力を受け
るため増分器を含む。従って、もし増分器でアドレスが
受信された後複数の行のデータ値が書込バッファから読
み出されるなら、データ値がメモリバスに置かれる毎
に、該アドレスは増分器により増分され、対応する増分
されたアドレスはメモリバスのアドレスバスに出力され
る。このようにして、メモリは必要なアドレス情報を受
け取り、受け取った各データ値を格納できるようにす
る。
おけるバーストモード格納はメモリバスに送られる前に
再合成される。従って、好ましい実施例においてはデー
タ処理装置はさらにアドレス線上にアドレス出力を受け
るため増分器を含む。従って、もし増分器でアドレスが
受信された後複数の行のデータ値が書込バッファから読
み出されるなら、データ値がメモリバスに置かれる毎
に、該アドレスは増分器により増分され、対応する増分
されたアドレスはメモリバスのアドレスバスに出力され
る。このようにして、メモリは必要なアドレス情報を受
け取り、受け取った各データ値を格納できるようにす
る。
【００２４】好ましい実施例において、デマルチプレク
サは、書込バッファから受け取った前記行内の制御デー
タを制御線上に出力するように構成され、データ処理装
置はさらに前記制御データを格納するレジスタを含む。
好ましい実施例において、データ値を含む書込バッファ
の１つの行がメモリバスに出力される毎に制御データが
出力される。制御データをレジスタに格納することによ
り、この情報は必要に応じ、メモリバスの制御バスに出
力することができる。
サは、書込バッファから受け取った前記行内の制御デー
タを制御線上に出力するように構成され、データ処理装
置はさらに前記制御データを格納するレジスタを含む。
好ましい実施例において、データ値を含む書込バッファ
の１つの行がメモリバスに出力される毎に制御データが
出力される。制御データをレジスタに格納することによ
り、この情報は必要に応じ、メモリバスの制御バスに出
力することができる。
【００２５】好ましい実施例において、書込バッファは
先入れ先出し（ＦＩＦＯ）バッファである。これにより
書込処理の順序が確実に維持される。
先入れ先出し（ＦＩＦＯ）バッファである。これにより
書込処理の順序が確実に維持される。
【００２６】第２の観点から、本発明はメモリ内の位置
を同定するアドレスと該メモリに格納されるデータ値を
格納し、その後前記アドレスとデータ値を出力して該デ
ータ値が前記メモリに格納されるようにする書込バッフ
ァを提供する。前記書込バッファは、複数の行を含み、
各行はアドレスまたはデータ値を格納するように構成さ
れ、また各行はそれと関連してその行がアドレスまたは
データ値の何れを含んでいるかを示すように設定される
フラグフィールドをもつ。
を同定するアドレスと該メモリに格納されるデータ値を
格納し、その後前記アドレスとデータ値を出力して該デ
ータ値が前記メモリに格納されるようにする書込バッフ
ァを提供する。前記書込バッファは、複数の行を含み、
各行はアドレスまたはデータ値を格納するように構成さ
れ、また各行はそれと関連してその行がアドレスまたは
データ値の何れを含んでいるかを示すように設定される
フラグフィールドをもつ。
【００２７】本発明の実施例を、単なる例示であるが以
下添付図面を参照して説明する。添付図面において同じ
参照符号は同じ要素を示すのに用いられる。
下添付図面を参照して説明する。添付図面において同じ
参照符号は同じ要素を示すのに用いられる。
【００２８】
【好ましい実施例の詳細な説明】本発明の好ましい実施
例によるデータ処理回路を図１のブロック図を参照して
説明する。図１に示されるように、データ処理回路はメ
モリ１２０から受け取った命令を処理するように構成さ
れたプロセッサ本体１０をもつ。それら命令を実行する
ためプロセッサ本体１０に必要なデータもまたメモリ１
２０から取り込まれる。キャッシュ３０はメモリ１２０
から取り込んだデータと命令を格納するように設けら
れ、格納されたデータと命令はその後プロセッサ本体１
０から容易にアクセス可能である。またキャッシュ制御
ユニット４０がキャッシュ３０内のデータと命令の格納
を制御し、さらにキャッシュからデータと命令の取り込
みを制御するように設けられる。
例によるデータ処理回路を図１のブロック図を参照して
説明する。図１に示されるように、データ処理回路はメ
モリ１２０から受け取った命令を処理するように構成さ
れたプロセッサ本体１０をもつ。それら命令を実行する
ためプロセッサ本体１０に必要なデータもまたメモリ１
２０から取り込まれる。キャッシュ３０はメモリ１２０
から取り込んだデータと命令を格納するように設けら
れ、格納されたデータと命令はその後プロセッサ本体１
０から容易にアクセス可能である。またキャッシュ制御
ユニット４０がキャッシュ３０内のデータと命令の格納
を制御し、さらにキャッシュからデータと命令の取り込
みを制御するように設けられる。
【００２９】プロセッサ本体１０が命令またはデータ項
目（以下命令またはデータの両者をデータ値と呼ぶ）を
必要とするとき、プロセッサ本体はそのデータ値のメモ
リアドレスをプロセッサバス５０のバス線５４上に与え
る。さらに、プロセッサ本体１０はバス線５２上にプロ
セッサ制御信号を与える。プロセッサ制御信号はアドレ
スが読出要求または書込要求に対応するかどうか、アク
セスの形式（例えば順次）、アクセスのサイズ（例えば
ワード、バイト）、プロセッサの動作モード（例えば管
理者モードまたは使用者モード）等の情報を含む。この
プロセッサ制御信号はキャッシュ制御ユニット４０に与
えられ、キャッシュ制御ユニットは直ちに必要とするデ
ータ値がキャッシュ内に格納されているか否かを決め
る。キャッシュ制御ユニット４０はキャッシュ３０に命
令して、バス線５４上のアドレスとキャッシュ内のアド
レスを比較して、そのアドレスに対応するデータ値がキ
ャッシュに格納されているか否かを決める。もし格納さ
れていれば、そのデータ値はキャッシュ３０からデータ
バス線５６上に取り出され、プロセッサ本体１０により
読み取られる。もし、アドレスに対応するデータ値がキ
ャッシュ３０内に存在しなければ、キャッシュ制御ユニ
ット４０は線１３０を介してバスインターフェイス・ユ
ニット（ＢＩＵ）９５に信号を送り、データ値をメモリ
１２０から取り出すことが必要であることを示す。
目（以下命令またはデータの両者をデータ値と呼ぶ）を
必要とするとき、プロセッサ本体はそのデータ値のメモ
リアドレスをプロセッサバス５０のバス線５４上に与え
る。さらに、プロセッサ本体１０はバス線５２上にプロ
セッサ制御信号を与える。プロセッサ制御信号はアドレ
スが読出要求または書込要求に対応するかどうか、アク
セスの形式（例えば順次）、アクセスのサイズ（例えば
ワード、バイト）、プロセッサの動作モード（例えば管
理者モードまたは使用者モード）等の情報を含む。この
プロセッサ制御信号はキャッシュ制御ユニット４０に与
えられ、キャッシュ制御ユニットは直ちに必要とするデ
ータ値がキャッシュ内に格納されているか否かを決め
る。キャッシュ制御ユニット４０はキャッシュ３０に命
令して、バス線５４上のアドレスとキャッシュ内のアド
レスを比較して、そのアドレスに対応するデータ値がキ
ャッシュに格納されているか否かを決める。もし格納さ
れていれば、そのデータ値はキャッシュ３０からデータ
バス線５６上に取り出され、プロセッサ本体１０により
読み取られる。もし、アドレスに対応するデータ値がキ
ャッシュ３０内に存在しなければ、キャッシュ制御ユニ
ット４０は線１３０を介してバスインターフェイス・ユ
ニット（ＢＩＵ）９５に信号を送り、データ値をメモリ
１２０から取り出すことが必要であることを示す。
【００３０】このキャッシュのルックアップ処理の間
に、メモリ管理ユニット（ＭＭＵ）２０はバス線５２上
のプロセッサ制御信号を受け、プロセッサ制御信号がメ
モリ１２０またはキャッシュ３０に対する潜在的な読
取、または書込アクセスに関連することを確認した上、
プロセッサ本体１０によりバス線５４に与えられたアド
レスを調べるように構成される。
に、メモリ管理ユニット（ＭＭＵ）２０はバス線５２上
のプロセッサ制御信号を受け、プロセッサ制御信号がメ
モリ１２０またはキャッシュ３０に対する潜在的な読
取、または書込アクセスに関連することを確認した上、
プロセッサ本体１０によりバス線５４に与えられたアド
レスを調べるように構成される。
【００３１】メモリ１２０の別の領域が、保護、キャッ
シュ可能、バッファ可能な属性のような異なる属性をも
ったデータ値を格納するのに用いられる。従って、ＭＭ
Ｕ２０はそのアドレスからメモリ１２０へのアクセスを
制御する属性か、キャッシュ３０から取り出したデータ
値の使用を制御する属性かを決定するように構成され
る。これら属性はＢＩＵ９５に送られる。
シュ可能、バッファ可能な属性のような異なる属性をも
ったデータ値を格納するのに用いられる。従って、ＭＭ
Ｕ２０はそのアドレスからメモリ１２０へのアクセスを
制御する属性か、キャッシュ３０から取り出したデータ
値の使用を制御する属性かを決定するように構成され
る。これら属性はＢＩＵ９５に送られる。
【００３２】前に述べたように、ＭＭＵ２０はバス線５
２からプロセッサ制御信号を受け取り、このプロセッサ
制御信号は他の事項と共にプロセッサ本体１０の動作モ
ードを画定する。従って、この情報を用いてＭＭＵ２０
は、前記アドレスから決められた属性がプロセッサ本体
１０が現在の動作モードにおいて必要とするメモリアド
レスにアクセスするのを許すか否かを決めることができ
る。例えば、もしプロセッサ制御信号がプロセッサ本体
１０が使用者モードにあることを示し、一方アドレスか
ら決められた属性がメモリアドレスは管理者モードにお
いてのみアクセスできることを示すならば、ＭＭＵ２０
は中止信号を発生し、線路１４０を介してプロセッサ本
体１０に、線路１７０を介してバスインターフェイス・
ユニット９５に送る。
２からプロセッサ制御信号を受け取り、このプロセッサ
制御信号は他の事項と共にプロセッサ本体１０の動作モ
ードを画定する。従って、この情報を用いてＭＭＵ２０
は、前記アドレスから決められた属性がプロセッサ本体
１０が現在の動作モードにおいて必要とするメモリアド
レスにアクセスするのを許すか否かを決めることができ
る。例えば、もしプロセッサ制御信号がプロセッサ本体
１０が使用者モードにあることを示し、一方アドレスか
ら決められた属性がメモリアドレスは管理者モードにお
いてのみアクセスできることを示すならば、ＭＭＵ２０
は中止信号を発生し、線路１４０を介してプロセッサ本
体１０に、線路１７０を介してバスインターフェイス・
ユニット９５に送る。
【００３３】ＭＭＵ２０により実行される処理は充分な
処理速度を保持するため好ましくはキャッシュルックア
ップ処理と同時に行われる。もし、必要とするデータ値
がキャッシュ３０にあり、ＭＭＵ２０が線１４０上に中
止信号を発生していなければ、プロセッサ本体１０はキ
ャッシュ３０から取り出したデータを使用する。しか
し、もし必要とするデータがキャッシュから得られない
なら、前述の如く線路１３０に信号が送られバスインタ
ーフェイス・ユニット（ＢＩＵ）９５にメモリ１２０に
アクセスしてそのデータ値を求めるように命令する。
処理速度を保持するため好ましくはキャッシュルックア
ップ処理と同時に行われる。もし、必要とするデータ値
がキャッシュ３０にあり、ＭＭＵ２０が線１４０上に中
止信号を発生していなければ、プロセッサ本体１０はキ
ャッシュ３０から取り出したデータを使用する。しか
し、もし必要とするデータがキャッシュから得られない
なら、前述の如く線路１３０に信号が送られバスインタ
ーフェイス・ユニット（ＢＩＵ）９５にメモリ１２０に
アクセスしてそのデータ値を求めるように命令する。
【００３４】ＢＩＵ９５はバス線５２上の信号を調べて
プロセッサ本体１０から発生された命令が読取命令か書
込命令であるかを決める。それが読取命令であり、論理
９０から線路１７０を介して中止信号を受けていなけれ
ば、ＢＩＵ９５は多重化装置１００に命令して、バス線
５４上のアドレスをバス６０の外部アドレスバス線６４
に送る。（これは、メモリ１２０に対する未処理の書込
命令が書込バッファ１０５に残っていない、と言う前提
である。もしそのような未処理の書込信号が存在するな
ら、それは読出命令の前に完了されるであろう。書込バ
ッファの動作については後に詳述する。）また、制御信
号がバス線６２に与えられ、それによりメモリ制御装置
１８０はメモリ１２０へのアクセスを制御する。メモリ
制御装置１８０はバス線６２上の制御信号からメモリの
読取が必要であると判断し、メモリに命令してアドレス
バス線６４に示されるアドレスにあるデータをデータバ
ス線６６に出力させる。
プロセッサ本体１０から発生された命令が読取命令か書
込命令であるかを決める。それが読取命令であり、論理
９０から線路１７０を介して中止信号を受けていなけれ
ば、ＢＩＵ９５は多重化装置１００に命令して、バス線
５４上のアドレスをバス６０の外部アドレスバス線６４
に送る。（これは、メモリ１２０に対する未処理の書込
命令が書込バッファ１０５に残っていない、と言う前提
である。もしそのような未処理の書込信号が存在するな
ら、それは読出命令の前に完了されるであろう。書込バ
ッファの動作については後に詳述する。）また、制御信
号がバス線６２に与えられ、それによりメモリ制御装置
１８０はメモリ１２０へのアクセスを制御する。メモリ
制御装置１８０はバス線６２上の制御信号からメモリの
読取が必要であると判断し、メモリに命令してアドレス
バス線６４に示されるアドレスにあるデータをデータバ
ス線６６に出力させる。
【００３５】ＢＩＵ９５はバッファ１１０に信号を送
り、バッファ１１０がメモリ１２０により外部バス線６
６に与えられたデータをプロセッサバス線５６に送るよ
うにさせる。加えて、もしＢＩＵ９５がＭＭＵ２０から
受けた属性が前記アドレスがキヤシュ可能なデータ値を
含んでいることを示すなら、ＢＩＵ９５は信号を線路１
３５を介してキャッシュ制御４０に送り、キャッシュ制
御に命令して前記取り込んだデータ値をキャッシュ３０
に格納させる。メモリ１２０から取り込まれバス線５６
に置かれたデータ値はキャッシュ３０に格納されると共
にプロセッサ本体１０に送られる。その後、そのデータ
値は容易にキャッシュからプロセッサ本体により容易に
アクセスされる。もし、ＢＩＵ９５が受けた属性が前記
データ値がキャッシュ可能でないことを示すなら、該デ
ータはキャッシュに格納されず、プロセッサ本体１０は
データ値をバス線５６から読み込む。
り、バッファ１１０がメモリ１２０により外部バス線６
６に与えられたデータをプロセッサバス線５６に送るよ
うにさせる。加えて、もしＢＩＵ９５がＭＭＵ２０から
受けた属性が前記アドレスがキヤシュ可能なデータ値を
含んでいることを示すなら、ＢＩＵ９５は信号を線路１
３５を介してキャッシュ制御４０に送り、キャッシュ制
御に命令して前記取り込んだデータ値をキャッシュ３０
に格納させる。メモリ１２０から取り込まれバス線５６
に置かれたデータ値はキャッシュ３０に格納されると共
にプロセッサ本体１０に送られる。その後、そのデータ
値は容易にキャッシュからプロセッサ本体により容易に
アクセスされる。もし、ＢＩＵ９５が受けた属性が前記
データ値がキャッシュ可能でないことを示すなら、該デ
ータはキャッシュに格納されず、プロセッサ本体１０は
データ値をバス線５６から読み込む。
【００３６】以上の記載は、ＭＭＵ２０がメモリ１２０
からデータ値を読み込むためにどのように用いられるか
を説明するものである。プロセッサ本体１０により発生
されるアドレスがプロセッサがデータ値を書き込もうと
するアドレスの場合は、次の手順が行われる。
からデータ値を読み込むためにどのように用いられるか
を説明するものである。プロセッサ本体１０により発生
されるアドレスがプロセッサがデータ値を書き込もうと
するアドレスの場合は、次の手順が行われる。
【００３７】プロセッサ本体はプロセッサ制御信号をバ
ス線５２に、アドレスをバス線５４に、格納すべきデー
タ値をバス線５６に与える。ＭＭＵ２０はバス線５２上
のプロセッサ制御信号を調べ、プロセッサ制御信号がメ
モリ１２０への書込アクセスに関連していると判断する
と、バス線５４にプロセッサ本体１０により与えられた
アドレスを調べる。ついで、そのアドレスに関連した属
性がＢＩＵ９５に出力される。
ス線５２に、アドレスをバス線５４に、格納すべきデー
タ値をバス線５６に与える。ＭＭＵ２０はバス線５２上
のプロセッサ制御信号を調べ、プロセッサ制御信号がメ
モリ１２０への書込アクセスに関連していると判断する
と、バス線５４にプロセッサ本体１０により与えられた
アドレスを調べる。ついで、そのアドレスに関連した属
性がＢＩＵ９５に出力される。
【００３８】ＢＩＵ９５はバス線５２上のプロセッサ制
御信号を調べて、プロセッサ本体により発生された命令
が読取命令か、書込命令かを決める。それが書込命令で
あるとすると、ＢＩＵは書込手順を使用することが必要
と決め、ＭＭＵ２０から受けた属性情報を用いて書込手
順を制御する。
御信号を調べて、プロセッサ本体により発生された命令
が読取命令か、書込命令かを決める。それが書込命令で
あるとすると、ＢＩＵは書込手順を使用することが必要
と決め、ＭＭＵ２０から受けた属性情報を用いて書込手
順を制御する。
【００３９】ＭＭＵ２０はまた前記属性、プロセッサ制
御信号からプロセッサ本体が現在の動作モードにおいて
特定のアドレスに書き込むことができるかを決め、もし
できないなら、中止信号を発生する。中止信号は線路１
７０を介してＢＩＵ９５に送られ、ＢＩＵにその書込命
令を無視させる。中止信号は線路１４０を介してプロセ
ッサ本体１０にも送られ、前記データ、アドレスおよび
制御信号をそれぞれバス線５６、５４、および５２から
除去し、プロセッサ本体１０がそのような中止の場合に
必要とする特別処理を実行できるようにする。
御信号からプロセッサ本体が現在の動作モードにおいて
特定のアドレスに書き込むことができるかを決め、もし
できないなら、中止信号を発生する。中止信号は線路１
７０を介してＢＩＵ９５に送られ、ＢＩＵにその書込命
令を無視させる。中止信号は線路１４０を介してプロセ
ッサ本体１０にも送られ、前記データ、アドレスおよび
制御信号をそれぞれバス線５６、５４、および５２から
除去し、プロセッサ本体１０がそのような中止の場合に
必要とする特別処理を実行できるようにする。
【００４０】しかし、プロセッサ本体がバス線５４上の
アドレスに書込が許され、従ってＢＩＵ９５に中止信号
が与えられないとすると、ＢＩＵ９５はＭＭＵ２０から
の属性情報を用いて書き込むべきデータがバッファ可能
であるか否かを決める。もし、データがバッファ可能で
あるなら、ＢＩＵ９５は書込バッファ１０５にデータ、
アドレスおよび制御信号をバス５０から取り込むように
命令する。これがなされると、次の命令が書込命令が完
了するのを待つことなくプロセッサ本体１０により処理
される。
アドレスに書込が許され、従ってＢＩＵ９５に中止信号
が与えられないとすると、ＢＩＵ９５はＭＭＵ２０から
の属性情報を用いて書き込むべきデータがバッファ可能
であるか否かを決める。もし、データがバッファ可能で
あるなら、ＢＩＵ９５は書込バッファ１０５にデータ、
アドレスおよび制御信号をバス５０から取り込むように
命令する。これがなされると、次の命令が書込命令が完
了するのを待つことなくプロセッサ本体１０により処理
される。
【００４１】書込バッファは好ましくはＦＩＦＯバッフ
ァである。外部バス６０が空いているときは、ＢＩＵ９
５はマルチプレクサ１００に命令して次の事項を書込バ
ッファから外部バス６０に出力させる。ついで、マルチ
プレクサ１００は必要な制御、アドレスおよびデータ信
号をバス線６２、６４および６６上にそれぞれ出力し、
メモリ制御装置１８０は制御信号を用いてメモリ１２０
に対する書込アクセスを制御する。この時点において、
データはメモリ１２０に格納される。格納すべきデータ
が順次書込バッファ１０５から処理されると、同時にバ
ス線５４にプロセッサにより与えられたアドレスに対応
するデータがメモリ１２０に格納される。
ァである。外部バス６０が空いているときは、ＢＩＵ９
５はマルチプレクサ１００に命令して次の事項を書込バ
ッファから外部バス６０に出力させる。ついで、マルチ
プレクサ１００は必要な制御、アドレスおよびデータ信
号をバス線６２、６４および６６上にそれぞれ出力し、
メモリ制御装置１８０は制御信号を用いてメモリ１２０
に対する書込アクセスを制御する。この時点において、
データはメモリ１２０に格納される。格納すべきデータ
が順次書込バッファ１０５から処理されると、同時にバ
ス線５４にプロセッサにより与えられたアドレスに対応
するデータがメモリ１２０に格納される。
【００４２】しかし、もしバスインターフェイス・ユニ
ット９５がデータを格納すべきアドレスがバッファ可能
でないと決めたときは、バスインターフェイス・ユニッ
ト９５はマルチプレクサ１００に命令してプロセッサ制
御、アドレスおよびデータ情報をバス線５２、５４およ
び５６から直接選択させる。ついで、マルチプレクサ１
００はこの情報を外部バス６０に出力し、該データをメ
モリ１２０の対応するアドレスに格納する。しかし、こ
れを実行する前に、書込命令が正しい順序で処理される
ことを確実にするため、書込バッファ１０５は通常その
中の全ての入力を排出する。現在の書込命令に対応する
非バッファ可能データが格納されると、次の命令を処理
することができる。
ット９５がデータを格納すべきアドレスがバッファ可能
でないと決めたときは、バスインターフェイス・ユニッ
ト９５はマルチプレクサ１００に命令してプロセッサ制
御、アドレスおよびデータ情報をバス線５２、５４およ
び５６から直接選択させる。ついで、マルチプレクサ１
００はこの情報を外部バス６０に出力し、該データをメ
モリ１２０の対応するアドレスに格納する。しかし、こ
れを実行する前に、書込命令が正しい順序で処理される
ことを確実にするため、書込バッファ１０５は通常その
中の全ての入力を排出する。現在の書込命令に対応する
非バッファ可能データが格納されると、次の命令を処理
することができる。
【００４３】図１についての上記説明は、代表的データ
処理装置の動作の一般的概要である。本発明の好ましい
実施例の書込バッファ１０５の動作のさらに詳細な説明
を図２、３を参照して次に述べる。
処理装置の動作の一般的概要である。本発明の好ましい
実施例の書込バッファ１０５の動作のさらに詳細な説明
を図２、３を参照して次に述べる。
【００４４】図３は本発明の好ましい実施例における書
込バッファの構成を示す。図３に示す構成は３２−ビッ
トデータバス、３２−ビットアドレスバスおよび４−ビ
ット制御バスからなるプロセッサバスに接続された３２
−ビットＲＩＳＣプロセッサに使用するのに適したもの
である。従って、書込バッファの各行３１０のビット０
−３１はアドレスまたはデータ値を格納するように予約
される。さらに、ビット３２−３５はその行に格納され
るアドレスに関連する４−ビット制御データまたはその
行に格納されるデータ値に関連する４−ビットデータマ
スクの何れかを格納するように予約される。
込バッファの構成を示す。図３に示す構成は３２−ビッ
トデータバス、３２−ビットアドレスバスおよび４−ビ
ット制御バスからなるプロセッサバスに接続された３２
−ビットＲＩＳＣプロセッサに使用するのに適したもの
である。従って、書込バッファの各行３１０のビット０
−３１はアドレスまたはデータ値を格納するように予約
される。さらに、ビット３２−３５はその行に格納され
るアドレスに関連する４−ビット制御データまたはその
行に格納されるデータ値に関連する４−ビットデータマ
スクの何れかを格納するように予約される。
【００４５】好ましい実施例において、アドレスを含む
これら行に格納される制御データの４ビットは、２−ビ
ットのフィールド（８、１６、３２、６４ビット、デー
タ転送幅（data transfer width)）と特権（privilege)
（“管理”）アクセス指示のような任意の必要な追加の
制御フラグを含む。
これら行に格納される制御データの４ビットは、２−ビ
ットのフィールド（８、１６、３２、６４ビット、デー
タ転送幅（data transfer width)）と特権（privilege)
（“管理”）アクセス指示のような任意の必要な追加の
制御フラグを含む。
【００４６】上記の３６ビットに加えて、本発明の好ま
しい実施例においては３７番目の１つのビットが各行に
付加され、その行がアドレスまたはデータ値の何れを含
むかを示すフラグのフィールドを与える。好ましい実施
例において、論理“０”はその行がアドレスを含むこと
を示し、論理“１”はその行がデータ値を含むことを示
す。しかし、例えば論理“１”がアドレスを示し、論理
“０”がデータ値を示すようにこれら論理値を反対にし
ても本発明から逸脱することがないことは明らかであ
る。
しい実施例においては３７番目の１つのビットが各行に
付加され、その行がアドレスまたはデータ値の何れを含
むかを示すフラグのフィールドを与える。好ましい実施
例において、論理“０”はその行がアドレスを含むこと
を示し、論理“１”はその行がデータ値を含むことを示
す。しかし、例えば論理“１”がアドレスを示し、論理
“０”がデータ値を示すようにこれら論理値を反対にし
ても本発明から逸脱することがないことは明らかであ
る。
【００４７】好ましい実施例において、図３に示すよう
にプロセッサ本体から出力されるデータは書込バッファ
の最下部に入力される。書込バッファはＦＩＦＯバッフ
ァであり、図３に示すようにバッファに最も長く格納さ
れていた事項が最初に出力され、各行はバッファの最上
部から読出される。
にプロセッサ本体から出力されるデータは書込バッファ
の最下部に入力される。書込バッファはＦＩＦＯバッフ
ァであり、図３に示すようにバッファに最も長く格納さ
れていた事項が最初に出力され、各行はバッファの最上
部から読出される。
【００４８】バーストモードにおいて、基本アドレスと
対応する制御データは書込バッファの第１の行に格納さ
れ、３７番目のビットに論理０が加えられその行がアド
レスを含むことを示す。基本アドレスに続く各データ値
は書込バッファの別の行に格納され、３７番目のビット
は論理１にセットされ、その行にデータが格納されてい
ることを示す。従って、１６行の深さをもった書込バッ
ファは、バッファが一杯になるまでに１５のデータワー
ドのバーストを格納することができる。
対応する制御データは書込バッファの第１の行に格納さ
れ、３７番目のビットに論理０が加えられその行がアド
レスを含むことを示す。基本アドレスに続く各データ値
は書込バッファの別の行に格納され、３７番目のビット
は論理１にセットされ、その行にデータが格納されてい
ることを示す。従って、１６行の深さをもった書込バッ
ファは、バッファが一杯になるまでに１５のデータワー
ドのバーストを格納することができる。
【００４９】非バーストモードにおいては、アドレスと
データ値は書込バッファに交互に格納、すなわちアドレ
スを含む行の次の行にそのアドレスに格納すべきデータ
値が格納される。図３から明らかなように、特定の行に
格納されているデータ値はデータワードであり、この例
ではデータワードは３２−ビット、すなわち４−バイト
の長さである。しかしまたは、データ値は、しばしばサ
ブ・ワード長データ値（sub-word-length data value)
と呼ばれるような、１バイト、２バイト、または３バイ
トの長さであっても良い。そのような場合は、データ値
を含む各行のビット３２−３５に置かれる４−ビットデ
ータマスクはデータ値に割り当てられた４バイトの何れ
が実際にデータ値を格納するかを同定するのに用いられ
る。従って好ましい実施例において、もしデータ値がデ
ータワードであるなら、データマスクの４ビット全てを
論理“１”に設定し、一方そのバイトの何れかがデータ
値でないときは、データマスクの対応するビットは論理
“０”に設定される。
データ値は書込バッファに交互に格納、すなわちアドレ
スを含む行の次の行にそのアドレスに格納すべきデータ
値が格納される。図３から明らかなように、特定の行に
格納されているデータ値はデータワードであり、この例
ではデータワードは３２−ビット、すなわち４−バイト
の長さである。しかしまたは、データ値は、しばしばサ
ブ・ワード長データ値（sub-word-length data value)
と呼ばれるような、１バイト、２バイト、または３バイ
トの長さであっても良い。そのような場合は、データ値
を含む各行のビット３２−３５に置かれる４−ビットデ
ータマスクはデータ値に割り当てられた４バイトの何れ
が実際にデータ値を格納するかを同定するのに用いられ
る。従って好ましい実施例において、もしデータ値がデ
ータワードであるなら、データマスクの４ビット全てを
論理“１”に設定し、一方そのバイトの何れかがデータ
値でないときは、データマスクの対応するビットは論理
“０”に設定される。
【００５０】上記の説明から、書込バッファは極めて融
通性があり、バーストモードまたは非バーストモードの
何れの書込伝送も格納できるように自動的に適応される
ことが分かる。従って、先に述べた１６行深さのＦＩＦ
Ｏの例で言えば、１５データワードまでのバーストモー
ド書込から８つの１バイト幅までの非バースト書込が、
スロット数をアドレスに必要な数に適応的に調整される
前記ＦＩＦＯ書込バッファ構成により処理できる。
通性があり、バーストモードまたは非バーストモードの
何れの書込伝送も格納できるように自動的に適応される
ことが分かる。従って、先に述べた１６行深さのＦＩＦ
Ｏの例で言えば、１５データワードまでのバーストモー
ド書込から８つの１バイト幅までの非バースト書込が、
スロット数をアドレスに必要な数に適応的に調整される
前記ＦＩＦＯ書込バッファ構成により処理できる。
【００５１】この適応的調整は、コンテキストおよびレ
ジスタバンクセーブプロセッサ（ context and registe
r bank save processors）について僅かのアドレスが割
り当てられてバーストモード書込を行い、一方多くのア
ドレス情報が割り当てられる少ないバイトと半−ワード
・非バーストストア処理（fewer byte and half-wordno
n-burst store operations with more address informa
tion ）を行う基本的ロードおよびストアＲＩＳＣ処理
（ basic load and Store RISC processors ）に対して
適応している。
ジスタバンクセーブプロセッサ（ context and registe
r bank save processors）について僅かのアドレスが割
り当てられてバーストモード書込を行い、一方多くのア
ドレス情報が割り当てられる少ないバイトと半−ワード
・非バーストストア処理（fewer byte and half-wordno
n-burst store operations with more address informa
tion ）を行う基本的ロードおよびストアＲＩＳＣ処理
（ basic load and Store RISC processors ）に対して
適応している。
【００５２】図３を参照して好ましい実施例の書込バッ
ファの構成を説明したので、次に書込バッファの作動に
ついて図２を参照して更に詳細に説明する。図２から明
らかなように、書込バッファ１０５はマルチプレクサ２
００によりプロセッサバス５０から分離される。図１を
参照して前に述べたように、ＢＩＵ９５は先ずバス線５
２の制御信号にアクセスする。これは図２において線路
２３５により示される。書込むべきデータがバッファ可
能と決められると、ＢＩＵ９５は信号を線路２４０を介
してマルチプレクサ２００に送り、バス５２、５４上の
制御およびアドレスデータを書込バッファ１０５に出力
するように命令する。また、ＢＩＵ９５は線路２５５を
介して書込バッファ１０５にマルチプレクサ２００より
与えられた制御およびアドレスデータを格納するように
命令する。加えて、ＢＩＵ９５は線路２５０を介して信
号を送り、その行がアドレスを含むことを示すために関
連する行のフラグフィールド、好ましい実施例において
は３７番目のビットを論理“０”に設定する。
ファの構成を説明したので、次に書込バッファの作動に
ついて図２を参照して更に詳細に説明する。図２から明
らかなように、書込バッファ１０５はマルチプレクサ２
００によりプロセッサバス５０から分離される。図１を
参照して前に述べたように、ＢＩＵ９５は先ずバス線５
２の制御信号にアクセスする。これは図２において線路
２３５により示される。書込むべきデータがバッファ可
能と決められると、ＢＩＵ９５は信号を線路２４０を介
してマルチプレクサ２００に送り、バス５２、５４上の
制御およびアドレスデータを書込バッファ１０５に出力
するように命令する。また、ＢＩＵ９５は線路２５５を
介して書込バッファ１０５にマルチプレクサ２００より
与えられた制御およびアドレスデータを格納するように
命令する。加えて、ＢＩＵ９５は線路２５０を介して信
号を送り、その行がアドレスを含むことを示すために関
連する行のフラグフィールド、好ましい実施例において
は３７番目のビットを論理“０”に設定する。
【００５３】上記処理はデータバス５６のデータに対し
て繰り返され、ＢＩＵ９５はマルチプレクサ２００にデ
ータを書込バッファ１０５に出力するように命令し、ま
たＢＩＵ９５は関連する行のフラグフィールドを論理
“１”に設定する。さらに、ＢＩＵ９５は書込バッファ
１０５からマスクデータを発生し、それを関連する行の
ビット３２−３５に与え、データ値に割り当てられたそ
の行の４つのバイトの中で実際にデータ値を含むバイト
を示すようにする。
て繰り返され、ＢＩＵ９５はマルチプレクサ２００にデ
ータを書込バッファ１０５に出力するように命令し、ま
たＢＩＵ９５は関連する行のフラグフィールドを論理
“１”に設定する。さらに、ＢＩＵ９５は書込バッファ
１０５からマスクデータを発生し、それを関連する行の
ビット３２−３５に与え、データ値に割り当てられたそ
の行の４つのバイトの中で実際にデータ値を含むバイト
を示すようにする。
【００５４】もし書込動作が非バーストモードであるな
ら、書込み動作に必要な全ての制御、アドレスおよびデ
ータ情報は書込バッファに格納され、ＢＩＵ９５は、書
込動作がバッファ可能と見なして、その後の各非バース
ト書込動作に対して上記処理を繰り返すように構成され
る。しかし、書込がバーストモードであるなら、ＢＩＵ
９５はマルチプレクサ２００に、バーストモード書込動
作における各データワードに対してデータを書込バッフ
ァ１０５に接続されるデータバス５６に出力するように
命令を継続する。加えて、ＢＩＵ９５は書込バッファに
格納される各データワードについて線路２５０に信号を
送り、対応する行のフラグフィールドを論理“１”に設
定してそれら行がデータを含むことを示すようにすると
共に、書込バッファから必要なマスクデータを発生させ
る。
ら、書込み動作に必要な全ての制御、アドレスおよびデ
ータ情報は書込バッファに格納され、ＢＩＵ９５は、書
込動作がバッファ可能と見なして、その後の各非バース
ト書込動作に対して上記処理を繰り返すように構成され
る。しかし、書込がバーストモードであるなら、ＢＩＵ
９５はマルチプレクサ２００に、バーストモード書込動
作における各データワードに対してデータを書込バッフ
ァ１０５に接続されるデータバス５６に出力するように
命令を継続する。加えて、ＢＩＵ９５は書込バッファに
格納される各データワードについて線路２５０に信号を
送り、対応する行のフラグフィールドを論理“１”に設
定してそれら行がデータを含むことを示すようにすると
共に、書込バッファから必要なマスクデータを発生させ
る。
【００５５】メモリ１２０に格納するためデータを書込
バッファ１０５から読出すとき、ＢＩＵ９５はまず書込
バッファから読出すデータの行のフラグフィールドの値
を求め、その値を線路２６０を介してＢＩＵ９５に送
る。好ましい実施例において書込バッファ１０５はＦＩ
ＦＯ書込バッファであるので、書込バッファに最も長く
格納されていたデータが最初に読出される。
バッファ１０５から読出すとき、ＢＩＵ９５はまず書込
バッファから読出すデータの行のフラグフィールドの値
を求め、その値を線路２６０を介してＢＩＵ９５に送
る。好ましい実施例において書込バッファ１０５はＦＩ
ＦＯ書込バッファであるので、書込バッファに最も長く
格納されていたデータが最初に読出される。
【００５６】フラグフィールドの値がＢＩＵ９５により
決められると、ＢＩＵ９５は信号を線路２６５、２７
０、２７５、２８０を介して書込バッファ１０５、デマ
ルチプレクサ２１０、レジスタ２２０、増分器２３０に
それぞれ送り、外部バス６０の制御バス６２、アドレス
バス６４、データバス６６への出力を制御する。特に、
もしフラグフィールドが書込バッファの読出すべき行が
アドレスを含むことを示すならば、ＢＩＵ９５は書込バ
ッファ１０５にその行を読出すように命令し、デマルチ
プレクサ２１０にビット０−３１を増分器２３０にまた
ビット３２−３５をレジスタ２２０に送るように命令す
る。この方法により、アドレスは増分器２３０に送ら
れ、制御データはレジスタ２２０に送られる。レジスタ
２２０と増分器２３０の両者は、ＢＩＵ９５から線路２
７０、２８０を介してそれぞれ送られる信号によりこれ
らの値を格納するように命令されている。
決められると、ＢＩＵ９５は信号を線路２６５、２７
０、２７５、２８０を介して書込バッファ１０５、デマ
ルチプレクサ２１０、レジスタ２２０、増分器２３０に
それぞれ送り、外部バス６０の制御バス６２、アドレス
バス６４、データバス６６への出力を制御する。特に、
もしフラグフィールドが書込バッファの読出すべき行が
アドレスを含むことを示すならば、ＢＩＵ９５は書込バ
ッファ１０５にその行を読出すように命令し、デマルチ
プレクサ２１０にビット０−３１を増分器２３０にまた
ビット３２−３５をレジスタ２２０に送るように命令す
る。この方法により、アドレスは増分器２３０に送ら
れ、制御データはレジスタ２２０に送られる。レジスタ
２２０と増分器２３０の両者は、ＢＩＵ９５から線路２
７０、２８０を介してそれぞれ送られる信号によりこれ
らの値を格納するように命令されている。
【００５７】ついでＢＩＵ９５は次の行のフラグフィー
ルドの値を求める。その値が論理“１”でその行がデー
タ値を含むことを示すものとする。ついで、書込バッフ
ァ１０５にその行をデマルチプレクサ２１０に出力する
ように命令し、デマルチプレクサ２１０に線路２７５を
介してマスクデータにより示されるビット０−３１に格
納されているデータ値をデータ線路２８５に出力するよ
うに命令する。このとき、レジスタ２２０と増分器２３
０は制御データ、アドレスデータをそれぞれ制御線路２
９０、アドレス線路２９５に出力する。このデータはつ
いで外部バス６０に出力するためマルチプレクサ１００
（図１に示される）に送られる。
ルドの値を求める。その値が論理“１”でその行がデー
タ値を含むことを示すものとする。ついで、書込バッフ
ァ１０５にその行をデマルチプレクサ２１０に出力する
ように命令し、デマルチプレクサ２１０に線路２７５を
介してマスクデータにより示されるビット０−３１に格
納されているデータ値をデータ線路２８５に出力するよ
うに命令する。このとき、レジスタ２２０と増分器２３
０は制御データ、アドレスデータをそれぞれ制御線路２
９０、アドレス線路２９５に出力する。このデータはつ
いで外部バス６０に出力するためマルチプレクサ１００
（図１に示される）に送られる。
【００５８】もしＢＩＵ９５は書込バッファから読出す
べき次の行がアドレスを含んでいると決めたときは、上
記の処理が繰返され制御およびアドレス情報がレジスタ
２２０、増分器２３０にそれぞれ送られ、制御およびア
ドレス情報は線路２９０、２９５に出力され、一方デー
タは線路２８５から出力される。しかし、もしＢＩＵ９
５が次の行もデータを含んでいると決めたときは、書込
バッファ１０５にデータをデマルチプレクサに出力する
ように命令し、デマルチプレクサにビット０−３１（マ
スクデータにより同定される）のデータをデータ線路２
８５に出力するように命令する。さらに、レジスタ２２
０にすでにレジスタ２２０に格納されている制御データ
を線路２９０に出力するように命令し、増分器２３０に
アドレスを増分し、増分されたアドレスをアドレス線路
２９５に出力するように命令する。この方法により、制
御、データ、アドレス情報が外部バス６０に送られる前
に再合成される。
べき次の行がアドレスを含んでいると決めたときは、上
記の処理が繰返され制御およびアドレス情報がレジスタ
２２０、増分器２３０にそれぞれ送られ、制御およびア
ドレス情報は線路２９０、２９５に出力され、一方デー
タは線路２８５から出力される。しかし、もしＢＩＵ９
５が次の行もデータを含んでいると決めたときは、書込
バッファ１０５にデータをデマルチプレクサに出力する
ように命令し、デマルチプレクサにビット０−３１（マ
スクデータにより同定される）のデータをデータ線路２
８５に出力するように命令する。さらに、レジスタ２２
０にすでにレジスタ２２０に格納されている制御データ
を線路２９０に出力するように命令し、増分器２３０に
アドレスを増分し、増分されたアドレスをアドレス線路
２９５に出力するように命令する。この方法により、制
御、データ、アドレス情報が外部バス６０に送られる前
に再合成される。
【００５９】もし何れかの段階において、ＢＩＵ９５が
書込バッファが満杯であり、しかもさらにバッファ可能
な書込処理を書込バッファに適用すべきと決めたとき
は、ＢＩＵ９５は待機信号をプロセッサバス５０に送
り、書込バッファ１０５が満杯であることを知らせる。
この信号をどのように用いるかは、何れの論理ユニット
でバッファ可能書込処理を始めるかに依存する。例え
ば、前に述べたように、もしプロセッサ本体１０がバッ
ファ可能処理を実行しようとしており、書込バッファ１
０５が満杯であるなら、プロセッサ本体は書込バッファ
の空きスロットが利用可能になるまで待機する。
書込バッファが満杯であり、しかもさらにバッファ可能
な書込処理を書込バッファに適用すべきと決めたとき
は、ＢＩＵ９５は待機信号をプロセッサバス５０に送
り、書込バッファ１０５が満杯であることを知らせる。
この信号をどのように用いるかは、何れの論理ユニット
でバッファ可能書込処理を始めるかに依存する。例え
ば、前に述べたように、もしプロセッサ本体１０がバッ
ファ可能処理を実行しようとしており、書込バッファ１
０５が満杯であるなら、プロセッサ本体は書込バッファ
の空きスロットが利用可能になるまで待機する。
【００６０】以上特定の実施例について説明したが、本
発明はそれに限定されることなく多くの変更や追加が本
発明の範囲から逸脱することなくなされることが理解さ
れるであろう。例えば、従属請求項の特徴の独立請求項
の特徴との各種組み合わせが、本発明の範囲から逸脱す
ることなく可能である。
発明はそれに限定されることなく多くの変更や追加が本
発明の範囲から逸脱することなくなされることが理解さ
れるであろう。例えば、従属請求項の特徴の独立請求項
の特徴との各種組み合わせが、本発明の範囲から逸脱す
ることなく可能である。
【図１】本発明の好ましい実施例によるデータ処理装置
を説明するブロック図面。
を説明するブロック図面。
【図２】本発明の好ましい実施例の書込バッファに、ア
ドレス、データ、制御信号を格納し、ついで前記アドレ
ス、データ、制御信号を読出し、再合成するための論理
を説明するブロック図面。
ドレス、データ、制御信号を格納し、ついで前記アドレ
ス、データ、制御信号を読出し、再合成するための論理
を説明するブロック図面。
【図３】本発明の好ましい実施例の適応的書込バッファ
の構成を示す図面。
の構成を示す図面。
１０ プロセッサ本体 ２０ ＭＭＵ ３０ キャッシュ ９５ ＢＩＵ １０５ 書込みバッファ １２０ メモリ ２００ マルチプレクサ ２１０ デマルチプレクサ
Claims (14)
- 【請求項１】 メモリ内の位置を同定するアドレスと前
記メモリに格納するデータ値を発生するプロセッサ本体
と；前記プロセッサ本体より出力される前記アドレスと
データ値を格納し、その後前記データ値を前記メモリに
格納するため前記アドレスと前記データ値を出力する書
込バッファと；を備え、前記書込バッファが複数の行を
もち、各行がアドレスまたはデータ値を格納するように
構成され、各行がまたその行がアドレスまたはデータ値
の何れを含むかを示すように設定される関連するフラグ
フィールドをもっている；データ処理装置。 - 【請求項２】 請求項１において、前記各行が‘ｎ’ビ
ットを含み、前記フラグフィールドがその‘ｎ’ビット
の中の１つまたは複数である、データ処理装置。 - 【請求項３】 請求項１において、前記フラグフィール
ドが単一のビットを含むデータ処理装置。 - 【請求項４】 請求項１において、さらに前記プロセッ
サ本体からアドレスとデータ値を受けるマルチプレクサ
と；前記マルチプレクサを制御してデータ値またはアド
レスの何れかを前記書込バッファに出力して特定の行に
格納する入力制御論理と；を備え、前記入力制御論理が
さらに前記書込バッファを制御して、前記特定の行のフ
ラグフィールドが、その行がアドレスまたはデータ値の
何れを格納しているかを示すように設定されるようにし
た、データ処理装置。 - 【請求項５】 請求項１において、前記各行がさらに制
御フィールドを含み、もしアドレスが特定の行に格納さ
れていれば、その行の制御フィールドが前記アドレスに
関連する制御データを格納するのに使用される、データ
処理装置。 - 【請求項６】 請求項５において、もしデータ値が特定
の行に格納されていれば、前記制御フィールドがデータ
を含むその行の領域を同定するマスクデータを格納する
のに使用される、データ処理装置。 - 【請求項７】 請求項６において、前記行の複数のバイ
トが前記データ値を格納するために留保され、前記マス
クデータが前記複数のバイトの何れが前記データ値を含
むかを示す、データ処理装置。 - 【請求項８】 請求項６において、さらに前記プロセッ
サ本体からアドレスとデータ値を受けるマルチプレクサ
と；前記マルチプレクサを制御してデータ値またはアド
レスの何れかを前記書込バッファに出力して特定の行に
格納する入力制御論理と；を備え、前記入力制御論理が
さらに前記書込バッファを制御して、前記特定の行のフ
ラグフィールドが、その行がアドレスまたはデータ値の
何れを格納しているかを示すように設定されるようにし
た、データ処理装置。 - 【請求項９】 請求項１において、さらに前記書込バッ
ファに格納されているアドレスとデータ値の前記メモリ
への出力を制御する出力制御論理を備えた、データ処理
装置。 - 【請求項１０】 請求項９において、さらに前記書込バ
ッファの行の内容を受け取るデマルチプレクサを含み、
前記出力制御論理が前記フラグフィールドからアドレス
またはデータ値がその行に含まれているかどうかを決
め、データ値をデータ線に、またはアドレスをアドレス
線に出力するように前記デマルチプレクサに命令するよ
うに構成されている、データ処理装置。 - 【請求項１１】 請求項１０において、さらに前記アド
レス線上に出力されたアドレスを受ける増分器を含む、
データ処理装置。 - 【請求項１２】 請求項１０において、各行はさらに制
御フィールドを含み、もし特定の行にアドレスが格納さ
れていれば、その行の制御フィールドがそのアドレスに
関連する制御データを格納するのに使用され、前記デマ
ルチプレクサが前記書込バッファから受けた制御データ
前記行内の制御データを制御線に出力するように構成さ
れているデータ処理装置にして、さらに前記制御データ
を格納するレジスタを備えた、前記データ処理装置。 - 【請求項１３】 請求項１において、前記書込バッファ
が先入れ−先出し（ＦＩＦＯ）バッファである、データ
処理装置。 - 【請求項１４】 メモリ内の位置を同定するアドレスと
前記メモリに格納するデータ値を格納し、その後前記ア
ドレスとデータ値を出力して、前記データ値が前記メモ
リに格納されるようにする、書込バッファにして、 前記書込バッファが、複数の行を含み、各行がアドレス
またはデータ値を格納するように構成され、各行がまた
それと関連して、その行がアドレスまたはデータ値の何
れを含むかを示すように設定されるフラグフィールドを
もつ、前記書込バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9806394.4 | 1998-03-25 | ||
| GB9806394A GB2335762C (en) | 1998-03-25 | 1998-03-25 | Write buffering in a data processing apparatus |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000029767A true JP2000029767A (ja) | 2000-01-28 |
| JP2000029767A5 JP2000029767A5 (ja) | 2005-09-22 |
| JP3935286B2 JP3935286B2 (ja) | 2007-06-20 |
Family
ID=10829237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08029099A Expired - Lifetime JP3935286B2 (ja) | 1998-03-25 | 1999-03-24 | データ処理装置における書き込みバッファ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6415365B1 (ja) |
| JP (1) | JP3935286B2 (ja) |
| GB (1) | GB2335762C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473148B1 (ko) * | 2002-11-27 | 2005-03-10 | (주)텔리언 | 버스트모드 패킷 전달을 위한 정합장치 및 방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804769B1 (en) | 2000-02-18 | 2004-10-12 | Hewlett-Packard Development Company, L.P. | Unified buffer for tracking disparate long-latency operations in a microprocessor |
| US7266587B2 (en) * | 2002-05-15 | 2007-09-04 | Broadcom Corporation | System having interfaces, switch, and memory bridge for CC-NUMA operation |
| US7213092B2 (en) * | 2004-06-08 | 2007-05-01 | Arm Limited | Write response signalling within a communication bus |
| MY155586A (en) * | 2008-01-02 | 2015-11-03 | Mimos Berhad | System for increasing throughput for memory device |
| TWI396975B (zh) * | 2008-08-06 | 2013-05-21 | Realtek Semiconductor Corp | 可調適緩衝裝置及其方法 |
| US20110208898A1 (en) * | 2010-02-23 | 2011-08-25 | Samsung Electronics Co., Ltd. | Storage device, computing system, and data management method |
| GB2480296A (en) * | 2010-05-12 | 2011-11-16 | Nds Ltd | Processor with differential power analysis attack protection |
| US9135984B2 (en) | 2013-12-18 | 2015-09-15 | Micron Technology, Inc. | Apparatuses and methods for writing masked data to a buffer |
| US10120809B2 (en) * | 2015-09-26 | 2018-11-06 | Intel Corporation | Method, apparatus, and system for allocating cache using traffic class |
| CN109992535B (zh) * | 2017-12-29 | 2024-01-30 | 华为技术有限公司 | 一种存储控制方法、装置和系统 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5363486A (en) * | 1989-11-13 | 1994-11-08 | Zenith Data Systems Corporation | Variable size queue circuit for buffering data transfers from a processor to a memory |
| US5442797A (en) | 1991-12-04 | 1995-08-15 | Casavant; Thomas L. | Latency tolerant risc-based multiple processor with event driven locality managers resulting from variable tagging |
| AU5598794A (en) * | 1992-11-09 | 1994-06-08 | Ast Research, Inc. | Write buffer with full rank byte gathering |
-
1998
- 1998-03-25 GB GB9806394A patent/GB2335762C/en not_active Expired - Lifetime
-
1999
- 1999-03-24 JP JP08029099A patent/JP3935286B2/ja not_active Expired - Lifetime
-
2001
- 2001-11-29 US US09/995,676 patent/US6415365B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473148B1 (ko) * | 2002-11-27 | 2005-03-10 | (주)텔리언 | 버스트모드 패킷 전달을 위한 정합장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2335762B (en) | 2002-10-30 |
| JP3935286B2 (ja) | 2007-06-20 |
| GB9806394D0 (en) | 1998-05-20 |
| GB2335762C (en) | 2008-01-10 |
| US20020038410A1 (en) | 2002-03-28 |
| US6415365B1 (en) | 2002-07-02 |
| GB2335762A (en) | 1999-09-29 |
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