JPH10111798A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH10111798A JPH10111798A JP8265651A JP26565196A JPH10111798A JP H10111798 A JPH10111798 A JP H10111798A JP 8265651 A JP8265651 A JP 8265651A JP 26565196 A JP26565196 A JP 26565196A JP H10111798 A JPH10111798 A JP H10111798A
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- JP
- Japan
- Prior art keywords
- control unit
- instruction
- data
- cache
- instruction control
- Prior art date
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Abstract
(57)【要約】
【課題】キャッシュに所望のデータが登録されていなか
ったときに後読のデータ読み出しを高速に行うこと。 【解決手段】命令制御部３と、キャッシュ５と、主記憶
１を備えた情報処理装置において、命令制御部３から要
求されたワード単位の主記憶読み出しをブロック単位で
行い、これをキャッシュに登録すると同時に命令制御部
３内のバッファ９にも当該読み出しデータを転送する記
憶制御部４を設ける。
ったときに後読のデータ読み出しを高速に行うこと。 【解決手段】命令制御部３と、キャッシュ５と、主記憶
１を備えた情報処理装置において、命令制御部３から要
求されたワード単位の主記憶読み出しをブロック単位で
行い、これをキャッシュに登録すると同時に命令制御部
３内のバッファ９にも当該読み出しデータを転送する記
憶制御部４を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置におけ
る命令制御部へのデータ転送方式に係り、特にキャッシ
ュを有する情報処理装置においてキャッシュに所望のデ
ータが存在しなかったときの性能低下を防止するもので
ある。
る命令制御部へのデータ転送方式に係り、特にキャッシ
ュを有する情報処理装置においてキャッシュに所望のデ
ータが存在しなかったときの性能低下を防止するもので
ある。
【０００２】
【従来の技術】情報処理装置では、処理の高速化をはか
るため、主記憶の外にキャッシュ・メモリを用意してお
き、主記憶のデータの１部をこのキャッシュ・メモリに
記憶しておき、キャッシュ・メモリのデータを使用して
情報処理を行う、キャッシュ・メモリ方式が広く使用さ
れている。
るため、主記憶の外にキャッシュ・メモリを用意してお
き、主記憶のデータの１部をこのキャッシュ・メモリに
記憶しておき、キャッシュ・メモリのデータを使用して
情報処理を行う、キャッシュ・メモリ方式が広く使用さ
れている。
【０００３】キャッシュ・メモリ方式では、要求された
データがキャッシュ・メモリに存在していない場合、記
憶制御部が主記憶に対してアクセス要求を行い、主記憶
から必要なデータを読み出してこれをキャッシュ・メモ
リに格納したあとで要求されたデータを命令制御部に送
出し、情報処理を行っている。
データがキャッシュ・メモリに存在していない場合、記
憶制御部が主記憶に対してアクセス要求を行い、主記憶
から必要なデータを読み出してこれをキャッシュ・メモ
リに格納したあとで要求されたデータを命令制御部に送
出し、情報処理を行っている。
【０００４】
【発明が解決しようとする課題】従来の情報処理装置で
は、命令制御部から要求されたデータがキャッシュ・メ
モリ（以下キャッシュという）に格納されていないと
き、記憶制御部は主記憶に対してアクセス要求を行い、
主記憶より読み出したデータをキャッシュに記入後、ア
クセス要求されたデータのみを命令制御部に転送してい
た。
は、命令制御部から要求されたデータがキャッシュ・メ
モリ（以下キャッシュという）に格納されていないと
き、記憶制御部は主記憶に対してアクセス要求を行い、
主記憶より読み出したデータをキャッシュに記入後、ア
クセス要求されたデータのみを命令制御部に転送してい
た。
【０００５】従って、命令制御部がこの転送されたデー
タのブロック内である後続のデータを使用する場合で
も、記憶制御部は、命令制御部からアクセス要求された
この後続のデータに対してのアクセス要求をキャッシュ
に送出してこれを再度読み出す必要があった。
タのブロック内である後続のデータを使用する場合で
も、記憶制御部は、命令制御部からアクセス要求された
この後続のデータに対してのアクセス要求をキャッシュ
に送出してこれを再度読み出す必要があった。
【０００６】そのため、このようなブロック内である後
続のデータを使用する場合でも、キャッシュ・メモリに
対してデータを読み出すためのオーバ・ヘッドが必ず発
生し、情報処理の性能の低下の原因となっていた。
続のデータを使用する場合でも、キャッシュ・メモリに
対してデータを読み出すためのオーバ・ヘッドが必ず発
生し、情報処理の性能の低下の原因となっていた。
【０００７】従って本発明の目的は、このような問題点
を改善した情報処理装置を提供することである。
を改善した情報処理装置を提供することである。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、図１に示す如く、中央処理装置２にお
いてデータ処理を行う場合、命令制御部３が処理すべき
データを順次読み出し、そのデータにより処理を行う。
この場合、命令制御部３では処理すべき命令をパイプラ
イン方式で順次実行する。そして実行に際して必要なデ
ータをラインＬ9 上にアクセスアドレスを出力し、第３
セレクタ８を介して記憶制御部４のキャッシュ５をアク
セスする。キャッシュ５に必要とするデータがあれば、
ラインＬ2 上にこれを出力し、第１セレクタ６を介して
ラインＬ8 によりキャッシュ５からの読み出しデータを
受けて処理を行う。
め、本発明では、図１に示す如く、中央処理装置２にお
いてデータ処理を行う場合、命令制御部３が処理すべき
データを順次読み出し、そのデータにより処理を行う。
この場合、命令制御部３では処理すべき命令をパイプラ
イン方式で順次実行する。そして実行に際して必要なデ
ータをラインＬ9 上にアクセスアドレスを出力し、第３
セレクタ８を介して記憶制御部４のキャッシュ５をアク
セスする。キャッシュ５に必要とするデータがあれば、
ラインＬ2 上にこれを出力し、第１セレクタ６を介して
ラインＬ8 によりキャッシュ５からの読み出しデータを
受けて処理を行う。
【０００９】しかしキャッシュ５に必要とするデータが
なければ、記憶制御部４はラインＬ 5 を介してアクセス
アドレスにより主記憶装置１をアクセスし、主記憶装置
１よりその所望のアドレスを含むデータを１ブロック
（例えば１２８バイト）単位で読み出す。これにより主
記憶装置１からラインＬ1 を介して読み出された１ブロ
ックのデータは、第２セレクタ７を介してキャッシュ５
に書込まれる。そしてこれと同時に第１セレクタ６及び
ラインＬ8 を介して命令制御部３に送出される。命令制
御部３では、この１ブロックのデータをバッファ９に一
時保持する。
なければ、記憶制御部４はラインＬ 5 を介してアクセス
アドレスにより主記憶装置１をアクセスし、主記憶装置
１よりその所望のアドレスを含むデータを１ブロック
（例えば１２８バイト）単位で読み出す。これにより主
記憶装置１からラインＬ1 を介して読み出された１ブロ
ックのデータは、第２セレクタ７を介してキャッシュ５
に書込まれる。そしてこれと同時に第１セレクタ６及び
ラインＬ8 を介して命令制御部３に送出される。命令制
御部３では、この１ブロックのデータをバッファ９に一
時保持する。
【００１０】情報処理におけるデータアクセス、特に命
令読み出しは局所性を持ち、例えば＋１したアドレスに
より命令が順次読み出されることが多いので、命令制御
部３のバッファ９内に一時保持されたものより得られる
ことが多いため、これを使用してデータ処理を行う可能
性が高くなり、キャッシュアクセスの回数を大きく減少
させ、データ処理能率の向上をはかることができる。
令読み出しは局所性を持ち、例えば＋１したアドレスに
より命令が順次読み出されることが多いので、命令制御
部３のバッファ９内に一時保持されたものより得られる
ことが多いため、これを使用してデータ処理を行う可能
性が高くなり、キャッシュアクセスの回数を大きく減少
させ、データ処理能率の向上をはかることができる。
【００１１】
【発明の実施の形態】本発明の一実施の形態を図２〜図
６にもとづき説明する。図２は本発明の一実施の形態
図、図３は信号位置説明図及びＩＤ説明図、図４は命令
バッファ説明図、図５は従来例の動作説明図、図６は本
発明の動作説明図である。
６にもとづき説明する。図２は本発明の一実施の形態
図、図３は信号位置説明図及びＩＤ説明図、図４は命令
バッファ説明図、図５は従来例の動作説明図、図６は本
発明の動作説明図である。
【００１２】図中、同記号は同一部を示し、１は主記憶
装置、２は中央処理装置、３は命令制御部、４は記憶制
御部、６は第１セレクタ、７は第２セレクタ、８は第３
セレクタ、９はバッファ、１０は第４セレクタ、１１は
アドレスタグ、１２は比較部である。
装置、２は中央処理装置、３は命令制御部、４は記憶制
御部、６は第１セレクタ、７は第２セレクタ、８は第３
セレクタ、９はバッファ、１０は第４セレクタ、１１は
アドレスタグ、１２は比較部である。
【００１３】主記憶装置１は情報処理装置において演算
を行うときに必要な各種のデータを記憶するものであ
る。中央処理装置２は情報処理装置において主記憶装置
１に保持されているデータにもとづき各種の演算を行う
ものであり、命令制御部３と記憶制御部４を有する。
を行うときに必要な各種のデータを記憶するものであ
る。中央処理装置２は情報処理装置において主記憶装置
１に保持されているデータにもとづき各種の演算を行う
ものであり、命令制御部３と記憶制御部４を有する。
【００１４】命令制御部３は命令をフェッチして演算を
実行するものであり、このため図４に示す如き命令バッ
ファと、データを一ブロック保持可能なバッファ９と、
第４セレクタ１０と、バッファ９をバイパスするバイパ
スラインＬ11と、バッファ９内に保持されているデータ
のアドレスを保持するアドレスタグ１１と、比較部１２
を有する。
実行するものであり、このため図４に示す如き命令バッ
ファと、データを一ブロック保持可能なバッファ９と、
第４セレクタ１０と、バッファ９をバイパスするバイパ
スラインＬ11と、バッファ９内に保持されているデータ
のアドレスを保持するアドレスタグ１１と、比較部１２
を有する。
【００１５】記憶制御部４は命令制御部３から要求され
たデータをまずキャッシュ５から読み出す処理を行い、
キャッシュ５に必要なデータが存在しないとき、主記憶
装置１をアクセスしてこれを読み出すものである。そし
てこの読み出したデータをキャッシュ５に格納するとと
もにラインＬ8 を介してこれを命令制御部３に送出して
バッファ９に保持するものである。
たデータをまずキャッシュ５から読み出す処理を行い、
キャッシュ５に必要なデータが存在しないとき、主記憶
装置１をアクセスしてこれを読み出すものである。そし
てこの読み出したデータをキャッシュ５に格納するとと
もにラインＬ8 を介してこれを命令制御部３に送出して
バッファ９に保持するものである。
【００１６】キャッシュ５に対するアクセスアドレスは
第３セレクタ８を経由してラインＬ 6 を介して印加され
る。第３セレクタ８には、命令制御部３からラインＬ9
を経由して印加されるアクセスアドレスと、記憶制御部
４の部内からのアクセスアドレスのいずれかが印加さ
れ、第３セレクタ８によりその一方が選択されてキャッ
シュ５がアクセスされる。このデータがキャッシュ５に
格納されていれば、ラインＬ2 によりキャッシュ５から
の読み出しデータが出力され、第１セレクタ６及びライ
ンＬ8 を経由して命令制御部３に伝達される。
第３セレクタ８を経由してラインＬ 6 を介して印加され
る。第３セレクタ８には、命令制御部３からラインＬ9
を経由して印加されるアクセスアドレスと、記憶制御部
４の部内からのアクセスアドレスのいずれかが印加さ
れ、第３セレクタ８によりその一方が選択されてキャッ
シュ５がアクセスされる。このデータがキャッシュ５に
格納されていれば、ラインＬ2 によりキャッシュ５から
の読み出しデータが出力され、第１セレクタ６及びライ
ンＬ8 を経由して命令制御部３に伝達される。
【００１７】もしキャッシュ５にこのアクセスアドレス
のデータが格納されていなければ、第３セレクタ８から
のアドレスがラインＬ5 を介して主記憶装置１に伝達さ
れる。そして主記憶装置１から、このアクセスアドレス
を含む１ブロックのデータがラインＬ1 に出力される。
のデータが格納されていなければ、第３セレクタ８から
のアドレスがラインＬ5 を介して主記憶装置１に伝達さ
れる。そして主記憶装置１から、このアクセスアドレス
を含む１ブロックのデータがラインＬ1 に出力される。
【００１８】この主記憶装置１からの出力データは第２
セレクタ７及びラインＬ4 を介してキャッシュ５に印加
され、キャッシュ５に格納されると同時に、第１セレク
タ６及びラインＬ8 を介して命令制御部３に送出され、
バッファ９に１ブロック保持される。このとき、アドレ
スタグ１１には、バッファ９に格納される１ブロックの
データのアドレス、例えば先頭アドレスが記入され、バ
ッファ９に格納されているデータのアドレス情報を指示
する。なおこの主記憶装置１からのデータが即時使用可
能な場合は、ラインＬ11を経由してセレクタ１０より出
力され、バッファ９をバイパスする。
セレクタ７及びラインＬ4 を介してキャッシュ５に印加
され、キャッシュ５に格納されると同時に、第１セレク
タ６及びラインＬ8 を介して命令制御部３に送出され、
バッファ９に１ブロック保持される。このとき、アドレ
スタグ１１には、バッファ９に格納される１ブロックの
データのアドレス、例えば先頭アドレスが記入され、バ
ッファ９に格納されているデータのアドレス情報を指示
する。なおこの主記憶装置１からのデータが即時使用可
能な場合は、ラインＬ11を経由してセレクタ１０より出
力され、バッファ９をバイパスする。
【００１９】また命令制御部３における命令の実行につ
いて、キャッシュ５に書き込むべきデータが発生した場
合には、ラインＬ7 及び第２セレクタ７を介してこの命
令制御部３からの書き込みデータが出力され、ラインＬ
9 からアクセスアドレスが出力されて第３セレクタ８及
びラインＬ6 を経由して伝達されるので、キャッシュ５
に命令制御部３から送出されたデータが記入される。
いて、キャッシュ５に書き込むべきデータが発生した場
合には、ラインＬ7 及び第２セレクタ７を介してこの命
令制御部３からの書き込みデータが出力され、ラインＬ
9 からアクセスアドレスが出力されて第３セレクタ８及
びラインＬ6 を経由して伝達されるので、キャッシュ５
に命令制御部３から送出されたデータが記入される。
【００２０】命令制御部３から主記憶装置１に書き込む
べきデータが発生した場合には、ラインＬ7 及びライン
Ｌ3 を介して命令制御部３からの書き込みデータが出力
され、ラインＬ9 、第３セレクタ８、ラインＬ5 を介し
て書き込みアドレスが主記憶装置１に出力されるので、
これにもとづき主記憶装置１に命令制御部３から送出さ
れたデータが書き込まれる。
べきデータが発生した場合には、ラインＬ7 及びライン
Ｌ3 を介して命令制御部３からの書き込みデータが出力
され、ラインＬ9 、第３セレクタ８、ラインＬ5 を介し
て書き込みアドレスが主記憶装置１に出力されるので、
これにもとづき主記憶装置１に命令制御部３から送出さ
れたデータが書き込まれる。
【００２１】命令制御部３には、図４に示す如き、例え
ば３系統４段構成の命令バッファが設けられている。こ
の命令バッファは命令入力レジスタ２０と、第１系統を
構成する４個のレジスタ２１、２２、２３、２４と、第
２系統を構成する４個のレジスタ３１、３２、３３、３
４と、第３系統を構成する４個のレジスタ４１、４２、
４３、４４と、バイパスラインＬＢと、第２系統のレジ
スタ２１〜２４に代表的に示す如く、各レジスタの前段
に設けられたセレクタ５１、５２、５３、５４（これら
のセレクタは他のレジスタ３１〜３４、４１〜４４の前
段にも設けられている）と、レジスタ２４、３４、４４
とバイパスラインＬＢからのいずれか１つの出力を選択
するセレクタ６０により構成されている。
ば３系統４段構成の命令バッファが設けられている。こ
の命令バッファは命令入力レジスタ２０と、第１系統を
構成する４個のレジスタ２１、２２、２３、２４と、第
２系統を構成する４個のレジスタ３１、３２、３３、３
４と、第３系統を構成する４個のレジスタ４１、４２、
４３、４４と、バイパスラインＬＢと、第２系統のレジ
スタ２１〜２４に代表的に示す如く、各レジスタの前段
に設けられたセレクタ５１、５２、５３、５４（これら
のセレクタは他のレジスタ３１〜３４、４１〜４４の前
段にも設けられている）と、レジスタ２４、３４、４４
とバイパスラインＬＢからのいずれか１つの出力を選択
するセレクタ６０により構成されている。
【００２２】従って命令入力レジスタ２０に順次入力さ
れる命令は、例えば第１系統のレジスタ２１、２２、２
３、２４に順次入力してこれをセレクタ６０より順次出
力したり、命令入力レジスタ２０に入力された命令を特
定のレジスタにセレクタを介して選択入力したり、また
即時使用可能な命令の場合はバイパスラインＬＢを経由
してこれら命令バッファとバイパスしてセレクタ６０よ
り出力することができる。
れる命令は、例えば第１系統のレジスタ２１、２２、２
３、２４に順次入力してこれをセレクタ６０より順次出
力したり、命令入力レジスタ２０に入力された命令を特
定のレジスタにセレクタを介して選択入力したり、また
即時使用可能な命令の場合はバイパスラインＬＢを経由
してこれら命令バッファとバイパスしてセレクタ６０よ
り出力することができる。
【００２３】なお第３セレクタ８にはラインＬ10を介し
て記憶制御部４内からのアクセスアドレスが印加され
る。次に図６により本発明の動作を図５に示す従来例と
比較するため、図５、図６に示す各種信号について図３
にもとづき説明する。
て記憶制御部４内からのアクセスアドレスが印加され
る。次に図６により本発明の動作を図５に示す従来例と
比較するため、図５、図６に示す各種信号について図３
にもとづき説明する。
【００２４】主記憶装置（ＭＣＵ）１から記憶制御部
（ＳＵ）４へ送出される信号は下記（１）、（２）、
（３）の３つがある。 （１）ＭＣＵ ＣＰＵ ＤＯＷ このＤＯＷはデータ・
アウト・ワーニングつまり主記憶装置１からのデータ送
出予告信号である。この信号がアクティブになった後期
間τ後にデータが有効となる。
（ＳＵ）４へ送出される信号は下記（１）、（２）、
（３）の３つがある。 （１）ＭＣＵ ＣＰＵ ＤＯＷ このＤＯＷはデータ・
アウト・ワーニングつまり主記憶装置１からのデータ送
出予告信号である。この信号がアクティブになった後期
間τ後にデータが有効となる。
【００２５】（２）ＭＣＵ ＣＰＵ ＤＯＷ ＩＤ こ
のＩＤはデータのブロック内位置を示す。図３（Ｂ）に
示すように、１ブロックが例えば１２８バイトの場合、
３２バイトずつ４回に分けてそれぞれＩＤ＝００、０
１、１０、１１を付加して送出される。このＩＤはアド
レスに対しており、図３（Ｂ）の例では先頭アドレス１
０００番地のデータを１ブロック送出する場合を示す。
なお送出されるデータはＩＤ順に送出されるとは限らな
い。従って命令制御部３ではプログラムカウンタ３−０
と比較器３−１を用意し、プログラムカウンタ３−０を
００→０１→１０→１１とすることによりそのＩＤが検
知できる。
のＩＤはデータのブロック内位置を示す。図３（Ｂ）に
示すように、１ブロックが例えば１２８バイトの場合、
３２バイトずつ４回に分けてそれぞれＩＤ＝００、０
１、１０、１１を付加して送出される。このＩＤはアド
レスに対しており、図３（Ｂ）の例では先頭アドレス１
０００番地のデータを１ブロック送出する場合を示す。
なお送出されるデータはＩＤ順に送出されるとは限らな
い。従って命令制御部３ではプログラムカウンタ３−０
と比較器３−１を用意し、プログラムカウンタ３−０を
００→０１→１０→１１とすることによりそのＩＤが検
知できる。
【００２６】（３）ＭＣＵ ＣＰＵ ＤＡＴＡ このＤ
ＡＴＡはデータ送出バス上に送出された主記憶装置１か
ら出力されたデータを示す。るた記憶制御部４から主記
憶装置１へ送出される信号は下記（４）、（５）、
（６）、（７）の４つがある。
ＡＴＡはデータ送出バス上に送出された主記憶装置１か
ら出力されたデータを示す。るた記憶制御部４から主記
憶装置１へ送出される信号は下記（４）、（５）、
（６）、（７）の４つがある。
【００２７】（４）ＣＰＵ ＭＣＵ ＲＥＱ このＲＥ
Ｑは記憶制御部４からのアクセス要求信号であり、この
ＲＥＱがアクティブになったとき、下記（５）、
（６）、（７）の信号が有効となる。
Ｑは記憶制御部４からのアクセス要求信号であり、この
ＲＥＱがアクティブになったとき、下記（５）、
（６）、（７）の信号が有効となる。
【００２８】（５）ＣＰＵ ＭＣＵ ＯＰＣ このＯＰ
Ｃは記憶制御部４からのアクセス要求種別信号であり、
フェッチ、ストア等のアクセス種別を示す。 （６）ＣＰＵ ＭＣＵ ＡＤＲＳ このＡＤＲＳは記憶
制御部４からのアクセスアドレスバス上に送出されたア
クセスアドレスを示す。
Ｃは記憶制御部４からのアクセス要求種別信号であり、
フェッチ、ストア等のアクセス種別を示す。 （６）ＣＰＵ ＭＣＵ ＡＤＲＳ このＡＤＲＳは記憶
制御部４からのアクセスアドレスバス上に送出されたア
クセスアドレスを示す。
【００２９】（７）ＣＰＵ ＭＣＵ ＤＡＴＡ このＤ
ＡＴＡは記憶制御部４からストアデータバス上に送出さ
れたストアデータを示す。命令制御部（ＩＵ）３から記
憶制御部（ＳＵ）４へ送出される信号は下記（８）、
（９）、（１０）、（１１）の４つがある。
ＡＴＡは記憶制御部４からストアデータバス上に送出さ
れたストアデータを示す。命令制御部（ＩＵ）３から記
憶制御部（ＳＵ）４へ送出される信号は下記（８）、
（９）、（１０）、（１１）の４つがある。
【００３０】（８）ＩＵ ＳＵ ＲＥＱ このＲＥＱは
命令制御部３からのアクセス要求信号であり、このＲＥ
Ｑがアクティブになったとき、下記（９）、（１０）、
（１１）の信号が有効となる。
命令制御部３からのアクセス要求信号であり、このＲＥ
Ｑがアクティブになったとき、下記（９）、（１０）、
（１１）の信号が有効となる。
【００３１】（９）ＩＵ ＳＵ ＯＰＣ このＯＰＣは
命令制御部３からのアクセス要求種別信号であり、フェ
ッチ、ストア等のアクセス種別を示す。 （１０）ＩＵ ＳＵ ＡＤＲＳ このＡＤＲＳは命令制
御部３からのアドレスバス上に送出されたアクセスアド
レスを示す。
命令制御部３からのアクセス要求種別信号であり、フェ
ッチ、ストア等のアクセス種別を示す。 （１０）ＩＵ ＳＵ ＡＤＲＳ このＡＤＲＳは命令制
御部３からのアドレスバス上に送出されたアクセスアド
レスを示す。
【００３２】（１１）ＩＵ ＳＵ ＤＡＴＡ このＤＡ
ＴＡは命令制御部３からのストアデータバス上に送出さ
れたストアデータを示す。記憶制御部４から命令制御部
３へ送出される信号は、下記（１２）、（１３）、（１
４）の３つがある。 （１２）ＳＵ ＩＵ ＳＴＶ このＳＴＶは記憶制御部
４からの読み出しデータが有効であることを示すステー
タス・バリッドである。 （１３）ＳＵ ＩＵ ＳＴＶ ＩＤ このＩＤは読み出
しデータのブロック内位置を示すものである。 （１４）ＳＵ ＩＵ ＤＡＴＡ このＤＡＴＡは記憶制
御部４からデータバス上に送出された主記憶読み出しデ
ータを示す。
ＴＡは命令制御部３からのストアデータバス上に送出さ
れたストアデータを示す。記憶制御部４から命令制御部
３へ送出される信号は、下記（１２）、（１３）、（１
４）の３つがある。 （１２）ＳＵ ＩＵ ＳＴＶ このＳＴＶは記憶制御部
４からの読み出しデータが有効であることを示すステー
タス・バリッドである。 （１３）ＳＵ ＩＵ ＳＴＶ ＩＤ このＩＤは読み出
しデータのブロック内位置を示すものである。 （１４）ＳＵ ＩＵ ＤＡＴＡ このＤＡＴＡは記憶制
御部４からデータバス上に送出された主記憶読み出しデ
ータを示す。
【００３３】次に図５に示す従来例の動作と、図６に示
す本発明の動作を説明する。先ず図５により従来例の動
作を説明する。なお図５、図６に示す時刻τ0 、τ1 ・
・・（便宜上τ0 、τn 以外は1 、2 ・・・等で表示し
ている）の間隔がそれぞれτである。 （Ａ）時刻τ0 において命令制御部ＩＵからＩＵ ＳＵ
ＲＥＱ信号が出力され、ＩＵ ＳＵ ＯＰＣ信号がＦ
ＥＴＣＨを指示し、ＩＵ ＳＵ ＡＤＲＳ信号がアドレ
ス「１０００」を指示する。これにより記憶制御部ＳＵ
のパイプラインが起動され、プライオリティ・ステージ
Ｐ、タグステージＴ、キャッシュ読出ステージＣ、ライ
トステージＷ、キャッシュにヒットしたか否かを示すリ
ザルトステージＲの動作を行う。 （Ｂ）この場合、キャッシュに所望のデータが登録され
てなかった例を示しているので、時刻τ4 において、記
憶制御部ＳＵは、ＳＵ ＩＵ ＳＴＶ信号として、キャ
ッシュに登録されてなかったことを示すＭＩＳＳを出力
する。そして、次の時刻のτ5 において、主記憶装置
（ＭＣＵ）に対してＣＰＵ ＭＣＵ ＲＥＱ信号を出力
し、同時にＣＰＵ ＭＣＵ ＯＰＣ信号としてＦＥＴＣ
Ｈを指示し、ＣＰＵ ＭＣＵ ＡＤＲＳ信号がアドレス
「１０００」を指示する。 （Ｃ）これにより主記憶装置ＭＣＵは時刻τn にてＭＣ
Ｕ ＣＰＵ ＤＯＷ信号と、ＭＣＵ ＣＰＵ ＤＯＷ
ＩＤ信号「００」を出力する。これにより記憶制御部Ｓ
Ｕのパイプラインが起動される。また主記憶装置ＭＣＵ
は次の時刻τn+1にて前記ＩＤ「００」に対するデータ
「ＡＡＡＡ」を送出する。このデータ「ＡＡＡＡ」は、
記憶制御部ＳＵにおけるキャッシュ書込みパイプライン
ＰＳＸにおいて、キャッシュにステージＳで記入され
る。そして時刻τn+4 における前記パイプラインのステ
ージＳにおいて、命令制御部ＩＵに対し、ＳＵ ＩＵ
ＳＴＶ信号、ＳＵ ＩＵ ＳＴＶ ＩＤ信号「００」、
ＳＵ ＩＵ ＤＡＴＡ信号「ＡＡＡＡ」を送出し、ＩＤ
とともに読み出したデータ「ＡＡＡＡ」を命令制御部Ｉ
Ｕに送出する。 （Ｄ）なお、主記憶装置ＭＣＵから読み出された１ブロ
ックのデータのうち次のＩＤ「０１」が時刻τn+2 に出
力されて次の時刻τn+3 にこのＩＤのデータ「ＢＢＢ
Ｂ」が出力され、ＩＤ「１０」が時刻τn+5 に出力され
て次の時刻τn+6 にデータ「ＣＣＣＣ」が出力される。
この時刻τn+6 では次のＩＤ「１１」が同時に出力され
て、次の時刻τn+7 にこのデータ「ＤＤＤＤ」が出力さ
れる。そしてこれらデータ「ＢＢＢＢ」〜「ＤＤＤＤ」
はキャッシュへの書き込みが行われる。 （Ｅ）命令制御部ＩＵでは、時刻τn+10にて、前記
（Ａ）と同様に、ＩＵ ＳＵ ＲＥＱ信号と、ＩＵ ＳＵ
ＯＰＣ信号「ＦＥＴＣＨ」と、ＩＵ ＳＵ ＡＤＲＳ
信号「１０２０」という次のラインのフェッチ要求を出
力する。これにより記憶制御部ＳＵではキャッシュアク
セス用のパイプラインが起動し、そのステージＳの時刻
τn+14において、ＳＵ ＩＵ ＳＴＶ信号と、ＳＵ Ｉ
Ｕ ＳＴＶ ＩＤ信号「０１」と、ＳＵ ＩＵ ＤＡＴＡ
信号「ＢＢＢＢ」を送出する。
す本発明の動作を説明する。先ず図５により従来例の動
作を説明する。なお図５、図６に示す時刻τ0 、τ1 ・
・・（便宜上τ0 、τn 以外は1 、2 ・・・等で表示し
ている）の間隔がそれぞれτである。 （Ａ）時刻τ0 において命令制御部ＩＵからＩＵ ＳＵ
ＲＥＱ信号が出力され、ＩＵ ＳＵ ＯＰＣ信号がＦ
ＥＴＣＨを指示し、ＩＵ ＳＵ ＡＤＲＳ信号がアドレ
ス「１０００」を指示する。これにより記憶制御部ＳＵ
のパイプラインが起動され、プライオリティ・ステージ
Ｐ、タグステージＴ、キャッシュ読出ステージＣ、ライ
トステージＷ、キャッシュにヒットしたか否かを示すリ
ザルトステージＲの動作を行う。 （Ｂ）この場合、キャッシュに所望のデータが登録され
てなかった例を示しているので、時刻τ4 において、記
憶制御部ＳＵは、ＳＵ ＩＵ ＳＴＶ信号として、キャ
ッシュに登録されてなかったことを示すＭＩＳＳを出力
する。そして、次の時刻のτ5 において、主記憶装置
（ＭＣＵ）に対してＣＰＵ ＭＣＵ ＲＥＱ信号を出力
し、同時にＣＰＵ ＭＣＵ ＯＰＣ信号としてＦＥＴＣ
Ｈを指示し、ＣＰＵ ＭＣＵ ＡＤＲＳ信号がアドレス
「１０００」を指示する。 （Ｃ）これにより主記憶装置ＭＣＵは時刻τn にてＭＣ
Ｕ ＣＰＵ ＤＯＷ信号と、ＭＣＵ ＣＰＵ ＤＯＷ
ＩＤ信号「００」を出力する。これにより記憶制御部Ｓ
Ｕのパイプラインが起動される。また主記憶装置ＭＣＵ
は次の時刻τn+1にて前記ＩＤ「００」に対するデータ
「ＡＡＡＡ」を送出する。このデータ「ＡＡＡＡ」は、
記憶制御部ＳＵにおけるキャッシュ書込みパイプライン
ＰＳＸにおいて、キャッシュにステージＳで記入され
る。そして時刻τn+4 における前記パイプラインのステ
ージＳにおいて、命令制御部ＩＵに対し、ＳＵ ＩＵ
ＳＴＶ信号、ＳＵ ＩＵ ＳＴＶ ＩＤ信号「００」、
ＳＵ ＩＵ ＤＡＴＡ信号「ＡＡＡＡ」を送出し、ＩＤ
とともに読み出したデータ「ＡＡＡＡ」を命令制御部Ｉ
Ｕに送出する。 （Ｄ）なお、主記憶装置ＭＣＵから読み出された１ブロ
ックのデータのうち次のＩＤ「０１」が時刻τn+2 に出
力されて次の時刻τn+3 にこのＩＤのデータ「ＢＢＢ
Ｂ」が出力され、ＩＤ「１０」が時刻τn+5 に出力され
て次の時刻τn+6 にデータ「ＣＣＣＣ」が出力される。
この時刻τn+6 では次のＩＤ「１１」が同時に出力され
て、次の時刻τn+7 にこのデータ「ＤＤＤＤ」が出力さ
れる。そしてこれらデータ「ＢＢＢＢ」〜「ＤＤＤＤ」
はキャッシュへの書き込みが行われる。 （Ｅ）命令制御部ＩＵでは、時刻τn+10にて、前記
（Ａ）と同様に、ＩＵ ＳＵ ＲＥＱ信号と、ＩＵ ＳＵ
ＯＰＣ信号「ＦＥＴＣＨ」と、ＩＵ ＳＵ ＡＤＲＳ
信号「１０２０」という次のラインのフェッチ要求を出
力する。これにより記憶制御部ＳＵではキャッシュアク
セス用のパイプラインが起動し、そのステージＳの時刻
τn+14において、ＳＵ ＩＵ ＳＴＶ信号と、ＳＵ Ｉ
Ｕ ＳＴＶ ＩＤ信号「０１」と、ＳＵ ＩＵ ＤＡＴＡ
信号「ＢＢＢＢ」を送出する。
【００３４】このように従来の場合、所望のデータがキ
ャッシュに登録されていないとき、主記憶装置ＭＣＵか
ら読み出された１ブロックのデータをそのＩＤ単位でキ
ャッシュに記入し、また所望のデータのみを命令制御部
に送出していたので、１ブロックのデータを連続して必
要とする場合でもアドレスを送出してキャッシュにアク
セスすることが必要なため、キャッシュから読み出すた
めのオーバヘッドが必ず発生し、性能低下の原因になっ
ていた。
ャッシュに登録されていないとき、主記憶装置ＭＣＵか
ら読み出された１ブロックのデータをそのＩＤ単位でキ
ャッシュに記入し、また所望のデータのみを命令制御部
に送出していたので、１ブロックのデータを連続して必
要とする場合でもアドレスを送出してキャッシュにアク
セスすることが必要なため、キャッシュから読み出すた
めのオーバヘッドが必ず発生し、性能低下の原因になっ
ていた。
【００３５】これに対して本発明では、このケースの場
合次のように処理される。即ち、命令制御部ＩＵから記
憶制御部ＳＵに対してアドレス「１０００」のデータを
要求したもののキャッシュには登録されておらず、記憶
制御部ＳＵが主記憶装置ＭＣＵに対してアクセスし、こ
れを命令制御部ＩＵに送出する場合である。
合次のように処理される。即ち、命令制御部ＩＵから記
憶制御部ＳＵに対してアドレス「１０００」のデータを
要求したもののキャッシュには登録されておらず、記憶
制御部ＳＵが主記憶装置ＭＣＵに対してアクセスし、こ
れを命令制御部ＩＵに送出する場合である。
【００３６】本発明においても前記（Ａ）、（Ｂ）、
（Ｃ）までは同一であり、時刻τn+4において、記憶制
御部ＳＵはアクセス要求のあったデータ「ＡＡＡＡ」を
そのＩＤ「００」とともに命令制御部ＩＵに送出する。 （Ｄ´）本発明でも、主記憶装置ＭＣＵから読み出され
た１ブロックのデータのうち、次のＩＤ「０１」がＭＣ
Ｕ ＣＰＵ ＤＯＷ信号とともに時刻τn+2 に出力され
て、次の時刻τn+3 にこのＩＤ「０１」のデータ「ＢＢ
ＢＢ」が出力される。このデータ「ＢＢＢＢ」は、時刻
τn+3 から起動されるステージＰＳＸを持つキャッシュ
登録用のパイプラインによりキャッシュに登録されると
ともに、前記τn+2 におけるＭＣＵ ＣＰＵ ＤＯＷ信
号により起動される記憶制御部ＳＵのパイプラインのス
テージＲにより時刻τn+6 において命令制御部ＩＵにＩ
Ｄ「０１」とともに送出される。
（Ｃ）までは同一であり、時刻τn+4において、記憶制
御部ＳＵはアクセス要求のあったデータ「ＡＡＡＡ」を
そのＩＤ「００」とともに命令制御部ＩＵに送出する。 （Ｄ´）本発明でも、主記憶装置ＭＣＵから読み出され
た１ブロックのデータのうち、次のＩＤ「０１」がＭＣ
Ｕ ＣＰＵ ＤＯＷ信号とともに時刻τn+2 に出力され
て、次の時刻τn+3 にこのＩＤ「０１」のデータ「ＢＢ
ＢＢ」が出力される。このデータ「ＢＢＢＢ」は、時刻
τn+3 から起動されるステージＰＳＸを持つキャッシュ
登録用のパイプラインによりキャッシュに登録されると
ともに、前記τn+2 におけるＭＣＵ ＣＰＵ ＤＯＷ信
号により起動される記憶制御部ＳＵのパイプラインのス
テージＲにより時刻τn+6 において命令制御部ＩＵにＩ
Ｄ「０１」とともに送出される。
【００３７】同様にデータ「ＣＣＣＣ」は、時刻τn+6
から起動されるステージＰＳＸを持つキャッシュ登録用
のパイプラインによりキャッシュに登録されるととも
に、前記τn+5 におけるＭＣＵ ＣＰＵ ＤＯＷ信号に
より起動される記憶制御部ＳＵのパイプラインのステー
ジＲにより時刻τn+9 において命令制御部ＩＵにＩＤ
「１０」とともに送出される。
から起動されるステージＰＳＸを持つキャッシュ登録用
のパイプラインによりキャッシュに登録されるととも
に、前記τn+5 におけるＭＣＵ ＣＰＵ ＤＯＷ信号に
より起動される記憶制御部ＳＵのパイプラインのステー
ジＲにより時刻τn+9 において命令制御部ＩＵにＩＤ
「１０」とともに送出される。
【００３８】同様にデータ「ＤＤＤＤ」は、時刻τn+7
においてキャッシュに登録されるとともに、時刻τn+10
においてＩＤ「１１」とともに命令制御部ＩＵに送出さ
れる。
においてキャッシュに登録されるとともに、時刻τn+10
においてＩＤ「１１」とともに命令制御部ＩＵに送出さ
れる。
【００３９】そして命令制御部ＩＵでは、これらの１ブ
ロックのデータ「ＡＡＡＡ」、「ＢＢＢＢ」、「ＣＣＣ
Ｃ」、「ＤＤＤＤ」を、必要に応じＩＤとともに、図２
に示すバッファ９に格納する。 （Ｅ´）このように命令制御部ＩＵでは、主記憶装置Ｍ
ＣＵより読み出した１ブロックのデータを保持している
ので、従来のように、最初に要求したアドレス「１００
０」の次のアドレス「１０２０」のデータをフィッチ要
求する必要はなく、次のブロックであるアドレス「１０
８０」のデータのフィッチ要求すればよいので、図５に
示す従来例のものよりはるかに高速にデータ処理を行う
ことができる。
ロックのデータ「ＡＡＡＡ」、「ＢＢＢＢ」、「ＣＣＣ
Ｃ」、「ＤＤＤＤ」を、必要に応じＩＤとともに、図２
に示すバッファ９に格納する。 （Ｅ´）このように命令制御部ＩＵでは、主記憶装置Ｍ
ＣＵより読み出した１ブロックのデータを保持している
ので、従来のように、最初に要求したアドレス「１００
０」の次のアドレス「１０２０」のデータをフィッチ要
求する必要はなく、次のブロックであるアドレス「１０
８０」のデータのフィッチ要求すればよいので、図５に
示す従来例のものよりはるかに高速にデータ処理を行う
ことができる。
【００４０】なお前記説明は主記憶装置１から読み出し
たデータを転送する場合のみならず、命令制御部３から
要求された主記憶装置１からのワード単位の命令読み出
しをブロック単位で行い、キャッシュに登録すると同時
に命令制御部３内のバッファにも当該読み出し命令を転
送する場合でも同じである。
たデータを転送する場合のみならず、命令制御部３から
要求された主記憶装置１からのワード単位の命令読み出
しをブロック単位で行い、キャッシュに登録すると同時
に命令制御部３内のバッファにも当該読み出し命令を転
送する場合でも同じである。
【００４１】また、命令制御部３から要求された主記憶
装置１からのワード単位の命令読み出しをブロック単位
で行い、要求されたアドレス以降の読み出し命令をキャ
ッシュに登録すると同時に命令制御部内バッファにも転
送することができる。
装置１からのワード単位の命令読み出しをブロック単位
で行い、要求されたアドレス以降の読み出し命令をキャ
ッシュに登録すると同時に命令制御部内バッファにも転
送することができる。
【００４２】命令制御部３から要求された主記憶装置１
からのワード単位のデータ読み出しをブロック単位で行
い、命令制御部３からブロック単位でのバイパスを要求
されたときのみ、キャッシュに登録すると同時に命令制
御部内のバッファにも転送することができる。
からのワード単位のデータ読み出しをブロック単位で行
い、命令制御部３からブロック単位でのバイパスを要求
されたときのみ、キャッシュに登録すると同時に命令制
御部内のバッファにも転送することができる。
【００４３】そして、命令制御部３から要求された主記
憶装置１からのワード単位の命令読み出しをブロック単
位で行い、命令制御部３からブロック単位でのバイパス
を要求された時のみ、要求されたアドレス以降の読み出
し命令を、キャッシュに登録すると同時に命令制御部内
のバッファにも転送することができる。
憶装置１からのワード単位の命令読み出しをブロック単
位で行い、命令制御部３からブロック単位でのバイパス
を要求された時のみ、要求されたアドレス以降の読み出
し命令を、キャッシュに登録すると同時に命令制御部内
のバッファにも転送することができる。
【００４４】さらに命令制御部から要求された主記憶装
置１からのワード単位の読み出しをブロック単位で行
い、キャッシュに登録すると同時に命令制御部３内のバ
ッファにも当該読み出しデータ（命令またはデータ）を
転送し、かつ即時使用可能なデータであった場合は命令
制御部内バッファをバイパスする手段を持つことによ
り、後読のデータ読み出しを高速に行うことができる。
置１からのワード単位の読み出しをブロック単位で行
い、キャッシュに登録すると同時に命令制御部３内のバ
ッファにも当該読み出しデータ（命令またはデータ）を
転送し、かつ即時使用可能なデータであった場合は命令
制御部内バッファをバイパスする手段を持つことによ
り、後読のデータ読み出しを高速に行うことができる。
【００４５】また、命令制御部３から要求された主記憶
装置１からのワード単位の命令読み出しをブロック単位
で行い、キャッシュに登録すると同時に命令制御部３内
のバッファにもこの読み出し命令を転送し、かつ即時使
用可能な命令であっ場合は命令制御部内のバッファをバ
イパスする手段を持つことにより、後読の命令読み出し
を高速に行うことができる。
装置１からのワード単位の命令読み出しをブロック単位
で行い、キャッシュに登録すると同時に命令制御部３内
のバッファにもこの読み出し命令を転送し、かつ即時使
用可能な命令であっ場合は命令制御部内のバッファをバ
イパスする手段を持つことにより、後読の命令読み出し
を高速に行うことができる。
【００４６】命令制御部３から要求された主記憶装置１
からのワード単位の命令読み出しをブロック単位で行
い、キャッシュに登録すると同時に命令制御部３にも当
該読み出し命令を転送し、転送の時点で例えばＩＤを判
断して、即時使用可能な命令であった場合のみ命令制御
部３で処理される手段を持つことにより、後述の命令読
み出しを高速に行い、かつバッファを不要とするので物
量の増加をおさえることができる。
からのワード単位の命令読み出しをブロック単位で行
い、キャッシュに登録すると同時に命令制御部３にも当
該読み出し命令を転送し、転送の時点で例えばＩＤを判
断して、即時使用可能な命令であった場合のみ命令制御
部３で処理される手段を持つことにより、後述の命令読
み出しを高速に行い、かつバッファを不要とするので物
量の増加をおさえることができる。
【００４７】本発明の第２の実施の形態を図７により説
明する。図７では、キャッシュをオペランド用と、オペ
コード用に分離構成したものである。図７において、１
０１は主記憶装置であって前記主記憶装置１に対応する
もの、１０２は中央処理装置であって前記中央処理装置
２に対応するものである。
明する。図７では、キャッシュをオペランド用と、オペ
コード用に分離構成したものである。図７において、１
０１は主記憶装置であって前記主記憶装置１に対応する
もの、１０２は中央処理装置であって前記中央処理装置
２に対応するものである。
【００４８】図７においては、記憶制御部をオペランド
用記憶制御部１０３と、命令フィッチ用記憶制御部１０
４により構成する。そして命令制御部をオペランド用命
令制御部１０５とオペコード用命令制御部１０６により
構成する。
用記憶制御部１０３と、命令フィッチ用記憶制御部１０
４により構成する。そして命令制御部をオペランド用命
令制御部１０５とオペコード用命令制御部１０６により
構成する。
【００４９】オペランド用記憶制御部１０３は、オペラ
ンド用キャッシュ１０７、セレクタ１０８、セレクタ１
０９、セレクタ１１０、セレクタ１１１を有する。命令
フィッチ用記憶制御部１０４はオペコード用キャッシュ
１１２、セレクタ１１３、セレクタ１１４を有する。
ンド用キャッシュ１０７、セレクタ１０８、セレクタ１
０９、セレクタ１１０、セレクタ１１１を有する。命令
フィッチ用記憶制御部１０４はオペコード用キャッシュ
１１２、セレクタ１１３、セレクタ１１４を有する。
【００５０】オペランド用命令制御部１０５は、バッフ
ァ１１５、セレクタ１１６を有する。 オペコード用命
令制御部１０６は、例えば３系統４段の命令バッファを
構成する入力レジスタ１１７、セレクタ１１８、レジス
タ１２１〜１２４、レジスタ１３１〜１３４、レジスタ
１４１〜１４４等を有する。図７には省略してあるが、
この３系統４段の命令バッファは、各レジスタに図４に
部分的に示す如く、実際は各レジスタの前段にセレクタ
が設けられている。
ァ１１５、セレクタ１１６を有する。 オペコード用命
令制御部１０６は、例えば３系統４段の命令バッファを
構成する入力レジスタ１１７、セレクタ１１８、レジス
タ１２１〜１２４、レジスタ１３１〜１３４、レジスタ
１４１〜１４４等を有する。図７には省略してあるが、
この３系統４段の命令バッファは、各レジスタに図４に
部分的に示す如く、実際は各レジスタの前段にセレクタ
が設けられている。
【００５１】オペランド用命令制御部１０５でデータを
必要とするとき、ラインＬ28を経由してアクセスアドレ
スが送出され、セレクタ１１１及びラインＬ26を経由し
てオペランド用キャッシュ１０７がアクセスされる。こ
のとき所望のデータがあれば、ラインＬ22、セレクタ１
０８、ラインＬ29を経由して、読み出したデータがバッ
ファ１１５に保持される。
必要とするとき、ラインＬ28を経由してアクセスアドレ
スが送出され、セレクタ１１１及びラインＬ26を経由し
てオペランド用キャッシュ１０７がアクセスされる。こ
のとき所望のデータがあれば、ラインＬ22、セレクタ１
０８、ラインＬ29を経由して、読み出したデータがバッ
ファ１１５に保持される。
【００５２】オペランド用キャッシュ１０７に登録され
ていなければ、このアクセスアドレスはセレクタ１１０
及びラインＬ25を経由して主記憶装置１０１がアクセス
され、このアクセスアドレスを含む１ブロックのデータ
がラインＬ21を経由して読み出され、セレクタ１０９及
びラインＬ24を経由してオペランド用キャッシュ１０７
に書き込まれ、同時にこの１ブロックのデータがセレク
タ１０８及びラインＬ 29を経由してバッファ１１５に格
納される。そしてセレクタ１１６を経由して出力され
る。
ていなければ、このアクセスアドレスはセレクタ１１０
及びラインＬ25を経由して主記憶装置１０１がアクセス
され、このアクセスアドレスを含む１ブロックのデータ
がラインＬ21を経由して読み出され、セレクタ１０９及
びラインＬ24を経由してオペランド用キャッシュ１０７
に書き込まれ、同時にこの１ブロックのデータがセレク
タ１０８及びラインＬ 29を経由してバッファ１１５に格
納される。そしてセレクタ１１６を経由して出力され
る。
【００５３】また書き込み用のオペランドデータが発生
したとき、その書き込みアドレスがラインＬ28、セレク
タ１１１及びラインＬ26を経由してオペランド用キャッ
シュ１０７に送出され、書き込み用のデータがラインＬ
27、セレクタ１０９及びラインＬ24を経由してオペラン
ド用キャッシュ１０７に送出され書き込みが行われる。
このとき書き込みアドレスがセレクタ１１０及びライン
Ｌ25を経由して主記憶装置１０１に送出され、書き込み
用のデータはラインＬ23を経由して主記憶装置１０１に
送出されるのでこれが主記憶装置１０１に格納される。
なおセレクタ１１１には、ラインＬ30によりオペランド
用記憶制御部１０３の内から出力されるアクセスアドレ
スが印加可能に構成される。
したとき、その書き込みアドレスがラインＬ28、セレク
タ１１１及びラインＬ26を経由してオペランド用キャッ
シュ１０７に送出され、書き込み用のデータがラインＬ
27、セレクタ１０９及びラインＬ24を経由してオペラン
ド用キャッシュ１０７に送出され書き込みが行われる。
このとき書き込みアドレスがセレクタ１１０及びライン
Ｌ25を経由して主記憶装置１０１に送出され、書き込み
用のデータはラインＬ23を経由して主記憶装置１０１に
送出されるのでこれが主記憶装置１０１に格納される。
なおセレクタ１１１には、ラインＬ30によりオペランド
用記憶制御部１０３の内から出力されるアクセスアドレ
スが印加可能に構成される。
【００５４】オペコード用命令制御部１０６で命令を必
要とするとき、ラインＬ32を経由してアクセスアドレス
が送出され、セレクタ１１４及びラインＬ33を経由して
アクセスアドレスがオペコード用キャッシュ１１２に伝
達されアクセスされる。このとき所望の命令があれば、
ラインＬ37、セレクタ１１３、ラインＬ38を経由して読
み出された命令が入力レジスタ１１７に保持される。
要とするとき、ラインＬ32を経由してアクセスアドレス
が送出され、セレクタ１１４及びラインＬ33を経由して
アクセスアドレスがオペコード用キャッシュ１１２に伝
達されアクセスされる。このとき所望の命令があれば、
ラインＬ37、セレクタ１１３、ラインＬ38を経由して読
み出された命令が入力レジスタ１１７に保持される。
【００５５】もしオペコード用キャッシュ１１２にこの
所望の命令が登録されていなければ、このアクセスアド
レスは前記セレクタ１１０及びラインＬ25を経由して主
記憶装置１０１に伝達され、このアドレスを含む１ブロ
ックの命令がラインＬ21に出力され、ラインＬ35を経由
してオペコード用キャッシュ１１２に登録される。同時
にこの１ブロックの命令は、ラインＬ36、セレクタ１１
３、ラインＬ38を経由して入力レジスタ１１７に保持さ
れ、順次命令バッファのレジスタ１２１〜１４４に保持
される。
所望の命令が登録されていなければ、このアクセスアド
レスは前記セレクタ１１０及びラインＬ25を経由して主
記憶装置１０１に伝達され、このアドレスを含む１ブロ
ックの命令がラインＬ21に出力され、ラインＬ35を経由
してオペコード用キャッシュ１１２に登録される。同時
にこの１ブロックの命令は、ラインＬ36、セレクタ１１
３、ラインＬ38を経由して入力レジスタ１１７に保持さ
れ、順次命令バッファのレジスタ１２１〜１４４に保持
される。
【００５６】またオペコード用命令制御部１０６から要
求された主記憶装置１０１からのワード単位の命令読み
出しをブロック単位で行い、要求されたアドレス以降の
命令読み出しをオペコード用キャッシュ１１２に登録す
ると同時にオペコード用命令制御部１０６内の命令バッ
ファにも転送することができる。
求された主記憶装置１０１からのワード単位の命令読み
出しをブロック単位で行い、要求されたアドレス以降の
命令読み出しをオペコード用キャッシュ１１２に登録す
ると同時にオペコード用命令制御部１０６内の命令バッ
ファにも転送することができる。
【００５７】オペランド用命令制御部１０５から要求さ
れた主記憶装置１０１からのワード単位のデータ読み出
しをブロック単位で行い、オペランド用命令制御部１０
５からブロック単位でのバイパスを要求されたときの
み、オペランド用キャッシュ１０７に登録すると同時に
オペランド用命令制御部１０５内のバッファ１１５にも
転送することができる。
れた主記憶装置１０１からのワード単位のデータ読み出
しをブロック単位で行い、オペランド用命令制御部１０
５からブロック単位でのバイパスを要求されたときの
み、オペランド用キャッシュ１０７に登録すると同時に
オペランド用命令制御部１０５内のバッファ１１５にも
転送することができる。
【００５８】そしてオペコード用命令制御部１０６から
要求された主記憶装置１０１からのワード単位の命令読
み出しをブロック単位で行い、オペコード用命令制御部
１０６からブロック単位でのバイパス要求されたときの
み、要求されたアドレス以降の読み出し命令を、オペコ
ード用キャッシュ１１２に登録すると同時にオペコード
用命令制御部１０６内の命令バッファにも転送すること
ができる。
要求された主記憶装置１０１からのワード単位の命令読
み出しをブロック単位で行い、オペコード用命令制御部
１０６からブロック単位でのバイパス要求されたときの
み、要求されたアドレス以降の読み出し命令を、オペコ
ード用キャッシュ１１２に登録すると同時にオペコード
用命令制御部１０６内の命令バッファにも転送すること
ができる。
【００５９】さらにオペランド用命令制御部１０５から
要求された主記憶装置１０１からのワード単位の読み出
しをブロック単位で行い、オペランド用キャッシュ１０
７に登録すると同時にオペランド用命令制御部１０５内
のバッファ１１５にも当該読み出しデータを転送し、か
つ即時使用可能なデータであった場合はオペランド用命
令制御部１０５内のバッファ１１５をバイパスする手段
を持つことにより、後続のデータ読み出しを高速に行う
ことができる。
要求された主記憶装置１０１からのワード単位の読み出
しをブロック単位で行い、オペランド用キャッシュ１０
７に登録すると同時にオペランド用命令制御部１０５内
のバッファ１１５にも当該読み出しデータを転送し、か
つ即時使用可能なデータであった場合はオペランド用命
令制御部１０５内のバッファ１１５をバイパスする手段
を持つことにより、後続のデータ読み出しを高速に行う
ことができる。
【００６０】またオペコード用命令制御部１０６から要
求された主記憶装置１０１からのワード単位の命令読み
出しをブロック単位で行い、オペコード用キャッシュ１
１２に登録すると同時にオペコード用命令制御部１０６
内の命令バッファにもこの読み出し命令を転送し、かつ
即時使用可能な命令であった場合はオペコード用命令制
御部１０６内の命令バッファをバイパスする手段を持つ
ことにより、後続の命令読み出しを高速に行うことがで
きる。
求された主記憶装置１０１からのワード単位の命令読み
出しをブロック単位で行い、オペコード用キャッシュ１
１２に登録すると同時にオペコード用命令制御部１０６
内の命令バッファにもこの読み出し命令を転送し、かつ
即時使用可能な命令であった場合はオペコード用命令制
御部１０６内の命令バッファをバイパスする手段を持つ
ことにより、後続の命令読み出しを高速に行うことがで
きる。
【００６１】オペコード用命令制御部１０６から要求さ
れた主記憶装置１０１からのワード単位の命令読み出し
をブロック単位で行い、オペコード用キャッシュ１１２
に登録すると同時にオペコード用命令制御部１０６にも
当該読み出し命令を転送し、転送の時点で、例えばＩＤ
を判断して即時使用可能な命令であった場合のみオペコ
ード用命令制御部１０６で処理される手段を持つことに
より、後述の命令読み出しを高速に行い、かつ命令バッ
ファを不要とするので物量の増加を抑えるこができる。
れた主記憶装置１０１からのワード単位の命令読み出し
をブロック単位で行い、オペコード用キャッシュ１１２
に登録すると同時にオペコード用命令制御部１０６にも
当該読み出し命令を転送し、転送の時点で、例えばＩＤ
を判断して即時使用可能な命令であった場合のみオペコ
ード用命令制御部１０６で処理される手段を持つことに
より、後述の命令読み出しを高速に行い、かつ命令バッ
ファを不要とするので物量の増加を抑えるこができる。
【００６２】
【発明の効果】請求項１に記載された本発明によれば、
主記憶からの読み出しをワード単位のアドレスデータを
含むブロック単位で行ってこのブロック単位のデータ
（命令又はデータの両方のケースがある）をキャッシュ
に登録すると同時に命令制御部のバッファにもこのデー
タを転送するので、必要なデータが連続したアドレスで
存在する場合のように、後続のアドレスをキャッシュに
アクセスする必要なく得ることが可能となり、後続のデ
ータ読み出しを高速に行うことができる。
主記憶からの読み出しをワード単位のアドレスデータを
含むブロック単位で行ってこのブロック単位のデータ
（命令又はデータの両方のケースがある）をキャッシュ
に登録すると同時に命令制御部のバッファにもこのデー
タを転送するので、必要なデータが連続したアドレスで
存在する場合のように、後続のアドレスをキャッシュに
アクセスする必要なく得ることが可能となり、後続のデ
ータ読み出しを高速に行うことができる。
【００６３】請求項２に記載された本発明によれば、主
記憶からの命令読み出しをワード単位のアドレスを含む
ブロック単位で行って、このブロック単位の命令をキャ
ッシュに登録すると同時に命令制御部内のバッファにも
このブロック単位の読み出した命令を転送したので、必
要な命令が連続したアドレスで存在するという局所性の
高い命令を１つ１つキャッシュにアクセスすることなく
得ることが可能となり、後続の命令読み出しを高速に行
うことができる。
記憶からの命令読み出しをワード単位のアドレスを含む
ブロック単位で行って、このブロック単位の命令をキャ
ッシュに登録すると同時に命令制御部内のバッファにも
このブロック単位の読み出した命令を転送したので、必
要な命令が連続したアドレスで存在するという局所性の
高い命令を１つ１つキャッシュにアクセスすることなく
得ることが可能となり、後続の命令読み出しを高速に行
うことができる。
【００６４】請求項３に記載された本発明によれば、命
令制御部から要求された主記憶からのワード単位の命令
読み出しをブロック単位で行い、要求されたアドレス以
降の読み出し命令をキャッシュに登録すると同時に命令
制御部内のバッファに後続の命令読み出しを高速に行う
ことができかつバッファの有効利用がはかれる。すなわ
ち、命令はループの場合を別にして、要求されたアドレ
ス以降のものが使用される確率が高いので、リーデング
アドレスよりも前のものを捨てた方が、バッファの有効
利用をはかることができる。
令制御部から要求された主記憶からのワード単位の命令
読み出しをブロック単位で行い、要求されたアドレス以
降の読み出し命令をキャッシュに登録すると同時に命令
制御部内のバッファに後続の命令読み出しを高速に行う
ことができかつバッファの有効利用がはかれる。すなわ
ち、命令はループの場合を別にして、要求されたアドレ
ス以降のものが使用される確率が高いので、リーデング
アドレスよりも前のものを捨てた方が、バッファの有効
利用をはかることができる。
【００６５】請求項４に記載された本発明によれば、命
令制御部から要求された主記憶からのワード単位のデー
タ読み出しをブロック単位で行い、命令制御部からブロ
ック単位でのバイパスを要求されたときのみキャッシュ
に登録すると同時に命令制御部内のバッファにも転送す
るので、必要な時だけバッファの書き替えが行われるた
め、バッファの有効利用をはかれるのみならず、後続の
データ読み出しを高速に行うことができる。
令制御部から要求された主記憶からのワード単位のデー
タ読み出しをブロック単位で行い、命令制御部からブロ
ック単位でのバイパスを要求されたときのみキャッシュ
に登録すると同時に命令制御部内のバッファにも転送す
るので、必要な時だけバッファの書き替えが行われるた
め、バッファの有効利用をはかれるのみならず、後続の
データ読み出しを高速に行うことができる。
【００６６】請求項５に記載された本発明によれば、命
令制御部から要求された主記憶からのワード単位の命令
読み出しをブロック単位で行い、命令制御部からブロッ
ク単位でのバイパスを要求されたときのみ、要求された
アドレス以降の読み出し命令を、キャッシュに登録する
と同時に命令制御部内のバッファにも転送するので、後
続の命令読み出しを高速に行うことができ、またバッフ
ァの高い有効利用をはかることができる。
令制御部から要求された主記憶からのワード単位の命令
読み出しをブロック単位で行い、命令制御部からブロッ
ク単位でのバイパスを要求されたときのみ、要求された
アドレス以降の読み出し命令を、キャッシュに登録する
と同時に命令制御部内のバッファにも転送するので、後
続の命令読み出しを高速に行うことができ、またバッフ
ァの高い有効利用をはかることができる。
【００６７】請求項６に記載された本発明によれば、命
令制御部から要求されたワード単位の主記憶読み出しを
ブロック単位で行い、キャッシュ登録すると同時に命令
制御部内のバッファにも当該読み出しデータ（命令また
はデータ）を転送し、例えばＩＤの識別により、即時使
用可能なデータであった場合は命令制御部内のバッファ
をバイパスするバイパス手段を有するので、後続のデー
タ読み出しを高速に行うことができ、Ｉユニットの演算
器のパイプラインへのデータの投入を早くすることがで
きる。
令制御部から要求されたワード単位の主記憶読み出しを
ブロック単位で行い、キャッシュ登録すると同時に命令
制御部内のバッファにも当該読み出しデータ（命令また
はデータ）を転送し、例えばＩＤの識別により、即時使
用可能なデータであった場合は命令制御部内のバッファ
をバイパスするバイパス手段を有するので、後続のデー
タ読み出しを高速に行うことができ、Ｉユニットの演算
器のパイプラインへのデータの投入を早くすることがで
きる。
【００６８】請求項７に記載された本発明によれば、命
令制御部から要求された主記憶からのワード単位の命令
読み出しをブロック単位で行い、キャッシュに登録する
と同時に命令制御部内のバッファにも当該読み出し命令
を転送し、例えばＩＤの識別により、即時使用可能な命
令であった場合は命令制御部内バッファをバイパスする
バイパス手段を有するので、Ｉユニットの命令パイプラ
インへの命令の投入を早くすることができる。
令制御部から要求された主記憶からのワード単位の命令
読み出しをブロック単位で行い、キャッシュに登録する
と同時に命令制御部内のバッファにも当該読み出し命令
を転送し、例えばＩＤの識別により、即時使用可能な命
令であった場合は命令制御部内バッファをバイパスする
バイパス手段を有するので、Ｉユニットの命令パイプラ
インへの命令の投入を早くすることができる。
【図１】本発明の原理構成図である。
【図２】本発明の一実施の形態図である。
【図３】本発明に関する信号位置説明図及びＩＤ説明図
である。
である。
【図４】本発明における命令バッファ説明図である。
【図５】従来例の動作説明図である。
【図６】本発明の動作説明図である。
【図７】本発明の第二の実施の形態図である。
１ 主記憶装置 ２ 中央処理装置 ３ 命令制御部 ４ 記憶制御部 ５ キャッシュ ６ 第１セレクタ ７ 第２セレクタ ８ 第３セレクタ ９ バッファ １０ 第４セレクタ
フロントページの続き (72)発明者 田中 勉 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 納富 昭 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 猪野 明寿 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (7)
- 【請求項１】命令制御部と、キャッシュと、主記憶を備
えた情報処理装置において、 命令制御部から要求されたワード単位の主記憶読み出し
をブロック単位で行い、これをキャッシュに登録すると
同時に命令制御部内のバッファにも当該読み出しデータ
を転送する記憶制御部を設けたことを特徴とする情報処
理装置。 - 【請求項２】命令制御部と、キャッシュと、主記憶を備
えた情報処理装置において、 命令制御部から要求された主記憶からのワード単位の命
令読み出しをブロック単位で行い、キャッシュに登録す
ると同時に命令制御部内のバッファにも当該読み出し命
令を転送する記憶制御部を設けたことを特徴とする情報
処理装置。 - 【請求項３】命令制御部と、キャッシュと、主記憶を備
えた情報処理装置において、 命令制御部から要求された主記憶からのワード単位の命
令読み出しをブロック単位で行い、要求されたアドレス
以降の読み出し命令を、キャッシュに登録すると同時に
命令制御部内バッファにも転送する記憶制御部を設けた
ことを特徴とする情報処理装置。 - 【請求項４】命令制御部と、キャッシュと、主記憶を備
えた情報処理装置において、 命令制御部から要求された主記憶からのワード単位のデ
ータ読み出しをブロック単位で行い、命令制御部からブ
ロック単位でのバイパスを要求されたときのみ、キャッ
シュに登録すると同時に命令制御部内のバッファにも転
送する記憶制御部を設けたことを特徴とする情報処理装
置。 - 【請求項５】命令制御部と、キャッシュと、主記憶を備
えた情報処理装置において、 命令制御部から要求された主記憶からのワード単位の命
令読み出しをブロック単位で行い、命令制御部からブロ
ック単位でのバイパスを要求されたときのみ、要求され
たアドレス以降の読み出し命令を、キャッシュに登録す
ると同時に命令制御部内バッファにも転送する記憶制御
部を設けたことを特徴とする情報処理装置。 - 【請求項６】命令制御部と、キャッシュと、主記憶を備
えた情報処理装置において、 命令制御部から要求されたワード単位の主記憶読み出し
をブロック単位で行い、キャッシュに登録すると同時に
命令制御部内のバッファにも当該読み出しデータを転送
する記憶制御部と、 この転送されたデータが即時使用可能なデータの場合は
命令制御部内のバッファをバイパスするバイパス手段を
有する命令制御部とを設けたことを特徴とする情報処理
装置。 - 【請求項７】命令制御部と、キャッシュと、主記憶を備
えた情報処理装置において、 命令制御部から要求された主記憶からのワード単位のデ
ータ読み出しをブロック単位で行い、キャッシュに登録
すると同時に命令制御部内のバッファにも当該読み出し
命令を転送する記憶制御部と、 この転送された命令が即時使用可能な命令であった場合
は命令制御部内のバッファをバイパスするバイパス手段
を有する命令制御部とを設けたことを特徴とする情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8265651A JPH10111798A (ja) | 1996-10-07 | 1996-10-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8265651A JPH10111798A (ja) | 1996-10-07 | 1996-10-07 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10111798A true JPH10111798A (ja) | 1998-04-28 |
Family
ID=17420104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8265651A Withdrawn JPH10111798A (ja) | 1996-10-07 | 1996-10-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10111798A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100416494C (zh) * | 2003-04-15 | 2008-09-03 | 威盛电子股份有限公司 | 显示控制器读取系统存储器中的存储数据的方法 |
| EP2128771A1 (en) | 2008-05-28 | 2009-12-02 | Fujitsu Limited | Method and apparatus for controlling cache memory |
| EP2328090A2 (en) | 2009-11-25 | 2011-06-01 | Fujitsu Limited | Cache memory control device, semiconductor integrated circuit, and cache memory control method |
-
1996
- 1996-10-07 JP JP8265651A patent/JPH10111798A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100416494C (zh) * | 2003-04-15 | 2008-09-03 | 威盛电子股份有限公司 | 显示控制器读取系统存储器中的存储数据的方法 |
| EP2128771A1 (en) | 2008-05-28 | 2009-12-02 | Fujitsu Limited | Method and apparatus for controlling cache memory |
| US8200900B2 (en) | 2008-05-28 | 2012-06-12 | Fujitsu Limited | Method and apparatus for controlling cache memory |
| EP2328090A2 (en) | 2009-11-25 | 2011-06-01 | Fujitsu Limited | Cache memory control device, semiconductor integrated circuit, and cache memory control method |
| US8713291B2 (en) | 2009-11-25 | 2014-04-29 | Fujitsu Limited | Cache memory control device, semiconductor integrated circuit, and cache memory control method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |