JP2965045B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 コプロセッサや周辺系のスレーブLSIとして使用する
半導体集積回路装置に関し、 外部バスおよびCPUの負荷を低減して効率のよい命令
制御を行うことを目的とし、 外部半導体集積回路から外部バスを介して与えられた
命令を実行する実行ユニットを有する半導体集積回路装
置であって、ランダムアクセスメモリ構成のコマンドバ
ッファ、および、該コマンドバッファを制御する制御手
段を具備し、前記与えられた命令を該コマンドバッファ
に格納すると共に、必要な命令を該コマンドバッファか
ら取り出して実行するように構成する。

〔産業上の利用分野〕

本発明は半導体集積回路装置に関し、特に、コプロセ
ッサや周辺系のスレーブLSIとして使用する半導体集積
回路装置に関する。

近年、コンピュータシステムに対する高速化および高
機能化の要求に伴って、マスターCPU（CPU）およびスレ
ーブLSIによりシステムを構成することが行われてい
る。このようなシステムにおいて、外部バスおよびCPU
の負荷を低減し、システムとしての性能をより一層向上
させることが要望されている。

〔従来の技術〕

一般に、コプロセッサや周辺系（I/O）のLSI等は自分
自身では命令フェッチを行わずに、CPU等の外部LSIから
与えられた命令を実行する。ここで、コプロセッサや周
辺系（I/O）をスレーブLSIと定義する。

このような、スレーブLSI（半導体集積回路）におい
て、従来、以下に示すようなLSI内部にFIFO（First In
First Out）を設けて制御する方式が知られている。

第10図は従来のスレーブLSIとしての半導体集積回路
装置を説明するための図である。同図に示されるよう
に、スレーブLSI（半導体集積回路装置）にFIFO 400を
設けて制御する方式は、例えば、マスターとしてのCPU1
00がデータバスまたはコマンドバス（外部バス）300経
由で命令をスレーブLSIに送信し、そして、スレーブLSI
ではその送信されてきた命令をFIFO 400に格納し該FIFO
400からそれらの命令を順次取り出して実行ユニットで
命令を順次処理するものである。

〔発明が解決しようとする課題〕

上述したように、従来、スレーブLSI内部にFIFOを設
けて制御する方式が知られている。このFIFO方式のスレ
ーブLSIにおいて、該スレーブLSIに設けられたFIFOは外
部I/Oアドレスとして見えないので、スレーブLSIに格納
する命令を外部バス経由で送信するCPUの命令がそれ程
長くはならないという利点（FIFOのアドレスを見せると
送信命令でアドレスを指定しなければならないので命令
長が長くなる）があるが、しかし、以下に示すような解
決すべき課題も存する。

CPUとスレーブLSIの命令の送受信は外部バスで行う
ので、特別なバスI/F（インターフェース）および特別
な命令送受信のプロトコルを持たなければ十分な性能を
発揮させることができない。そのため、スレーブLSI
は、特定のCPUに専用化したものになっていた。

スレーブLSIはシーケンシャル実行なので、条件分
岐命令を実行することができない。そのため、分岐条件
はCPU側で判断して、条件成立／不成立によって分岐先
の命令を再び送信しなければならなかった。従って、CP
U側の負荷が大きくなると共に、条件判断が終わるまで
スレーブLSI側も待たなければならず、オーバヘッドが
大きくなっていた。

命令が例えばSIMD（Single Instruction Stream/Mu
ltiple Data Stream）型の単一命令で多数データを取り
扱うような命令（ｉ＝1,000 C（ｉ）＝Ａ（ｉ）＋Ｂ
（ｉ））の場合は、スレーブLSI内で一旦これらの命令
の実行が開始されると、通常のSISD（Single Instructi
on Stream/Single Data Stream）型の命令（Ｃ＝Ａ＋
Ｂ）と異なり、命令終了まで多数のデータを処理するた
めに時間を要し、FIFO内に溜まっている命令が直ちに終
了しないことになっていた。そのため、FIFOが直ぐに満
杯（FULL）の状態になってしまい、CPUが命令を送信し
ようとしても書くことができず、その間CPUは送信動作
を繰り返す（書けるまでリトライ動作を行う）ことにな
って、他の仕事を実行することができないことになって
いた。従って、システムとして見た場合には、性能向上
が望めず、SIMD型の命令には不向きなものとなってい
た。

スレーブLSI自身がオペランドを外部メモリからロ
ードしてそれらを演算し、その結果を外部メモリへスト
アするような場合、例えば、多次元列計算を行う場合、
オペランドをロードまたはストアするが、これらの処理
はアドレスが異なっても演算自体は、同じことを何回も
繰り返して行うことになる。しかし、上述したFIFO方式
では、同じ演算命令を繰り返して行う場合でも、その都
度演算命令を送信しなければならないので効率が悪くな
っていた。すなわち、同じ命令の繰り返しには不向き
で、CPU側の送信命令の効率および外部バスのオーバヘ
ッドが大きくなるという課題があった。

本発明は、上述した従来の半導体集積回路装置（スレ
ーブLSI）が有する課題に鑑み、外部バスおよびCPUの負
荷を低減して効率のよい命令制御を行うことを目的とす
る。

〔課題を解決するための手段〕

第１図は本発明に係る半導体集積回路装置の原理を示
すブロック図である。

本発明によれば、外部半導体集積回路100から外部バ
ス300を介して与えられた命令を実行する実行ユニット2
00を有する半導体集積回路装置であって、ランダムアク
セスメモリ構成のコマンドバッファ１、および、該コマ
ンドバッファ１を制御する制御手段10を具備し、前記与
えられた命令を該コマンドバッファ１に格納すると共
に、必要な命令を該コマンドバッファ１から取り出して
実行し、前記コマンドバッファ１は、所定容量を有する
複数個の単位コマンドバッファ（CB）を備え、該各単位
コマンドバッファ（CB）に対してそれぞれ外部アドレス
およびコマンドバファナンバーの両方を割り付け、そし
て、前記半導体集積回路装置は、前記外部半導体集積回
路100が前記命令の外部アドレスを用いて該命令をデー
タとして前記コマンドバッファ１に格納するスレーブ方
式の命令格納機能と、該半導体集積回路装置自身がコマ
ンドバッファナンバーを用いて該命令を外部メモリから
直接に該コマンドバッファ１に格納するコマンドロード
方式の命令格納機能とを備えていることを特徴とする半
導体集積回路装置が提供される。

〔作 用〕

本発明の半導体集積回路装置によれば、与えられた命
令はコマンドバッファ１に格納され、必要な命令はコマ
ンドバッファ１から取り出して実行される。コマンドバ
ッファ１は、所定容量を有する複数個の単位コマンドバ
ッファ（CB）を備え、該各単位コマンドバッファ（CB）
に対してそれぞれ外部アドレスおよびコマンドバファナ
ンバーの両方が割り付けられる。さらに、半導体集積回
路装置は、外部半導体集積回路100が命令の外部アドレ
スを用いて該命令をデータとして前記コマンドバッファ
１に格納するスレーブ方式の命令格納機能と、半導体集
積回路装置自身がコマンドバッファナンバーを用いて該
命令を外部メモリから直接に該コマンドバッファ１に格
納するコマンドロード方式の命令格納機能とを備えてい
る。これによって、外部バスおよびCPUの負荷を低減し
て効率のよい命令制御を行うことができる。

〔実施例〕

以下、図面を参照して本発明に係る半導体集積回路装
置の一実施例を説明する。

第２図は本発明の半導体集積回路装置の一実施例を示
すブロック図である。同図に示されるように、本実施例
の半導体集積回路装置は、コマンドバッファ１と、コマ
ンドロードユニット2,コマンドスタートユニット3,ビジ
ィレジスタ4,エクセプションレジスタ5,エクセプション
処理ユニット６およびコマンドロード処理ユニット７を
有する制御部10を備えている。ここで、半導体集積回路
装置は、自分自身では命令フェッチを行わずに、例え
ば、第１図に示されるように、マスターCPU100から外部
バス300を介して与えられた命令を実行するスレーブLSI
である。また、第２図において、与えられた命令を実行
する実行ユニット200は、従来と同様なものであり、同
図の半導体集積回路装置では省略されている。さらに、
データI/O 301およびアドレス出力302は、外部バス300
（データバスおよびアドレスバス）を介してCPU100に接
続されている。

第３図は第２図におけるコマンドバッファの構成を示
す図である。同図に示されるように、コマンドバッファ
１は、命令長ｍビットをｎ個分格納することができるRA
M（ランダムアクセスメモリ）として構成されている。

具体的に、例えば、コマンドバッファ１は、32ビット
の容量を有する256個の単位コマンドバッファCB0〜CB25
5を備えている。各単位コマンドバッファCB0〜CB255に
は、外部アドレスおよびコマンドバファナンバーの両方
を割り付けられる。ここで、単位コマンドバッファに割
り付けられる外部アドレスは、マスターCPUから供給さ
れるアドレス信号の所定ビットを使用することができ、
具体的に、16ビットのアドレス信号から上位６ビットお
よび下位２ビットを除いた８ビットの信号を使用するこ
とができる。そして、半導体集積回路装置（スレーブLS
I）の外部からは外部アドレスによりコマンドバッファ
１内の所定の命令を指定し、また、該スレーブLSIの内
部における命令やレジスタの設定ではコマンドバッファ
ナンバーを用いてコマンドバッファ１における命令を指
定するようになっている。

本実施例のスレーブLSIは、外部LSI100が外部アドレ
スを用いて命令をデータとしてコマンドバッファ１に格
納するスレーブ方式の命令格納機能と、スレーブLSI自
身がコマンドバッファナンバーを用いて命令を外部メモ
リから直接にコマンドバッファ１に格納するコマンドロ
ード方式の命令格納機能とを備えている。

第３図を参照して説明したように、コマンドバッファ
１の各単位コマンドバッファCB0〜CB255には、外部アド
レス（I/Oアドレス）が割り付けられているので、外部
アドレスを指定してCPU（外部LSI:マスターCPU）が命令
をデータとして書き込むことができる。

さらに、コマンドバッファ１の各単位コマンドバッフ
ァCB0〜CB255には、コマンドバッファナンバーも割り付
けられているので、スレーブLSI自身が外部メモリから
直接命令を取り込むことができる。この場合の命令ロー
ドは通常のオペランドのロードを利用することになる。
すなわち、第２図に示されるように、コマンドロード処
理ユニット７は、アドレスベースレジスタ71,アドレス
インデックスレジスタ72,アドレスカリキュレーション
部73,アドレストランスレーション部74およびエレメン
トナンバーレジスタ75を備えている。そして、通常のオ
ペランドのロード・ストアで使用するアドレスベースレ
ジスタ71,アドレスインデックスレジスタ72に対して、
命令が格納されている外部メモリのベースおよびインデ
ックスを設定しロードの起動をかける。ロードの起動が
かかると本実施例のスレーブLSIは、アドレスカリキュ
レーション部73およびアドレストランスレーション部74
によって、順次アドレス（コマンドバッファナンバー）
を生成し、そのアドレスにある命令を外部メモリからコ
マンドバッファ１へ取り込むようになっている。ここ
で、コマンドバッファ１へ取り込む命令数は、エレメン
トナンバーレジスタ75により、ロードの起動をかける前
にその数が設定されるようになっている。

第４図は第２図におけるコマンドロードレジスタの構
成を示す図である。同図に示されるように、コマンドロ
ードレジスタ21には、ロードしている命令をコマンドバ
ッファ１のどこへ格納したらよいかを設定するコマンド
ロードナンバーと、ロード起動をかけるためのロードス
タートビットが設けられている。ここで、コマンドロー
ドナンバーは、格納開始のスタートポインタを示してい
る。CPU（外部LSI100）がこのコマンドロードレジスタ2
1を設定するとロード起動がかかり、ロード起動がかか
ると順次命令を自らロードをする。このとき、ロードポ
インタ22は、順次コマンドバッファナンバーを“＋1"だ
けインクリメントし、ロードされた命令を格納する単位
コマンドバッファCBを示すようになっている。

また、コマンドロードナンバーは、コマンドバッファ
１のどこから格納を開始するかを示すものなので、この
設定を変えることによりコマンドバッファ１の途中（任
意の位置の単位コマンドバッファCB）からロードした命
令を格納して行くことができる。

ところで、スレーブ方式とコマンドロード方式には、
それぞれ長所および短所があり、それぞれの長所を使い
分けることにより効率の良い命令の格納、書き換え等を
行うことができる。すなわち、通常は、多数命令列をロ
ードしたい場合はコマンドロード方式を使用し、命令の
一部を書き換えたい場合はスレーブ方式を使用すれば効
率がよい。

ここで、スレーブ方式とコマンドロード方式の長所お
よび短所を示す。

まず、スレーブ方式の長所は、コマンドバッファのア
ドレスを指定して命令をデータとして送信するので、多
数命令列の一部及び命令列の途中を少しだけ書き換えた
い場合はCPUのI/Oライトと同じ要領で良い。

また、コマンドロード方式の長所は、外部メモリから
自らアドレスを出力してロードする場合は、関係するレ
ジスタの設定して起動をかけるだけなので、CPU側の命
令長が長くなることもなくCPU命令のメモリ効率がよく
またアドレスを一々指定しないのでプログラムが楽であ
る。さらに、ロードするバスI/Fはオペランドロードの
バスI/Fを使用しそれらは自分自身で閉じているので専
用化して高速にすることができる。

一方、スレーブ方式の短所は、CPUからのI/Oライトで
命令を順次ライトする場合は、バスI/Fが専用のもので
ないと時間がかかり性能が低下する（通常はCPUに専用
化したバスタイミングにするとCPUが決まってしまうの
で汎用化の面からは得策ではない）。さらに、CPUの転
送命令を使用してスレーブLSIの命令をデータと送信す
るのでCPUの命令長が長くなりCPU命令のメモリ効率が悪
い。

また、コマンドロード方式の短所は、多数命令列の一
部を何回も書き換えたい場合は、その都度レジスタ等の
設定をしなければならないので手間がかかる。

次に、命令の起動方法を説明する。コマンドバッファ
１に格納された命令は、以下のようなコマンドスタート
レジスタで起動をかけることにより実行される。

第５図は第２図におけるコマンドスタートレジスタの
構成を示す図である。同図に示されるように、コマンド
スタートレジスタ31には、命令をスタートするコマンド
バッファ１の開始ナンバー（コマンドスタートナンバ
ー）と、命令の実行起動をかけるためのコマンドスター
トビットが設けられている。そして、CPU（外部LSI10
0）がこのコマンドスタートレジスタ31に設定すること
により起動がかかる。

起動がかかると、コマンドスタートナンバーで示され
たコマンドバッファ１内にある命令から順次実行して行
くことになる。ここで、プログラムポインタ32は、次に
コマンドバッファ１内のどこの命令を実行するかそのナ
ンバーを示しており、分岐の場合（後述する）以外は
“＋1"ずつインクリメントされるようになっている。ま
た、コマンドスタートナンバーは、コマンドバッファ１
のどこから命令を開始するかを示すものなので、この設
定を変えることによりコマンドバッファ１の途中（任意
の位置の単位コマンドバッファCB）から命令を実行する
ことができる。

第６図は本発明の半導体集積回路装置における命令実
行の終了方法の一例を説明するための図である。

命令実行の終了は、命令としてストップ命令を持ち、
該ストップ命令を検出し且つその前までの命令の実行が
全て終了したことを検出した場合に行われる。従って、
コマンドバッファ１にはストップ命令で区切られた複数
の命令列（第６図中の命令A,B,C）を格納することがで
き、それぞれコマンドスタートレジスタ31のコマンドス
タートナンバーで設定されたコマンドバッファナンバー
に対応する単位コマンドバッファにある命令からストッ
プ命令の前にある命令までを実行するようになってい
る。

このように、コマンドスタートレジスタ31およびスト
ップ命令でコマンドバッファ１における命令を制御する
ことによって、一度コマンドバッファ１内に命令を格納
してしまえば、同じ命令列を実行する場合はただ起動か
けるだけになるので、CPUとスレーブLSI間に命令を送受
信する必要がなくなる。ここで、命令は、上書きされな
い限り残っているので、命令の一部だけを書き換えて再
実行することも容易である。また、SIMD型の命令でもコ
マンドバッファ１に格納しておけば良いので、CPUとス
レーブLSI間のシステム性能が落ちることはない。

ところで、コマンドバッファ内で条件分岐が行えない
と、従来のFIFO方式のものと同様に、CPUの負荷が重く
なるので、本実施例のスレーブLSIでは、以下の方式で
条件分岐を実現する。

第７図は本発明の半導体集積回路装置におけるコマン
ドバッファ内の条件分岐処理の一例を説明するための図
である。

まず、コマンドバッファ１内に格納して実行できる以
下のような比較命令と条件分岐命令を設ける。

比較命令：浮動小数点や整数等の数値を条件比較
（＞，＜，＝，≠等）して、条件が成立したかどうかの
フラグをレジスタにセットする（第２図においては、レ
ジスタおよびフラグは省略されている）。

条件分岐命令：命令フィールドで分岐先のコマンドバ
ッファ１における（単位コマンドバッファCB）のコマン
ドバッファナンバーを設定できるようにして、比較命令
を行った結果のフラグを検出し、条件が成立しているな
らば本条件分岐命令で設定されているコマンドバッファ
ナンバーへ分岐してその命令から実行を開始する。ま
た、条件不成立ならば本条件分岐命令の次の命令から実
行する。

従って、命令実行中にコマンドバッファナンバーを制
御するプログラムポインタ32は、条件分岐が起こると分
岐先のコマンドバッファナンバーを指すことになり、ま
た、分岐が起こらなかった場合には“＋1"だけインクリ
メントすることになる。ここで、比較命令と条件分岐命
令において、注意を要する点は、条件分岐命令を実行す
る時には、必ず前にある比較条件命令が終了していなけ
ればならないということである。

第８図は本発明の半導体集積回路装置における比較命
令実行のフラグ処理の一例を説明するための図である。
同図に示されるように、本実施例のスレーブLSIには、
比較命令が終わったかどうかを表すフラグ８（フラグビ
ット：第２図中では省略）が設けられていて、比較命令
実行中の場合には条件分岐命令にウェイトをかけて実行
させないようになっている。そして、パイプライン処理
により命令を実行する場合には、前の結果を待たない内
に次の命令の実行を開始するため、上記のフラグ処理に
よって条件分岐を行うことになる。

ここで、第２図に示されるように、エクセプション処
理ユニット６は、コマンドキュー61,コマンドデコーダ
＆チェック部62およびコントロール部63を備えていて、
コマンドスタートレジスタ31によりコマンド実行の起動
がかかると、プログラムポインタ32が示しているコマン
ドバッファナンバーに対応する単位コマンドバッファCB
内の命令を順次コマンドキュー61に取り込むようになっ
ている。そして、これらの命令は、コマンドデコーダ＆
チェック部62においてデコードおよびチェックされ、命
令が実行できるならばコントロール部63を介して実行ユ
ニット200で実行される。そして、上述したストップ命
令を検出するまでこれを繰り返すことになる。

命令の起動がかかり実行を開始すると、ビジィレジス
タ４にビジィビットがセットされ、外部ビジィ端子303
がアクティブにされる。このビジィレジスタ４におい
て、コマンドバッファ１内にある命令を実行している間
は、ビジィビットがセットされたまま（ビジィ状態）に
なっている。そして、CPUは、ビジィレジスタ４のビジ
ィビットをリードするか、または、外部ビジィ端子303
をポーリングすることによって、命令実行しているかど
うかを認識することができる。ここで、CPUは、スレー
ブLSIで命令が実行されている場合には、コマンドバッ
ファ１内の命令やレジスタの内容等を書き換えてはいけ
ないのはいうまでもない。このとき、CPUはビジィを見
て判断するが、もしスレーブLSIがビジィならば、CPUは
該スレーブLSIに対してライト動作は行えないが、他の
仕事を行うことができるので（ビジィがわかればリトラ
イ動作を行う必要がない）、CPUとスレーブLSIは独立し
て処理を行うことができることになる。すなわち、CPU
は、スレーブLSIによって制約を受けることがなくな
り、システムの性能低下を抑えることができる。

第９図は本発明の半導体集積回路装置における例外通
知処理の一例を説明するための図である。

ストップ命令を検出する前に、例外が発生して強制的
に処理を終了させなければならない場合は、命令がイン
バリッドの場合と、命令を実行した結果がインバリッド
の場合とがある。

命令の例外が発生した個所をCPUへ通知することは重
要なことであり、本実施例のスレーブLSI（半導体集積
回路装置）には、第２図および第９図に示されるよう
に、エクセプションレジスタ４が設けられている。そし
て、例外が発生したコマンドバッファ１（単位コマンド
バッファCB）のコマンドバッファナンバーをエクセプシ
ョンレジスタ４に格納し、CPU（外部LSI）がリードでき
るようになっている。ここで、例外の発生は、割り込み
等で通知するのが好ましい。

命令がインバリッドの場合には、コマンドデコーダ＆
チェック部62で検出することができるので、命令がイン
バリッドならば、そのコマンドバッファナンバーを戻
す。また、命令を実行した結果がインバリッドの場合に
は、実行中のコマンドバッファナンバーを格納してお
き、例外が発生したらそのコマンドバッファナンバーを
戻すようになっている。ここで、例外が発生した場合に
は、外部ビジィ端子303はビジィ状態からレディ状態を
示すように変化する。

以上詳述したように、本発明の一実施例としての半導
体集積回路装置は、コマンドバッファを備えているの
で、命令がコマンドバッファ内にあるならば、その都度
命令をCPU（外部LSI）からスレーブLSIへ送信する必要
がなく、さらに、命令列を複数個格納することができる
ので、外部バスおよびCPUの負荷を低減することがで
き、そして、スリーブLSIを特定のCPUに専用化すること
なしに、CPUとスレーブLSI間のシステム性能を向上させ
ることができる。さらに、本発明の一実施例としての半
導体集積回路装置は、スレーブ方式とコマンドロード方
式の２つの命令格納機能を有しているので、効率のよい
命令の格納および書き換えを行うことができ、また、ス
レーブLSIに対して一度起動をかければ、CPUは他の仕事
ができるので、スレーブLSIを一々制御する必要がな
い。その上、本発明の一実施例としての半導体集積回路
装置は、条件分岐を行うことができるので、CPUが一々
介在する必要がなくなり、また、SIMD型の命令を実行す
る場合でも命令の送受信がネックでシステム性能が低下
するようなことがない。

〔発明の効果〕

以上、詳述したように、本発明の半導体集積回路装置
は、与えられた命令を格納すると共に、順次取り出して
実行することのできるコマンドバッファ（RAM）を内部
に設けることによって、外部バスおよびCPUの負荷を低
減して効率のよい命令制御を行うことができる。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路装置の原理を示す
ブロック図、 第２図は本発明の半導体集積回路装置の一実施例を示す
ブロック図、 第３図は第２図におけるコマンドバッファの構成を示す
図、 第４図は第２図におけるコマンドロードレジスタの構成
を示す図、 第５図は第２図におけるコマンドスタートレジスタの構
成を示す図、 第６図は本発明の半導体集積回路装置における命令実行
の終了方法の一例を説明するための図、 第７図は本発明の半導体集積回路装置におけるコマンド
バッファ内の条件分岐処理の一例を説明するための図、 第８図は本発明の半導体集積回路装置における比較命令
実行のフラグ処理の一例を説明するための図、 第９図は本発明の半導体集積回路装置における例外通知
処理の一例を説明するための図、 第10図は従来のスレーブLSIとしての半導体集積回路装
置を説明するための図である。 （符号の説明） １……コマンドバッファ、 ２……コマンドロードユニット、 21……コマンドロードレジスタ、 22……ロードポインタ、 ３……コマンドスタートユニット、 31……コマンドスタートレシスタ、 32……スタートポインタ、 ４……ビジィレジスタ、 ５……エクセプションレジスタ、 ６……エクセプション処理ユニット、 61……コマンドキュー、 62……コマンドデコーダ＆チェック部、 63……コントロール部、 ７……コマンドロード処理ユニット、 71……アドレスベースレジスタ、 72……アドレスインデックスレジスタ、 73……アドレスカリキュレーション部、 74……アドレストランスレーション部、 75……エレメントナンバーレジスタ、 100……外部LSI（マスターCPU）、 200……実行ユニット、 300……外部バス。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/12

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】外部半導体集積回路から外部バスを介して
   与えられた命令を実行する実行ユニットを有する半導体
   集積回路装置であって、 ランダムアクセスメモリ構成のコマンドバッファ、およ
   び、該コマンドバッファを制御する制御手段を具備し、 前記与えられた命令を該コマンドバッファに格納すると
   共に、必要な命令を該コマンドバッファから取り出して
   実行し、 前記コマンドバッファは、所定容量を有する複数個の単
   位コマンドバッファを備え、該各単位コマンドバッファ
   に対してそれぞれ外部アドレスおよびコマンドバファナ
   ンバーの両方を割り付け、そして、 前記半導体集積回路装置は、前記外部半導体集積回路が
   前記命令の外部アドレスを用いて該命令をデータとして
   前記コマンドバッファに格納するスレーブ方式の命令格
   納機能と、該半導体集積回路装置自身がコマンドバッフ
   ァナンバーを用いて該命令を外部メモリから直接に該コ
   マンドバッファに格納するコマンドロード方式の命令格
   納機能とを備えていることを特徴とする半導体集積回路
   装置。
2. 【請求項２】前記制御手段は、アドレスベースレジス
   タ、アドレスインデックスレジスタ、エレメントナンバ
   レジスタおよびコマンドロードレジスタを具備し、前記
   半導体集積回路装置自身が前記命令を直接に前記コマン
   ドバッファへ格納するようにした請求項第１項に記載の
   半導体集積回路装置。
3. 【請求項３】前記制御手段は、前記コマンドバッファに
   格納された命令の開始位置を指すコマンドスタートレジ
   スタを具備し、該コマンドスタートレジスタおよび該コ
   マンドバッファに格納されるストップ命令により該コマ
   ンドバッファ内の命令を実行するようにした請求項第１
   項に記載の半導体集積回路装置。
4. 【請求項４】前記コマンドバッファに格納される命令
   は、比較命令および条件分岐命令を備え、該コマンドバ
   ッファ内における分岐処理を実行するようにした請求項
   第１項に記載の半導体集積回路装置。
5. 【請求項５】前記制御手段は、前記比較命令の実行中を
   示すフラグを備え、前記条件分岐命令を制御するように
   した請求項第３項に記載の半導体集積回路装置。
6. 【請求項６】前記制御手段は、前記コマンドバッファの
   命令の実行を開始してから終了するまでビジィ状態であ
   ることを表すビジィレジスタおよび外部端子を備え、外
   部に対してビジィ状態を出力するようにした請求項第１
   項に記載の半導体集積回路装置。
7. 【請求項７】前記制御手段は、例外が発生した時に該例
   外が発生したコマンドバッファナンバーを格納するエク
   セプションレジスタを備え、外部に対して例外発生個所
   を出力するようにした請求項第１項に記載の半導体集積
   回路装置。