JPS589457B2

JPS589457B2 - リンク・レジスタ・システム

Info

Publication number: JPS589457B2
Application number: JP55064221A
Authority: JP
Inventors: ジヨール・カルヴイン・レイニンガー; ピーター・タツペン・フエアチヤイルド
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1979-06-21
Filing date: 1980-05-16
Publication date: 1983-02-21
Also published as: JPS564847A; IT8021993A0; IT1209221B; BR8003880A; US4296470A

Description

【発明の詳細な説明】本発明の技術分野本発明はコンピュータ・システム及びブリフエツチ・マ
イクロプロセッサのための割込み機構に関し、更に具体
的にはマイクロプロセッサ・サブルーチン及び割込みサ
ブルーチンのプログラム実行のために共通のリンク・レ
ジスタを使用することに関する。

背景の技術外部の源とマイクロプロセッサとの間の通信は、典型的
にはその外部源及びマイクロプロセッサの双方によって
制御される。

１つの典型的なマイクロプロセッサ・システムは命令ブ
リフエツチ・マイクロプロセッサであり、そこにおいて
マイクロプロセッサは１又は２サイクルでマイクロ命令
を処理する。

記憶装置からマイクロ命令がフエツチされる場合、現在
の命令の実行中、次のマイクロ命令がフエツチされるよ
うに行われる。

マイクロプロセッサに関連した周辺装置から割込み要求
が受取られた時、典型的には割込みルーチンが開始され
、この割込みルーチンは通常割込みの原因を決定し要求
にサービスを与える。

割込みルーチンを実行する時、サブルーチンを使用する
のが望ましい。

それは例えば、基本的乗算及び除算の機能を実行するた
めに、サブルーチンが必要となるマイクロプロセッサの
場合にそうである。

サブルーチンはネストされるかも知れない。

即ち、割込みルーチンは三角法サブルーチンを呼出し、
三角法サブルーチンは平方根サブルーチンを呼出し、平
方根サブルーチンは除算サブルーチンを呼出す場合など
である。

割込まれたマイクロプロセッサ・プログラムは有効なデ
ータ・アドレスを１個又はそれ以上のリンク・レジスタ
に記憶してよい。

このリンク・レジスタはマイクロプロセッサと関連して
おり、通常ネストされたサブルーチンと共に使用される
。

割込みサブルーチンの実行中では、追加のリンク・レジ
スタが使用されねばならない。

追加的レジスタの必要性は、マイクロプロセッサ・シス
テムのコスト及び複雑性を増大し、回路コンポーネント
を非効率的に使用する結果を生じる。

こうして、リンク・レジスタ・システムへの必要性が生
じる。

リンク・レジスタ・システムでは、通常のマイクロプロ
セッサ・プログラムの実行中リンク・レジスタに含まれ
たデータ・アドレス情報を記憶することができる。

この記憶によって、割込みルーチンはサブルーチン・ア
ドレスを記憶するために同一のリンク・レジスタを利用
することができ、後に割込みルーチンが完了しメイン・
マイクロプロセッサ・プログラムへのリエントリイが開
始されようとする時、リンク・レジスタの元の内容を復
元することができる。

更に、割込みルーチンの間にデータを充たされたリンク
・レジスタの数を監視するサブシステムを含んだリンク
・レジスタ・システムの必要性が生じるに至った。

このようなサブシステムは、割込みルーチンを実行した
後、リンク・レジスタの内容を復元するため必要である
。

本発明の要約本発明に従って、命令ブリフエツチ・マイクロプロセッ
サと共に使用されるリンク・レジスタ記憶復元システム
が実現される。

リンク・レジスタ・システムは、サイクル動作を行うマ
イクロプロセッサ装置と、データ及び命令を記憶する記
憶ユニットとを含むデータ処理システムにおいて実施し
てよい。

プロセッサはアクセスされた命令に応答してプロセッサ
・プログラムの間に指定された動作を実行し、かつプロ
セッサに関連した複数の周辺装置から来る割込み要求に
応答する。

システムはプリフエッチ・モードで動作する。

即ち、その場合、現在の命令が実行されている間に、次
に続く命令が記憶ユニットからフエツチされる。

リンク・レジスタ・システムは記憶ユニットと連結した
命令アドレス・レジスタを含む。

この命令アドレス・レジスタは一連の命令中プリフエツ
チされるべき次の命令のアドレスを保持する為のもので
ある。

記憶アドレス・レジスタが命令アドレス・レジスタ及び
記憶ユニットへ連結される。

それは現在の命令の実行中、次に続く命令のアドレスを
受取って、この命令を記憶ユニットから読出すためであ
る。

割込み要求の受入れに続く最初のサイクルで、命令アド
レス・レジスタがプリフエツチされるべき次の命令のア
ドレスへ更新されるのを禁止する割込み回路が設けられ
ている。

割込み要求が複数の周辺装置の１個から出された時に存
在する命令アドレス・レジスク、ページ・レジスタ、状
況ビット・レジスタの値を記憶する割込みリンク・レジ
スタが設けられる。

割込みルーチンの開始と共に、命令アドレス・レジスタ
、ページ・レジスタ、状況ビット・レジスタの内容を割
込みリンク・レジスタへ転送する回路が設けられている
。

更に、割込みルーチンの実行完了後、命令アドレス・レ
ジスタ、ページ・レジスタ、状況ビット・レジスタの内
容を復元する回路が設けられている。

即ち、割込みルーチンが完了した後、命令アドレス・レ
ジスタ、ページ・レジスタ、状況ビット・レジスタは使
用可能になる。

更に、割込みルーチンで動作しでいる間、各々のブラン
チ・アンド・リンク命令及びリターン命令の実行を記録
する回路が設けられている。

更に、ブランチ・アンド・リンク命令とリターン命令と
の数の差を決定する回路が設けられている。

即ち、リターン命令め数がブランチ・アンド・リンク命
令の数より大きい時、リターン命令は割込みリンク・レ
ジスク中に記憶された情報を命令アドレス・レジスタ、
ページ・レジスク、状況ビノト・レジスタへ自動的ζこ
復元させ、それらを割込まれたプログラムが使用できる
ようにする。

実施例の説明第１図を参照すると、そこには命令ブリフエツチ・マイ
クロプロセッサの主たるデータ・フロー素子及びその接
続態様が示される。

小さな例外を除けば、この図に示されるマイクロプロセ
ッサ構成は米国特許第４０３８６４２号の第１７図に示
されるものと同じである。

マイクロプロセッサは１０で示され、プログラム命令及
びデータを記憶する主記憶ユニット１２を含む。

プログラムは、主記憶ユニット１２から順次にその命令
を読出し、これらの命令を一時に１個宛線１６を介して
命令レジスタ１４へ置くことによって実行される。

マイクロプロセッサ１０は命令レジスタ１４へ１６ビッ
ト命令を入れることによって制御される。

その命令Ｄビット０〜２は命令モードを限定する，モー
ド０，１，２は演算及び論理命令のために使用される。

モード３は入出力命令のために使用される。

記憶装置の読出し書込み命令は２つのサイクルを必要と
し、モード４及び５を利用する。

モード６及び７はブランチ命令のために使用される，命
令レジスタ１４にある１６ビット命令の命令コード部分
は、マイクロプロセッサ１０内で必要な制御信号を発生
するためデコーダ１８によって利用される。

クロック・タイミング発生器２０は発振器２２によって
駆動され、デコーダ１８ヘクロツク信号を与える。

成功ブランチ（ｓｕｃｃｅｓｆｕｌｂｒａｎｃｈ）形
の命令を除いて、次の命令のアドレスは命令アドレス・
レジスタ（ＩＡＲ）２４中に存在する。

命令レジスタ１４中の現命令の実行中、■ＡＲ２４中の
次の命令アドレスは線２８を介して記憶アドレス・レジ
スク（ＳＡＲ）２６ヘセットされる。

それは線３０を介して主記憶ユニット１２中の次の命令
をアドレスするためである。

命令レジスタ１４は線３１を介してＳＡＲ２６へ接続さ
れる。

ＳＡＲ２６中のアドレスは現命令の実行中主記憶ユニッ
ト１２へ転送され、次の命令のブリフエツチに利用され
る。

換言すれば、次の命令は現命令が実行されている同じサ
イクルでフエツチされる。

ＳＡＲ２６中のアドレスが線３０を介して主記憶ユニッ
ト１２へ転送される時、そのアドレスは線３４を介して
増進器３２によって増進される。

増進されたアドレスはＩＡＲ２４ヘセットされ、次に続
く命令のアドレスをその中に形成する。

もし成功ブランチ形の命令が命令レジスタ１４中にセッ
トされていれば、次の命令をフエツチするため、命令レ
ジスタ１４、命令によってアドレス可能なデータ・アド
レス・レジスク（ＤＡＲ）４０又は補助データ・アドレ
ス・レジスタ（ＡＵＸＤＡＲ）６０から線４２を介して
ＳＡＲ２６ヘブランチ・アドレスが与えられる。

もし元のブランチ点への戻りが後に望まれるならば、こ
の時点で、ＩＡＲ２４の内容が線４８を介してリンク１
レジスタ４６へ置かれる。

それはブランチが生じたプログラム地点に続く次の命令
へ後に戻ることを可能にするためである。

リンク２レジスタ５０が線５２を介してリンク１レジス
タ４６へ接続される。

リンク３レジスタ５４は線５６を介してリンク２レジス
タ５０へ接続される。

リンク２レジスク５０及びリンク３レジスク５４は複数
のリターン・アドレスを記憶する手段となる。

主記憶ユニット１２からデータを読出し又はそこへデー
タを書込むため、記憶ユニットのアドレス（記憶アドレ
ス）はＤＡＲ４０又はＡＵＸＤＡＲ６０から得られる。

これらは線６２及び６４を介して相互に接続される。

ＤＡＲ４０又はＡＵＸＤＡＲ６０の適当な１つからの記
憶アドレスは、線４２を介してＳＡＲ２６ヘセットされ
る。

同時に、この記憶アドレスは線３４を介して増進器３２
によって増進され、増進されたアドレスは線６６を介し
てＤＡＲ４０及びＡＵＸＤＡＲ６０の１つへ戻されて
よい。

増進されないアドレスはそのＤＡＲから得られたのであ
る。

従って、ＤＡＲ４０及びＡＵＸＤＡＲ６０は、ＩＡＲ
２４が命令のためにアドレス機能を与えるのと同じよう
に、データのためにアドレス機能を与えることが分る。

マイクロプロセッサ１０は３本の主たるバスを介して外
部源と通信する。

これらのバスはデータ・バス・イン（ＤＢＩ）７０、デ
ータ・バス・アウト（ＤＢＯ）７２、アドレス・バス・
アウト（ＡＢＯ）７４である。

アドレスーバス・アウト７４は命令レジスタ１４から複
数ビット・コードを与える。

このコードは、データ・バス・イン７０上に置かれるデ
ータを有する外部レジスタ又は回路素子、又はデータ・
バス・アウト７２上に存在するデータを受取る外部レジ
スタ又は回路素子を選択するために使用される。

データ・バス・イン７０から受取られた人来データはＡ
レジスタ７６及びＢレジスタ７８ヘセットされる。

次いで、Ａレジスタ７６及びＢレジスタ７８にセットさ
れたデータは、バス８０を介して主記憶ユニット１２へ
直接に与えられるか、線８４及び８６を介して演算論理
ユニツト（ＡＬＵ）８２へ与えられることによって最終
的に線９０を介して局部記憶ユニット８８へ与えられて
よい。

局部記憶ユニット８８はアドレス可能なワーキング・レ
ジスクのスタックであって、マイクロプロセッサ１０に
よって処理されでいるデータ又はオペランドを一時的に
保持する。

局部記憶ユニット８８は、線９４を介して命令レジスタ
１４に存在している命令の適当なアドレス・フィールド
によってアドレスされる。

典型的なＲＲ杉式の動作については、命令は局部記憶ユ
ニットの２つのアドレス・フィールドを含む。

それらのアドレス・フィールドの各々は、動作に関与す
る２つのオペランドの各々に対応ずる。

局部記億ユニット８８中に含まれるデータ又はオペラン
ドは、線１００を介してアセンブラ回路９８へ読出され
、線１０２及び１０４を介してＡレジスタ７６又はＢレ
ジスタ７８へセットされる。

命令レジスタ１４は線１０６を介してアセンブラ９８へ
接読される。

例えば算術加算命令の場合、Ａレジスタ７６の内容はＡ
ＬＵ８２によってＢレジスクγ８の内容へ加算され、そ
の結果は局部記憶ユニット８８へ戻される。

他方、命令レジスタ１４の適当な命令によって、Ａレジ
スタ７６及びＢレジスタ７８の内容はデータ・バス・ア
ウト７２の上に置かれ、マイクロプロセッサ１０が接続
されているハードウエアのレジスタへ転送されることが
できる。

更に、Ａレジスタ７６及びＢレジスタ７８の内容は、適
当な命令によりバス８０を介して主記憶ユニット１２へ
転送されてよい。

データが主記１意ユニット１２から読出される時、それ
はアセンブラ９８を介してＡレジスタ７６及びＢレジス
タ７８へ与えられる。

次いでデータはＡＬＵ８２を介して局部記憶ユニット８
８へ与えられるか、データ・バス・アウト７２上に置か
れてよい。

命令レジスタ１４ヘセットされた各々の命令は、命令コ
ード・フィールドを含む。

この命令コードは、線１１０を介してデコーダ１８へ与
えられる。

デコーダ１８は線１１２を介してクロツク・タイミング
発生器２０からＴ０〜Ｔ１１クロック・タイミング信号
を受取る。

デコーダ１８は命令コードを解読し、適当な時点に各種
のデータ・フロー制卸ゲート及び適当なレジスタへ適当
な制御信号を与える。

それは、その特定の命令のために、マイクロプロセッサ
１０中でデータ又はオペランドの所望の移動が起るよう
にするためである。

適当な場合、デコーダ１８は適当な信号をＡＬＵ８２へ
与え、加算、減算又はその他の論理機能を実行するよう
に命じる。

ＮＬＵ８２に関連して、ＡＬＵ状況ラッチ１２０，１２
２，１２４が線１２６を介してＡＬＵ８２へ接続される
。

ＡＬＵ状況ラッチ１２０，１２２，１２４は、桁上げつ
き加算が必要である場合、４ビットより多いビットによ
つて表わされた数の加算を可能とし、ＡＬＵ８２の動作
の結果をテストしてブランチ命令をとらせる機構を与え
る。

デコーダ１８は線１４８を介してブランチ・アンド・リ
ンク命令を発生し、線１５０を介してリターン命令を免
生じ、線１５２を介して割込み能動命令を発生する。

これらの命令は全てプロセッサ割込み処理論理制御回路
１４０へ印加される。

デコーダ１８は線１６０を介してページ・ラッチ１６２
へ命令を発生する。

ページ・ラツチ１６２はビットＤ，■，Ｘ１，Ｘ２，Ｘ
３，Ｘ４，Ｘ５、を有する。

ページ・ラツチ１６２は線１６３を介して出力をリンク
１レジスタ４６へ印加する。

プロセッサ割込み処理論理制御回路１４０は、マイクロ
プロセッサ１０と関連した周辺装置（図示せず）から線
１４２を介して外部割込み要求信号を受取る。

プロセッサ割込み処理論理制御回路１４０は、発撮器２
２から線１４４を介して入力を受取り、クロック・タイ
ミング発生器２０から線１４６を介して入力を受取る。

ページ・ラツチ１６２及びＡＬＵ状況ラッチ１２０，１
２２，１２４の出力は線１６５及び１６６を介してＡＮ
Ｄ回路１６７へ印加される。

ＡＮＤ回路１６７は、線１６８を介して行われる割込み
処理論理制御回路１４０の制御の下で、上記ページ・ラ
ッチ及びＡＬＵ状況ラッチのビットを割込みリンク・レ
ジスタ（ＩＬＲ）１７０ヘセツトする。

次いで、プロセッサ割込み処理論理制御回路１４０は線
１６４を介してページ・ラツチＡＬＵ状況ラッチ・リセ
ット信号を発生する。

このリセット信号はページ・ラツチ１６２及びＡＬＵ状
況ラッチ１２０，１２２，１２４へ印加される。

プロセッサ割込み処理論理制御回路１４０は、線１９０
を介して外部制御回路への「割込み要求許容」信号を発
生し、かつ線１９２を介してｒｓＡＲを記憶ロケーショ
ン００８へ強制する」信号を発生する。

この信号はＳＡＲ２６へ印加される。ＩＡＲ２４の出力
は線２８を介してＡＮＤ回路１７２へ印加される。

ＡＮＤ回路１７２は線１７４を介してプロセッサ割込み
処理論理制御回路１４０によって発生された「ＩＡＲを
割込みリンク・レジスタへセット」信号を受取る。

それはＩＡＲ２４の内容をＩＬＲ１７０へ印加するため
である。

割込みルーチンが完了し、マイクロプロセッサ１０が制
御をメイン・プログラムへ戻した後に、リターン命令は
ＩＬＲ１７０の出力をＡＮＤ回路１８４へ印加させる。

更に、ＡＮＤ回路１８４は．線１８６を介してプロセッ
サ割込み処理論理制御回路１４０によって発生された「
割込み前の状態を復元」信号を受取る。

ＡＮＤ回路１８４の出力は線１８０を介してページ・ラ
ツチ１６２、ＳＡＲ２６、ＡＬＵ状況ラッチ１２０，１
２２，１２４の内容を割込み前の値へ復元する。

更に、プロセッサ割込み処理論理制御回路１４０は、線
１９４を介して、「リンク・レジスタからＳＡＲへのゲ
ート禁止」信号を発生する。

この信号はＡＮＤ回路１９６へ印加され、リンク１レジ
スタ４６の内容が線１９８を介してＳＡＲ２６ヘセット
されるのを禁止する。

第２図を参照すると、そこにはプロセッサ割込み処理論
理制御回路１４０が示される。

前述した構成要素と同じものには同じ番号が使用される
。

命令レジスタ１４及びデコーダ１８の動作により、線１
５２を介して割込み能動信号が発生され、割込み能動ラ
ツチ２１２をセットするためそこへ印加される。

更に、割込み能動ラツチ２１２はクロツク・タイミング
発生器２０からＴ４クロツク信号を受取る。

外部割込み要求信号は線１４２を介して割込み要求ラツ
チ２１４へ印加され、更に線１４４を介して発振器２２
によって発生されたクロツク信号がそこへ印加される。

割込み要求ラツチ２１４は、例えば内部リセット能力を
もたないデュアルＤ正端トリガ・フリツプ・フロツプよ
り構成されていてよい。

割込み要求ラツチ２１４及び割込み能動ラツチ２１２の
出力は、線２１８及び２２０を介してＡＮＤ回路２１６
へ印加される。

割込み要求ラツチ２１４は外部割込み要求信号がない場
合でも自動的にリセットされず、後述するリセット信号
によってリセットされる。

割込み要求ラツチ２１４をセットするため外部割込み要
求信号が生じた時に、もし割込み能動ラツチ２１２がセ
ットされなければ、割込み能動ラツチ２１２をセットす
るため割込み能動信号が発生されるまで、割込み要求ラ
ツチ２１４はセットされたままである。

ＡＮＤ回路２１６の出力は、時間Ｔ０でクロツクされる
割込み有効ランチ２２６へ印加される。

更に、ＡＮＤ回路２１６の出力は、先行する動作中クロ
ツクが停止されていれば、マイクロプロセッサ１０のク
ロツクを再スタートさせる。

割込み有効ラッチ２２６の出力は、Ｔ２クロツク信号を
受取るＡＮＤ回路２３０へ印加される。

もしマイクロプロセッサ１０が成功ブランチ動作を実行
していないか、メモリ・データ・サイクルを実行してい
なければ、成功ブランチ信号及びアモリ・データ・サイ
クル信号がＡＮＤ回路２３０へ印加される。

次いで、ＡＮＤ回路２３０の出力は、線２３６を介して
割込みモード・ラツチ２３２及び「次命令及びＩＡＲ更
新中断」ラツチ２３４をセットする。

マイクロプロセッサ１０のモード４及びモード５の動作
は、命令フエツチ及びデータのためのメモリ・フエツチ
を必要とする。

もしマイクロプロセッサ１０がメモリ・データ・サイク
ル又は成功ブランチを実行していなければ、クロック時
間Ｔ２において割込みモード・ラツチ２３２及び「次命
令及びＩＡＲ更新中断」ラツチ２３４がセットされ、現
命令が実行されている間にフエツチされている命令は失
われ、命令アドレス・レジスタ２４は依然として次の順
次の命令を指すことになる。

割込みモード・ラツチ２３２の出力は、線２３８を介し
て、本発明の「ブランチ・アンド・リンク及びリターン
」制御回路２４０へ印加される。

割込みルーチンが完了した時、「ブランチ・アンド・リ
ンク及びリターン」制御回路２４０は線１８６を介して
「割込み前の状態を復元」信号を発生し、かつ線１９４
を介して「リンク・レジスタからＳＡＲへのゲート禁止
」信号を発生する。

更に、線２４２を介して割込みモード・ラツチ２３２へ
印加されるリセット信号が「ブランチ・アンド・リンク
及びリターン」制御回路２４０によって発生される。

「ブランチ・アンド・リンク及びリターン」制御回路２
４０の詳細は第３図を参照して後に説明される。

「次命令及びＩＡＲ更新中断」ラツチ２３４の出力は２４６へ印加される。

もしマイクロプロセッサ１０が記憶命令の第１サイクル
になければ、「記憶命令第１サイクル」信号がＡＮＤ回
路２４６へ印加される。

次いでＡＮＤ回路２４６の出力は、Ｔ６クロツク信号を
受取る割込みサイクル・ランチ２５０をセットする。

もしマイクロプロセッサ１０が記憶動作の第１サイクル
にあれば、このサイクルは完了されなければならず、従
って割込みサイクル・ラツチ２５０はセットされない。

割込みサイクル・ランチ２５０の出力は線１９０を介し
て外部制御回路への「割込み要求許容」信号を発生し、
更にＡＮＤ回路２６０，２６２，２６４，２６６，２６
８へ入力を印加する。

ＡＮＤ回路２６０はＴ６クロツク信号を受取ってリセッ
ト信号を発生する。

このリセット信号は線２７２を介して割込み有効ラツチ
２２６、割込み要求ランチ２１４、割込み能動ラッチ２
１２へ印加される。

割込み能動ラツチ２１２はリセット信号が受取られた後
直ちにリセットされる。

クロック時間Ｔ１０で、ＡＮＤ回路２６２は線１７４を
介して「ＩＡＲを割込リング・レジスタへセット」信号
を発生する。

それはＩＡＲ２４の内容をＩＬＲ１７０ヘセットするた
めである（第１図）。

クロツク時間Ｔ。

で、ＡＮＤ回路２６４は線１６８を介して「ページ及び
状況ビットを割込みリンク・レジスタヘセットする」信
号を発生する。

クロック時間Ｔ１で、ＡＮＤ回路２６６は線１６４を介
して「ページ・ラッチ及び状況ラッチをリセットする」
信号を発生する。

この信号は、ページ・ラツチ１６２及びＡＬＵ状況ラッ
チ１２０，１２２，１２４へ印加される（第１図）。

クロック時間Ｔ１〜Ｔ４で、ＡＮＤ回路２６８は線１９
２を介してＳＡＲ２６（第１図）に含まれる値を主記憶
ユニット１２の記憶ロケーション００８の値へ強制する
。

第３図を参照すると、そこには本発明の「ブランチ・ア
ンド・リンク及びリターン」制御回路２４０（第２図）
が示される。

割込みモード・ラツチ２３２（第２図）の出力は線２３
８を介してＡＮＤ回路３００へ印加される。

デコーダ１８（第１図）からの「ブランチ・アンド・リ
ンク」命令は、線１４８を介してＡＮＤ回路３００，３
０２，３０４へ印加される。

割込み要求の後にブランチ・アンド・リンク命令が最初
に発生されてクロック時間Ｔ６になると、ＡＮＤ回路３
００は［ラッチ・リンクＩＪ３０６をセットするための
出力を発生する。

「ラッチ・リンクＩＪ３０６の出力は線３１０を介して
ＡＮＤ回路３０２へ印加される。

クロツク時間Ｔ４で、もし第２のブランチ・アンド・リ
ンク命令がデコーダ１８（第１図）によって発生される
と、ＡＮＤ回路３０２は「ラッチ・リンク２」３１２を
セットする出力を発生する。

「ラッチ・リンク２」３１２の出力は線３１４を介して
ＡＮＤ回路３０４へ印加される。

クロツク時間Ｔ２で、もし第３のブランチ・アンド・リ
ンク命令がデコーダ１８（第１図）によって発生される
と、ＡＮＤ回路３０４の出力は［ラッチ・リンク３」３
１６をセットする。

「ラッチ・リンク１」３０６のセット前では、クロック
時間Ｔ２及びＴ４において「ラッチ・リンク２」３１２
及び「ラッチ・リンク３」３１６はセットされない。

何故ならば、これらラッチ・リンクのセットは「ラッチ
・リンク１」３０６が前にセットされたかどうかに依存
しているからである。

「ラッチ・リンク１」３０６、「ラッチ・リンク２」３
１２、「ラッチ・リンク３」３１６がセットされた時、
それらは割込みルーチンで使用されたリンク・レジスタ
（リンク１レジスタ４６、リンク２レジスタ５０、リン
ク３レジスタ５４）の数を示す（第１図）。

リターン命令が線１５０を介してデコーダ１８によって
発生された時（第１図）、ラッチ・リンクの内容が質問
される。

クロツク時間Ｔ２で、もし割込みモード・ラツチ２３２
（第２図）がセットされていて、線２３８上の出力がＡ
ＮＤ回路３４０へ印加され、「ラッチ・リンク１」３０
６がセットされていなくて、その反転出力が線３３６を
介してＡＮＤ回路３４０へ印加され、リターン命令信号
が存在して、それが線１５０を介してＡＮＤ回路３４０
へ印加されるならば、ＡＮＤ回路３４０は線１８６を介
して「割込み前の状態を復元」信号を発生する。

クロツク時間Ｔ４で、もし「ラッチ・リンク１」３０６
、「ラッチ・リンク２Ｊ３１２、「ラッチ・リンク３」
３１６がセットされていなければ、ＡＮＤ回路３４２は
線２４２を介して割込みモード・ラツチ２３２へのリセ
ット信号を発生する（第２図）。

「ラッチ・リンク１」３０６、「ラッチ・リンク２」３
１２、「ラッチ・リンク３Ｊ３１６をリセットするため
には、デコーダ１８によって発生されたリターン命令信
号が、線１５０を介してＡＮＤ回路３２２，３２４，３
３０へ印加される。

クロツク時間Ｔ６で、もし「ラツチ・リンク２」３１２
がセットされておらず、リンク２レジスタ５０及びリン
ク３レジスタ５４（第１図）が現在割込みルーチンによ
って使用されていないことが示されると、ＡＮＤ回路３
２２の出力は線３２６を介してリセット信号を発生する
。

それは「ラッチ・リンク１」３０６をリセットするため
である。

クロツク時間Ｔ８で、もし「ラッチ・リンク３」３１６
が前にセットされておらず、リンク３レジスタ５４（第
１図）が現在割込みルーチンによって使用されでいない
ことが示されると、ＡＮＤ回路３２４の出力は線３２８
を介して「ラツチ・リンク２」３１２をリセットする。

クロツク時間Ｔ１ｏで、リターン命令が線１５０を介し
てＡＮＤ回路３３０へ印加されると、ＡＮＤ回路３３０
はリセット信号を発生し、そのリセット信号は線３３２
を介して「ラッチ・リンク３」３１６へ印加される。

それによって「ラッチ・リンク３」３１６はリセットさ
れる。

「ラッチ・リンク１」３０６の出力は線３３６を介して
ＡＮＤ回路３３８へ印加される。

ＡＮＤ回路３３８は、線２３８を介して割込みモード・
ラツチ２３２（第２図）の出力を受取り、線１５０を介
してリターン命令信号を受取る。

もし「ラツチ・リンク１」３０５がリセットされていれ
ば、ＡＮＤ回路３３８は線１９４を介して「リンク・レ
ジスタからＳＡＲへのゲート禁止」信号を発生する。

従って、本発明の「ブランチ・アンド・リンク及びリタ
ーン」制御回路２４０（第３図）は、「ラッチ・リンク
１」３０６、「ラッチ・リンク２」３１２、「ラッチ・
リンク３」３１６をセットすることによって、受取られ
た「ブランチ・アンド・リンク」命令の数をカウントす
るように機能することが分る。

リターン命令が与えられると、「ラツチ・リンク１」３
０６、「ラツチ・リンク２」３１２、「ラッチ・リンク
３」３１６は後続するリターン命令でリセットされる。

この構成によって無限の数のブランチ・アンド・リンク
命令及びリターン命令を実行することができる。

「ブランチ・アンド・リンク及びリターン」制御回路２
４０は、ブランチ・アンド・リンク命令の数がリターン
命令の数よりも３を越えて大きくならない限り、セット
された「ラッチ・リンク１」３０６、「ラッチ・リンク
２」３１２、「ランチ・リンク３４３１６の数をカウン
トする。

ブランチ・アンド・リンク命令の数がリターン命令の数
に等しい時、リンク１レジスタ４６、リンク２レジスタ
５０、リンク３レジスタ５４（第１図）は割込みルーチ
ンの始めに主記憶ユニット１２に記憶されたデータを再
びロードされることができる。

「ラッチ・リンク１」３０６、「ラッチ・リンク２」３
１２、「ラッチ・リンク３」３ｌ６の全てがリセットさ
れると、次のリターン命令はＩＬＲ１７０（第１図）の
内容を、情報が最初に置かれていたマイクロプロセッサ
１０のページ・ラツチ１６２、ＡＬＵ状況ラッチ１２０
，１２２，１２４，ＳＡＲＺ６（第１図）へセットせし
める。

次いで、マイクロプロセッサ１０は割込みが生じたプロ
グラム地点で処理を再開４−る。

従って、リンク１レジスタ４６、リンク２レジスタ５０
、リンク３レジスタ５４は再開されたプログラム・ルー
チン中で再び使用されることができる。

これらレジスタへのロードは、割込みルーチン中でブラ
ンチ・アンド・リンク命令及びリターン命令の数を計数
する「ブランチ・アンド・リンク及びリターン」制御回
路２４０の動作に影響を及ぼさない。

本発明の動作を要約すると、マイクロプロセッサ１０に
関連した周辺装置から、外部割込み要求信号によって割
込みが生じると、命令アドレス・レジスタ（ＩＡＲ）２
４の内容、ページ・ランチ１６２に記憶されたページ情
報、及びＡＬＵ状況ラッチ１２０，１２２，１２４中の
ＡＬＵ状況ビットが保存され割込みリンク・レジスタ（
ＩＬＲ）１７０（第１図）ヘセットされる。

割込みモード又は割込みサブルーチン中で、ブランチ・
アンド・リンク命令を実行できることが望ましいので、
リンク１レジスタ４６、リンク２レジスタ５０、リンク
３レジスタ５４の内容が保存され、これらレジスタが空
にされなければならない。

上記の保存は、例えばリンク記憶命令を実行することに
よって達成される。

割込みが取られた時、割込みモード・ラツチ２３２（第
２図）がセットされ、ＩＬＲ１７０の内容がマイクロプ
ロセッサ１０のレジスク及びラッチへ復元されるまでセ
ットされたままになっている。

割込み要求が発生する前には、上記情報は上記レジスク
及びラッチへ保持されていた。

リンク１レジスタ４６、リンク２レジスタ５０、リンク
３レジスタ５４の１個又はそれ以上にあるデータが主記
憶ユニット１２（第１図）に記憶された時、これらレジ
スタは割込みルーチン中で使用されてよい。

ブランチ・アンド・リンク命令が実行されており、割込
みモード・ラツチ２３２（第２図）がセットされている
時、「ブランチ・アンド・リンク及びリターン」制御回
路２４０の動作は、「ラッチ・リンク１」３０６、「ラ
ッチ・リンク２」３１２、「ラッチ・リンク３」３１６
（第３図）をセットせしめ、これらはブランチ・アンド
・リンク命令によってデータを満たされたリンク１レジ
スタ４６、リンク２レジスタ５０、リンク３レジスタ５
４等の数を示す。

リターン命令がデコーダ１８（第１図）を介して与えら
れた時、「ラッチ・リンク１」３０６、「ラッチ・リン
ク２」３１２、「ラッチ・リンク３１３１６はデータを
満たされたリンク１レジスタ４６、リンク２レジスタ５
０、リンク３レジスク５４の数を示すが、それは調整さ
れて残りのリンク１、リンク２、リンク３のレジスタを
示すことになる。

従って、本発明は不定数のブランチ・アンド・リンク命
令及びリターン命令を実行できるようにし、ブランチ・
アンド・リンク命令の数がリターン命令の数よりも３を
越えて大きくならない限り、リンク１レジスタ４６、リ
ンク２レジスタ５０、リンク３レジスタ５４等の数を決
定することができる。

ブランチ・アンド・リンク命令の数がリターン命令の数
に等しい時、外部割込み要求を受取る前に、リンク１、
リンク２、リンク３のレジスタ４６，５０，５４は主記
憶ユニット１２に記憶されたデータを再びロードされて
よい。

本発明の重要な特徴は、リンク記憶命令及びリンク・ロ
ード命令が、リンク１、リンク２、リンク３のレジスタ
４６，５０，５４にデータが充されていることを示す「
ラッチ・リンク１」３０６、「ラッチ・リンク２」３１
２、「ラッチ・リンク３」３１６をセットしたりリセッ
トしたりしないことである。

これらのラッチ・リンクがリセットされる時、次のリタ
ーン命令は、割込みが生じる前にデータが最初置かれて
いたマイクロプロセッサ１０のラッチ及びレジスタへ、
ＩＬＲ１７０の内容をセットせしめる。

次いで、マイクロプロセッサ１０は、割込みが生じたプ
ログラム地点における処理を再開する。

割込みサブルーチンの完了後、リンク１、リンク２、リ
ンク３のレジスタ４６，５０，５４は再びデータをロー
ドされる。

第４図乃至第７図は本発明の動作の各種のタイミング図
を示す。

先ず第４図を参照すると、そこには命令ブリフエツチ・
マイクロプロセッサ・システムの通常のサイクル動作が
示される。

例えば、命令Ｎの実行中、命令Ｎ＋１は主記憶ユニット
１２（第１図）の如きメモリからフエツチされつつある
。

命令Ｎが完了すると、命令アドレス・レジスタ（ＩＡＲ
）２４は命令Ｎ＋２を指示する。

同様に、命令Ｎ＋１の実行中、命令Ｎ＋２がフエツチさ
れつつある。

命令Ｎ＋１が完了すると、命令アドレス・レジスタは命
令Ｎ＋３のアドレスヘセットされる。

第５図は、割込みが能動化され命令Ｎの間に割込が生じ
るか、前に割込みが発生して命令Ｎが割込み能動命令で
ある時のタイミング・シーケンスを示す。

割込み要求は割込み要求ラッチ２１４（第２図）によっ
て受取られる。

デコーダ１８（第１図）は、命令Ｎの実行中に割込み能
動ラツチ２１２（第２図）に印加されるべき割込み能動
信号を発生する。

命令アドレス・レジスタ（ｉＡＲ）２４は命令Ｎ＋１ヘ
セットされており、この命令は主記憶ユニット１２から
フエツチされつつある。

もしマイクロプロセッサ１０が待ち状態にあれば、ＡＮ
Ｄ回路２１６によって割込み能動ラツチ２１２の出力と
ＡＮＤ結合された割込み要求ラツチ２１４の出力は、シ
ステム・クロツクを開始する。

外部割込み要求信号は割込み要求ラツチ２１４（第２図
）へ入れられ、各マイクロプロセッサ・サイクルの間に
発振器２２（第１図）によってサンプルされる。

そして第５図に示されるようにそれは命令Ｎの初期に生
じてよい。

次いで有効な割込み要求信号が発生され、割込み有効ラ
ンチ２２６ヘラツチされる。

次いで命令Ｎ＋１が実行されるが、「次命令及びＩＡＲ
更新中断」ラツチ２３４（第２図）の動作によって、サ
イクルＮ＋１の終りにおけるＩＡＲ２４の更新は禁止さ
れる。

サイクルＮ＋２の始めに、固定した割込み記憶アドレス
が主記憶ユニット１２へ送られる。

それは割込みルーチン内の最初の命令をフエツチするた
めである。

割込みルーチン内の最初の命令のフエツチは、割込み要
求が受取られた後１サイクル以内で起るが、これは本発
明の重要な特徴であって、本発明の迅速性及び効率性を
示すものである。

更に、命令サイクルＮ＋２の間に、ＡＬＵ状況ラッチ１
２０，１２２，１２４中に記憶されたＡＬＵ状況ビット
、ページ・ランチ１６２の内容、ＩＡＲ２４の内容（命
令アドレスＮ＋２）がＩＬＲ１７０へ記憶される。

更に、命令Ｎ＋２は無動作（ＮＯ−０ＰＥ−ＲＡＴＩＯ
Ｎ）へ強制される。

命令サイクルＮ＋３の間に、割込みルーチン中の最初の
命令が実行される。

第６図及び第７図を同時に参照ずる。

もし命令Ｎ＋１が成功ブランチであれば、命令アドレス
・レジスタ（ＩＡＲ）２４は命令Ｎ＋１の終りに更新さ
れねばならない。

それによって割込みを１サイクルだけ遅延させ、又は非
成功ブランチ又は他の命令が実行されるまで割込みを遅
延させるためである。

データ記憶命令及びデータ・フエツチ命令は２サイクル
を必要とする。

何故ならば、２つのメモリ参照が行われるからである。

もし割込み能動ラツチ２１２（第２図）がセットされ、
データのメモリ参照に先行するサイクルで割込みが生じ
るならば、その割込みは第６図及び第７図に示されるよ
うに処理される。

即ち、割込みルーチン中の最初の命令は命令Ｎ＋４の間
に実行される。

従って、本発明のリンク・レジスタ・システムは、マイ
クロプロセッサの割込みモードの実行中、リンク・レジ
スタの記憶及び再ロードを町能にすることが分る。

リンク・レジスタはサブルーチンへのブランチ及びリン
クについて初期設定されることができる。

ハードウエア回路は、割込みモードにおいてブランチ・
アンド・リンク命令の数とリターン命令の数との差を決
定する。

リンク・レジスク及び割込みリンク・レジスタの双方を
制御ずるためには１種類のリターン命令でよい。

第６ス及び第７図のタイミングは第４図及び第５図のそ
れを参照することにより当業者に明らかであろう。

【図面の簡単な説明】

第１図は本発明のリンク・レジスタ・システムを組込ん
だデイジタル・データ処理システムの略図、第２図は第
１図に示されるプロセッサ割込み処理論理制御回路の詳
細ブロック図、第３図は第２図に示される「ブランチ・
アンド・リンク及びリターン」制御回路の詳細論理図、
第４図は命令ブリフエツチ・マイクロプロセッサの動作
を要約したタイミング図、第５図は強制された無命令動
作の命令サイクルの動作を要約したタイミング図、第６
図はデータ・フエツチ命令の動作を要約したタイミング
図、第７図はデータ記憶命令の動作を要約したタイミン
グ図である。１０・・・・・・マイクロプロセッサ、１２・・・・・
・主記憶ユニット、１４・・・・・・命令レジスタ、１
８・・・・・・デコーダ、２０・・・・・・クロツク・
タイミング発生器、２４・・・・・・命令アドレス・レ
ジスタ、２６・・・・・・記憶アドレス・レジスタ、８
２・・・・・・演算論理ユニット、１４０・・・・・・
プロセッサ割込み処理論理制御回路、１７０・・・・・
・割込みリンク・レジスタ、２１２・・・・・・割込み
能動ラッチ、２１４・・・・・・割込み要求ラッチ、２
２６・・・・・・割込み有効ラッチ、２３２・・・・・
・割込みモード・ラッチ、２３４・・・・・・「次命令
及びＩＡＲ更新中断」ラッチ、２４０・・・・・・「ブ
ランチ・アンド・リンク及びリターン」制御回路、２５
０・・・・・・割込みサイクル・ラッチ、３０６・・・
・・・ラッチ・リンク１、３１２・・・・・・ラッチ・
リンク２、３１６・・・・・・ラッチ・リンク３。

Claims

【特許請求の範囲】１命令を記憶する記憶ユニットと、前記記憶ユニット
をアドレス指定する記憶アドレス・レジスタと、前記記
憶ユニントから次にフエツチされるべき命令のアドレス
を保持する命令アドレス・レジスタと、ブランチ・アン
ド・リンク命令の度に前記命令アドレス・レジスタにあ
る命令アドレスをロードされ、リターン命令の度に最後
にロードされた命令アドレスを前記記憶アドレス・レジ
スタへ供給し、割込み時に各々の内容が前記記憶ユニッ
トへ保管される複数のリンク・レジスタとを含むデータ
処理システムにおいて、割込みモード中も前記ブランチ
・アンド・リンク命令及び前記リターン命令を使用でき
るようにするため下記の（イ）乃至（ハ）を具備するこ
とを特徴とするリンク・レジスタ・システム。（イ）割込みが可能なときに割込み要求があるとセット
される割込みモード・ラッチ（例えば第２図の２３２）
。（ロ）前記別込みモード・ラッチがセットされていると
きに前記ブランチ・アンド・リンク命令及び前記リター
ン命令に応答して前記複数のリンク・レジスタの使用状
況を監視する監視手段（例えば第３図の３００〜３３０
）。（ハ）前記割込みモード・ランチがセットされており且
つ前記監視手段がどのリンク・レジスタも使用されてい
ないことを示しているときに前記リターン命令に応答し
て前記割込みモードから通常の動作モードへの切替えを
行なう手段（例えば第３図の３３８，３４０，３４２）
。