JPH04104350A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサさらにはＲＩＳＣ（Ｒ６ｄ
ｕＣｅｄ　　Ｊｎｓｔｒｕｃｔ］、ｏｎ　　Ｓｅｔ　　
Ｃｏｍｐｕｔｅｒ）型マイクロプロセッサにおけるアー
キテクチャに関し、例えば機器に組み込まれてこれを制
御するマイクロプロセッサに適用して有効な技術に関す
るものである。

〔従来の技術〕

マイクロプロセッサの機能を高めて、命令セラ１−、ア
ドレッシングモード、データタイプをできるだけ豊富に
することにより、システム全体としての高性能化と共に
、コンパイラやＯ８などのシステムプログラムを書き易
くしようとする努力がなされてきたが、その結果、マイ
クロプロセッサは複雑化して開発期間が長くなるばかり
でなく、制御回路における処理時間が長くなるため、全
体的にマイクロプロセッサの性能低下が懸念されてきた
。このため、命令セラ１〜を簡単化することによって以
上の問題点を解決しようとするＲ：［ＳＣの考え方が提
案されている。この背景には、各種命令の実行頻度を測
定してみると、はとんどがＬ○ＡＤ、５ＴＯＲＥといっ
た簡単な命令であって、これら簡単な命令を高速化する
ことが重要であるという認識がある。

従来のＲＩＳＣ型マイクロプロセッサの命令フォーマッ
トは、例えばシー・ワイ・７・シー６００　ファミリー
　ユーザーズガイド（サイプレスセミコンダクタ社　１
９８８年版）第２−１８頁から第２−２９頁（ＣＹ７Ｃ
６００Ｆａｍｉ　ｌｙ　　Ｕｓｅｒｓ　　Ｇｕｉｄｅ　
　［ＣｙｐｒｅｓｓＳｅｍｉｃｏｎｄｕｃｔｏｒコ　１
９８８　　　ＰＰ２−１８〜ＰＰ２−２９）に記載され
ているように、３２ビツトなど固定長命令フォーマット
を特徴としている。この文献における命令フォーマット
において、オペレージ巨ンコードは最大１２８種類指定
可能であるが、この内の３４％に相当する４４種類のオ
ペレーションコートが未定義となっている。

本来ＲＩＳＣプロセッサは命令数を少なくすることによ
り命令の実行を高速化しようとするアーキテクチャであ
るため、命令セットの中に未定義オペレーションコード
が多くなるという点はＲＩＳＣプロセッサ全般に言える
事柄である。

〔発明が解決しようとする課題〕

しかしながら、未定義オペレーションコードが多いとい
うことは、各オペレーションコードのビット列中に実質
的に無駄なビット配列が多く存在しているということを
意味し、オブジェクトプログラムのコード効率を悪化さ
せ、すなわち、メモリの利用効率を低下させることにな
る。従来この点についての配慮は一切なされていなかっ
た。

船釣にＲＩＳＣプロセッサのコード効率はＣｌ５Ｃ（Ｃ
ｏｍｐｌｅｘ　　Ｉｎ５ｔｒｕｃｔｉｏｎＳｅｔ　　Ｃ
ｏｍｐｕｔｅｒ）型のプロセッサの７割以下と言われて
いる。このため、プログラムメモリ上において実質的に
無駄に費やされる領域が相対的に大きくなり、ボード上
の限られた記憶容量のメモリやプロセッサにオンチップ
されたプログラムメモリを用いる応用分野などにおいて
、システム構成時にメモリの有効利用が妨げられ、メモ
リの記憶容量が不足したり、回路規模を大きくせざるを
得ないという問題点のあることを本発明者らは見い出し
た。

本発明の目的は、プログラムを格納するためのメモリの
利用効率を高くすることができるマイクロプロセッサを
提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、命令制御部で解読されて処理される命令の語
長が一定にされているマイクロプロセッサにおいて、当
該命令の語長を、実行部で取り扱い可能な単位データの
最大ビット数すなわちデータの最大語長よりも短くする
ものである。

換言すれば、命令制御部は、解読すべき命令のビット数
が一定であって、且つ、前記実行部において取り扱い可
能な単位データの最大ビット数よりも少ないビット数の
命令を解読する手段を含むことになる。

また、プログラムメモリやデータメモリとの関係におい
ては、前記命令制御部に供給する命令のビット数を前記
実行部との間でやりとりするデータのビット数よりも少
ないビット数とするバスインタフェース部を設けること
ができる。

このとき、命令制御部によるデータや命令のアクセス制
御を複雑化しないようにするには、前記バスインタフェ
ース部は、データの入出力と命令の入力とに兼用される
インタフェース経路を保有すればよい。

このインタフェース経路は、前記実行部において取り扱
い可能な単位データの最大ビット数のデータを並列的に
伝達可能なビット数を有するものであることがデータの
転送効率もしくはデータや命令のアクセス動作効率上望
ましい。

このようにインタフェース経路のビット数すなわち幅が
命令語長よりも幅広であるとき、そのインタフェース経
路のビット幅全体を使って命令を取り込むことができる
ようにするには、前記命令制御部には、命令の解読手段
に与えるための命令を蓄えていく命令プリフェッチキュ
ーを設け、前記バスインタフェース部には、前記インタ
フェース経路を介して供給される情報に含まれる１個の
命令と別の命令の一部とを、その配列状態に応じて整列
させて前記プリフェッチキューに分配する手段を設けて
おくとよい。

データや命令を格納する領域に対するアドレス配置の融
通性保証するには、前記命令制御部は、データと命令を
同一７トレス空間内で管理するようにすればよい。

前記インタフェース経路に接続されたデータメモリやプ
ログラムメモリはマイクロプロセッサとは別チップで構
成してもよいが、高速アクセスを企図する場合にはそれ
らメモリをマイクロプロセッサにオンチップ化するとよ
い。

〔作　用〕

上記した手段よれば、ＲＩ　ＳＣのようにオペレーショ
ンコードの種類を少なくすることによって命令の実行速
度を高速化しようとするアーキテクチャにおいて、デー
タ語長に比べて命令語長を短くすることは、双方の語長
が等しくされる場合に比へて、オペレーションコードを
構成するビット列において実質的に無駄なビット配列を
減少させるように作用し、このことが、プログラムを格
納するためのメモリの利用効率を高くする。

〔実施例〕

第１図には本発明の一実施例に係るマイクロプロセッサ
が示される。

同図に示されるマイクロプロセッサ１は、ＲＩＳＣ型の
アーキテクチャを有し、例えば実行頻度の高いＬＯＡＤ
、５ＴＯＲＥといった比較的実行時間の短い命令によっ
て命令数の少ない命令セットをもって全体的な命令の実
行速度を高速化しようとするものである。複雑な処理を
要する命令に対しては命令セラ１−に含まれる比較的簡
単な複数の命令を組み合わせてその複雑な命令に相当す
る処理を行う。斯る実行頻度の低い命令の実行時間は長
くなるが、比較的実行時間の短い簡単な命令の実行頻度
が全体に占める割合が高いため、マイクロプロセッサ全
体としての命令実行動作は高速化される。

このマイクロプロセッサ１は、実行部２と、命令を解読
して前記実行部２を制御する命令制御部３と、前記実行
部２と命令制御部３に接続されると共に外部とインタフ
ェースされるバスインタフェース部４とを含み、それら
はシリコンのような１個の半導体基板に形成されている
。

前記命令制御部３が解読して処理すべき命令のビット数
すなわち命令語長は一般的なＲＩＳＣ型マイクロプロセ
ッサと同様に一定にされている。

第１図において、命令制御部３が解読して処理する前記
命令の語長は、実行部２で演算可能な単位データの最大
ビット数すなわちデータの最大語長よりも短くされ、例
えばデータの最大語長が３２ビツトであるとき、命令語
長は２４ピッｉ−とされる。このとき、命令は２４ビツ
トの内部バス５を介してバスインタフェース部４から命
令制御部３に与えられ、また、実行部２とバスインタフ
ェース部４は３２ビア　＋”の内部バス６を介してデー
タをやりとりする。ここで、実行部２で演算可能な単位
データの最大語長は、実行部に含まれる演算器やレジス
タの入力可能な最大ビット数、若しくは実行部２におけ
る内部バスのピッ１〜数によって決定される。

第１図において、外部とインタフェースされるデータの
入出力と命令の入力とを双方に共通の外部データバス７
を介して行うとき、当該外部データバス７のビット数は
３２ピッｌ−又は６４ピツＩ〜など適宜のビット数を採
用することができる。例えば外部データバス７のビット
数が６４ビットであるとき、バスインタフェース部４は
、６４ビット単位で外部から入力する情報がデータであ
るときはその情報を上位、下位夫々３２ビット単位で切
り分けて実行部２に与え、また、６４ビット単位で外部
から入力する情報が命令であるときはその情報を２４ビ
ツトの命令単位で切り分けると共に端数のビットを切り
出して、命令制御部３にプリフエッチさせ、これらの処
理に必要な論理を含むことになる。

第２図には第１図のマイクロプロセッサ１の具体的な一
例が示される。

第２図において、１０はレジスタファイル、１１は演算
器、１２はアドレス出力レジスタ、１３はデータ入力レ
ジスタ、１４はデータ出力レジスタ、１５は命令プリフ
ェッチキュー、１６は命令デコーダ、１７はデータバス
インタフェース部、１８はアドレスバスインタフェース
部である。

データバスインタフェース部１７は、データの入出力及
び命令の入力に兼用されるインタフニス経路としての３
２ビツトのデータ入出力経路２０とこれに接続する図示
しないデータ入出力バッファを介して第１図に示される
ような外部データバス７に接続される。この例に従えば
外部データバス７は３２ビツトとされる。バスインタフ
ェース部４と実行部２との間でデータをやりとりする３
２ビツトの前記内部バス６は第２図においてリードバス
６Ｒとライトバス６Ｗとして図示され、夫々３２ビツト
のバス幅を有する。データ入出力経路２０を介してデー
タバスインタフェース部１７に取り込まれる命令は２４
ビツト幅の前記内部バス５を通して命令プリフェッチキ
ュー］５に与えられて蓄積され、そこから順次読み出さ
れる命令を命令デコーダ１６が解読して各種制御信号を
生成する。プリフェッチすべき命令のアドレスは特に制
限されないがレジスタファイル１０中に割り当てられた
プログラムカウンタが保持する。尚、命令の実行シーケ
ンスや割り込み制御さらには内部での演算結果を制御に
反映したりするためのその他の制御論理は第２図には図
示されていない。

レジスタファイル１０は、アキュムレータ、アドレスカ
ウンタ、そして汎用レジスタなどとして利用される。前
記演算器１１は、特に制限されないが、データ演算を行
うための算術論理演算器やアドレス演算などを行うため
の算術演算器などを含む。演算されたアドレスはアドレ
ス出力レジスタ１２などを介して外部に出力される。実
行部２の内部には夫々３２ビツトの内部バス２１，２２
゜２３が配置され、それらを介して内部ブロック間での
データのやりとりが行われるようになっている。

第３図にはデータバスインタフェース部１７における３
２ピツ（・の入力に対するビット振り分は論理の一例が
示される。

データバスインタフェース部１７において３２ビットの
前記入出力経路２０にはデータセレク２５とデータラン
チ回路２６の入力が接続される。

前記データセレクタ２５は外部から与えられる３２ビツ
トのデータが実行部２で演算処理すべきデータである場
合に命令デコーダ１６の出力制御信号に基づいてそれを
選択してデータ入力レジスタ１３に与えたり、命令プリ
フェッチキュー１５にブリフェッチされている命令のイ
ミデイエイｌ−値などを命令デコーダ１６の出力制御信
号に基づいてデータ入力レジスタ１３に与えたりする。

さらに、このデータセレクタ２５は３２ビツトの入力デ
ータに対して上位１６ビツトと下位１６ビツトを入れ換
えてデータ入力レジスタ１３に供給可能にしたり、命令
プリフェッチキュー１５から供給されるイミディエイト
値などを上位１６ビツ１へ又は下位１６ビツトに供給可
能にする論理を有し、その論理に対する制御は命令デコ
ーダ１６の出力制御信号によって行われる。

前記データラッチ回路２６は３２ビットのデータを並列
的に保持し、その出力をアライナ２７に供給する。アラ
イナ２７はデータ入出力経路２０を介して供給される３
２ビツトのデータに含まれる１個の命令（２４ビット）
と次に続く命令の一部（８ビツト）とを、その配列状態
に応じて整列させて前記命令プリフェッチキュー１５に
分配する。この実施例に従えば前記プリフェッチキュー
１５は夫々３２ビツトの記憶段を３段有するＦＩＦＯ（
ファースト・イン・ファースト・アウト）レジスタによ
って構成され、前記アライナ２７に対する整列制御や命
令プリフェッチキュー１５に対するリード・ライト制御
は、命令デコーダ１６の出力制御信号を受ける制御論理
２８が司る。

制御論理２８はデータ入出力経路２０を介してデータバ
スインタフェース部１７に取り込まれる情報が命令であ
るか否かを、命令デコーダ１６が出力する命令ブリフェ
ッチサイクルを示す為の制御信号に基づいて判定し、命
令ブリフェッチサイクルである場合には、アライナ２７
を活性化し、このアライナ２７によるデータの整列処理
を制御すると共に、これに同期して命令ブリフェッチキ
ュ−１５のリート・ライト動作を制御する。例えば、第
４図に示される命令データＩＤＡＴＡ］（３２ビツト）
が取り込まれると、アライナ２７は最初に下位側２４ビ
ツトの命令ｌＮ５ＴＩを切り出して出力し、これを受け
る命令ブリフェッキュ−１５はその命令ｌＮ５ＴＩを記
憶段１５Ａに記憶する。その後、アライナ２７は前記命
令データＩＤＡＴＡ１の上位側８ビツトに含まれている
命令ｌＮ５Ｔ２の一部を切り出して出力し、これを受け
る命令ブリフェッキュー１５はその命令■Ｎ５Ｔ２の一
部を記憶段１５Ｂに記憶する。次に、命令データよりＡ
ＴＡ２　（３２ビツト）が取り込まれると、アライナ２
７は最初に下位側１６ビツトに含まれている命令ｌＮ５
Ｔ２の残り１６ビツトを切り出して出力し、これを受け
る命令ブリフエツキュ−１５はその命令ｌＮ５ＴＩを記
憶段１５Ｂに記憶する。そしてアライナ２７はその命令
データＩＤＡＴＡ２の上位側１６ビツトに含まれている
次の命令ｌＮ５Ｔ３の一部（１６ビツ１〜）を切り出し
て出力し、これを受ける命令ブリフェッキュ−１５はそ
の命令ｌＮ５Ｔ３の一部を記憶段１５Ｃに記憶する。第
４図に示されるように３２ビツトの命令データから命令
を順次切り出していく態様には規則性があるため、制御
論理２８はその規則に従って切り出し制御を行う。この
ように３２ビツトの命令データに含まれる命令は順次整
列されて命令プリフェッチキューにプリフェッチされる
。プリフェッチされた命令の語長は２４ビットであり、
命令デコーダ１６はその命令を解読する。

第５図にはこの実施例のマイクロプロセッサ１が実行す
る命令のフォーマットが示される。

この命令はそれが実行すべき機能の種類などを記述する
為のオペレーションコード指定領域３゜と、オペレーシ
ョンコードによって指定される機能を実行するためのオ
ペランドそれ自体若しくはオペランドのロケーションを
指定する情報などの指定領域３１を有し、その命令語長
は前述の通り２４ビツトに固定されている。例えば、指
定領域３１に保持されたロケーション情報等（以下に述
べるアドレシングモードに関する情報も含む）により指
示されたオペランドが上記データとしてデータセレクタ
２５を介して上記データ入力レジスタ１３に与えられる
。このとき１命令により処理される単位データの最大語
長は、実行部に含まれる演算器やレジスタの入力可能な
最大ビット数、若しくは実行部内の内部バスのビット数
によって決定され、本実施例では３２ビツトである。尚
、本実施例のマイクロプロセッサにより処理されるデー
タの語長は、必ずしも最大語長である必要はなく、例え
ば１６ビツトであってもよい。この場合、例えば１６ビ
ツトから３２ビツトへの拡張を行なえばよい。

オペレーションコード指定領域３ｏにはＬＯＡＤ、５Ｔ
ＯＲＥというようなオペレーションコードのほかに、ア
ドレシングモード、そして状態フラグや演算で発生され
るキャリーなどに対する分岐条件を示す情報も含めるこ
とができる。

前記その他の指定領域３１には、必要に応じて、レジス
タ指定、イミディエイ１〜値指定、ディスブレースメン
ｌへなどを含めることができ、当該領域３１にどのよう
な情報を含んでいるかは例えばオペレーションコード指
定領域３０の情報によって特定される。レジスタ指定を
行う情報としては実行部２に含まれるレジスタ番号が記
述され、イミディエイト値としてはデータやアドレスな
どの数値が直接指定され、ディスブレースメン１−とし
てはＪＵＭＰ命令やＣＡＬＬ命令における分岐先アドレ
ス演算などに利用される情報が含まれる。

ここで、命令に含まれるオペレーションコードのビット
数は固定であっても非固定であってもよいが、本実施例
ではオペレーションニード指定領域３０のビット数は８
ピツ１へに統一されている。

このとき、本実施例の命令デコーダ１６は命令プリフェ
ッチキュー１５から出力される命令の全部ビットを取り
込むが、取り込んだ命令の内前記指定領域３１の情報を
デコードするか否かは当該指定領域３１にデコードの可
否を指示するピッ１〜が含まれていてそのデコード結果
に基づいて決定される。例えば、その領域３１にイミデ
ィエイト値が含まれているような場合にはデコードされ
ず、当該イミディエイト値は実行部２に供給される。

データ語長よりも命令語長が短い本実施例のマイクロプ
ロセッサ１において、直接オペランドとしても利用され
るイミディエイト値として、データ語長に等しいビット
数を要することがある。本実施例ではこれに対処するた
め、２命令でデータ語長に等しいイミディエイト値を取
得することができるようになっている。例えば、２４ビ
ツトの命令語長に対してオペレーションコード指定領域
３０を８ビツトとする命令フォーマットにおいて、１６
ビツトのイミディエイ１〜値をデータ入力レジスタ１３
の上位１６ビソト又は下位１６ビツ１−の何れに配置す
るかを指示するセラ１〜・ハイ命令及びヤツ１〜・ロウ
命令を用意しておき、斯る命令を連続的に実行すること
によって３２ビツトのイミディエイト値を所要のレジス
タに設定可能にする。

すなわち、その命令の解読結果に応じて当該命令のイミ
ディエイト値をデータ入力レジスタ１３の上位か下位の
何れに格納するかを制御し、データが格納されない側の
１６ビツ１〜には論理０のビットを設定する。次の命令
サイクルでは最初にデータ入力レジスタ１３に格納され
た３２ビツトのデータが演算器１１に転送されると共に
、前記とは上位・下位反対側にイミディエイト値と論理
０のビットがデータ入力レジスタ１３に書き込まれて同
様に演算器１１に出力され、演算器１１で双方の３２ビ
ツトデータが合成されて、所要のレジスタに転送される
。

第６図にはプログラムメモリ３５とデータメモリ３６を
同一アドレス空間に配置して夫々に別々の７１−レスを
割り当てたアドレスマツプ図が示される。本実施例のマ
イクロプロセッサ１が管理するアドレス空間には第６図
のようにデータメモリ３６とプログラムメモリ３５が同
一空間に配置されている。これに対して第７図にはプロ
グラムメモリ３７とデータメモの３８を別々のアドレス
空間に配置したアドレスマツプ図が示される。第７図の
ようなアドレスマツプを有する場合、命令はそれ専用の
経路３９を通して命令制御部４０に与えられ、データは
それ専用の経路４１を介して実行部４２に与えられる。

したがって、第７図のようなアドレスマツプを有するマ
イクロプロセッサにおいてはプログラムメモリとデータ
メモリの配置を入れ換えたりすることは事実上不可能で
ある。

このようなアドレスマツプは例えばディジタル・シグナ
ル・プロセッサが持ち、命令フェッチとデータ転送をパ
イプライン的に並列化して行うような、動作の高速化を
最優先した専用プロセッサとしてのアーキテクチャを採
用するようなものに適用される。これに比べて本実施例
のような第６図のメモリマツプによってプログラムメモ
リ３５とデータメモリ３６を管理するアーキテクチャは
、データや命令を格納する領域に対するアドレス配置の
融通性が保証され、制御対象機器の特性や機能などに応
じた動作プログラムによって制御を行うような汎用的な
マイクロプロセッサに適している。

第８図には実行部２が処理すべきデータを保有するデー
タメモリ４４と命令制御部３で解読すべき命令を保有す
るプログラムメモリ４５を同一半導体基板に含めたシン
グルチップマイクロコンピュータのようなマイクロプロ
セッサが示される。

この例において、データメモリ４４のデータ入出力端子
とプログラムメモリ４５のデータ出力端子は前記転送経
路２０に相当する経路を共有し、且つ、夫々のアドレス
信号入力端子には共通のアドレスバスを介してアドレス
信号が供給される。このデータメモリ４４及びプログラ
ムメモリ４５のアドレスマツプは第６図に対応される。

第９図には命令専用バスインタフェース部４６とデータ
専用バスインタフェース部４７を有する例が示される。

命令専用バスインタフェース部４６は一方においてプロ
グラムメモリのデータ出力端子に結合され、データ専用
バスインタフェース部４７には一方においてデータメモ
リなどが接続される。双方へのアドレス供給は、共通の
アドレスバスを以て行うことができる。このような専用
構造にすると、第２図や第３図で説明した共通のインタ
フェース経路２０を用いる場合に必要なアライナ２７や
そのための制御論理２８は不要とされる。但し、半導体
集積回路化されたマイクロプロセッサの外部端子の数が
増大する。

上記実施例によれば以下の作用効果がある。

（１）ＲＩＳＣのようにオペレーションコートの種類を
少なくすることによって命令の実行速度を高速化しよう
とするアーキテクチャを持つマイクロプロセッサ１にお
いて、命令制御部で解読されて処理される命令の語長が
一定にされると共に、当該命令の語長を、実行部で取り
扱い可能な単位データの最大ビット数すなわちデータの
最大語長よりも短くすることにより、命令語長とデータ
語長の双方が等しくされる場合に比べて、オペレーショ
ンコードを構成するビット列において実質的に無駄なビ
ット配列を減少させることができ、これにより、プログ
ラムを格納するためのメモリの利用効率を高くすること
ができる。

（２）上記作用効果により、ＲＩＳＣ型マイクロプロセ
ッサを含むシステムにおいて、プログラムメモリ上で実
質的に無駄に費やされる領域が相対的に少なくなるから
、ボード上の限られた記憶容量のメモリやプロセッサに
オンチップされたプログラムメモリを用いる応用分野な
どでは、システム構成時にプログラムメモリの記憶容量
が不足したり、メモリの回路規模を大きくせざるを得な
いというような問題点の発生を回避することができる。

（３）データ語長に比べて命令語長を短くする為の手段
として、プログラムメモリやデータメモリとの関係にお
いて、前記命令制御部３に供給する命令のビット数を前
記実行部２との間でやりとりするデータのビット数より
も少ないビット数とするバスインタフェース部４を設け
ることにより、外部若しくはデータメモリやプログラム
メモリとの間で入出力されるビット数はデータ語長及び
命令語長に制限されずに任意に決定可能にすることがで
きる。

（４）前記バスインタフェース部４に、データの入出力
と命令の入力とに兼用されるインタフェース経路２０を
設けることにより、命令制御部３によるデータや命令の
アクセス制御を複雑化しないようにすることができる。

（５）前記インタフェース経路２ｏに、前記実行部２に
おいて取り扱い可能な単位データの最大ビット数のデー
タを並列的に伝達可能なビット数を確保することにより
、データの転送効率もしくはデータや命令のアクセス効
率を低下させない。

（６）前記命令制御部３に、命令デコーダ１６に与える
ための命令を蓄えていく命令プリフェッチキュー１５を
設け、前記バスインタフェース部４には、前記インタフ
ェース経路２０を介して供給される情報に含まれる１個
の命令と別の命令の一部とを、その配列状態に応じて整
列させて前記プリフェッチキュー１５に分配するための
アライナ２７や制御論理２８を設けておくことにより、
前記インタフェース経路２ｏのビット数が命令語長より
も幅広であるときに、そのインタフェース経路２０のビ
ット幅全体を使って能率的に命令を取り込むことができ
るようになる。

（７）前記命令制御部３がデータと命令を同一アドレス
空間内で管理することにより、データや命令を格納する
領域に対するアドレス配置の融通性を保証することがで
きる。

（８）前記インタフェース経路２０に接続されたデータ
メモリやプログラムメモリをマイクロプロセッサにオン
チップ化することにより、それらメモリに対する高速ア
クセスを可能にする。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

例えば上記実施例では命令語長を２４ビット、データの
最大語長を３２ピッＩ−として説明したが、本発明はそ
れに限定されるものではなく、マイクロプロセッサに必
要される処理能力や制御対象システムなどに応じて適宜
変更可能である。

また、上記実施例では命令に含まれるオペレーションコ
ード指定領域の情報以外も必要に応じてデコーダで解読
するようにしたが、当該領域の情報だけをデコードする
ようにしてもよい。また、バスインタフェース部は外部
とインタフェースされる回路に限定されず、プログラム
メモリやデータメモリを内蔵する１チツプ化されたマイ
クロプロセッサにおいてはそれらメモリが共通接続され
た内部バスにインタフェースされる回路であってもよい
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、ＲＩＳＣのように命令語長が一定にされたア
ーキテクチャを持つマイクロプロセッサにおいて、命令
の語長を、実行部で取り扱い可能な単位データの最大語
長よりも短くすることにより、命令語長とデータ語長の
双方が等しくされる場合に比べて、オペレーションコー
ドを構成するビット列に対して実質的に無駄なビット配
列を減少させることができ、これにより、プログラムを
格納するためのメモリの利用効率を高くすることができ
るという効果がある。

（２）上記効果により、特にボート上の限られた記憶容
量のメモリやプロセッサにオンチップされたプログラム
メモリを用いる応用分野などでは、システム構成時にプ
ログラムメモリの記憶容量が不足したり、メモリの回路
規模を大きくせざるを得ないというような事態の発生を
防止することができる。

（３）データ語長に比べて命令語長を短くする為の手段
として、プログラムメモリやデータメモリとの関係にお
いて、前記命令制御部に供給する命令のビット数を前記
実行部との間でやりとりするデータのビット数よりも少
ないビット数とするバスインタフェース部を設けること
により、外部若しくはデータメモリやプログラムメモリ
との間で入出力されるビット数を、データ語長及び命令
語長に制限されずに任意に決定可能にすることができる
という効果がある。

（４）データの入出力と命令の入力とに兼用されるイン
タフェース経路をハスインタフェース部に設けることに
より、命令制御部によるデータや命令のアクセス制御を
複雑化しないようにすることができる。

（５）前記インタフェース経路に、実行部において取り
扱い可能な単位データの最大ビット数のデータを並列的
に伝達可能なビット数を確保することにより、データの
転送効率もしくはデータや命令のアクセス効率を低下さ
せないようにすることができる。

（６）前記命令制御部に、命令の解読手段に与えるため
の命令を蓄えていく命令プリフェッチキューを設け、前
記バスインタフェース部には、前記インタフェース経路
を介して供給される情報に含まれる１個の命令と別の命
令の一部とを、その配列状態に応じて整列させて前記プ
リフェッチキューに分配する手段を設けておくことによ
り、前記インタフェース経路のピッ１〜数すなわち幅が
命令語長よりも幅広であるときに、そのインタフェース
経路のビット幅全体を使って命令を取り込むことができ
るようになる。

（７）前記命令制御部がデータと命令を同一アドレス空
間内で管理することにより、データや命令を格納する領
域に対するアドレス配置の融通性を保証することができ
る。

（８）前記インタフェース経路に接続されたデータメモ
リやプログラムメモリをマイクロプロセッサにオンチッ
プ化することにより、それらメモリに対する高速アクセ
スを可能にする。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマイクロプロセッサの
ブロック図、 第２図は第１図のマイクロプロセッサをさらに詳しく示
す一例ブロック図、 第３図第２図のデータバスインタフェース部における３
２ビツト入力に対するビット振り分は論理の一例を示す
論理回路図、 第４図はビット振り分は論理を適用して命令を切り出す
操作の一例説明図、 第５図は命令の一例フオーマット図、 第６図はプログラムメモリとデータメモリを同一アドレ
ス空間に配置して夫々に部別のアドレスを割り当てたア
ドレスマツプ図、 第７図はプログラムメモリとデータメモを別々のアドレ
ス空間に配置したアドレスマツプ図、第８図はデータメ
モリとプログラムメモリを内蔵するマイクロプロセッサ
の一例ブロック図、第９図はデータバスインタフェース
部とプログラムバスインタフェース部を夫々専用化した
マイクロプロセッサの一例ブロック図である。 １・・マイクロプロセッサ、２・実行部、３　命令制御
部、４　バスインタフェース部、５，６・・内部バス、
７・・・外部データバス、１０・・レジスタファイル、
１１　・演算器、１２　アドレス出力レジスタ、１３・
データ入力レジスタ、１４・・・データ出力レジスタ、
１５・・命令プリフェッチキュー１６・・・命令デコー
ダ、１７・データバスインタフェース部、１８・・・ア
ドレスバスインタフェース部、２０・・・データ入出力
経路、２５・・・データセレクタ、２６　・データラッ
チ回路、２７・・アライナ、２８・・制御論理、３ｏ　
オペレーションコート指定領域、３１・その他の指定領
域。

Claims (1)

1. 【特許請求の範囲】 １、実行部と、 ビット数が一定にされた命令を解読して前記実行部を制
   御する命令制御部と、 前記実行部と命令制御部に接続されると共に、前記命令
   制御部に供給する命令のビット数を、前記実行部との間
   でやりとりするデータのビット数よりも少ないビット数
   とするバスインタフェース部と、 を含んで成るものであることを特徴とするマイクロプロ
   セッサ。 ２、前記バスインタフェース部は、データの入出力と命
   令の入力とに兼用されるインタフェース経路を含んで成
   るものであることを特徴とする請求項１記載のマイクロ
   プロセッサ。 ３、前記インタフェース経路は、前記実行部において取
   り扱い可能な単位データの最大ビット数のデータを並列
   的に伝達可能なビット数を有するものであることを特徴
   とする請求項２記載のマイクロプロセッサ。 ４、前記命令制御部は、命令の解読手段に与えるための
   命令を蓄えていく命令プリフェッチキューを含み、 前記バスインタフェース部は、前記インタフェース経路
   を介して供給される情報に含まれる１個の命令と別の命
   令の一部とを、その配列状態に応じて整列させて前記命
   令プリフェッチキューに分配する手段を含んで、 成るものであることを特徴とする請求項３記載のマイク
   ロプロセッサ。 ５、前記インタフェース経路に接続されたデータメモリ
   とプログラムメモリとを含んで半導体集積回路化されて
   成るものであることを特徴とする請求項２乃至４の何れ
   か１項記載のマイクロプロセッサ。 ６、前記命令制御部は、データと命令を同一アドレス空
   間内で管理するようにされて成るものであることを特徴
   とする請求項２乃至５の何れか１項記載のマイクロプロ
   セッサ。 ７、実行部と、命令を解読して前記実行部を制御する命
   令制御部とを含み、 前記命令制御部は、解読すべき命令のビット数が一定で
   あって、且つ、前記実行部において取り扱い可能な単位
   データの最大ビットへ数よりも少ないビット数の命令を
   解読する手段を含んで、 成るものであることを特徴とするマイクロプロセッサ。 ８、前記命令の解読手段に与えるための命令を蓄えてい
   く命令プリフェッチキューと、 命令のビット数よりも多いビット数で並列的に与えられ
   る情報に含まれている１個の命令と別の命令の一部とを
   、その配列状態に応じて整列させて前記命令プリフェッ
   チキューに分配する手段と、 を設けて成るものであることを特徴とする請求項７記載
   のマイクロプロセッサ。