JPH10124391A - マージされたストア・オペレーションによってストア集束を行うためのプロセッサ及び方法 - Google Patents
マージされたストア・オペレーションによってストア集束を行うためのプロセッサ及び方法Info
- Publication number
- JPH10124391A JPH10124391A JP9265555A JP26555597A JPH10124391A JP H10124391 A JPH10124391 A JP H10124391A JP 9265555 A JP9265555 A JP 9265555A JP 26555597 A JP26555597 A JP 26555597A JP H10124391 A JPH10124391 A JP H10124391A
- Authority
- JP
- Japan
- Prior art keywords
- store
- store instruction
- data
- instruction
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 57
- 230000015654 memory Effects 0.000 claims abstract description 92
- 238000003860 storage Methods 0.000 claims abstract description 12
- 230000004044 response Effects 0.000 claims abstract description 8
- 238000012545 processing Methods 0.000 claims description 27
- 230000008685 targeting Effects 0.000 claims description 9
- 239000000872 buffer Substances 0.000 description 30
- 230000008569 process Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 3
- 238000013519 translation Methods 0.000 description 3
- 101001009517 Homo sapiens Probable G-protein coupled receptor 32 Proteins 0.000 description 2
- 102100030321 Probable G-protein coupled receptor 32 Human genes 0.000 description 2
- 238000013479 data entry Methods 0.000 description 2
- 101000867232 Escherichia coli Heat-stable enterotoxin II Proteins 0.000 description 1
- 101000867205 Escherichia coli Heat-stable enterotoxin ST-2 Proteins 0.000 description 1
- 101000921780 Solanum tuberosum Cysteine synthase Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 102100021145 fMet-Leu-Phe receptor Human genes 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】ストア命令をマージすることによってストア集
束を行うプロセッサ及び方法を提供する。 【解決手段】キャッシュ・メモリにおける１つ又は複数
のロケーションをターゲットとする第１及び第２ストア
命令が識別される。キャッシュ・メモリがビジーである
かどうかの決定が行われる。キャッシュ・メモリがビジ
ーであるという決定に応答して、第１及び第２ストア命
令により指定されたストア・オペレーションがマージさ
れ、その第１及び第２ストア命令により指定されたスト
ア・オペレーションを包含する単一のストア・オペレー
ションにされる。しかる後、その単一のストア・オペレ
ーションが遂行される。
束を行うプロセッサ及び方法を提供する。 【解決手段】キャッシュ・メモリにおける１つ又は複数
のロケーションをターゲットとする第１及び第２ストア
命令が識別される。キャッシュ・メモリがビジーである
かどうかの決定が行われる。キャッシュ・メモリがビジ
ーであるという決定に応答して、第１及び第２ストア命
令により指定されたストア・オペレーションがマージさ
れ、その第１及び第２ストア命令により指定されたスト
ア・オペレーションを包含する単一のストア・オペレー
ションにされる。しかる後、その単一のストア・オペレ
ーションが遂行される。
Description
【０００１】
【発明の属する技術分野】本発明は、概して云えば、デ
ータ処理するための方法及び装置に関するものであり、
詳しくいえば、データ処理システムにおけるメモリにデ
ータを記憶するためのプロセッサ及び方法に関するもの
である。更に詳しくいえば、本発明は、ストア命令をマ
ージすることによってストア集束するためのプロセッサ
及び方法に関するものである。
ータ処理するための方法及び装置に関するものであり、
詳しくいえば、データ処理システムにおけるメモリにデ
ータを記憶するためのプロセッサ及び方法に関するもの
である。更に詳しくいえば、本発明は、ストア命令をマ
ージすることによってストア集束するためのプロセッサ
及び方法に関するものである。
【０００２】
【従来の技術】代表的な従来技術のプロセッサは、それ
ぞれが対応するタイプの命令を実行するように最適化さ
れた複数の実行ユニットを含む。従って、例えば、プロ
セッサは、固定小数点命令を実行するための固定小数点
ユニット（ＦＸＵ）、浮動小数点命令を実行するための
浮動小数点ユニット（ＦＰＵ）、ブランチ命令を実行す
るためのブランチ処理ユニット（ＢＰＵ）、及びロード
命令及びストア命令を実行するためのロード／ストア・
ユニット（ＬＳＵ）を含み得るものである。
ぞれが対応するタイプの命令を実行するように最適化さ
れた複数の実行ユニットを含む。従って、例えば、プロ
セッサは、固定小数点命令を実行するための固定小数点
ユニット（ＦＸＵ）、浮動小数点命令を実行するための
浮動小数点ユニット（ＦＰＵ）、ブランチ命令を実行す
るためのブランチ処理ユニット（ＢＰＵ）、及びロード
命令及びストア命令を実行するためのロード／ストア・
ユニット（ＬＳＵ）を含み得るものである。
【０００３】ストア命令がプロセッサによる実行のため
にメモリから検索される時、先ず、その命令はデコード
され、その命令がディスパッチされるべき実行ユニット
を決定する。そのストア命令は、それがデコードされた
後、実行のためにＬＳＵにディスパッチされる。ストア
命令の実行は、そのストア命令に関連したデータが書き
込まれるべきメモリ・ロケーションの有効アドレス（Ｅ
Ａ）を計算することを必要とする。ストア命令が終了し
た後、即ち、そのストア命令のＥＡが計算された後、そ
のストア命令は、そのストア命令に関連したデータを指
定のメモリ・ロケーションに書き込むための記憶待ち行
列にそのデータを託することによって完了する。
にメモリから検索される時、先ず、その命令はデコード
され、その命令がディスパッチされるべき実行ユニット
を決定する。そのストア命令は、それがデコードされた
後、実行のためにＬＳＵにディスパッチされる。ストア
命令の実行は、そのストア命令に関連したデータが書き
込まれるべきメモリ・ロケーションの有効アドレス（Ｅ
Ａ）を計算することを必要とする。ストア命令が終了し
た後、即ち、そのストア命令のＥＡが計算された後、そ
のストア命令は、そのストア命令に関連したデータを指
定のメモリ・ロケーションに書き込むための記憶待ち行
列にそのデータを託することによって完了する。
【０００４】データを記憶及び検索するために必要なサ
イクル数を少なくするために、プロセッサはオンボード
の高レベル・データ・キャッシュを備えることが多い。
そのような高レベル・データ・キャッシュは、データ・
アクセスが１サイクル程度のわずかな時間で遂行される
ことを可能にする。キャッシュされたデータに対するデ
ータ・アクセスに関連したデータ待ち時間は最小である
ので、メモリにおける同じダブルワードへの多重連続記
憶に起因したパフォーマンスの非効率化はわずかであ
る。しかし、キャッシュのない、或いは、ストア命令が
キャッシュ禁止又はライト・スルーであるデータ処理シ
ステム構成では、同じダブルワードへの多重連続記憶の
場合、バス・アクセスの付加的な待ち時間のためにパフ
ォーマンスの非効率化が生じる。
イクル数を少なくするために、プロセッサはオンボード
の高レベル・データ・キャッシュを備えることが多い。
そのような高レベル・データ・キャッシュは、データ・
アクセスが１サイクル程度のわずかな時間で遂行される
ことを可能にする。キャッシュされたデータに対するデ
ータ・アクセスに関連したデータ待ち時間は最小である
ので、メモリにおける同じダブルワードへの多重連続記
憶に起因したパフォーマンスの非効率化はわずかであ
る。しかし、キャッシュのない、或いは、ストア命令が
キャッシュ禁止又はライト・スルーであるデータ処理シ
ステム構成では、同じダブルワードへの多重連続記憶の
場合、バス・アクセスの付加的な待ち時間のためにパフ
ォーマンスの非効率化が生じる。
【０００５】
【発明が解決しようとする課題】従って、同じダブルワ
ードに対する多重記憶アクセスを遂行するに必要なサイ
クル数を最小にするような、データ処理システムにおけ
るメモリにデータを記憶するための効率的な方法及びシ
ステムを提供することが望ましい。
ードに対する多重記憶アクセスを遂行するに必要なサイ
クル数を最小にするような、データ処理システムにおけ
るメモリにデータを記憶するための効率的な方法及びシ
ステムを提供することが望ましい。
【０００６】従って、本発明の目的は、データ処理のた
めの方法及びシステムを提供することにある。
めの方法及びシステムを提供することにある。
【０００７】本発明のもう１つの目的は、データ処理シ
ステムにおけるメモリにデータを記憶するための改良さ
れたプロセッサ及び方法を提供することにある。
ステムにおけるメモリにデータを記憶するための改良さ
れたプロセッサ及び方法を提供することにある。
【０００８】本発明の更にもう１つの目的は、ストア命
令をマージすることによってストア集束するためのプロ
セッサ及び方法を提供することにある。
令をマージすることによってストア集束するためのプロ
セッサ及び方法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的は、次のよう
にして達成される。キャッシュ・メモリにおける１つ又
は複数のロケーションをターゲットとする第１及び第２
ストア命令が識別される。そのキャッシュ・メモリがビ
ジーであるかどうかの決定が行われる。キャッシュ・メ
モリがビジーであるという決定に応答して、第１及び第
２ストア命令によって指定されたオペレーションがマー
ジされ、その第１及び第２ストア命令によって指定され
たストア・オペレーションを包含する単一のストア・オ
ペレーションになる。しかる後、その単一のストア・オ
ペレーションが遂行される。
にして達成される。キャッシュ・メモリにおける１つ又
は複数のロケーションをターゲットとする第１及び第２
ストア命令が識別される。そのキャッシュ・メモリがビ
ジーであるかどうかの決定が行われる。キャッシュ・メ
モリがビジーであるという決定に応答して、第１及び第
２ストア命令によって指定されたオペレーションがマー
ジされ、その第１及び第２ストア命令によって指定され
たストア・オペレーションを包含する単一のストア・オ
ペレーションになる。しかる後、その単一のストア・オ
ペレーションが遂行される。
【００１０】上記の及び更なる目的、特徴、及び例示的
実施例の利点が、以下の詳細な説明において明らかにな
るであろう。
実施例の利点が、以下の詳細な説明において明らかにな
るであろう。
【００１１】
【発明の実施の形態】図面、特に、図１を参照すると、
本発明に従って情報を処理するための全体的に１０とし
て示されたプロセッサの実施例が示される。その図示の
実施例では、プロセッサ１０は単一集積回路スーパスカ
ラ・マイクロプロセッサより成る。従って、後述するよ
うに、プロセッサ１０は、種々の実行ユニット、レジス
タ、バッファ、メモリ、及び他の機能的ユニットを含
み、それらはすべて集積回路によって形成される。プロ
セッサ１０は、縮小命令セット・コンピュータ（ＲＩＳ
Ｃ）技法に従って動作するＩＢＭマイクロエレクトロニ
クス社から入手可能なマイクロプロセッサのＰｏｗｅｒ
ＰＣ（商標）ラインの１つより成るものが望ましい。し
かし、他の適当なプロセッサも利用可能であることは、
以下の説明から、当業者には明なことであろう。図１に
示されるように、プロセッサ１０は、そのプロセッサ１
０内のバス・インターフェース・ユニット（ＢＩＵ）１
２を介してシステム・バス１１に結合される。ＢＩＵ１
２は、バス・アービトレーションに参加することによっ
て、プロセッサ１０とメイン・メモリ（図示されてな
い）のようなそのシステム・バス１１に結合された他の
装置との間の情報の転送を制御する。プロセッサ１０、
システム・バス１１、及びそのシステム・バス１１に結
合された他の装置が一緒になってホスト・データ処理シ
ステムを形成する。
本発明に従って情報を処理するための全体的に１０とし
て示されたプロセッサの実施例が示される。その図示の
実施例では、プロセッサ１０は単一集積回路スーパスカ
ラ・マイクロプロセッサより成る。従って、後述するよ
うに、プロセッサ１０は、種々の実行ユニット、レジス
タ、バッファ、メモリ、及び他の機能的ユニットを含
み、それらはすべて集積回路によって形成される。プロ
セッサ１０は、縮小命令セット・コンピュータ（ＲＩＳ
Ｃ）技法に従って動作するＩＢＭマイクロエレクトロニ
クス社から入手可能なマイクロプロセッサのＰｏｗｅｒ
ＰＣ（商標）ラインの１つより成るものが望ましい。し
かし、他の適当なプロセッサも利用可能であることは、
以下の説明から、当業者には明なことであろう。図１に
示されるように、プロセッサ１０は、そのプロセッサ１
０内のバス・インターフェース・ユニット（ＢＩＵ）１
２を介してシステム・バス１１に結合される。ＢＩＵ１
２は、バス・アービトレーションに参加することによっ
て、プロセッサ１０とメイン・メモリ（図示されてな
い）のようなそのシステム・バス１１に結合された他の
装置との間の情報の転送を制御する。プロセッサ１０、
システム・バス１１、及びそのシステム・バス１１に結
合された他の装置が一緒になってホスト・データ処理シ
ステムを形成する。
【００１２】ＢＩＵ１２は、プロセッサ１０内の命令キ
ャッシュ及びＭＭＵ（メモリ管理ユニット）１４並びに
データ・キャッシュ及びＭＭＵ１６に接続される。命令
キャッシュ及びＭＭＵ１４並びにデータ・キャッシュ及
びＭＭＵ１６におけるキャッシュのような高速キャッシ
ュは、プロセッサ１０がメイン・メモリからそれらのキ
ャッシュに予め転送されたデータ又は命令のサブセット
に対する比較的高速のアクセス・タイムを得ることを可
能にし、従って、ホスト・データ処理システムの動作速
度を改良する。命令キャッシュ及びＭＭＵ１４は、更
に、各サイクル時に実行のための命令を命令キャッシュ
及びＭＭＵ１４から取り出す順次取出装置１７に結合さ
れる。その順次取出装置１７は、命令キャッシュ及びＭ
ＭＵ１４から取り出されたブランチ命令を実行のために
ブランチ処理ユニット（ＢＰＵ）１８に伝送し、プロセ
ッサ１０における他の実行回路によって実行するための
順次命令を命令待ち行列１９に記憶する。
ャッシュ及びＭＭＵ（メモリ管理ユニット）１４並びに
データ・キャッシュ及びＭＭＵ１６に接続される。命令
キャッシュ及びＭＭＵ１４並びにデータ・キャッシュ及
びＭＭＵ１６におけるキャッシュのような高速キャッシ
ュは、プロセッサ１０がメイン・メモリからそれらのキ
ャッシュに予め転送されたデータ又は命令のサブセット
に対する比較的高速のアクセス・タイムを得ることを可
能にし、従って、ホスト・データ処理システムの動作速
度を改良する。命令キャッシュ及びＭＭＵ１４は、更
に、各サイクル時に実行のための命令を命令キャッシュ
及びＭＭＵ１４から取り出す順次取出装置１７に結合さ
れる。その順次取出装置１７は、命令キャッシュ及びＭ
ＭＵ１４から取り出されたブランチ命令を実行のために
ブランチ処理ユニット（ＢＰＵ）１８に伝送し、プロセ
ッサ１０における他の実行回路によって実行するための
順次命令を命令待ち行列１９に記憶する。
【００１３】図示の実施例では、プロセッサ１０の実行
回路は、ＢＰＵ１８の他に、固定小数点ユニット（ＦＸ
Ｕ）２２、ロード／ストア・ユニット（ＬＳＵ）２８、
及び浮動小数点ユニット（ＦＰＵ）３０を含む順次命令
を実行するための複数の実行ユニットより成る。実行ユ
ニット２２、２８、及び３０の各々は、一般に、各プロ
セッサ・サイクル中に、特定のタイプの順次命令のうち
の１つ又は複数個の命令を実行する。例えば、ＦＸＵ２
２は、指定された汎用レジスタ（ＧＰＲ）３２又はＧＰ
Ｒリネーム・バッファ３３から受け取ったソース・オペ
ランドを利用して、加算、減算、ＡＮＤ、ＯＲ、及びＸ
ＯＲのような固定小数点の算術演算及び論理演算を遂行
する。ＦＸＵ２２は、固定小数点命令の実行に続いて、
その命令の結果データをＧＰＲリネーム・バッファ３３
に出力する。ＧＰＲリネーム・バッファ３３は、その結
果データをそのＧＰＲリネーム・バッファ３３から１つ
又は複数個のＧＰＲ３２に転送することによってその命
令が完了するまで、その結果データの一時的記憶を行
う。
回路は、ＢＰＵ１８の他に、固定小数点ユニット（ＦＸ
Ｕ）２２、ロード／ストア・ユニット（ＬＳＵ）２８、
及び浮動小数点ユニット（ＦＰＵ）３０を含む順次命令
を実行するための複数の実行ユニットより成る。実行ユ
ニット２２、２８、及び３０の各々は、一般に、各プロ
セッサ・サイクル中に、特定のタイプの順次命令のうち
の１つ又は複数個の命令を実行する。例えば、ＦＸＵ２
２は、指定された汎用レジスタ（ＧＰＲ）３２又はＧＰ
Ｒリネーム・バッファ３３から受け取ったソース・オペ
ランドを利用して、加算、減算、ＡＮＤ、ＯＲ、及びＸ
ＯＲのような固定小数点の算術演算及び論理演算を遂行
する。ＦＸＵ２２は、固定小数点命令の実行に続いて、
その命令の結果データをＧＰＲリネーム・バッファ３３
に出力する。ＧＰＲリネーム・バッファ３３は、その結
果データをそのＧＰＲリネーム・バッファ３３から１つ
又は複数個のＧＰＲ３２に転送することによってその命
令が完了するまで、その結果データの一時的記憶を行
う。
【００１４】一方、ＦＰＵ３０は、一般に、浮動小数点
レジスタ（ＦＰＲ）３６又はＦＰＲリネーム・バッファ
３７から受け取ったソース・オペランドに関して、浮動
小数点乗算及び除算のような単精度及び倍精度の浮動小
数点算術演算及び論理演算を遂行する。ＦＰＵ３０は、
浮動小数点命令の実行から生じたデータを選択されたＦ
ＰＲリネーム・バッファ３７に出力する。ＦＰＲリネー
ム・バッファ３７は、そのＦＰＲリネーム・バッファ３
７からの結果データを選択されたＦＰＲ３６に転送する
ことによってそれらの命令を完了するまで、その結果デ
ータを一時的に記憶する。ロード／ストア・ユニット
（ＬＳＵ）２８は、それの名前が意味するように、メモ
リ（即ち、データ・キャッシュ及びＭＭＵ１６における
データ・キャッシュ、又はメイン・メモリ）から選択さ
れたＧＰＲ３２又はＦＰＲ３６にデータをロードする
か、或いは、ＧＰＲ３２、ＧＰＲリネーム・バッファ３
３、ＦＰＲ３６、又はＦＰＲリネーム・バッファ３７の
選択されたものからメモリにデータをストアする浮動小
数点命令及び固定小数点命令を実行する。
レジスタ（ＦＰＲ）３６又はＦＰＲリネーム・バッファ
３７から受け取ったソース・オペランドに関して、浮動
小数点乗算及び除算のような単精度及び倍精度の浮動小
数点算術演算及び論理演算を遂行する。ＦＰＵ３０は、
浮動小数点命令の実行から生じたデータを選択されたＦ
ＰＲリネーム・バッファ３７に出力する。ＦＰＲリネー
ム・バッファ３７は、そのＦＰＲリネーム・バッファ３
７からの結果データを選択されたＦＰＲ３６に転送する
ことによってそれらの命令を完了するまで、その結果デ
ータを一時的に記憶する。ロード／ストア・ユニット
（ＬＳＵ）２８は、それの名前が意味するように、メモ
リ（即ち、データ・キャッシュ及びＭＭＵ１６における
データ・キャッシュ、又はメイン・メモリ）から選択さ
れたＧＰＲ３２又はＦＰＲ３６にデータをロードする
か、或いは、ＧＰＲ３２、ＧＰＲリネーム・バッファ３
３、ＦＰＲ３６、又はＦＰＲリネーム・バッファ３７の
選択されたものからメモリにデータをストアする浮動小
数点命令及び固定小数点命令を実行する。
【００１５】プロセッサ１０は、それのスーパスカラ・
アーキテクチャのパフォーマンスを更に改良するために
命令のパイプライン実行又は順不同実行を使用する。従
って、命令は、データ依存性が守られる限り、ＦＸＵ２
２、ＬＳＵ２８、及びＦＰＵ３０によって任意の順序で
実行可能である。更に、命令は、一連のパイプライン・
ステージにおいて、ＦＸＵ２２、ＬＳＵ２８、及びＦＰ
Ｕ３０によって処理される。高性能プロセッサには一般
的であるように、各命令は５つの明確なパイプライン・
ステージ、即ち、取出、デコード／ディスパッチ、実
行、終了（ｆｉｎｉｓｈ）、及び完了（ｃｏｍｐｌｅｔ
ｉｏｎ）において処理される。
アーキテクチャのパフォーマンスを更に改良するために
命令のパイプライン実行又は順不同実行を使用する。従
って、命令は、データ依存性が守られる限り、ＦＸＵ２
２、ＬＳＵ２８、及びＦＰＵ３０によって任意の順序で
実行可能である。更に、命令は、一連のパイプライン・
ステージにおいて、ＦＸＵ２２、ＬＳＵ２８、及びＦＰ
Ｕ３０によって処理される。高性能プロセッサには一般
的であるように、各命令は５つの明確なパイプライン・
ステージ、即ち、取出、デコード／ディスパッチ、実
行、終了（ｆｉｎｉｓｈ）、及び完了（ｃｏｍｐｌｅｔ
ｉｏｎ）において処理される。
【００１６】取出ステージの時、順次取出装置１７は１
つ又は複数のメモリ・アドレスと関連した１つ又は複数
の命令を命令キャッシュ及びＭＭＵ１４から検索する。
命令キャッシュ及びＭＭＵ１４から取り出された順次命
令は順次取出装置１７によって命令待ち行列１９に記憶
される。それとは対照的に、順次取出装置１７はブラン
チ命令を命令ストリームから除去し（フォルド・アウト
し）、実行のためにそれらをＢＰＵ１８に送る。ＢＰＵ
１８はブランチ予測機構を含み、その機構は、１つの実
施例では、ブランチが取られるかどうかを予測すること
によって、ＢＰＵ１８が未解決の条件付きブランチ命令
を投機的に実行することを可能にするブランチ・ヒスト
リ・テーブルのような動的予測機構を含む。
つ又は複数のメモリ・アドレスと関連した１つ又は複数
の命令を命令キャッシュ及びＭＭＵ１４から検索する。
命令キャッシュ及びＭＭＵ１４から取り出された順次命
令は順次取出装置１７によって命令待ち行列１９に記憶
される。それとは対照的に、順次取出装置１７はブラン
チ命令を命令ストリームから除去し（フォルド・アウト
し）、実行のためにそれらをＢＰＵ１８に送る。ＢＰＵ
１８はブランチ予測機構を含み、その機構は、１つの実
施例では、ブランチが取られるかどうかを予測すること
によって、ＢＰＵ１８が未解決の条件付きブランチ命令
を投機的に実行することを可能にするブランチ・ヒスト
リ・テーブルのような動的予測機構を含む。
【００１７】デコード／ディスパッチ・ステージの時、
ディスパッチ・ユニット２０は命令待ち行列１９からの
１つ又は複数の命令をデコードし、実行ユニット２２、
２８、及び３０に、一般には、プログラム順序でディス
パッチする。更に、ディスパッチ・ユニット２０は、各
ディスパッチされた命令の結果データに対して、ＧＰＲ
リネーム・バッファ３３又はＦＰＲリネーム・バッファ
３７におけるリネーム・バッファを割り当てる。ディス
パッチ時に、命令は、完了ユニット４０の多重スロット
完了バッファにも記憶されて完了を待つ。図示の実施例
によれば、プロセッサ１０は、順不同実行時に、固有の
命令識別子を利用してそのディスパッチされた命令のプ
ログラム順序を追跡する。
ディスパッチ・ユニット２０は命令待ち行列１９からの
１つ又は複数の命令をデコードし、実行ユニット２２、
２８、及び３０に、一般には、プログラム順序でディス
パッチする。更に、ディスパッチ・ユニット２０は、各
ディスパッチされた命令の結果データに対して、ＧＰＲ
リネーム・バッファ３３又はＦＰＲリネーム・バッファ
３７におけるリネーム・バッファを割り当てる。ディス
パッチ時に、命令は、完了ユニット４０の多重スロット
完了バッファにも記憶されて完了を待つ。図示の実施例
によれば、プロセッサ１０は、順不同実行時に、固有の
命令識別子を利用してそのディスパッチされた命令のプ
ログラム順序を追跡する。
【００１８】実行ステージの時、実行ユニット２２、２
８、及び３０は、便宜的に、その表されたオペレーショ
ンに対するオペランド及び実行資源が使用可能になる
と、ディスパッチ・ユニット２０から受け取った命令を
実行する。実行ユニット２２、２８、及び３０は、オペ
ランド又は実行資源が使用可能になるまでその実行ユニ
ットにディスパッチされた命令を記憶する予約ステーシ
ョンを備えていることが望ましい。命令の実行が終了す
る時、実行ユニット２２、２８、及び３０は、データ結
果があれば、命令タイプに従ってＧＰＲリネーム・バッ
ファ３３又はＦＰＲリネーム・バッファ３７にそのデー
タ結果を記憶する。しかる後、実行ユニット２２、２
８、及び３０は、どの命令が実行を終了したかを完了ユ
ニット４０に通知する。最終的に、命令は完了ユニット
４０の完了バッファからのプログラム順序で完了する。
ＦＸＵ２２及びＦＰＵ３０によって実行された命令は、
それぞれ、ＧＰＲリネーム・バッファ３３及びＦＰＲリ
ネーム・バッファ３７からＧＰＲ３２及びＦＰＲ３６に
その命令のデータ結果を転送することによって完了す
る。ＬＳＵ２８によって実行されるロード命令及びスト
ア命令は、それらの終了した命令を完了ストア待ち行列
又は完了ロード待ち行列に転送することによって完了す
る。それらの命令によって表されたロード・オペレーシ
ョン及びストア・オペレーションはそれらの待ち行列か
ら遂行されるであろう。
８、及び３０は、便宜的に、その表されたオペレーショ
ンに対するオペランド及び実行資源が使用可能になる
と、ディスパッチ・ユニット２０から受け取った命令を
実行する。実行ユニット２２、２８、及び３０は、オペ
ランド又は実行資源が使用可能になるまでその実行ユニ
ットにディスパッチされた命令を記憶する予約ステーシ
ョンを備えていることが望ましい。命令の実行が終了す
る時、実行ユニット２２、２８、及び３０は、データ結
果があれば、命令タイプに従ってＧＰＲリネーム・バッ
ファ３３又はＦＰＲリネーム・バッファ３７にそのデー
タ結果を記憶する。しかる後、実行ユニット２２、２
８、及び３０は、どの命令が実行を終了したかを完了ユ
ニット４０に通知する。最終的に、命令は完了ユニット
４０の完了バッファからのプログラム順序で完了する。
ＦＸＵ２２及びＦＰＵ３０によって実行された命令は、
それぞれ、ＧＰＲリネーム・バッファ３３及びＦＰＲリ
ネーム・バッファ３７からＧＰＲ３２及びＦＰＲ３６に
その命令のデータ結果を転送することによって完了す
る。ＬＳＵ２８によって実行されるロード命令及びスト
ア命令は、それらの終了した命令を完了ストア待ち行列
又は完了ロード待ち行列に転送することによって完了す
る。それらの命令によって表されたロード・オペレーシ
ョン及びストア・オペレーションはそれらの待ち行列か
ら遂行されるであろう。
【００１９】図２を参照すると、図１に示されたロード
／ストア・ユニット（ＬＳＵ）２８の実行回路の詳細な
ブロック図が示される。図示のように、ＬＳＵ２８は、
ディスパッチ・ユニット２０によってＬＳＵ２８にディ
スパッチされたロード命令及びストア命令の実行を制御
する実行制御ユニット５０を含む。その実行制御ユニッ
ト５０は、ロード命令及びストア命令のＯＰコードをデ
コードするためのロジック、及びストア命令をマージす
べきかどうかを決定するためにストア命令のアドレス及
びアトリビュートを比較するためのロジックを含む。更
に、ＬＳＵ２８は、各ロード命令及びストア命令と関連
した３２ビットのアドレス・オペランドを受けるアドレ
ス計算ユニット５２を含む。アドレス計算ユニット５２
は、加算器５３を利用して、アドレス・オペランドを合
算してその関連の命令に対する３２ビットの有効アドレ
ス（ＥＡ）を生成する。又、ＬＳＵ２８は、そのＬＳＵ
２８にディスパッチされたロード命令及びストア命令と
関連するＥＡ、データ、及び更なる命令情報を管理する
ストア待ち行列５４及びロード待ち行列５５を含んてい
る。
／ストア・ユニット（ＬＳＵ）２８の実行回路の詳細な
ブロック図が示される。図示のように、ＬＳＵ２８は、
ディスパッチ・ユニット２０によってＬＳＵ２８にディ
スパッチされたロード命令及びストア命令の実行を制御
する実行制御ユニット５０を含む。その実行制御ユニッ
ト５０は、ロード命令及びストア命令のＯＰコードをデ
コードするためのロジック、及びストア命令をマージす
べきかどうかを決定するためにストア命令のアドレス及
びアトリビュートを比較するためのロジックを含む。更
に、ＬＳＵ２８は、各ロード命令及びストア命令と関連
した３２ビットのアドレス・オペランドを受けるアドレ
ス計算ユニット５２を含む。アドレス計算ユニット５２
は、加算器５３を利用して、アドレス・オペランドを合
算してその関連の命令に対する３２ビットの有効アドレ
ス（ＥＡ）を生成する。又、ＬＳＵ２８は、そのＬＳＵ
２８にディスパッチされたロード命令及びストア命令と
関連するＥＡ、データ、及び更なる命令情報を管理する
ストア待ち行列５４及びロード待ち行列５５を含んてい
る。
【００２０】ストア待ち行列５４は、それぞれ、多重エ
ントリＦＩＦＯサブ待ち行列を有する終了ストア待ち行
列（ＦＳＱ）５８及び完了ストア待ち行列（ＣＳＱ）６
０を含み、更に、調整ロジック６２並びにマルチプレク
サ６４及び６６のような更なる回路を含んでいる。前述
のように、ＦＳＱ５８及びＣＳＱ６０における各エント
リは、アドレス計算ユニット５２によって生成されたＥ
Ａを記憶する３２ビットのＥＡフィールド、ＧＰＲ３２
又はＦＰＲ３６のどちらがストア命令と関連したデータ
を記憶しているかを指定するデータ・ソース、及び記憶
されるべきデータを含む６４ビット・データ・フィール
ドを有する。ＦＳＱ５８及びＣＳＱ６０の各エントリの
ＥＡ及びデータ・フィールドの有効性は有効フィールド
（Ｖ）における有効ビットの状態によって個々に表され
る。ＦＳＱ５８及びＣＳＱ６０における各エントリは、
更に、データのバイト・サイズを表すデータ・サイズ・
フィールド、データ・バイトのうちのどれが有効なデー
タを含むかを指定するバイト・イネーブル（ＢＥ）フィ
ールド、そのデータと関連したフォーマット・アトリビ
ュートを含むフォーマット・フィールド、及びそのデー
タのＭＭＵアトリビュートを表すＭＭＵアトリビュート
・フィールドを含む。ＦＳＱ５８のエントリのＥＡフィ
ールドに記憶されることに加えて、各ストア命令に対す
るアドレス計算によって生成されたＥＡは実行制御ユニ
ット５０にも送られる。その実行制御ユニットは、詳し
く後述するように、関連のストア命令がプロセッサの効
率を高めるために他のストア命令とマージされ得るかど
うかを決定するためにそのＥＡを利用する。
ントリＦＩＦＯサブ待ち行列を有する終了ストア待ち行
列（ＦＳＱ）５８及び完了ストア待ち行列（ＣＳＱ）６
０を含み、更に、調整ロジック６２並びにマルチプレク
サ６４及び６６のような更なる回路を含んでいる。前述
のように、ＦＳＱ５８及びＣＳＱ６０における各エント
リは、アドレス計算ユニット５２によって生成されたＥ
Ａを記憶する３２ビットのＥＡフィールド、ＧＰＲ３２
又はＦＰＲ３６のどちらがストア命令と関連したデータ
を記憶しているかを指定するデータ・ソース、及び記憶
されるべきデータを含む６４ビット・データ・フィール
ドを有する。ＦＳＱ５８及びＣＳＱ６０の各エントリの
ＥＡ及びデータ・フィールドの有効性は有効フィールド
（Ｖ）における有効ビットの状態によって個々に表され
る。ＦＳＱ５８及びＣＳＱ６０における各エントリは、
更に、データのバイト・サイズを表すデータ・サイズ・
フィールド、データ・バイトのうちのどれが有効なデー
タを含むかを指定するバイト・イネーブル（ＢＥ）フィ
ールド、そのデータと関連したフォーマット・アトリビ
ュートを含むフォーマット・フィールド、及びそのデー
タのＭＭＵアトリビュートを表すＭＭＵアトリビュート
・フィールドを含む。ＦＳＱ５８のエントリのＥＡフィ
ールドに記憶されることに加えて、各ストア命令に対す
るアドレス計算によって生成されたＥＡは実行制御ユニ
ット５０にも送られる。その実行制御ユニットは、詳し
く後述するように、関連のストア命令がプロセッサの効
率を高めるために他のストア命令とマージされ得るかど
うかを決定するためにそのＥＡを利用する。
【００２１】参照番号５９で示されるように、実行制御
ユニット５０は更にＦＳＱ５８にも接続される。それ
は、実行制御ユニット５０がＦＳＱ５８のボトム・エン
トリを読み取ってＦＳＱ５８のボトム・エントリにおけ
るストア命令のＥＡ及びアトリビュートと他のストア命
令のそれとを比較し、それら２つのストア命令がマージ
可能であるかどうかを決定するようにするためである。
ストア命令はＦＳＱ５８に記憶されるが、そのストア命
令のＥＡはデータ・キャッシュ及びＭＭＵ１６のアドレ
ス変換ユニット８０に送られて、そのストア命令のＥＡ
を物理アドレスに変換させ、そのストア命令が例外を発
生したかどうかを決定させる。アドレス変換ユニット８
０によってＦＳＱ５８に戻された物理アドレス・ビット
（ビット０−２０）はＦＳＱ５８における適当なエント
リのＥＡフィールドに記憶される。
ユニット５０は更にＦＳＱ５８にも接続される。それ
は、実行制御ユニット５０がＦＳＱ５８のボトム・エン
トリを読み取ってＦＳＱ５８のボトム・エントリにおけ
るストア命令のＥＡ及びアトリビュートと他のストア命
令のそれとを比較し、それら２つのストア命令がマージ
可能であるかどうかを決定するようにするためである。
ストア命令はＦＳＱ５８に記憶されるが、そのストア命
令のＥＡはデータ・キャッシュ及びＭＭＵ１６のアドレ
ス変換ユニット８０に送られて、そのストア命令のＥＡ
を物理アドレスに変換させ、そのストア命令が例外を発
生したかどうかを決定させる。アドレス変換ユニット８
０によってＦＳＱ５８に戻された物理アドレス・ビット
（ビット０−２０）はＦＳＱ５８における適当なエント
リのＥＡフィールドに記憶される。
【００２２】ストア待ち行列５４を更に参照すると、ス
トア命令がＦＳＱ５８のボトム・エントリに存在する場
合、そのストア命令は各サイクル中に完了するものと考
えられる。１つの実施例では、ストア命令は、そのスト
ア命令がプロセッサ１０における最も古い命令である場
合にだけ、即ち、そのストア命令が完了ユニット４０に
おけるボトムの完了バッファ・スロットに記憶されてい
る場合にだけ完了する。しかし、投機的完了を可能にす
る他の実施例では、他の完了バッファ・スロットにある
ストア命令を完了させることができる。一旦ストア命令
が完了を認められると、そのストア命令のＥＡ及びデー
タは、ＦＳＱ５８のボトム・エントリから除去され、そ
れぞれ、マルチプレクサ６４及び６６に送られる。その
ストア命令の３２ビットＥＡに加えて、マルチプレクサ
６４は、そのストア命令のＥＡの上位２９ビットが各６
４ビット・ダブルワードの下位３アドレス・ビットであ
る'０００' ビットと連結されて成る第２入力を受け
る。従って、実行制御ユニット５０の制御の下に、マル
チプレクサ６４は、ＦＳＱ５８から送られたＥＡ又はそ
の指定されたＥＡによってアドレスされたメモリ・ロケ
ーションを含む６４ビット・ダブルワードのＥＡを選択
する。しかる後、マルチプレクサ６４はＣＳＱ６０内の
エントリにその選択されたＥＡを記憶する。
トア命令がＦＳＱ５８のボトム・エントリに存在する場
合、そのストア命令は各サイクル中に完了するものと考
えられる。１つの実施例では、ストア命令は、そのスト
ア命令がプロセッサ１０における最も古い命令である場
合にだけ、即ち、そのストア命令が完了ユニット４０に
おけるボトムの完了バッファ・スロットに記憶されてい
る場合にだけ完了する。しかし、投機的完了を可能にす
る他の実施例では、他の完了バッファ・スロットにある
ストア命令を完了させることができる。一旦ストア命令
が完了を認められると、そのストア命令のＥＡ及びデー
タは、ＦＳＱ５８のボトム・エントリから除去され、そ
れぞれ、マルチプレクサ６４及び６６に送られる。その
ストア命令の３２ビットＥＡに加えて、マルチプレクサ
６４は、そのストア命令のＥＡの上位２９ビットが各６
４ビット・ダブルワードの下位３アドレス・ビットであ
る'０００' ビットと連結されて成る第２入力を受け
る。従って、実行制御ユニット５０の制御の下に、マル
チプレクサ６４は、ＦＳＱ５８から送られたＥＡ又はそ
の指定されたＥＡによってアドレスされたメモリ・ロケ
ーションを含む６４ビット・ダブルワードのＥＡを選択
する。しかる後、マルチプレクサ６４はＣＳＱ６０内の
エントリにその選択されたＥＡを記憶する。
【００２３】マルチプレクサ６６への入力は、バイパス
入力６８、フィードバック入力７０、及びＦＳＱ入力７
２を含む。ＦＳＱ入力７２は、ＦＳＱ５８のボトム・エ
ントリのデータ・フィールドからのデータを与える。バ
イパス入力６８は、不必要なＬＳＵアイドル・サイクル
を避けるために、ＦＳＱ５８が空である時にストア命令
がＦＳＱ５８をバイパスすることを可能にする。一方、
フィードバック入力７０は、選択のために又はマルチプ
レクサ６６の他のデータ入力との可能な結合のために、
ＣＳＱ６０のボトム・エントリの６４ビット・データ・
フィールドに記憶されたデータを与える。実行制御ユニ
ット５０から受けた制御信号ＣＴＮＬに基づいて、マル
チプレクサ６６はＦＳＱ入力７２又はバイパス入力６８
のデータ・ビットを選択し、そして、ストア命令がマー
ジされるべき場合、フィードバック入力７０におけるゼ
ロ・ビット又はそれより多いビットを選択する。
入力６８、フィードバック入力７０、及びＦＳＱ入力７
２を含む。ＦＳＱ入力７２は、ＦＳＱ５８のボトム・エ
ントリのデータ・フィールドからのデータを与える。バ
イパス入力６８は、不必要なＬＳＵアイドル・サイクル
を避けるために、ＦＳＱ５８が空である時にストア命令
がＦＳＱ５８をバイパスすることを可能にする。一方、
フィードバック入力７０は、選択のために又はマルチプ
レクサ６６の他のデータ入力との可能な結合のために、
ＣＳＱ６０のボトム・エントリの６４ビット・データ・
フィールドに記憶されたデータを与える。実行制御ユニ
ット５０から受けた制御信号ＣＴＮＬに基づいて、マル
チプレクサ６６はＦＳＱ入力７２又はバイパス入力６８
のデータ・ビットを選択し、そして、ストア命令がマー
ジされるべき場合、フィードバック入力７０におけるゼ
ロ・ビット又はそれより多いビットを選択する。
【００２４】マルチプレクサ６６によるデータ・ビット
の選択及び結合に続いて、そのデータ・ビットがＣＳＱ
６０におけるエントリの６４ビット・データ・フィール
ドに記憶される。ＦＳＱ５８及びＣＳＱ６０における６
４ビット・データ・フィールドの使用は、マルチプレク
サ６６が単精度データ及び倍精度データの両方をマージ
すること、それによって、ストア集束を実施するに必要
な追加のハードウエアを最小にすることを可能にする。
例えば、ＦＳＱ５８及びＣＳＱ６０における各エントリ
は単一の６４ビット倍精度データワードを記憶すること
ができる。更に、図５乃至図７を参照して詳しく後述す
るように、ＣＳＱ６０におけるエントリは、順次アドレ
スのターゲットにされた２つの異なる３２ビット単精度
データワードをデータ・キャッシュ８２に記憶すること
が可能である。
の選択及び結合に続いて、そのデータ・ビットがＣＳＱ
６０におけるエントリの６４ビット・データ・フィール
ドに記憶される。ＦＳＱ５８及びＣＳＱ６０における６
４ビット・データ・フィールドの使用は、マルチプレク
サ６６が単精度データ及び倍精度データの両方をマージ
すること、それによって、ストア集束を実施するに必要
な追加のハードウエアを最小にすることを可能にする。
例えば、ＦＳＱ５８及びＣＳＱ６０における各エントリ
は単一の６４ビット倍精度データワードを記憶すること
ができる。更に、図５乃至図７を参照して詳しく後述す
るように、ＣＳＱ６０におけるエントリは、順次アドレ
スのターゲットにされた２つの異なる３２ビット単精度
データワードをデータ・キャッシュ８２に記憶すること
が可能である。
【００２５】図示のように、ストア待ち行列５４は、ス
トア命令が他のストア命令とマージされる場合、前者の
ストア命令と関連したデータ・ソース・フィールド、デ
ータ・サイズ・フィールド、及びバイト・イネーブル・
フィールドを適当に修正する調整ロジック６２を含む。
ストア命令がＦＳＱ５８からＣＳＱ６０に転送される
時、実行制御ユニット５０は終了メッセージ８６を完了
ユニット４０に送り、ストア命令が終了したことを表示
する。そこで、完了ユニット４０は、その表示されたス
トア命令が完了バッファのボトム・スロットに記憶され
ている時、そのストア命令を完了バッファから除去す
る。
トア命令が他のストア命令とマージされる場合、前者の
ストア命令と関連したデータ・ソース・フィールド、デ
ータ・サイズ・フィールド、及びバイト・イネーブル・
フィールドを適当に修正する調整ロジック６２を含む。
ストア命令がＦＳＱ５８からＣＳＱ６０に転送される
時、実行制御ユニット５０は終了メッセージ８６を完了
ユニット４０に送り、ストア命令が終了したことを表示
する。そこで、完了ユニット４０は、その表示されたス
トア命令が完了バッファのボトム・スロットに記憶され
ている時、そのストア命令を完了バッファから除去す
る。
【００２６】更に、図２を参照すると、ＣＳＱ６０は、
指示されたストア・オペレーションがまだ実行されてい
ない完了ストア命令を記憶する待ち行列を含む。参照番
号６１で示されるように、ＣＳＱ６０は、ＦＳＱ５８と
同様に実行制御ユニット５０に結合される。それは、Ｃ
ＳＱ６０のボトム・エントリを読み取って実行制御ユニ
ット５０がそのボトム・エントリにおけるストア命令の
ＥＡ及びアトリビュートとＦＳＱ５８におけるストア命
令のそれとを比較して、それら２つのストア命令がマー
ジされ得るかどうかを決定するようにするためである。
更に、ＣＳＱ６０はデータ・キャッシュ及びＭＭＵ１６
におけるアドレス変換ユニット８０及びデータ・キャッ
シュ８２に結合される。例えば、低いバス利用率の期間
にストア・オペレーションが遂行されるべき時、ＣＳＱ
６０のボトム・エントリのＥＡフィールドにおける物理
アドレスは、そのストアがキャッシュ可能である場合、
ＣＳＱ６０のボトム・エントリに記憶されたデータと関
連してデータ・キャッシュ８２に送られる。そこで、デ
ータ・キャッシュ８２内のキャッシュ・コントローラが
キャッシュ８２へのデータの記憶を管理する。その物理
アドレスと関連したデータがデータ・キャッシュ８２に
存在しない場合、又はストア・オペレーションがキャッ
シュ禁止の場合、物理アドレス及びデータがＢＩＵ１２
に送られ、ＢＩＵ１２はシステム・バス１１を介してそ
のデータをメイン・メモリに記憶する。前述のように、
データ・キャッシュ８２はビジー信号８４を実行制御ユ
ニット５０に供給し、データ・キャッシュ８２がビジー
であるために単一サイクルのデータ・アクセスをサポー
トすることができない時を表示する。
指示されたストア・オペレーションがまだ実行されてい
ない完了ストア命令を記憶する待ち行列を含む。参照番
号６１で示されるように、ＣＳＱ６０は、ＦＳＱ５８と
同様に実行制御ユニット５０に結合される。それは、Ｃ
ＳＱ６０のボトム・エントリを読み取って実行制御ユニ
ット５０がそのボトム・エントリにおけるストア命令の
ＥＡ及びアトリビュートとＦＳＱ５８におけるストア命
令のそれとを比較して、それら２つのストア命令がマー
ジされ得るかどうかを決定するようにするためである。
更に、ＣＳＱ６０はデータ・キャッシュ及びＭＭＵ１６
におけるアドレス変換ユニット８０及びデータ・キャッ
シュ８２に結合される。例えば、低いバス利用率の期間
にストア・オペレーションが遂行されるべき時、ＣＳＱ
６０のボトム・エントリのＥＡフィールドにおける物理
アドレスは、そのストアがキャッシュ可能である場合、
ＣＳＱ６０のボトム・エントリに記憶されたデータと関
連してデータ・キャッシュ８２に送られる。そこで、デ
ータ・キャッシュ８２内のキャッシュ・コントローラが
キャッシュ８２へのデータの記憶を管理する。その物理
アドレスと関連したデータがデータ・キャッシュ８２に
存在しない場合、又はストア・オペレーションがキャッ
シュ禁止の場合、物理アドレス及びデータがＢＩＵ１２
に送られ、ＢＩＵ１２はシステム・バス１１を介してそ
のデータをメイン・メモリに記憶する。前述のように、
データ・キャッシュ８２はビジー信号８４を実行制御ユ
ニット５０に供給し、データ・キャッシュ８２がビジー
であるために単一サイクルのデータ・アクセスをサポー
トすることができない時を表示する。
【００２７】図３及び図４を参照すると、図１に示され
たプロセッサの実施例に従って、ストア集束の方法の実
施例を表す２つの論理的フローチャートが示される。図
３及び図４はストア命令をマージするための方法におけ
るステップの論理的シーケンスを示すけれども、その図
示されたステップの多くは並列的に遂行されることが望
ましいことは当業者には明らかであろう。図３及び図４
に示された方法は、図５乃至図７に示された例示的なス
トア集束オペレーション及び図８に示されたタイミング
図に関連して説明することにする。
たプロセッサの実施例に従って、ストア集束の方法の実
施例を表す２つの論理的フローチャートが示される。図
３及び図４はストア命令をマージするための方法におけ
るステップの論理的シーケンスを示すけれども、その図
示されたステップの多くは並列的に遂行されることが望
ましいことは当業者には明らかであろう。図３及び図４
に示された方法は、図５乃至図７に示された例示的なス
トア集束オペレーション及び図８に示されたタイミング
図に関連して説明することにする。
【００２８】先ず、図３を参照すると、プロセスはブロ
ック１００において始まり、その後、ブロック１０２に
進む。ブロック１０２は、第１ストア命令（以下、ＳＴ
Ａと表す）がＬＳＵ２８によってディスパッチ・ユニッ
ト２０から受け取られたものかどうかを実行制御ユニッ
ト５０が決定することを示す。それが否定される場合、
プロセスは、ＳＴＡが受け取られるまでブロック１０２
において反復する。今、図８を参照すると、ＳＴＡをＬ
ＳＵ２８が受け取る場合、ＳＴＡのＥＡはサイクル１に
おいてアドレス計算ユニット５２によって計算される。
更に、ストア・リクエストがデータ・キャッシュ及びＭ
ＭＵ１６に送られ、そのＥＡを物理アドレスに変換し、
例外に関してそのＥＡを調べる。ＳＴＡのＥＡの計算に
続いて、図５及び図８に図示されるように、そのＳＴＡ
のＥＡはサイクル２の始めの時にＦＳＱ５８において有
効になる。図５及び図８に示されるように、ＦＳＱ５８
の図示されたエントリのＥＡフィールド、サイズ・フィ
ールド、及びバイト・イネーブル（ＢＥ）フィールド
は、ＳＴＡが８バイトのダブルワードの下位（右端の）
４バイトをターゲットとする３２ビット・ストアである
ことを表す。更に、ＦＳＱ５８の図示のエントリのデー
タ・ソース・フィールドは、ＳＴＡと関連したデータが
ＧＰＳ３２のレジスタ３１において位置指定されること
を明示している。しかし、ＳＴＡと関連したデータは、
有効ビットＶD によって表されるように、ＦＳＱ５８に
おいては未だ有効ではない。
ック１００において始まり、その後、ブロック１０２に
進む。ブロック１０２は、第１ストア命令（以下、ＳＴ
Ａと表す）がＬＳＵ２８によってディスパッチ・ユニッ
ト２０から受け取られたものかどうかを実行制御ユニッ
ト５０が決定することを示す。それが否定される場合、
プロセスは、ＳＴＡが受け取られるまでブロック１０２
において反復する。今、図８を参照すると、ＳＴＡをＬ
ＳＵ２８が受け取る場合、ＳＴＡのＥＡはサイクル１に
おいてアドレス計算ユニット５２によって計算される。
更に、ストア・リクエストがデータ・キャッシュ及びＭ
ＭＵ１６に送られ、そのＥＡを物理アドレスに変換し、
例外に関してそのＥＡを調べる。ＳＴＡのＥＡの計算に
続いて、図５及び図８に図示されるように、そのＳＴＡ
のＥＡはサイクル２の始めの時にＦＳＱ５８において有
効になる。図５及び図８に示されるように、ＦＳＱ５８
の図示されたエントリのＥＡフィールド、サイズ・フィ
ールド、及びバイト・イネーブル（ＢＥ）フィールド
は、ＳＴＡが８バイトのダブルワードの下位（右端の）
４バイトをターゲットとする３２ビット・ストアである
ことを表す。更に、ＦＳＱ５８の図示のエントリのデー
タ・ソース・フィールドは、ＳＴＡと関連したデータが
ＧＰＳ３２のレジスタ３１において位置指定されること
を明示している。しかし、ＳＴＡと関連したデータは、
有効ビットＶD によって表されるように、ＦＳＱ５８に
おいては未だ有効ではない。
【００２９】図３及び図４を参照すると、ＳＴＡへのス
トア待ち行列５４におけるエントリの割当に続いて、実
行制御ユニット５０は、ＳＴＡがその後のストア命令と
マージされるかどうかを確認するために、サイクル２の
時に、ブロック１０４乃至１１６において幾つかの決定
を行う。従って、ブロック１０４では、実行制御ユニッ
ト５０は、ＳＴＡが例外を生じたかどうかを、データ・
キャッシュ及びＭＭＵ１６により戻された例外情報から
決定する。それが肯定される場合、プロセスはブロック
１０２に戻り、もう１つのＳＴＡ命令を待つ。しかし、
ＳＴＡが例外を生じなかったという決定がブロック１０
４において行われる場合、プロセスはブロック１０６に
進む。そのブロック１０６は、ＳＴＡが完了ユニット４
０における完了バッファのボトム・スロットにあるかど
うかの決定を行う。
トア待ち行列５４におけるエントリの割当に続いて、実
行制御ユニット５０は、ＳＴＡがその後のストア命令と
マージされるかどうかを確認するために、サイクル２の
時に、ブロック１０４乃至１１６において幾つかの決定
を行う。従って、ブロック１０４では、実行制御ユニッ
ト５０は、ＳＴＡが例外を生じたかどうかを、データ・
キャッシュ及びＭＭＵ１６により戻された例外情報から
決定する。それが肯定される場合、プロセスはブロック
１０２に戻り、もう１つのＳＴＡ命令を待つ。しかし、
ＳＴＡが例外を生じなかったという決定がブロック１０
４において行われる場合、プロセスはブロック１０６に
進む。そのブロック１０６は、ＳＴＡが完了ユニット４
０における完了バッファのボトム・スロットにあるかど
うかの決定を行う。
【００３０】前述のように、ブロック１０６において行
われた決定は、プロセッサ１０における最も古い命令で
あるストア命令を完了させるだけであるプロセッサ１０
の実施例を反映している。プロセッサ１０の他の実施例
は、ストア命令が順不同で完了することを可能にするも
のでもよい。ＳＴＡが完了バッファのボトム・スロット
にないという決定が行われる場合、ＳＴＡが完了バッフ
ァのボトムに置かれるような時間まで、プロセスはブロ
ック１０６において反復する。次に、プロセスはブロッ
ク１０６からブロック１０８に進む。ブロック１０８
は、後続のストア命令ＳＴＢがディスパッチ・ユニット
２０からＬＳＵ２８によって受領されたかどうかの決定
を行う。それが否定される場合、プロセスは結合子Ｂを
通して図４のブロック１２４に進む。しかし、ＳＴＢが
サイクル２の時にＬＳＵ２８によって受領される場合、
図８に示されるように、ＳＴＢのＥＡがサイクル２にお
いて計算される。
われた決定は、プロセッサ１０における最も古い命令で
あるストア命令を完了させるだけであるプロセッサ１０
の実施例を反映している。プロセッサ１０の他の実施例
は、ストア命令が順不同で完了することを可能にするも
のでもよい。ＳＴＡが完了バッファのボトム・スロット
にないという決定が行われる場合、ＳＴＡが完了バッフ
ァのボトムに置かれるような時間まで、プロセスはブロ
ック１０６において反復する。次に、プロセスはブロッ
ク１０６からブロック１０８に進む。ブロック１０８
は、後続のストア命令ＳＴＢがディスパッチ・ユニット
２０からＬＳＵ２８によって受領されたかどうかの決定
を行う。それが否定される場合、プロセスは結合子Ｂを
通して図４のブロック１２４に進む。しかし、ＳＴＢが
サイクル２の時にＬＳＵ２８によって受領される場合、
図８に示されるように、ＳＴＢのＥＡがサイクル２にお
いて計算される。
【００３１】図３に戻ると、プロセスはブロック１０８
からブロック１１０に進む。ブロック１１０は、ストア
集束が可能にされるかどうかの決定を行う。ストア集束
はデフォルトによって、又はプロセッサ１０の図示され
てない制御レジスタにおけるストア集束ビットをセット
する命令の実行を通して、プロセッサ１０において可能
にされる。ストア集束が可能にされない場合、プロセス
はブロック１１０から、前述のように、図４のブロック
１２４に進む。しかし、ストア集束が可能にされる場
合、プロセスはブロック１１０からブロック１１２に進
む。ブロック１１２は、ＳＴＡによって表されたストア
・オペレーションの遂行がシステム・バス１１を介して
メイン・メモリにデータを書き込むことを必要とするか
どうかの決定を行う。ブロック１１２において行われる
決定は、そのストア・オペレーションがキャッシュ可能
であろうが或いはなかろうが、メイン・メモリに対して
行われたストア・オペレーションのマージが、データ待
ち時間及びバス利用の見地から効率上の利点を有するこ
とを示す。ＳＴＡがシステム・バス１１を介したメイン
・メモリへのストア・オペレーションを必要とする場
合、例えば、ＳＴＡがライト・スルー・ストアである
か、或いはキャッシュ禁止の場合、プロセスは後述のブ
ロック１１５に進む。しかし、ＳＴＡによって指示され
たストア・オペレーションがメイン・メモリへのデータ
の書込を必要としない場合、プロセスはブロック１１２
からブロック１１４に進む。
からブロック１１０に進む。ブロック１１０は、ストア
集束が可能にされるかどうかの決定を行う。ストア集束
はデフォルトによって、又はプロセッサ１０の図示され
てない制御レジスタにおけるストア集束ビットをセット
する命令の実行を通して、プロセッサ１０において可能
にされる。ストア集束が可能にされない場合、プロセス
はブロック１１０から、前述のように、図４のブロック
１２４に進む。しかし、ストア集束が可能にされる場
合、プロセスはブロック１１０からブロック１１２に進
む。ブロック１１２は、ＳＴＡによって表されたストア
・オペレーションの遂行がシステム・バス１１を介して
メイン・メモリにデータを書き込むことを必要とするか
どうかの決定を行う。ブロック１１２において行われる
決定は、そのストア・オペレーションがキャッシュ可能
であろうが或いはなかろうが、メイン・メモリに対して
行われたストア・オペレーションのマージが、データ待
ち時間及びバス利用の見地から効率上の利点を有するこ
とを示す。ＳＴＡがシステム・バス１１を介したメイン
・メモリへのストア・オペレーションを必要とする場
合、例えば、ＳＴＡがライト・スルー・ストアである
か、或いはキャッシュ禁止の場合、プロセスは後述のブ
ロック１１５に進む。しかし、ＳＴＡによって指示され
たストア・オペレーションがメイン・メモリへのデータ
の書込を必要としない場合、プロセスはブロック１１２
からブロック１１４に進む。
【００３２】ブロック１１４は、データ・キャッシュ８
２がサイクル３の時にビジーであるかどうかを、ビジー
信号８４の状態をテストすることによって決定すること
を示す。データ・キャッシュ８２がビジーでない場合、
プロセスは結合子Ｂを介してブロック１２４に進む。従
って、システム・バス１１を介してメイン・メモリに書
き込まれないキャッシュ可能なストアに対して、実行制
御ユニット５０の図示の実施例は、データ・キャッシュ
８２がサイクル３の時にビジーであることをビジー信号
８４が表す場合にのみ、ＳＴＡ及びＳＴＢがマージされ
得るかどうかの予備的決定を行う（ブロック１１６に示
される）。データ・キャッシュ８２が２つ以上の連続し
たサイクルにおいてビジーである場合（図８に示される
ように）、各々が、通常、少なくとも１サイクルを必要
とする複数のストアが単一のサイクルで遂行されるの
で、ストア集束はパフォーマンス上の利点を生じる。図
示にストア集束の方法は、データ・キャッシュ８２がサ
イクル３の時にビジーである場合、データ・キャッシュ
８２によって消費される電力を最小にするという更なる
利点を有する。データ・キャッシュ８２は、ＳＴＡ及び
ＳＴＢの両方に対してではなく、そのマージされたキャ
ッシュ可能なストアに対してのみイネーブルされるの
で、電力は保全される。
２がサイクル３の時にビジーであるかどうかを、ビジー
信号８４の状態をテストすることによって決定すること
を示す。データ・キャッシュ８２がビジーでない場合、
プロセスは結合子Ｂを介してブロック１２４に進む。従
って、システム・バス１１を介してメイン・メモリに書
き込まれないキャッシュ可能なストアに対して、実行制
御ユニット５０の図示の実施例は、データ・キャッシュ
８２がサイクル３の時にビジーであることをビジー信号
８４が表す場合にのみ、ＳＴＡ及びＳＴＢがマージされ
得るかどうかの予備的決定を行う（ブロック１１６に示
される）。データ・キャッシュ８２が２つ以上の連続し
たサイクルにおいてビジーである場合（図８に示される
ように）、各々が、通常、少なくとも１サイクルを必要
とする複数のストアが単一のサイクルで遂行されるの
で、ストア集束はパフォーマンス上の利点を生じる。図
示にストア集束の方法は、データ・キャッシュ８２がサ
イクル３の時にビジーである場合、データ・キャッシュ
８２によって消費される電力を最小にするという更なる
利点を有する。データ・キャッシュ８２は、ＳＴＡ及び
ＳＴＢの両方に対してではなく、そのマージされたキャ
ッシュ可能なストアに対してのみイネーブルされるの
で、電力は保全される。
【００３３】データ・キャッシュ８２による電力消費を
大きく減少させるために、実行制御ユニット５０の別の
実施例はブロック１１４に示された決定を省略して、キ
ャッシュ可能なストアをマージしてもよい。それは、デ
ータ・キャッシュ８２がビジーでない時でも精々１サイ
クルのデータ待ち時間しか生じないためである。例え
ば、プロセッサ１０を低電力で動作させる場合、複数の
キャッシュ可能なストアをマージして単一のストア・オ
ペレーションにすることによって生じる最小の追加のデ
ータ待ち時間の方が、各ストアに対してデータ・キャッ
シュ８２を個々にイネーブルすることによって生じる電
力消費よりも望ましいことが多い。ブロック１１４を再
び参照すると、データ・キャッシュ８２がサイクル３の
時にビジーであるという決定が行われる場合、プロセス
はブロック１１５に進む。そのブロック１１５は、ＣＳ
Ｑ６０がサイクル３の時に（ＳＴＡを除いて）空である
か或いは空になるかどうかの決定を行う。その結果が否
定的である場合、プロセスは前述したようにブロック１
２４に進む。しかし、ＣＳＱ６０がサイクル３の時に
（ＳＴＡを除いて）空であるか或いは空になるという場
合、プロセスは結合子Ａを介して図４のブロック１１６
に進む。
大きく減少させるために、実行制御ユニット５０の別の
実施例はブロック１１４に示された決定を省略して、キ
ャッシュ可能なストアをマージしてもよい。それは、デ
ータ・キャッシュ８２がビジーでない時でも精々１サイ
クルのデータ待ち時間しか生じないためである。例え
ば、プロセッサ１０を低電力で動作させる場合、複数の
キャッシュ可能なストアをマージして単一のストア・オ
ペレーションにすることによって生じる最小の追加のデ
ータ待ち時間の方が、各ストアに対してデータ・キャッ
シュ８２を個々にイネーブルすることによって生じる電
力消費よりも望ましいことが多い。ブロック１１４を再
び参照すると、データ・キャッシュ８２がサイクル３の
時にビジーであるという決定が行われる場合、プロセス
はブロック１１５に進む。そのブロック１１５は、ＣＳ
Ｑ６０がサイクル３の時に（ＳＴＡを除いて）空である
か或いは空になるかどうかの決定を行う。その結果が否
定的である場合、プロセスは前述したようにブロック１
２４に進む。しかし、ＣＳＱ６０がサイクル３の時に
（ＳＴＡを除いて）空であるか或いは空になるという場
合、プロセスは結合子Ａを介して図４のブロック１１６
に進む。
【００３４】ブロック１１６はＳＴＡ及びＳＴＢのＥＡ
インデックス・ビット（ビット２１−２８）及び利用可
能なデータ・フォーマット・アトリビュートを比較する
第１比較を示す。ストア命令のデータ・フォーマット・
アトリビュートは、例えば、データが固定小数点値を表
すか又は浮動小数点値を表すか、データ・サイズ、デー
タがビック・エンディアン・フォーマットのものである
か又はリトル・エンディアン・フォーマットのものであ
るか、或いは、データがグラフィックス情報を表すかど
うかを含む。ＳＴＡ及びＳＴＢのＥＡのインデックス・
ビット及び利用可能なデータ・フォーマット・アトリビ
ュートが共に一致する場合、図８に示されるように、Ｓ
ＴＡ及びＳＴＢをマージすべきかどうかの決定が行われ
るまで、実行制御装置５０はＳＴＡをブロックする。し
かし、ＳＴＡ及びＳＴＢのＥＡのインデックス・ビット
又は利用可能なデータ・フォーマット・アトリビュート
が一致しない場合、プロセスはブロック１１６からブロ
ック１２４に進む。ブロック１２４は、ＳＴＡ及びＳＴ
Ｂによって指示されたストア・オペレーションをＬＳＵ
２８が個別に遂行することを表す。ブロック１１６に示
された第１比較は、システム・バス１１を介してメモリ
に書き込まれないキャッシュ可能なストアに対して、デ
ータ・キャッシュ８２がビジーであり、従って、ＳＴＡ
により指示されたストア・オペレーションを直ちに遂行
することができない場合にだけ行われるので、ブロック
１１６でＳＴＡ及びＳＴＢが不一致であっても、パフォ
ーマンスが落ちることはない。
インデックス・ビット（ビット２１−２８）及び利用可
能なデータ・フォーマット・アトリビュートを比較する
第１比較を示す。ストア命令のデータ・フォーマット・
アトリビュートは、例えば、データが固定小数点値を表
すか又は浮動小数点値を表すか、データ・サイズ、デー
タがビック・エンディアン・フォーマットのものである
か又はリトル・エンディアン・フォーマットのものであ
るか、或いは、データがグラフィックス情報を表すかど
うかを含む。ＳＴＡ及びＳＴＢのＥＡのインデックス・
ビット及び利用可能なデータ・フォーマット・アトリビ
ュートが共に一致する場合、図８に示されるように、Ｓ
ＴＡ及びＳＴＢをマージすべきかどうかの決定が行われ
るまで、実行制御装置５０はＳＴＡをブロックする。し
かし、ＳＴＡ及びＳＴＢのＥＡのインデックス・ビット
又は利用可能なデータ・フォーマット・アトリビュート
が一致しない場合、プロセスはブロック１１６からブロ
ック１２４に進む。ブロック１２４は、ＳＴＡ及びＳＴ
Ｂによって指示されたストア・オペレーションをＬＳＵ
２８が個別に遂行することを表す。ブロック１１６に示
された第１比較は、システム・バス１１を介してメモリ
に書き込まれないキャッシュ可能なストアに対して、デ
ータ・キャッシュ８２がビジーであり、従って、ＳＴＡ
により指示されたストア・オペレーションを直ちに遂行
することができない場合にだけ行われるので、ブロック
１１６でＳＴＡ及びＳＴＢが不一致であっても、パフォ
ーマンスが落ちることはない。
【００３５】図６を参照すると、サイクル２において遂
行されるＳＴＡ及びＳＴＢの間の第１比較に続いて、Ｓ
ＴＡのＥＡ、データ、及びアトリビュートが未修正でＣ
ＳＱ６０に送られる。従って、サイクル３の時、ＳＴＡ
はＣＳＱ６０において有効になり、ＳＴＢのＥＡはＦＳ
Ｑ５８において有効になる。又、サイクル３の時、実行
制御ユニット５０は、図４のブロック１１８−１２２に
示されたストア集束のための第２の条件セットが存在す
るかどうかを決定する。図４のブロック１１８及び１２
０を参照すると、実行制御ユニット５０は、ＳＴＢが例
外を生じたかどうか及びＳＴＢが完了ユニット４０にお
ける完了バッファのボトム・スロットにあるかどうかを
決定する。ＳＴＢが例外を生じた場合、又はＳＴＢが完
了バッファのボトム・スロットにない場合、プロセス
は、ＬＳＵ２８がＳＴＡ及びＳＴＢを別々に遂行するブ
ロック１２４に進む。しかし、ＳＴＢが例外を生じず、
完了バッファのボトム・スロットに記憶されている場
合、プロセスはブロック１２２に進む。そのブロック１
２２は、実行制御ユニット５０がＳＴＡ及びＳＴＢの第
２比較を行って、ＳＴＡ及びＳＴＢの実アドレス・ビッ
ト（ビット０−１９）が一致するかどうか及びＳＴＡ及
びＳＴＢのＭＭＵアトリビュートが一致するかどうかを
決定することを示している。
行されるＳＴＡ及びＳＴＢの間の第１比較に続いて、Ｓ
ＴＡのＥＡ、データ、及びアトリビュートが未修正でＣ
ＳＱ６０に送られる。従って、サイクル３の時、ＳＴＡ
はＣＳＱ６０において有効になり、ＳＴＢのＥＡはＦＳ
Ｑ５８において有効になる。又、サイクル３の時、実行
制御ユニット５０は、図４のブロック１１８−１２２に
示されたストア集束のための第２の条件セットが存在す
るかどうかを決定する。図４のブロック１１８及び１２
０を参照すると、実行制御ユニット５０は、ＳＴＢが例
外を生じたかどうか及びＳＴＢが完了ユニット４０にお
ける完了バッファのボトム・スロットにあるかどうかを
決定する。ＳＴＢが例外を生じた場合、又はＳＴＢが完
了バッファのボトム・スロットにない場合、プロセス
は、ＬＳＵ２８がＳＴＡ及びＳＴＢを別々に遂行するブ
ロック１２４に進む。しかし、ＳＴＢが例外を生じず、
完了バッファのボトム・スロットに記憶されている場
合、プロセスはブロック１２２に進む。そのブロック１
２２は、実行制御ユニット５０がＳＴＡ及びＳＴＢの第
２比較を行って、ＳＴＡ及びＳＴＢの実アドレス・ビッ
ト（ビット０−１９）が一致するかどうか及びＳＴＡ及
びＳＴＢのＭＭＵアトリビュートが一致するかどうかを
決定することを示している。
【００３６】実施例では、ＳＴＡ及びＳＴＢのＭＭＵア
トリビュートは、ライト・スルー・ビット、キャッシュ
禁止ビット、アドレスされたメモリ・ロケーションに対
するコヒーレンシを強制するメモリ・コヒーレンシ・ビ
ット、及びアドレスされたメモリ・ロケーションからの
投機的ロード及びプリフェッチを防ぐ保護ビットを含
む。ＳＴＡ及びＳＴＢの実アドレス・ビット並びにＳＴ
Ａ及びＳＴＢのＭＭＵアトリビュート・ビットのすべて
が一致するわけではない場合、プロセスはブロック１２
２から前述のブロック１２４に進む。しかし、ＳＴＡ及
びＳＴＢの実アドレス・ビット並びにＳＴＡ及びＳＴＢ
のＭＭＵアトリビュートが共に一致する場合、プロセス
はブロック１２２からブロック１２６に進む。そのブロ
ック１２６は、前述のように、サイクル４の時、実行制
御ユニット５０がＳＴＡ及びＳＴＢをマージすることを
示す。プロセッサ１０のこの実施例は第１及び第２比較
を、それぞれ、第２及び第３サイクルの時に独立に行
う。それは、ＳＴＢの実アドレス・ビットがサイクル２
の時に使用可能でないため、第１及び第２比較をサイク
ル２及び３の時に独立して遂行する。前述のように、サ
イクル２の時に第１部分比較を行うことは、データ・キ
ャッシュ８２がビジーである場合に、プロセッサ１０が
ＳＴＡ及びＳＴＢの間の不一致に起因したパフォーマン
ス低下を回避することを可能にする。しかし、他の実施
例で、ＳＴＡ及びＳＴＢの単一の比較を行うことも可能
である。
トリビュートは、ライト・スルー・ビット、キャッシュ
禁止ビット、アドレスされたメモリ・ロケーションに対
するコヒーレンシを強制するメモリ・コヒーレンシ・ビ
ット、及びアドレスされたメモリ・ロケーションからの
投機的ロード及びプリフェッチを防ぐ保護ビットを含
む。ＳＴＡ及びＳＴＢの実アドレス・ビット並びにＳＴ
Ａ及びＳＴＢのＭＭＵアトリビュート・ビットのすべて
が一致するわけではない場合、プロセスはブロック１２
２から前述のブロック１２４に進む。しかし、ＳＴＡ及
びＳＴＢの実アドレス・ビット並びにＳＴＡ及びＳＴＢ
のＭＭＵアトリビュートが共に一致する場合、プロセス
はブロック１２２からブロック１２６に進む。そのブロ
ック１２６は、前述のように、サイクル４の時、実行制
御ユニット５０がＳＴＡ及びＳＴＢをマージすることを
示す。プロセッサ１０のこの実施例は第１及び第２比較
を、それぞれ、第２及び第３サイクルの時に独立に行
う。それは、ＳＴＢの実アドレス・ビットがサイクル２
の時に使用可能でないため、第１及び第２比較をサイク
ル２及び３の時に独立して遂行する。前述のように、サ
イクル２の時に第１部分比較を行うことは、データ・キ
ャッシュ８２がビジーである場合に、プロセッサ１０が
ＳＴＡ及びＳＴＢの間の不一致に起因したパフォーマン
ス低下を回避することを可能にする。しかし、他の実施
例で、ＳＴＡ及びＳＴＢの単一の比較を行うことも可能
である。
【００３７】図４のブロック１２６に示されるようにＳ
ＴＡ及びＳＴＢをマージするために、実行制御ブロック
５０は、ダブルワードＥＡを指定する入力をマルチプレ
クサ６４に選択させるように１つ又は複数の制御信号を
発生する。そこで、そのダブルワードＥＡは、ＳＴＡの
ＥＡに代わってＣＳＱ６０のボトム・エントリのアドレ
ス・フィールドに書き込まれる。更に、実行制御ユニッ
ト５０は、マルチプレクサ６６に、フィードバック入力
７０（ＳＴＡデータ）及びＦＳＱ入力７２（ＳＴＢデー
タ）によって与えられたデータをマージさせ、その結果
のマージされたデータをＣＳＱ６０のボトム・エントリ
のデータ・フィールド内に記憶させるように１つ又は複
数の制御信号を発生する。
ＴＡ及びＳＴＢをマージするために、実行制御ブロック
５０は、ダブルワードＥＡを指定する入力をマルチプレ
クサ６４に選択させるように１つ又は複数の制御信号を
発生する。そこで、そのダブルワードＥＡは、ＳＴＡの
ＥＡに代わってＣＳＱ６０のボトム・エントリのアドレ
ス・フィールドに書き込まれる。更に、実行制御ユニッ
ト５０は、マルチプレクサ６６に、フィードバック入力
７０（ＳＴＡデータ）及びＦＳＱ入力７２（ＳＴＢデー
タ）によって与えられたデータをマージさせ、その結果
のマージされたデータをＣＳＱ６０のボトム・エントリ
のデータ・フィールド内に記憶させるように１つ又は複
数の制御信号を発生する。
【００３８】図６及び図７を参照すると、それぞれ、サ
イクル３及び５の時のＦＳＱ５８及びＣＳＱ６０の内容
が示され、それによって、ＳＴＡ及びＳＴＢのマージを
表す。図６に示されるように、ＦＳＱ５８は、アドレス
・ロケーションをダブルワード境界で指定するＳＴＢの
３２ビットＥＡを含む。更に、図示のように、ＳＴＢと
関連したデータは、ＧＰＲ３２のレジスタ４に含まれ、
４バイトの長さであり、８バイト・データ・バスの上位
４バイトを介してメモリに書き込まれる。ＳＴＡはＣＳ
Ｑ６０のエントリ０含まれ、ＳＴＢのＥＡと同じダブル
ワード内にＥＡを有する。ＳＴＡに関連したデータは、
ＧＰＲ３２のレジスタ３１に含まれ、４バイトの長さで
あり、バスの下位４バイトを介してメモリに書き込まれ
る。
イクル３及び５の時のＦＳＱ５８及びＣＳＱ６０の内容
が示され、それによって、ＳＴＡ及びＳＴＢのマージを
表す。図６に示されるように、ＦＳＱ５８は、アドレス
・ロケーションをダブルワード境界で指定するＳＴＢの
３２ビットＥＡを含む。更に、図示のように、ＳＴＢと
関連したデータは、ＧＰＲ３２のレジスタ４に含まれ、
４バイトの長さであり、８バイト・データ・バスの上位
４バイトを介してメモリに書き込まれる。ＳＴＡはＣＳ
Ｑ６０のエントリ０含まれ、ＳＴＢのＥＡと同じダブル
ワード内にＥＡを有する。ＳＴＡに関連したデータは、
ＧＰＲ３２のレジスタ３１に含まれ、４バイトの長さで
あり、バスの下位４バイトを介してメモリに書き込まれ
る。
【００３９】サイクル４の時のＳＴＡ及びＳＴＢのマー
ジに続いて、ＣＳＱ６０のエントリ０が図７に示される
ように現れる。図示のように、マージされたストア命令
のＥＡはＳＴＢのそれと同じである。それは、ＳＴＡ及
びＳＴＢがＳＴＢのＥＡによって指定されたダブルワー
ド内のメモリ・ロケーションをターゲットにされるため
である。更に、図７に示されるように、ＳＴＡ及びＳＴ
Ｂに関連したデータは、ＳＴＡ及びＳＴＢによって指示
されたストア・オペレーションがプログラム順に遂行さ
れる場合にそれが持つデータと同じデータを、メモリの
アドレスされたダブルワードが持つようにマージされて
いる。更に、ＣＳＱ６０のエントリ０のデータ・ソース
・フィールド、データ・サイズ・フィールド、及びバイ
ト・イネーブル・フィールドは、マージされたストア命
令に関連したデータがＧＳＰ３２のレジスタ４及び３１
に含まれ、８バイトの長さであり、データ・バスの８バ
イトすべてを利用してメモリに書き込まれるであろうこ
とを反映するように、調整ロジック６２によって調整さ
れている。
ジに続いて、ＣＳＱ６０のエントリ０が図７に示される
ように現れる。図示のように、マージされたストア命令
のＥＡはＳＴＢのそれと同じである。それは、ＳＴＡ及
びＳＴＢがＳＴＢのＥＡによって指定されたダブルワー
ド内のメモリ・ロケーションをターゲットにされるため
である。更に、図７に示されるように、ＳＴＡ及びＳＴ
Ｂに関連したデータは、ＳＴＡ及びＳＴＢによって指示
されたストア・オペレーションがプログラム順に遂行さ
れる場合にそれが持つデータと同じデータを、メモリの
アドレスされたダブルワードが持つようにマージされて
いる。更に、ＣＳＱ６０のエントリ０のデータ・ソース
・フィールド、データ・サイズ・フィールド、及びバイ
ト・イネーブル・フィールドは、マージされたストア命
令に関連したデータがＧＳＰ３２のレジスタ４及び３１
に含まれ、８バイトの長さであり、データ・バスの８バ
イトすべてを利用してメモリに書き込まれるであろうこ
とを反映するように、調整ロジック６２によって調整さ
れている。
【００４０】図５乃至図７は、マージされたストア命令
によって書き込まれたメモリ・アドレスがオーバラップ
しないストア集束の例を示しているけれども、図２に示
されたＬＳＵ２８の実施例がオーバラップしたメモリ・
アドレスに書き込むストア命令をマージすることもでき
ることは、本願における説明から当業者には明らかであ
ろう。図２を参照して上述したように、オーバラップし
たアドレスをターゲットとするストア命令に関連したデ
ータは、実行制御ユニット５０により発生された制御信
号に応答してマルチプレクサ６６によってマージされ
る。
によって書き込まれたメモリ・アドレスがオーバラップ
しないストア集束の例を示しているけれども、図２に示
されたＬＳＵ２８の実施例がオーバラップしたメモリ・
アドレスに書き込むストア命令をマージすることもでき
ることは、本願における説明から当業者には明らかであ
ろう。図２を参照して上述したように、オーバラップし
たアドレスをターゲットとするストア命令に関連したデ
ータは、実行制御ユニット５０により発生された制御信
号に応答してマルチプレクサ６６によってマージされ
る。
【００４１】図４を参照すると、ブロック１２６におけ
るＳＴＡ及びＳＴＢのマージに続いて、プロセスはブロ
ック１２８に進む。ブロック１２８は、そのマージされ
た命令によって指示されたストア・オペレーションを遂
行することを示す。従って、図８に示されるように、そ
のマージされたデータはサイクル５及び６の時にメモリ
に書き込まれる。しかる後、図４に示されたプロセスは
ブロック１３０において終了する。
るＳＴＡ及びＳＴＢのマージに続いて、プロセスはブロ
ック１２８に進む。ブロック１２８は、そのマージされ
た命令によって指示されたストア・オペレーションを遂
行することを示す。従って、図８に示されるように、そ
のマージされたデータはサイクル５及び６の時にメモリ
に書き込まれる。しかる後、図４に示されたプロセスは
ブロック１３０において終了する。
【００４２】上記の説明から明らかなように、開示され
たストア集束機構は、ストア命令を選択的に結合するこ
とによってプロセッサ・パフォーマンスを改良する。２
つの単精度ストアが集束された例示的なストア集束オペ
レーションに関連してストア集束の方法を説明したけれ
ども、単精度ストア及び倍精度ストアの両方とも前述の
実施例を利用して集束可能であることは、上記の説明か
ら明らかであろう。更に、ストア集束が、システム・バ
ス待ち時間の減少によって、ライト・スルー・ストア命
令及びキャッシュ禁止ストア命令に対するプロセッサ・
パフォーマンスの最大の強化を与えることは明らかであ
ろう。例えば、２つの集束しないストア命令がそれぞれ
７サイクルのバス・アクセスを必要とする場合、その２
つのストア命令を遂行することは１４サイクルを必要と
する。一方、それらのストア命令が集束される場合、１
つの７サイクル・バス・アクセスしか必要とされず、そ
れによって、生じるバス待ち時間をかなり減少させるこ
とになる。
たストア集束機構は、ストア命令を選択的に結合するこ
とによってプロセッサ・パフォーマンスを改良する。２
つの単精度ストアが集束された例示的なストア集束オペ
レーションに関連してストア集束の方法を説明したけれ
ども、単精度ストア及び倍精度ストアの両方とも前述の
実施例を利用して集束可能であることは、上記の説明か
ら明らかであろう。更に、ストア集束が、システム・バ
ス待ち時間の減少によって、ライト・スルー・ストア命
令及びキャッシュ禁止ストア命令に対するプロセッサ・
パフォーマンスの最大の強化を与えることは明らかであ
ろう。例えば、２つの集束しないストア命令がそれぞれ
７サイクルのバス・アクセスを必要とする場合、その２
つのストア命令を遂行することは１４サイクルを必要と
する。一方、それらのストア命令が集束される場合、１
つの７サイクル・バス・アクセスしか必要とされず、そ
れによって、生じるバス待ち時間をかなり減少させるこ
とになる。
【００４３】実施例を詳しく示し、説明したけれども、
本実施例の精神及び技術範囲から逸脱することなく、形
式及び細部の種々の変更を行い得ることは当業者には明
らかであろう。
本実施例の精神及び技術範囲から逸脱することなく、形
式及び細部の種々の変更を行い得ることは当業者には明
らかであろう。
【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４５】（１）関連したキャッシュ・メモリを有す
るプロセッサにおいてストア集束を行う方法にして、前
記キャッシュ・メモリにおける１つ又は複数のロケーシ
ョンをターゲットとする第１ストア命令及び第２ストア
命令を識別するステップと、前記キャッシュ・メモリが
ビジーであるかどうかを決定するステップと、前記キャ
ッシュ・メモリがビジーであるという決定に応答して、
前記第１ストア命令及び前記第２ストア命令をマージし
て単一のストア・オペレーションにするステップと、前
記単一のストア・オペレーションを遂行するステップ
と、を含む方法。 （２）前記第２ストア命令は、直列的順序で前記第１ス
トア命令のすぐ後に続くことを特徴とする上記（１）に
記載の方法。 （３）前記キャッシュ・メモリにおける１つ又は複数の
ロケーションのすべてが前記単一のストア・オペレーシ
ョンによって書き込まれ得るかどうかの決定に応答し
て、前記第１ストア命令及び前記第２ストア命令をマー
ジすべきかどうかを決定するステップを更に含むことを
特徴とする上記（１）に記載の方法。 （４）前記１つ又は複数のロケーションのうちの少なく
とも１つのロケーションは前記第１ストア命令及び前記
第２ストア命令の両方によってターゲットにされること
を特徴とする上記（１）に記載の方法。 （５）前記第１ストア命令及び第２ストア命令をマージ
して単一のストア・オペレーションにするステップは、
前記第１ストア命令及び前記第２ストア命令のうちの少
なくとも１つによって指定されたアドレスから前記単一
のストア・オペレーションに対するターゲット・アドレ
スを決定するステップと、前記第１ストア命令及び前記
第２ストア命令の直列的順序に従って前記第１ストア命
令及び前記第２ストア命令と関連したデータを結合する
ことによって前記単一のストア・オペレーションと関連
したデータを決定するステップと、を含むことを特徴と
する上記（１）に記載の方法。 （６）前記第１ストア命令及び前記第２ストア命令はそ
れぞれ前記キャッシュ・メモリにおける隣接したアドレ
ス範囲をターゲットにされた単精度データと関連付けら
れること、及び前記単一のストア・オペレーションは倍
精度データと関連付けられること、を特徴とする上記
（１）に記載の方法。 （７）関連したキャッシュ・メモリを有するプロセッサ
にして、前記キャッシュ・メモリにおける１つ又は複数
のロケーションをターゲットとする第１ストア命令及び
第２ストア命令を識別するための実行制御ロジックと、
前記実行制御ロジックに結合され、前記キャッシュ・メ
モリがビジーであるという決定に応答して前記第１スト
ア命令及び前記第２ストア命令をマージして単一のスト
ア・オペレーションにするマージ・ロジックと、前記マ
ージ・ロジックに結合され、前記単一のストア・オペレ
ーションを遂行するメモリ・アクセス・ロジックと、を
含むプロセッサ。 （８）前記実行制御ユニットは、前記キャッシュ・メモ
リにおける前記１つ又は複数のロケーションが前記単一
のストア・オペレーションによって書き込まれ得るかど
うかを決定するためのロジックを含むことを特徴とする
上記（７）に記載のプロセッサ。 （９）前記マージ・ロジックは、前記第１ストア命令及
び前記第２ストア命令のうちの少なくとも１つのアドレ
スから前記単一のストア・オペレーションのためのター
ゲット・アドレスを選択するアドレス選択ロジックと、
前記第１ストア命令及び前記第２ストア命令の直列的順
序に従って前記第１ストア命令及び前記第２ストア命令
と関連したデータを結合するデータ結合ロジックと、を
含むことを特徴とする上記（７）に記載のプロセッサ。 （１０）前記メモリ・アクセス・ロジックは、前記キャ
ッシュ・メモリへのデータの記憶を管理するメモリ管理
ユニットを含むことを特徴とする上記（７）に記載のプ
ロセッサ。 （１１）少なくとも１つのエントリを有し、前記マージ
・ロジックの入力に結合された第１待ち行列にして、該
少なくとも１つのエントリが前記第２ストア命令を一時
的に記憶するような第１待ち行列と、少なくとも１つの
エントリを有し、前記マージ・ロジックの出力に結合さ
れた第２待ち行列にして、該少なくとも１つのエントリ
が前記第１ストア命令を一時的に記憶するような第２待
ち行列と、を含むことを特徴とする上記（７）に記載の
プロセッサ。 （１２）前記第２待ち行列の前記少なくとも１つのエン
トリは前記第１ストア命令及び前記第２ストア命令のマ
ージ後に前記単一のストア・オペレーションを一時的に
記憶することを特徴とする上記（７）に記載のプロセッ
サ。 （１３）前記第１ストア命令及び前記第２ストア命令は
それぞれ前記キャッシュ・メモリにおける隣接したアド
レス範囲をターゲットにされた単精度データと関連付け
られること、及び前記第２待ち行列の前記少なくとも１
つのエントリは前記単一のストア・オペレーションと関
連した倍精度データを一時的に記憶するためのデータ・
フィールドを含むこと、を特徴とする上記（７）に記載
のプロセッサ。 （１４）前記１つ又は複数のロケーションのうちの少な
くとも１つのロケーションは前記第１ストア命令及び前
記第２ストア命令の両方のターゲットにされることを特
徴とする上記（７）に記載のプロセッサ。 （１５）キャッシュ・メモリと、前記キャッシュ・メモ
リに結合されたプロセッサとを含むデータ処理システム
にして、前記プロセッサは、前記キャッシュ・メモリに
おける１つ又は複数のロケーションをターゲットとする
第１ストア命令及び第２ストア命令を識別するための実
行制御ロジックと、前記実行制御ロジックに結合され、
前記キャッシュ・メモリがビジーであるという決定に応
答して前記第１ストア命令及び前記第２ストア命令をマ
ージして単一のストア・オペレーションにするマージ・
ロジックと、前記マージ・ロジックに結合され、前記単
一のストア・オペレーションを遂行するメモリ・アクセ
ス・ロジックと、を含むことを特徴とするデータ処理シ
ステム。 （１６）前記実行制御ユニットは、前記キャッシュ・メ
モリにおける前記１つ又は複数のロケーションが前記単
一のストア・オペレーションによって書込可能であるか
どうかを決定するためのロジックを含むことを特徴とす
る上記（１５）に記載のデータ処理システム。 （１７）前記マージ・ロジックは、前記第１ストア命令
及び前記第２ストア命令の少なくとも１つのアドレスか
ら前記単一のストア・オペレーションに対するターゲッ
ト・アドレスを選択するアドレス選択ロジックと、前記
第１ストア命令及び前記第２ストア命令の直列的順序に
従って前記第１ストア命令及び前記第２ストア命令と関
連したデータを結合するデータ結合ロジックと、を含む
ことを特徴とする上記（１５）に記載のデータ処理シス
テム。 （１８）前記メモリ・アクセス・ロジックは前記キャッ
シュ・メモリへのデータの記憶を管理するメモリ管理ユ
ニットを含むことを特徴とする上記（１５）に記載のデ
ータ処理システム。 （１９）少なくとも１つのエントリを有し、前記マージ
・ロジックの入力に結合された第１待ち行列にして、該
少なくとも１つのエントリが前記第２ストア命令を一時
的に記憶するような第１待ち行列と、少なくとも１つの
エントリを有し、前記マージ・ロジックの出力に結合さ
れた第２待ち行列にして、該少なくとも１つのエントリ
が前記第１ストア命令を一時的に記憶するような第２待
ち行列と、を含むことを特徴とする上記（１５）に記載
のデータ処理システム。 （２０）前記第２待ち行列の前記少なくとも１つのエン
トリは前記第１ストア命令及び前記第２ストア命令のマ
ージ後に前記単一のストア・オペレーションを一時的に
記憶することを特徴とする上記（１９）に記載のデータ
処理システム。 （２１）前記第１ストア命令及び前記第２ストア命令は
それぞれ前記キャッシュ・メモリにおける隣接したアド
レス範囲をターゲットにされた単精度データと関連付け
られること、及び前記第２待ち行列の前記少なくとも１
つのエントリは前記単一のストア・オペレーションと関
連した倍精度データを一時的に記憶するためのデータ・
フィールドを含むこと、を特徴とする上記（２０）に記
載のデータ処理システム。 （２２）前記１つ又は複数のロケーションのうちの少な
くとも１つのロケーションは前記第１ストア命令及び前
記第２ストア命令の両方のターゲットにされることを特
徴とする上記（１５）に記載のデータ処理システム。
るプロセッサにおいてストア集束を行う方法にして、前
記キャッシュ・メモリにおける１つ又は複数のロケーシ
ョンをターゲットとする第１ストア命令及び第２ストア
命令を識別するステップと、前記キャッシュ・メモリが
ビジーであるかどうかを決定するステップと、前記キャ
ッシュ・メモリがビジーであるという決定に応答して、
前記第１ストア命令及び前記第２ストア命令をマージし
て単一のストア・オペレーションにするステップと、前
記単一のストア・オペレーションを遂行するステップ
と、を含む方法。 （２）前記第２ストア命令は、直列的順序で前記第１ス
トア命令のすぐ後に続くことを特徴とする上記（１）に
記載の方法。 （３）前記キャッシュ・メモリにおける１つ又は複数の
ロケーションのすべてが前記単一のストア・オペレーシ
ョンによって書き込まれ得るかどうかの決定に応答し
て、前記第１ストア命令及び前記第２ストア命令をマー
ジすべきかどうかを決定するステップを更に含むことを
特徴とする上記（１）に記載の方法。 （４）前記１つ又は複数のロケーションのうちの少なく
とも１つのロケーションは前記第１ストア命令及び前記
第２ストア命令の両方によってターゲットにされること
を特徴とする上記（１）に記載の方法。 （５）前記第１ストア命令及び第２ストア命令をマージ
して単一のストア・オペレーションにするステップは、
前記第１ストア命令及び前記第２ストア命令のうちの少
なくとも１つによって指定されたアドレスから前記単一
のストア・オペレーションに対するターゲット・アドレ
スを決定するステップと、前記第１ストア命令及び前記
第２ストア命令の直列的順序に従って前記第１ストア命
令及び前記第２ストア命令と関連したデータを結合する
ことによって前記単一のストア・オペレーションと関連
したデータを決定するステップと、を含むことを特徴と
する上記（１）に記載の方法。 （６）前記第１ストア命令及び前記第２ストア命令はそ
れぞれ前記キャッシュ・メモリにおける隣接したアドレ
ス範囲をターゲットにされた単精度データと関連付けら
れること、及び前記単一のストア・オペレーションは倍
精度データと関連付けられること、を特徴とする上記
（１）に記載の方法。 （７）関連したキャッシュ・メモリを有するプロセッサ
にして、前記キャッシュ・メモリにおける１つ又は複数
のロケーションをターゲットとする第１ストア命令及び
第２ストア命令を識別するための実行制御ロジックと、
前記実行制御ロジックに結合され、前記キャッシュ・メ
モリがビジーであるという決定に応答して前記第１スト
ア命令及び前記第２ストア命令をマージして単一のスト
ア・オペレーションにするマージ・ロジックと、前記マ
ージ・ロジックに結合され、前記単一のストア・オペレ
ーションを遂行するメモリ・アクセス・ロジックと、を
含むプロセッサ。 （８）前記実行制御ユニットは、前記キャッシュ・メモ
リにおける前記１つ又は複数のロケーションが前記単一
のストア・オペレーションによって書き込まれ得るかど
うかを決定するためのロジックを含むことを特徴とする
上記（７）に記載のプロセッサ。 （９）前記マージ・ロジックは、前記第１ストア命令及
び前記第２ストア命令のうちの少なくとも１つのアドレ
スから前記単一のストア・オペレーションのためのター
ゲット・アドレスを選択するアドレス選択ロジックと、
前記第１ストア命令及び前記第２ストア命令の直列的順
序に従って前記第１ストア命令及び前記第２ストア命令
と関連したデータを結合するデータ結合ロジックと、を
含むことを特徴とする上記（７）に記載のプロセッサ。 （１０）前記メモリ・アクセス・ロジックは、前記キャ
ッシュ・メモリへのデータの記憶を管理するメモリ管理
ユニットを含むことを特徴とする上記（７）に記載のプ
ロセッサ。 （１１）少なくとも１つのエントリを有し、前記マージ
・ロジックの入力に結合された第１待ち行列にして、該
少なくとも１つのエントリが前記第２ストア命令を一時
的に記憶するような第１待ち行列と、少なくとも１つの
エントリを有し、前記マージ・ロジックの出力に結合さ
れた第２待ち行列にして、該少なくとも１つのエントリ
が前記第１ストア命令を一時的に記憶するような第２待
ち行列と、を含むことを特徴とする上記（７）に記載の
プロセッサ。 （１２）前記第２待ち行列の前記少なくとも１つのエン
トリは前記第１ストア命令及び前記第２ストア命令のマ
ージ後に前記単一のストア・オペレーションを一時的に
記憶することを特徴とする上記（７）に記載のプロセッ
サ。 （１３）前記第１ストア命令及び前記第２ストア命令は
それぞれ前記キャッシュ・メモリにおける隣接したアド
レス範囲をターゲットにされた単精度データと関連付け
られること、及び前記第２待ち行列の前記少なくとも１
つのエントリは前記単一のストア・オペレーションと関
連した倍精度データを一時的に記憶するためのデータ・
フィールドを含むこと、を特徴とする上記（７）に記載
のプロセッサ。 （１４）前記１つ又は複数のロケーションのうちの少な
くとも１つのロケーションは前記第１ストア命令及び前
記第２ストア命令の両方のターゲットにされることを特
徴とする上記（７）に記載のプロセッサ。 （１５）キャッシュ・メモリと、前記キャッシュ・メモ
リに結合されたプロセッサとを含むデータ処理システム
にして、前記プロセッサは、前記キャッシュ・メモリに
おける１つ又は複数のロケーションをターゲットとする
第１ストア命令及び第２ストア命令を識別するための実
行制御ロジックと、前記実行制御ロジックに結合され、
前記キャッシュ・メモリがビジーであるという決定に応
答して前記第１ストア命令及び前記第２ストア命令をマ
ージして単一のストア・オペレーションにするマージ・
ロジックと、前記マージ・ロジックに結合され、前記単
一のストア・オペレーションを遂行するメモリ・アクセ
ス・ロジックと、を含むことを特徴とするデータ処理シ
ステム。 （１６）前記実行制御ユニットは、前記キャッシュ・メ
モリにおける前記１つ又は複数のロケーションが前記単
一のストア・オペレーションによって書込可能であるか
どうかを決定するためのロジックを含むことを特徴とす
る上記（１５）に記載のデータ処理システム。 （１７）前記マージ・ロジックは、前記第１ストア命令
及び前記第２ストア命令の少なくとも１つのアドレスか
ら前記単一のストア・オペレーションに対するターゲッ
ト・アドレスを選択するアドレス選択ロジックと、前記
第１ストア命令及び前記第２ストア命令の直列的順序に
従って前記第１ストア命令及び前記第２ストア命令と関
連したデータを結合するデータ結合ロジックと、を含む
ことを特徴とする上記（１５）に記載のデータ処理シス
テム。 （１８）前記メモリ・アクセス・ロジックは前記キャッ
シュ・メモリへのデータの記憶を管理するメモリ管理ユ
ニットを含むことを特徴とする上記（１５）に記載のデ
ータ処理システム。 （１９）少なくとも１つのエントリを有し、前記マージ
・ロジックの入力に結合された第１待ち行列にして、該
少なくとも１つのエントリが前記第２ストア命令を一時
的に記憶するような第１待ち行列と、少なくとも１つの
エントリを有し、前記マージ・ロジックの出力に結合さ
れた第２待ち行列にして、該少なくとも１つのエントリ
が前記第１ストア命令を一時的に記憶するような第２待
ち行列と、を含むことを特徴とする上記（１５）に記載
のデータ処理システム。 （２０）前記第２待ち行列の前記少なくとも１つのエン
トリは前記第１ストア命令及び前記第２ストア命令のマ
ージ後に前記単一のストア・オペレーションを一時的に
記憶することを特徴とする上記（１９）に記載のデータ
処理システム。 （２１）前記第１ストア命令及び前記第２ストア命令は
それぞれ前記キャッシュ・メモリにおける隣接したアド
レス範囲をターゲットにされた単精度データと関連付け
られること、及び前記第２待ち行列の前記少なくとも１
つのエントリは前記単一のストア・オペレーションと関
連した倍精度データを一時的に記憶するためのデータ・
フィールドを含むこと、を特徴とする上記（２０）に記
載のデータ処理システム。 （２２）前記１つ又は複数のロケーションのうちの少な
くとも１つのロケーションは前記第１ストア命令及び前
記第２ストア命令の両方のターゲットにされることを特
徴とする上記（１５）に記載のデータ処理システム。
【００４６】
【発明の効果】本発明によって、同じダブルワードに対
する多重記憶アクセスを遂行するに必要なサイクル数を
最小にするような、メモリにデータを記憶するための効
率的な方法及びシステムが得られる。
する多重記憶アクセスを遂行するに必要なサイクル数を
最小にするような、メモリにデータを記憶するための効
率的な方法及びシステムが得られる。
【図１】メモリに対するストア・アクセスのパフォーマ
ンスを高めるためにストア集束を利用するプロセッサの
実施例である。
ンスを高めるためにストア集束を利用するプロセッサの
実施例である。
【図２】図１に示されたプロセッサのロード／ストア・
ユニット（ＬＳＵ）の詳細なブロック図表示を示す。
ユニット（ＬＳＵ）の詳細なブロック図表示を示す。
【図３】図１に示されたプロセッサによって利用される
ストア集束の方法を示すフローチャートの一部分であ
る。
ストア集束の方法を示すフローチャートの一部分であ
る。
【図４】図１に示されたプロセッサによって利用される
ストア集束の方法を示すフローチャートの一部分であ
る。
ストア集束の方法を示すフローチャートの一部分であ
る。
【図５】図２に示されたロード／ストア・ユニット（Ｌ
ＳＵ）のストア待ち行列におけるストア集束を示す。
ＳＵ）のストア待ち行列におけるストア集束を示す。
【図６】図２に示されたロード／ストア・ユニット（Ｌ
ＳＵ）のストア待ち行列におけるストア集束を示す。
ＳＵ）のストア待ち行列におけるストア集束を示す。
【図７】図２に示されたロード／ストア・ユニット（Ｌ
ＳＵ）のストア待ち行列におけるストア集束を示す。
ＳＵ）のストア待ち行列におけるストア集束を示す。
【図８】ストア集束オペレーションにおける種々の事象
のタイミングを示すタイミング図である。
のタイミングを示すタイミング図である。
Claims (22)
- 【請求項１】関連したキャッシュ・メモリを有するプロ
セッサにおいてストア集束を行う方法にして、 前記キャッシュ・メモリにおける１つ又は複数のロケー
ションをターゲットとする第１ストア命令及び第２スト
ア命令を識別するステップと、 前記キャッシュ・メモリがビジーであるかどうかを決定
するステップと、 前記キャッシュ・メモリがビジーであるという決定に応
答して、前記第１ストア命令及び前記第２ストア命令を
マージして単一のストア・オペレーションにするステッ
プと、 前記単一のストア・オペレーションを遂行するステップ
と、 を含む方法。 - 【請求項２】前記第２ストア命令は、直列的順序で前記
第１ストア命令のすぐ後に続くことを特徴とする請求項
１に記載の方法。 - 【請求項３】前記キャッシュ・メモリにおける１つ又は
複数のロケーションのすべてが前記単一のストア・オペ
レーションによって書き込まれ得るかどうかの決定に応
答して、前記第１ストア命令及び前記第２ストア命令を
マージすべきかどうかを決定するステップを更に含むこ
とを特徴とする請求項１に記載の方法。 - 【請求項４】前記１つ又は複数のロケーションのうちの
少なくとも１つのロケーションは前記第１ストア命令及
び前記第２ストア命令の両方によってターゲットにされ
ることを特徴とする請求項１に記載の方法。 - 【請求項５】前記第１ストア命令及び第２ストア命令を
マージして単一のストア・オペレーションにするステッ
プは、 前記第１ストア命令及び前記第２ストア命令のうちの少
なくとも１つによって指定されたアドレスから前記単一
のストア・オペレーションに対するターゲット・アドレ
スを決定するステップと、 前記第１ストア命令及び前記第２ストア命令の直列的順
序に従って前記第１ストア命令及び前記第２ストア命令
と関連したデータを結合することによって前記単一のス
トア・オペレーションと関連したデータを決定するステ
ップと、 を含むことを特徴とする請求項１に記載の方法。 - 【請求項６】前記第１ストア命令及び前記第２ストア命
令はそれぞれ前記キャッシュ・メモリにおける隣接した
アドレス範囲をターゲットにされた単精度データと関連
付けられること、及び前記単一のストア・オペレーショ
ンは倍精度データと関連付けられること、 を特徴とする請求項１に記載の方法。 - 【請求項７】関連したキャッシュ・メモリを有するプロ
セッサにして、 前記キャッシュ・メモリにおける１つ又は複数のロケー
ションをターゲットとする第１ストア命令及び第２スト
ア命令を識別するための実行制御ロジックと、 前記実行制御ロジックに結合され、前記キャッシュ・メ
モリがビジーであるという決定に応答して前記第１スト
ア命令及び前記第２ストア命令をマージして単一のスト
ア・オペレーションにするマージ・ロジックと、 前記マージ・ロジックに結合され、前記単一のストア・
オペレーションを遂行するメモリ・アクセス・ロジック
と、 を含むプロセッサ。 - 【請求項８】前記実行制御ユニットは、前記キャッシュ
・メモリにおける前記１つ又は複数のロケーションが前
記単一のストア・オペレーションによって書き込まれ得
るかどうかを決定するためのロジックを含むことを特徴
とする請求項７に記載のプロセッサ。 - 【請求項９】前記マージ・ロジックは、 前記第１ストア命令及び前記第２ストア命令のうちの少
なくとも１つのアドレスから前記単一のストア・オペレ
ーションのためのターゲット・アドレスを選択するアド
レス選択ロジックと、 前記第１ストア命令及び前記第２ストア命令の直列的順
序に従って前記第１ストア命令及び前記第２ストア命令
と関連したデータを結合するデータ結合ロジックと、 を含むことを特徴とする請求項７に記載のプロセッサ。 - 【請求項１０】前記メモリ・アクセス・ロジックは、前
記キャッシュ・メモリへのデータの記憶を管理するメモ
リ管理ユニットを含むことを特徴とする請求項７に記載
のプロセッサ。 - 【請求項１１】少なくとも１つのエントリを有し、前記
マージ・ロジックの入力に結合された第１待ち行列にし
て、該少なくとも１つのエントリが前記第２ストア命令
を一時的に記憶するような第１待ち行列と、 少なくとも１つのエントリを有し、前記マージ・ロジッ
クの出力に結合された第２待ち行列にして、該少なくと
も１つのエントリが前記第１ストア命令を一時的に記憶
するような第２待ち行列と、 を含むことを特徴とする請求項７に記載のプロセッサ。 - 【請求項１２】前記第２待ち行列の前記少なくとも１つ
のエントリは前記第１ストア命令及び前記第２ストア命
令のマージ後に前記単一のストア・オペレーションを一
時的に記憶することを特徴とする請求項７に記載のプロ
セッサ。 - 【請求項１３】前記第１ストア命令及び前記第２ストア
命令はそれぞれ前記キャッシュ・メモリにおける隣接し
たアドレス範囲をターゲットにされた単精度データと関
連付けられること、及び前記第２待ち行列の前記少なく
とも１つのエントリは前記単一のストア・オペレーショ
ンと関連した倍精度データを一時的に記憶するためのデ
ータ・フィールドを含むこと、 を特徴とする請求項７に記載のプロセッサ。 - 【請求項１４】前記１つ又は複数のロケーションのうち
の少なくとも１つのロケーションは前記第１ストア命令
及び前記第２ストア命令の両方のターゲットにされるこ
とを特徴とする請求項７に記載のプロセッサ。 - 【請求項１５】キャッシュ・メモリと、前記キャッシュ
・メモリに結合されたプロセッサとを含むデータ処理シ
ステムにして、 前記プロセッサは、 前記キャッシュ・メモリにおける１つ又は複数のロケー
ションをターゲットとする第１ストア命令及び第２スト
ア命令を識別するための実行制御ロジックと、 前記実行制御ロジックに結合され、前記キャッシュ・メ
モリがビジーであるという決定に応答して前記第１スト
ア命令及び前記第２ストア命令をマージして単一のスト
ア・オペレーションにするマージ・ロジックと、 前記マージ・ロジックに結合され、前記単一のストア・
オペレーションを遂行するメモリ・アクセス・ロジック
と、 を含むことを特徴とするデータ処理システム。 - 【請求項１６】前記実行制御ユニットは、前記キャッシ
ュ・メモリにおける前記１つ又は複数のロケーションが
前記単一のストア・オペレーションによって書込可能で
あるかどうかを決定するためのロジックを含むことを特
徴とする請求項１５に記載のデータ処理システム。 - 【請求項１７】前記マージ・ロジックは、 前記第１ストア命令及び前記第２ストア命令の少なくと
も１つのアドレスから前記単一のストア・オペレーショ
ンに対するターゲット・アドレスを選択するアドレス選
択ロジックと、 前記第１ストア命令及び前記第２ストア命令の直列的順
序に従って前記第１ストア命令及び前記第２ストア命令
と関連したデータを結合するデータ結合ロジックと、 を含むことを特徴とする請求項１５に記載のデータ処理
システム。 - 【請求項１８】前記メモリ・アクセス・ロジックは前記
キャッシュ・メモリへのデータの記憶を管理するメモリ
管理ユニットを含むことを特徴とする請求項１５に記載
のデータ処理システム。 - 【請求項１９】少なくとも１つのエントリを有し、前記
マージ・ロジックの入力に結合された第１待ち行列にし
て、該少なくとも１つのエントリが前記第２ストア命令
を一時的に記憶するような第１待ち行列と、 少なくとも１つのエントリを有し、前記マージ・ロジッ
クの出力に結合された第２待ち行列にして、該少なくと
も１つのエントリが前記第１ストア命令を一時的に記憶
するような第２待ち行列と、 を含むことを特徴とする請求項１５に記載のデータ処理
システム。 - 【請求項２０】前記第２待ち行列の前記少なくとも１つ
のエントリは前記第１ストア命令及び前記第２ストア命
令のマージ後に前記単一のストア・オペレーションを一
時的に記憶することを特徴とする請求項１９に記載のデ
ータ処理システム。 - 【請求項２１】前記第１ストア命令及び前記第２ストア
命令はそれぞれ前記キャッシュ・メモリにおける隣接し
たアドレス範囲をターゲットにされた単精度データと関
連付けられること、及び前記第２待ち行列の前記少なく
とも１つのエントリは前記単一のストア・オペレーショ
ンと関連した倍精度データを一時的に記憶するためのデ
ータ・フィールドを含むこと、 を特徴とする請求項２０に記載のデータ処理システム。 - 【請求項２２】前記１つ又は複数のロケーションのうち
の少なくとも１つのロケーションは前記第１ストア命令
及び前記第２ストア命令の両方のターゲットにされるこ
とを特徴とする請求項１５に記載のデータ処理システ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/726,736 US5860107A (en) | 1996-10-07 | 1996-10-07 | Processor and method for store gathering through merged store operations |
| US08/726736 | 1996-10-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10124391A true JPH10124391A (ja) | 1998-05-15 |
Family
ID=24919792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9265555A Pending JPH10124391A (ja) | 1996-10-07 | 1997-09-30 | マージされたストア・オペレーションによってストア集束を行うためのプロセッサ及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5860107A (ja) |
| JP (1) | JPH10124391A (ja) |
| CN (1) | CN1098486C (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012043202A (ja) * | 2010-08-19 | 2012-03-01 | Nec Computertechno Ltd | ストアマージ装置、情報処理装置、ストアマージ方法およびプログラム |
| JP2012507794A (ja) * | 2008-10-30 | 2012-03-29 | インテル コーポレイション | 有効な命令ヒュージョンを進展させる技術 |
| US8244985B2 (en) | 2004-03-30 | 2012-08-14 | Intel Corporation | Store performance in strongly ordered microprocessor architecture |
| JP2014063385A (ja) * | 2012-09-21 | 2014-04-10 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926831A (en) * | 1996-10-11 | 1999-07-20 | International Business Machines Corporation | Methods and apparatus for control of speculative memory accesses |
| EP1182558A1 (en) | 2000-08-21 | 2002-02-27 | Texas Instruments Incorporated | MME descriptor having big/little endian bit to control the transfer data between devices |
| JP4234361B2 (ja) * | 2002-06-28 | 2009-03-04 | 富士通株式会社 | 記憶制御装置およびデータ格納方法 |
| JP4252828B2 (ja) * | 2003-03-19 | 2009-04-08 | 株式会社日立製作所 | キャッシュ制御方法、ノード装置、プログラム |
| US7024544B2 (en) * | 2003-06-24 | 2006-04-04 | Via-Cyrix, Inc. | Apparatus and method for accessing registers in a processor |
| US7366851B2 (en) * | 2004-08-19 | 2008-04-29 | International Business Machines Corporation | Processor, method, and data processing system employing a variable store gather window |
| US7676513B2 (en) * | 2006-01-06 | 2010-03-09 | Microsoft Corporation | Scheduling of index merges |
| US8904151B2 (en) * | 2006-05-02 | 2014-12-02 | International Business Machines Corporation | Method and apparatus for the dynamic identification and merging of instructions for execution on a wide datapath |
| US20080059722A1 (en) * | 2006-08-31 | 2008-03-06 | Arm Limited | Handling data processing requests |
| US7849290B2 (en) * | 2007-07-09 | 2010-12-07 | Oracle America, Inc. | Store queue architecture for a processor that supports speculative execution |
| JP4771431B2 (ja) * | 2007-09-20 | 2011-09-14 | Ｋｄｄｉ株式会社 | オペレーティングシステムに基づくイベント処理機能搭載装置及びプログラム |
| US8166246B2 (en) * | 2008-01-31 | 2012-04-24 | International Business Machines Corporation | Chaining multiple smaller store queue entries for more efficient store queue usage |
| US8468306B2 (en) * | 2008-02-15 | 2013-06-18 | International Business Machines Corporation | Microprocessor and method for deferred store data forwarding for store background data in a system with no memory model restrictions |
| US7934080B2 (en) * | 2008-05-28 | 2011-04-26 | Oracle America, Inc. | Aggressive store merging in a processor that supports checkpointing |
| CN101685408B (zh) | 2008-09-24 | 2013-10-09 | 国际商业机器公司 | 多个线程并行访问共享数据结构的方法及装置 |
| US10621092B2 (en) | 2008-11-24 | 2020-04-14 | Intel Corporation | Merging level cache and data cache units having indicator bits related to speculative execution |
| US9189233B2 (en) | 2008-11-24 | 2015-11-17 | Intel Corporation | Systems, apparatuses, and methods for a hardware and software system to automatically decompose a program to multiple parallel threads |
| US9672019B2 (en) | 2008-11-24 | 2017-06-06 | Intel Corporation | Systems, apparatuses, and methods for a hardware and software system to automatically decompose a program to multiple parallel threads |
| JP5547208B2 (ja) * | 2008-11-24 | 2014-07-09 | インテル コーポレイション | シーケンシャル・プログラムを複数スレッドに分解し、スレッドを実行し、シーケンシャルな実行を再構成するシステム、方法および装置 |
| US10284437B2 (en) | 2010-09-30 | 2019-05-07 | Efolder, Inc. | Cloud-based virtual machines and offices |
| US8954544B2 (en) | 2010-09-30 | 2015-02-10 | Axcient, Inc. | Cloud-based virtual machines and offices |
| US9705730B1 (en) | 2013-05-07 | 2017-07-11 | Axcient, Inc. | Cloud storage using Merkle trees |
| US9417855B2 (en) | 2011-09-30 | 2016-08-16 | Intel Corporation | Instruction and logic to perform dynamic binary translation |
| US9785647B1 (en) | 2012-10-02 | 2017-10-10 | Axcient, Inc. | File system virtualization |
| CN102929727A (zh) * | 2012-10-18 | 2013-02-13 | 浪潮(北京)电子信息产业有限公司 | 一种同步接口上数据的处理方法和系统 |
| US9852140B1 (en) | 2012-11-07 | 2017-12-26 | Axcient, Inc. | Efficient file replication |
| US9397907B1 (en) | 2013-03-07 | 2016-07-19 | Axcient, Inc. | Protection status determinations for computing devices |
| US9886277B2 (en) * | 2013-03-15 | 2018-02-06 | Intel Corporation | Methods and apparatus for fusing instructions to provide OR-test and AND-test functionality on multiple test sources |
| US9396113B2 (en) * | 2013-08-06 | 2016-07-19 | Oracle International Corporation | Flexible configuration hardware streaming unit |
| US9891936B2 (en) | 2013-09-27 | 2018-02-13 | Intel Corporation | Method and apparatus for page-level monitoring |
| CN106909522B (zh) * | 2015-12-22 | 2020-03-20 | 中国电信股份有限公司 | Gpu写请求数据的延迟控制方法、装置以及云计算系统 |
| CN107181636B (zh) * | 2016-03-10 | 2020-09-11 | 阿里巴巴集团控股有限公司 | 一种负载均衡系统中的健康检查方法及装置 |
| CN111488298A (zh) * | 2017-12-29 | 2020-08-04 | 贵阳忆芯科技有限公司 | 优化nvm接口命令执行顺序的方法与装置 |
| US11636040B2 (en) * | 2019-05-24 | 2023-04-25 | Texas Instruments Incorporated | Methods and apparatus for inflight data forwarding and invalidation of pending writes in store queue |
| US20220019436A1 (en) * | 2020-07-20 | 2022-01-20 | International Business Machines Corporation | Fusion of microprocessor store instructions |
| CN114780031B (zh) * | 2022-04-15 | 2022-11-11 | 北京志凌海纳科技有限公司 | 一种基于单机存储引擎的数据处理方法和装置 |
| US20240111537A1 (en) * | 2022-09-29 | 2024-04-04 | Synopsys, Inc. | Store instruction merging with pattern detection |
| CN117742793B (zh) * | 2023-11-01 | 2024-07-02 | 上海合芯数字科技有限公司 | 数据缓存指令的指令合并电路、方法及芯片 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59136859A (ja) * | 1983-01-27 | 1984-08-06 | Nec Corp | バツフア制御装置 |
| US4750154A (en) * | 1984-07-10 | 1988-06-07 | Prime Computer, Inc. | Memory alignment system and method |
| US4805098A (en) * | 1986-05-05 | 1989-02-14 | Mips Computer Systems, Inc. | Write buffer |
| US5046000A (en) * | 1989-01-27 | 1991-09-03 | International Business Machines Corporation | Single-FIFO high speed combining switch |
| US5357622A (en) * | 1990-09-27 | 1994-10-18 | Dell U.S.A., L.P. | Apparatus for queing and storing data writes into valid word patterns |
| US5551002A (en) * | 1993-07-01 | 1996-08-27 | Digital Equipment Corporation | System for controlling a write cache and merging adjacent data blocks for write operations |
| US5581734A (en) * | 1993-08-02 | 1996-12-03 | International Business Machines Corporation | Multiprocessor system with shared cache and data input/output circuitry for transferring data amount greater than system bus capacity |
| US5471598A (en) * | 1993-10-18 | 1995-11-28 | Cyrix Corporation | Data dependency detection and handling in a microprocessor with write buffer |
| US5644752A (en) * | 1994-06-29 | 1997-07-01 | Exponential Technology, Inc. | Combined store queue for a master-slave cache system |
| US5550774A (en) * | 1995-09-05 | 1996-08-27 | Motorola, Inc. | Memory cache with low power consumption and method of operation |
-
1996
- 1996-10-07 US US08/726,736 patent/US5860107A/en not_active Expired - Fee Related
-
1997
- 1997-09-04 CN CN97117589A patent/CN1098486C/zh not_active Expired - Fee Related
- 1997-09-30 JP JP9265555A patent/JPH10124391A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8244985B2 (en) | 2004-03-30 | 2012-08-14 | Intel Corporation | Store performance in strongly ordered microprocessor architecture |
| JP2012507794A (ja) * | 2008-10-30 | 2012-03-29 | インテル コーポレイション | 有効な命令ヒュージョンを進展させる技術 |
| JP2015072707A (ja) * | 2008-10-30 | 2015-04-16 | インテル コーポレイション | 有効な命令フュージョンを進展させる技術 |
| US9690591B2 (en) | 2008-10-30 | 2017-06-27 | Intel Corporation | System and method for fusing instructions queued during a time window defined by a delay counter |
| US10649783B2 (en) | 2008-10-30 | 2020-05-12 | Intel Corporation | Multicore system for fusing instructions queued during a dynamically adjustable time window |
| JP2012043202A (ja) * | 2010-08-19 | 2012-03-01 | Nec Computertechno Ltd | ストアマージ装置、情報処理装置、ストアマージ方法およびプログラム |
| JP2014063385A (ja) * | 2012-09-21 | 2014-04-10 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5860107A (en) | 1999-01-12 |
| CN1098486C (zh) | 2003-01-08 |
| CN1178941A (zh) | 1998-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10124391A (ja) | マージされたストア・オペレーションによってストア集束を行うためのプロセッサ及び方法 | |
| US5611063A (en) | Method for executing speculative load instructions in high-performance processors | |
| US7165168B2 (en) | Microprocessor with branch target address cache update queue | |
| JP3662296B2 (ja) | スーパースカラマイクロプロセッサおよびｒｏｐを処理する方法 | |
| US6067616A (en) | Branch prediction device with two levels of branch prediction cache | |
| JP3871883B2 (ja) | 間接分岐ターゲットを計算するための方法 | |
| US6298423B1 (en) | High performance load/store functional unit and data cache | |
| US5664215A (en) | Data processor with an execution unit for performing load instructions and method of operation | |
| US6321326B1 (en) | Prefetch instruction specifying destination functional unit and read/write access mode | |
| JP3919802B2 (ja) | プロセッサ、およびプロセッサにおいて命令演算をスケジューリングするための方法 | |
| US5913054A (en) | Method and system for processing a multiple-register instruction that permit multiple data words to be written in a single processor cycle | |
| US6260134B1 (en) | Fixed shift amount variable length instruction stream pre-decoding for start byte determination based on prefix indicating length vector presuming potential start byte | |
| JPH07182160A (ja) | スーパースカラマイクロプロセッサ | |
| US5828895A (en) | Methods and system for predecoding instructions in a superscalar data processing system | |
| US6192461B1 (en) | Method and apparatus for facilitating multiple storage instruction completions in a superscalar processor during a single clock cycle | |
| US7721073B2 (en) | Conditional branch execution in a processor having a data mover engine that associates register addresses with memory addresses | |
| US7721074B2 (en) | Conditional branch execution in a processor having a read-tie instruction and a data mover engine that associates register addresses with memory addresses | |
| CN112559037B (zh) | 一种指令执行方法、单元、装置及系统 | |
| US6405303B1 (en) | Massively parallel decoding and execution of variable-length instructions | |
| US5802340A (en) | Method and system of executing speculative store instructions in a parallel processing computer system | |
| US7721075B2 (en) | Conditional branch execution in a processor having a write-tie instruction and a data mover engine that associates register addresses with memory addresses | |
| US5678016A (en) | Processor and method for managing execution of an instruction which determine subsequent to dispatch if an instruction is subject to serialization | |
| US6115730A (en) | Reloadable floating point unit | |
| US5956503A (en) | Method and system for front-end and back-end gathering of store instructions within a data-processing system | |
| US5894569A (en) | Method and system for back-end gathering of store instructions within a data-processing system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040423 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070306 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070814 |