JPS59136859A - バツフア制御装置 - Google Patents

バツフア制御装置

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JPS59136859A
JPS59136859A JP58011841A JP1184183A JPS59136859A JP S59136859 A JPS59136859 A JP S59136859A JP 58011841 A JP58011841 A JP 58011841A JP 1184183 A JP1184183 A JP 1184183A JP S59136859 A JPS59136859 A JP S59136859A
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Kiyoshi Hori
掘 清志
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NEC Corp
Nippon Electric Co Ltd
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Publication date
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Priority to EP84100835A priority patent/EP0115344B1/en
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Publication of JPS6331813B2 publication Critical patent/JPS6331813B2/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1626Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
    • G06F13/1631Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の議する技術分野 本発明はデータ処理装置における記憶装置への書込デー
タ送出し制御を行なうバッファ制御装置に関する。
従来技術 一般に、主記憶装置の読出書込動作速度は処理装置の読
出書込要求速度より遅いため、処理装置からの連続書込
要求に応答して主記憶装置に対する書込処理に待合せが
生ずる。この欠点をなくすため処理装置に書込バッファ
装置を持たせるシステムが提案されている。
このシステムにおける処理装置は書込バッファ装置に対
する書込処理を終了後に、記憶装置の空き状態に応じて
書込バッファ装置から主記憶装置に対し゛〔書込みを行
なう。このため主記憶装置の同一アドレス領域に対する
部分書込指定が連続して与えられる時でも主記憶装置が
空いていれば先行する書込要求が書込バッファ装置から
出てしまう。このため、後続の書込要求が同一アドレス
領域の場合には先行する書込処理が終了するまで主記憶
装置が空き状態にならず待たされるという欠点がある。
特に、マルチプロセッサシステムでは、上述のような書
込指定の増加によシ主記憶装置での書込処理を増しシス
テム全体の性能低下が生じる。
この欠点を解決するためのシステムも提案さ九ている。
このシステムでは、処理装置から書込バッファに対し書
込要求をする際に同一アドレス領域に対する書込指定が
後続の指定にある旨を通知する。この通知に応答し°〔
、書込バッファ装置から主記憶装置への書込要求が抑止
され、同一アドレス領域への曹込み指定が書込バッファ
装置で縮退されたあと処理される。同一アドレス領域に
対しての書込要求がなくなった時点で処理装置から書込
バッファ装置に書込要求が通知され書込バッファ装置か
ら主記憶装置へ書込要求が出されるように制御される。
このシステムにおいては、処理装置が書込バッファ製置
に対し書込要求時に後続に同一アドレス領域に対する書
込み指定があることを判定できていなくてはならないと
いう欠点がある。
発明の目的 本発明の目的は上述の欠点を除去し主記憶装置が効率良
く書込処理を行えるようにしたバッファ制御装置を提供
することにある。
発明の構成 書込指示要求信号を発生する書込指示要求手段と、 との書込指示要求手段からの前記書込指示要求信号とと
もに前記処理装置から送られてくる書込アドレス、書込
データおよび書込指定信号を格納する格納手段と、 前記書込指示要求手段からの書込指示要求信号に応答し
て一定時間間隔で歩進する計数手段と、この計数手段の
計数値が予め定めた値に達したときに指示信号を発生す
る信号発生手段と、この信号発生手段からの指示信号発
生前に前記格納手段に格納された最新の書込アドレスと
後続要求の書込アドレスとを比較する比較手段と、この
比較手段からの一致信号に応答して書込アドレスの一致
した後続の書込要求の書込指定に従って後続書込データ
を前記格納手段に格納された先行する書込データに1ね
書きする縮退手段と、前記信号発生手段からの指示信号
に応答して前記縮退手段で1ね書きされたデータを前記
格納手段から読み出すように指示する指示手段とを含む
実施例の説明 次に本発明の一実施例につい°C図面を参照し°C詳細
に説明する。
第1図を参照すると、本発明の一実施例は処理装置10
0.カウンタ210を有する書込指示受付制御回路20
0.書込アドレスバッファ回路41o。
書込み位置指定バッファ回路420.IF込データバッ
ファ回路430.書込アドレスレジスタ415゜書込位
置指定レジスタ425.書込データレシスp435.お
よび縮退指示回路500を有するバッファ回路400.
および主記憶装置600を含む。前記縮退指示回路50
0は書込アドレス比較回路510.書込データレジスタ
取込決定回路52o。
セレクタ522.および書込位置決定オア回路530を
有する。
第2図を参照すると、前記書込データレジスタ取込決定
回路520は複数のゲー)701および複数のゲート7
02を有する。前=r2誉込書込決定記記装置600に
対し書込みを行いたい時、前記処理装置100が書込ア
ドレスを書込アドレス線110に、書込位置指定を書込
位置指定信号線120に、書込データを書込データ綴1
30に乗せかっ書込指示要求線101を介して書込指示
受付制御回路200に通知する。前記書込指示受付制御
回路200は前記バッファ400に新たな書込゛要求を
バッファリングするための空きがある時前記書込アドレ
スバッファ410.前記書込位置指定ノ(ソファ420
.前記書込データノくツファ430に対し制御信号線2
21を介してそれぞれのデータのバッファ所定位置に対
する取込みを指示する。
前記書込アドレスバッファ410.前記書込位置指定バ
ッファ420.および前記書込データノくツファ430
のアドレッシングは図示していないが、書込み毎に歩進
されるポインタと、掃出し毎に歩進されるポインタによ
り制御される。この2つのポインタの差分が90“の時
はバッファが空きの状態を示し、差がある値(バッファ
容量数)以内であると前記書込アドレスバッファ410
.前記書込位置指定バッファ420.および前記書込デ
ータバッファ430に送出し待ちに関連する情報がある
ことを示す。前記書込アドレスノ(ツファ410、前記
書込位置指定バッファ420.およびhIJ記膏込デー
タバッファ430が満杯の時、すなわち前記ポインタの
差がバッファ容量数を示している時、処理装置100の
書込要求は受付られす、空きができるまで待たされる。
前記書込指示受付制御回路200は前記書込アドレスレ
ジスタ415、前記書込位置指定レジスタ425および
前記書込データレジスタ435が空い°Cいる時前記書
込アドレスバッファ410から出力信号線411を介し
て書込アドレスレジスタ415に指示し、前記書込位置
指定バッファ420から出力信号線421および前記セ
レクタ522を介して前記書込位置指定レジスタ425
に指示し、また、書込データバッファ430から出力信
号1431ヲ介シて書込データレジスタ435への取込
みを書込アドレス取込信号tii231.畳込位置指定
レジスタ取込信号線241.4F込デ一タレジスタ取込
信号l#、251を介してそれぞれ指示する。書込指示
受付制御回路200は書込アドレスレジスータ415、
書込位置指定レジスタ425.省込データレジスタ43
5が空いている時書込アドレスノく7フア410から出
力信号411で書込アドレスレジスタ415に書込位置
指定バッファ420から出力信号421がセレクタ52
2を経由して書込位置指定レジスタ425に、又書込デ
ータノクツファ430から出力信号431で書込データ
レジスタ435への取込み全書込アドレス取込信号23
1、書込位置指定レジスタ取込信号241゜書込データ
レジスタ取込信号251でそれぞれ指示をする。前記書
込アドレスレジスタ415.前記書込位置指定レジスタ
425および前記1・込データレジスタ435にそれぞ
れの情報が取込まれた後前記費込アドレスバッファ41
01前記書込位置指定バッファ420および前記査込デ
ータノくッファ430が空の時前記カウンタ゛210の
起動が開始される。前記カウンタ210は起動を開始し
たらマシンサイクル毎に歩進し所定の値になった時送出
指示信号を出す。アドレス比較回路510で書込アドレ
スレジスタ415に接続された出力信号線416の内容
と書込アドレスバッファ410に接続された出力信号4
11線の内容とが比較回路510で比較され出力信号森
501を介して書込指示受付制御回路200に不一致が
報告される。
この報告に応答して前記制御回路200は送出指示信号
を出す。前記書込指示受付制御回路200から前記書込
アドレスレジメj1415.前記書込位置指定レジスタ
425.および前記書込データレジスタ435への取込
みが指示され、それぞれの情報が取込まれる。このあと
で、前記書込アドレスバッファ410 、前記書込位置
指定バッファ420、前記書込データバッファ430に
後続する書込要求がまだ残っている時は前記カウンタ2
10は起動されない。前記を込指示受付制御回路200
はアドレス比較回路510の比較結果で送出し処理する
。前記書込アドレスレジスタ415゜前記書込位置指定
レジスタ425.および前記書込データレジスタ435
への情報取込みが指示され、前記書込アドレスバッファ
410.前記書込位置指定バッファ420.および前記
書込データバッファ430に後続する書込要求がなくか
つカウンタ・210の起動の開始後カウンタ210か所
定の値を検出し指示信号を出すことを条件として、書込
指示受付制御回路200は書込アドレスを出力信号線4
16に、書込位置指定を出力信号線426に、書込デー
タを出力信号436にそれぞれのレジスタから送出させ
、書込要求信号線201を介して主記憶装置600に対
し書込要求を出す。
前記記憶装置600の書込要求受付に応答して、前記書
込アドレスレジスタ415.前記書込位置指定レジスタ
425および前記書込データレジスタ435が空く。し
たがって、前記記憶装置600に対しての次の書込要求
の準備が行なわれる。前記主記憶装置600−が先行動
作処理中で書込要求を受付けない時には、書込指示受付
制御回路200から書込要求信号線201を介して送ら
れる書込要求信号はそのまつ受付られるまで出力される
前記を込指示受付制御回路200は前記アドレスレジス
タ415.前記書込位置指定レジスタ425゜前記書込
データレジスタ435が空いたとき、前記書込アドレス
バッファ410.前記書込位置指定バッファ420.お
よび前記書込データバッファ430からの次の書込要求
に関連する情報を前記書込アドレスレジスタ415.前
記書込位置指定レジスタ425.前記普、込データレジ
スタ435へ取込むよう取込信号線231,241.2
51を介して指示する。前記書込アドレスバッファ41
0、前記書込位置指定バッファ42o、および前記書込
データバッフ7430に次の書込要求に関連する情報が
ない時前記カウンタ210が起動され指示信号を待つ。
前記カウンタ210からの指示信号があるまで前記主記
憶装置600に対しての書込要求は待たされる。前記書
込アドレスレジスタ415.前記書込位置指定レジスタ
425゜および前記書込データレジスタ435で前記主
記憶装置600への書込要求が待たされている間に前記
処理装置100から次の書込拓示要求が線101を介し
て通知され、書込アドレス、書込位置指定、書込データ
がバッファの所定位置に取込まれる。この取込動作後、
前記書込指示受付制御回路200は線511を介して与
えられるアドレス比較回路510の結果の一致/不一致
の出力信号の状態全検出する。アドレス比較回路510
において、書込アドレスレジスタ415の出力信号41
6と書込アドレスバッファ41otからの後続の書込要
求アドレス(バッファの出力信号411)とが比較され
、一致を示す信号が出力信号線511を介して書込指示
受付制御回路zoovL通知される。書込位置指定オア
回路530で書込位置指定レジスタ425の複数からな
る出力信号426と書込位置指定バッファ420の複数
からなる出力信号421とがビット対応に論理和がとら
れている。したがって、セレクタ522が書込位置指定
オア回路530の出力信号531を選択するように、書
込指示受付制御回路200はアドレス比較一致有効信号
線261を介して指示する。また、前記回路200は、
前記書込位置指定レジスタ取込信号線241を介して、
セレクタ522の出力が書込位置指定レジスタ425に
取込まれるように指示する。又書込データレジスタ取込
回路520にもアドレス比較一致有効信号線261.お
よび1込デ一タレジスタ取込信号251線を介して書込
指示受付制御回路200からそれぞれの信号が通知され
る。書込データレジスタ取込ゲート回路520は書込位
置指定バッファ420の出力信号線421で示される位
置にだけ書込データバッファ430の出力信号@431
を書込データレクスタ435に取込むように指示する。
書込位置指定バッファ420の出力信号11i1114
21で示されない位置の書込データレジスタ435の内
容はそのま  −ま保持される。この該動作を縮退動作
と呼ぶ。カウンタ210を起動して指示信号が出る前に
さらに処理装置100から次の書込指示要求が通知され
、書込アドレス、書込位置指定、および書込データがバ
ッファの所定位置に取込まれていた時、または取込まれ
た時前記書込指示受付制御回路200は書込アドレス比
較回路510の出力信号511線の状態を点検する。ア
ドレスが一致し′Cいる場合には前記説明のように書込
位置指定および書込データの縮退動作が行われる。書込
アドレスレジスタ415の出力信号線416の内容と書
込アドレスバッファ410の出力信号&+411の内容
とが書込アドレス比較回路510で比較てれる。この比
較結果とし°C不一致が出力信号線511を介して通知
きれると、カウンタ210がら指示信号が出力てれる。
この信号に応答して、書込指示受付制御回路200は畳
込要求信号Iv11201を介して主記憶装置600 
vc書込袈求を出力する。
書込位置指定アータおよび書込データの縮退について第
2図を用い説明する。
前記書込指示受付制御回路200がら前記書込データレ
ジスタ435への取込が書込データレジスタ取込伯号緋
251を介して指示された時に線411を介し′C与え
られる書込アドレスバッファ410の出力信号と線41
6を介して与えられる書込アドレスレジスタ415の出
力信号416とがアドレス比較回路510で比較された
結果を示す信号が線261を介して同時に指示される。
比較結果が不一致であれば信号線261の内容が′Xo
〃になっているのでオアゲー)701の出力は全部ゝゝ
1“に成り、・この出力とアンドゲート7o2で書込デ
ータレジスタ取込信号#251の内容との論理積が成立
する。この結果、前記書込データバッファ430の出力
信号が1431’に介し゛C全部書込データレジスタ4
35に取込まれる。比較結果が一致の時前記信号縁26
1の内容が“1“になるのでオアゲート701は書込位
置指定バッファ420の出力信号線421のゝゝl“の
部分だけゝゝ1“を出力する。従っ°C1アンドゲート
702は書込位置指定バッファ420の出力のゝゝ1“
に応答してXX1“が出力され、書込データバッファ4
30の出力信号が線431を介して書込データレジスタ
435に取込まれる。前記書込指定レジスタ425の取
込みはセレクタ522の切換えに制御信号fIM261
の信号が使用され比較結果の不一致に応答して線421
を介して与えられる書込位置指定バッファ420の出力
信号が選択され、一致に応答して紛426を介して与え
られる書込位置指鼠レジスタ425の出力信号と縁42
1を介し°C与えられる書込位置指定バッファ420の
出力信号との論理和かオアゲート703でとられ、その
出力が選択される。前記普込位置指足レジスタ425へ
の取込が書込位置指定レジスタ取込信号線241を介し
て指示されたらセレクタ522の出力が取込まれる。書
込指示受付制御回路200について第3図を用い説明す
る。
第3図を参照すると、処理装置100から書込指示要求
線10iを介して通知された書込要求とポインタ制御回
路290からのバッファ満杯信号線291の内容との論
理積がアンドゲート220でとられる。バッファが満杯
でない時は、バッファ取込信号1fM221を介してバ
ッファへの取込が指示されるとともに処理装置100に
書込指示要求が受付けられたことが通知される。前記入
力ポインタ293の歩進が指示され、フリップフロップ
(以下F/Fと略称)270がセットされる。
上述の図には明記し°τいないが書込アドレスバッファ
410.書込位置指定バッファ420.書込データバッ
ファ430のアドレッシングは費込毎2つのポインタの
差がバッファ容量数を示している時バッファが満杯であ
ることが示される。62つのポインタの差が“0“の時
にはバッファが空で多ることが示される。また、差がバ
ッファ容量数以内である時バッファにデータがあること
が示される。バッファにデータが取込まれたら書込アド
レスレジスタ415 * 書込位置指定レジスタ425
゜書込データレジスタ435(以下これらのレジスタを
書込レジスタと略称)が空い°Cいるか、また。
主記憶装置600に対し書込要求201が出ていてかつ
この書込要求が受付可能であるか(F/F280がセッ
トされていない時、ANDゲート213が働いている時
でオアゲー) 21.4の出力がゝゝ1“で示される)
がアンドゲート271で点検される。オアゲート214
の出力が91″で示蔓れる時、書込レジスタへの取込が
可能でらるのでアンドゲート271が働く。バッファゲ
ート230の出力信号線231を介して、第1図の書込
アドレスレジスタ415への取込みが指示され、オアゲ
ート240および250の出力信号線241および25
1を介してそれぞれi1図の書込位置指定レジスタ42
5誉込データレジスタ435への取込みが指示される。
オアゲート240の出力信号はバッファから書込レジス
タへのデータ送出を示す。したがって、出力ポインタ2
94の歩進が指示される。アンドゲート271の出力は
F/F280をセットする。F/F280は書込レジス
タがビジーであることを示す。p/pz?oはバッファ
が空の状態の時ポインタ制御回路の出力信号292で示
されるので本信号でリセットされる。
処理装置100からの書込指示要求101を同時に受付
た時はF/F270はセット優先になっCいるのでセッ
トされた状態のままである。F / F280がセット
されバッファが空の時はアンド281の出力がXX1“
になるのヤカウ/り210を起動する。カウンタを起動
して後続する書込要求がなく、かつカウンタ210の起
動開始後カウンタが所定の値が検出され°Cオアゲート
211から指示信号が出力されたならアントゲ−)21
2でF/F 280の出力信号と論理積がとられる。
この論理積結果は、主記憶装置600に対し書込要求2
01線を介して出力される。主記憶装置600が書込要
求受付可能である時には出力信号線601を介し°CI
Jプライが回路200に与えられ、アンドゲート213
が働く。アンドゲート213の出力信号はF/F280
のリセッl’ 48号およびオアゲート214の入力信
号となり後続書込要求の書込レジスタへの取込条件にな
る。カウンタ210を起動して指示信号が出る−で、書
込レジスタで主記憶装置への書込要呆が待たされている
間に処理装置100から次の書込指示要求101が通知
されバッファにデータを取込んだ時、または書込指示要
求101が連続しバッファに後続の書込要求が入ってい
る時、っまりF/F270および280がともにセット
されCいる状態の時には、書込アドレス比較回路510
の出力信号線511の内容がバッファゲート263で受
けられる。比較結果が一致している時はアンドゲート2
60が働き、アドレス比較一致有効信号@ 261 。
およびオアゲー)240および250の出力信号  −
線241および251を介してそれぞれ書込位置指定レ
ジスタ425.誉込データレジスタ435への後続書込
要求のデータの取込みが指示される。
さらに出力ポインタ294の歩進が指示される。
以後カウンタが所定の値を検出し°Cオアゲートから指
示信号が出るまでにアドレス一致の書込要求がある時、
前記縮退動作が行なわれる。アドレス比較の結果、不一
致が出力信号線511を介して通知された時、アンドゲ
ート262が働きオアゲ−1211からカウンタ210
の指示信号が出力される。そしてアンドゲート212で
F/F280の出力信号と論理積がとられて記憶装置6
00に対し書込要求201が出力される。以後の動作は
前記説明と同様である。
発明の効果 本発明には、カウンタが所定の値を検出する迄バッファ
から記憶装置への送出を遅らせることにより、同一アド
レスへの書込みがある場合は連続する同一するアドレス
への書込動作を一回の書込動作に縮退させ記憶装置に書
込要求を出すことによって記憶装置が効率良く書込処理
を行えるという効果がある。
【図面の簡単な説明】
iG1図は本発明の一実施例を示す図、第2図は第1図
の一部の構成を詳細に示す図、および第3図は第1図の
書込指示受付制御回路200の詳細な構成を示す図であ
る。 第1図から第3図において、100・・・・・・処理装
置、101・・・・・・書込指示要求線、110・・・
・・・書込アドレス線、12o・・・・・・書込位置指
定線、13゜・・・・パ書込データ線、200・・・・
・・書込指示受付制御回路、221・・・・・・書込指
示受付制御回路からのバッファ取込信号線、261・・
・・・・アドレス比較一致有効信号線、231・・・・
・・書込アドレスレジスタ取込信号線、241・・・・
・・書込位置指定レジスタ取込信号線、251・・・・
・・書込データレジスタ取込信号縁、201・・・・・
・書込要求信号線、410・・・・・・書込アドレスバ
ッファ、411・旧・・出力信号線、415・パ°゛書
込アドレスレジスタ、416・・・・・・出力信号線、
420・°・・°°書込位置指定バッファ、421・・
・・・・出力信号線、425・・・・・・書込位置指定
レジスタ、426・・・・・・出力信号線、435・・
・・・・書込データレジスタ、436・・・・・・出力
信号線、400・・・・・・バッファ、51o・・・・
・・書込アドレス比較回路、53゜°°・・・・書込位
置指定オア回路、511.531・・・・・・出力信号
線、522・・・・・・セレクタ、’520・・・・・
・書込データレジスタ取込ゲート回路、500・・・・
・・縮退指示回路、600・・・・・・記憶装置、43
o・・・・・・書込データバッファ、431・・・・・
・出力信号線、42゜°゛°°゛誓込位置書込バッファ
、421・・・・・・出力信号線、435・・・・・・
書込データレジスタ、53o・・・・・・書込位置指定
オア回路、522叫°゛セレクタ、425・°°・・°
書込位置指定レジスタ、426・・・・・・出力信号線
、701,703・旧・・オアゲート、702・・・・
・・アントゲ−)、264・・・・・・アドレス凡戦一
致信号線、241・・・・・・書込位置指定し・ジスタ
取込信号線、251・・・・・・書込データレジスタ取
込信号−1210・・・・・・カウンタ、270,28
0・・・・・°フリップ70ツブ、220.271.2
51.260 。 262.212,213・・・・・・アンドゲート、 
 211゜214.240.250・・・・・°オアゲ
ート、263゜230・・・・・・バッフアゲ−)、2
01・・・・・・書込要求信号線、601・・・・・・
主記憶装置600の書込要求受付信号線、221・・・
・・・バッファ取込信号線、510−°・°゛書込アド
レス比較回路、511・・・・・・出力信号線、261
・・・ニアドレス比較一致有効信号線、231・・・・
・・書込アドレスレジスタ取込信号線、241・・・・
・・書込位置指定レジスタ取込信号線、251・・・・
・・書込データレジスタ取込信号線、410・・・・・
・書込アドレスバッファ、420・・・・・・書込位置
指定バッファ、43o・・・・・・書込データバッ7ア
、293・間・・入力ポインタ、294・・・・・・出
力ポインタ、290・・・・・・ポインタ制御回路。 第1 図 鰻Z図

Claims (1)

  1. 【特許請求の範囲】 書込指示要求信号を発生する書込指示要求手段と、 この書込指示要求手段からの前記書込指示要求信号とと
    もに前記処理装置から送られてぐる書込アドレス、書込
    データおよび書込指定信号を格納する格納手段と、 前記書込指示要求手段からの書込指示要求信号に応答し
    て一定時間間隔で歩進する計数手段と、この計数手段の
    計数値が予め定めた値に達したときに指示信号を発生す
    る信号発生手段と、この信号発生手段からの指示信号発
    生前に前記格納手段に格納された最新の書込アドレスと
    後続要求のアドレスとを比較する比較手段と、この比較
    手段からの一致信号に応答して最新の書込アドレスと一
    致した書込アドレスを有する後続要求の書込指定に従っ
    て後続書込データを前記格納手段に格納された先行する
    書込テークに重ね書きする縮退手段と、 前記信号発生手段からの指示信号に応答して前記縮退手
    段で重ね書きされたデータ金前記格納手段から読み出す
    よう指示する指示手段とを含むことを特徴とするバッフ
    ァ制御装置。
JP58011841A 1983-01-27 1983-01-27 バツフア制御装置 Granted JPS59136859A (ja)

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JP58011841A JPS59136859A (ja) 1983-01-27 1983-01-27 バツフア制御装置
US06/573,745 US4538226A (en) 1983-01-27 1984-01-25 Buffer control system
DE8484100835T DE3484992D1 (de) 1983-01-27 1984-01-26 Puffersteuersystem.
EP84100835A EP0115344B1 (en) 1983-01-27 1984-01-26 Buffer control system

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