JPS62180470A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ベクトル処理装置に関し、詳しくは主記憶装
置を間接アドレスにより参照する場合に。

複数のバンクのうちの同一のバンクに連続的にアクセス
が集中発生して遅延が生じる呪ｉ（以下、バンクコンフ
リクトと呼ぶ）が生じることを防止して、高速処理を可
能にしたベクトル処理装置に関するものである。

〔発明の背景〕 高速に科学技術計算の処理を行わせるため、ブォートラ
ン（ＦＯＲＴＲＡＮ）プログラム内のり。

ループ処理の高速化が要求されている。この高速化要求
に応えるため、パイプライン演算器とベクトルレジスタ
を具備したベクトル処理装置が開発された（例えば、米
国特許第４１２８８０号明細書参照）。ベクトル処理装
置では、データの集合をベクトルデータとして取扱う。

すなわち、主記憶上のべりトルデータをベクトルレジス
タに読出し、このベクトルレジスタ上に格納された複数
のベクトルデータをパイプライン演算器に移行させ、こ
の演算器をパイプライン制御して演算処理を行い、その
結果をベクトルレジスタに書込む。このようなベクトル
レジスタとパイプライン演算器間の処理を、プログラム
が規定している回数だけ実施し、ベクトルレジスタ上に
求められたＲＭ結果を主記憶上の指定された領域に書込
む。この一連の処理は、逐次的に行われるのではなく、
一般にチェイニング制御と呼ばれるベクトル処理間の並
列化制御により行われる。このチェイニング制御と、ベ
タ１−ルレジスタの読出しおよび書込み時間を短縮する
ために、主記憶を構成する素子よりも高速の素子をベタ
１−ルレジスタに採用することにより、ベクトル処理装
置の性能向上が図られている。

ベクトル処理装置は、主記憶装置から被演算データが連
続的に読出され、パイプライン演算器で処理され、その
結果が主記憶装已へ連続的に書込まれた時に、最大の性
能が発揮される。しかし、ベクトル処理装置では、マシ
ンサイクルを実装系が許す限り短く設計するので、主記
憶装置を構成しているＲＡＭ素子のアクセス速度と処理
装置マシンサイクル間に著しい相違が生じる。現在のベ
クトル処理装置では、マシンサイクルと主記憶を構成し
ているＲＡＭ１子のアクセス速度の比は、１：１０以上
となっている。このため、ベクトル処理装置の処理速度
に主記憶装置が追従できるようにするため、主記憶を多
バンク構成としている。

ベクトル処理装置では、ベクトルデータをチェイニング
；おり御により並列的に処理するために、あるベクトル
要素を主記憶から読出している時、演算処理の完了した
他のベクトル要素を主記憶へ書込む必要がある。これは
、複数の主記憶参照要求が同時に発生し、多バンク構成
の主記憶をアクセスすることを示す。このため複数の主
記憶参照要求間の優先順位の決定、主記憶アクセスのパ
ップ７リング制御を行うために、主記憶制御回路がベク
トル処理装置に具備されている。

主記憶制御回路を介して主記憶を参照する場合。

アクセスが連続的に行えず、間欠的になる場合がある。

例えば、あるアドレス数列［Ｘ］　がベクトル処理装置
において発生した時、アドレス数列の各要素Ｘ工が主記
憶上の同一バンクに存在したとする。このとき、Ｘよと
いうアクセスは、１つ前のＸニー１なるアクセスが完了
するまで発行できないため、［ｘ］数列で示される主記
憶アクセスのピッチは主記憶を構成しているＲＡＭ素子
のアクセス速度に等しくなる。この処理ピッチの遅延番
士、主記憶アクセスのみに止まらず、この主記憶アクセ
スが読出しの場合には、チェイニング制御によりパイプ
ライン演算器の処理ピッチを遅らせる。主記憶アクセス
が書込みの場合には、ベタ１−ルデータのストアの遅延
により、ベクトル処理装置の動作の完了が遅れる。この
ような現象、つまりバンクコンフリク１−が発生した場
合、ベクトル処理装置の性能は著しく低下する。

ベクトル処理装置において、バンクコンフリクトが発生
するのは、「アドレス数列【Ｘ工１の各要素が同一バン
クまたは比較的少数のバンクに局在する」場合である。

プログラムで上記バンクコンフリクトが発生しやすいの
は、ｍが主記憶の構成バンク数またはその倍数の時、下
記の例のようにｍを用いて配列宣言を行う場合である。

ＤＩＭＥＮＳＩＯＮ　　　　Ａ　（ｍ、ｎ）Ｄｏ　　１
０　　Ｉ：Ｉ、　ｌ１ ０　　　Ａ（Ｋ、Ｉ）＝・・・・・上 記のフォートラン文は「２次元配列Ａ（ｍ行×ｎ列）の
に行目の１列、２列、・・・Ｎ列つまりＡ（Ｋ、１）、
Ａ（Ｋ、２）、、、Ａ（Ｋ、１１．）に順次右辺の計算
結果を書込むこと」を意味する。

この時、フォートラン文の規定により上記の配列参照列
の主記憶上のアドレス差はｒｎワードとなるため、同一
バンクにアクセスが集中することになる。しかし、この
型のバンクコンフリクトは、配列宣言文ををＡ　（ｍ＋
　１　、　ｎ）のように定義し直すことにより、容易に
回避することができる。

また１次のプログラム中は、間接アドレッシングを用い
た場合の例である。

Ｄｏ　１００　　Ｉ：１．Ｎ １００　　　　　　Ａ、（丁　）＝：Ｂ（Ｌ　　Ｉ　　
５Ｔ（Ｉ））　　＋・・・・上記のプログラムでは、配
列Ｂのアクセスが配列ＬＩＳＴ内のデータにより決定さ
れる間接アドレッシングとなっている。この場合には、
配列ＬＩＳＴが近接した要素で同一の値を持つ場合に、
バンクコンフリクトが生じる可能性がある。配列内のデ
ータで他の配列をアクセスする場合は、疎な大次元行列
を用いる解法、例えば有限要素法等において頻繁に出現
する。しかし、このような解法の場合には、アドレス数
列要求間に重複は殆んどなく、従ってバンクコンフリク
トの発生も極めて低い確率である。

このように、現実のプログラムでは、バンクコンフリク
トの発生は頻度が少ないか、または発生しても容易に回
避できるので、従来のベクトル処理装置では、主記憶制
御回路にパンクコンブリフト解消のための論理回路を付
加していない。

ところで、ベクトル処理装置では、ベクトル長くベクト
ルデータの要素数）が長いほど処理性能が向上する。こ
れは、主記憶を多バンク構成であっても、ベクトルの第
１要素がベクトルレジスタに書き込まれるまで、演算が
開始できないためである。このオーバーヘッドは、ベク
トル長によらず同一である。仮に、主記憶から第１ベク
トル要素がベクトルレジスタに読出されるまでの時間を
ｙとし、処理ベクトル長をＱとし、パイプライン演算器
の処理ピッチをＺとすると、チェイニング動作時のパイ
プライン演算器の性能は。

に低下する。現在のベクトル処理装置では、ｙの値は５
０〜１００である。従って、処理ベタ１ヘル長Ｑが短い
（ｙ＞ｚ−Ｒ）場合、ベクトル処理装置の性能低下は無
視できない。

処理ベクトル長が短い場合、処理ベクトルは、多重ルー
プ構造の形でプログラム中に出現することが多い。工学
的によく用いられる偏微分方程式の解法として知られる
有限要素法等では、離散化する際の要素剛性７トリクス
の作成において、例えば、 ３Ｘ３　（Ｘ３）　　・・・・・・・・・・・　（２）
等の小さい行列演算を行うことが多い。従って、帯幅を
ＤＯ制御変数にとり、プログラムをコーディングすると
、多重ループでかつ最内側ループのベクトル長が３のよ
うなコードとなる。このコードをそのままベクトル処理
装置で実行すると、極めて低い処理速度しか得られない
。従来、このような場合には、Ｕ３０ループの順序を逆
転したり、またはリストベクトルと呼ばれる方法、つま
り目的配列要素をポイントする配列をプログラムコード
中に専スし、処理ベクトル長を長くする方法が用いられ
ている。しかし、このようなツブ！・ウエア的な手法を
用いると、プログラムコードが複雑化し、物理的意味と
１対１の対応がとれていた変数等が、変換操作により１
対１の対応がくずれて、極めて読み難いプログラムコー
ドとなる。このため、プログラム保守上、重大な支障を
来たす場合が起り得る。このような不利益な面を減少さ
せるため、プログラムコードの変換をコンパイラ側で行
う手法が開発されている。例えば、 Ｄｏ　　１００　　Ｊ＝１．Ｍ ＤＯ１００１＝＝１．Ｎ １００　　Ａ　（Ｉ、Ｊ）＝Ｂ　（１）＋Ｃ（Ｊ）なる
２重ループを。

Ｄｏ　　２００　　ＩＪ＝１．Ｎ１Ｍ ２Ｏ０Ａ（ＬＩＳＴ（ＩＪ）、ＬＩＳＴ２（ＩＪ））＝
Ｂ（Ｌ　Ｉ　５Ｔ（Ｉ　Ｊ））＋Ｃ（ＬＩ　５Ｔ２（Ｉ
　Ｊ））のように２個次のＤｏループ構造に変換する。

上記のようなりｏループ構造変換によりベクトル長は長
くなり、ベクトル処理の起動に伴うオーバーヘッドタイ
ムによる性能の低下が防止できる。

一方、上記の例で配列Ｃの引用は、要素番号で示すとつ
まりＬ　Ｉ　５Ｔ２（Ｉ　Ｊ）の値は、１，１．・・・
１，２，２．　　・・・２．・・・・となり、著しいバ
ンクコンフリクトを発生する。このため、Ｄ○ループ構
造変換の効果は、無視し得る程度に減少する。Ｄ○ルー
プ構造変換で、バンクコンフリクト発生を抑止するため
には、旧Ｄｏ制御変数工。

Ｊについて乱雑な順序になるように新しいＤｏ制御変数
ＩＪを対応させる。すなわち、ＩＪ＝１゜２．３．４・
・・に対応して、Ｉ＝１，２，３゜４・・・Ｊ＝１．２
，３．　　・・のように制御変数Ｉ、Ｊの構成する２次
元空間（［ＩＪ、［Ｊ］）内を斜めにスキャンする。し
かし、この方法は、゛ＤＯループの構造変換処理が大、
１を模で適用範囲が限定されるという問題がある。コン
パイラによるＤＯループ構造変換操作の適用範囲を拡大
するため。

制御変数Ｉ、Ｊの構成する２次元空間は、■＝１゜２．
３．４・・・、Ｊ＝＝１．１．１・・・のように、言語
の規定に従ってスキャンする方が適用範囲が広い。この
ような背景の下に、リストベクトルをｍいて多重Ｄｏル
ープの複雑な空間をポイントしても、バンクコンフリク
トを発生しないような主記憶制御回路をベクトル処理装
置に具備する必要性が高くなってきた。

〔発明の目的〕

本発明の目的は、このような問題を解決し、ベクトルレ
ジスタの本数、リソース数、主記憶の構成バンク数を自
由に設計でき、かつ自由度を保持したまま間接アドレス
を用いるベクトルロードおよびストア処理で、バンクコ
ンフリクトを起す場合を除去することにより、性能低下
を防止できるベクトル処理装置を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明のベクトル処理装置は
、複数個のバンクを有する主記憶装置と、複数個のベク
トルレジスタと、そのベクトルレジスタから主記憶装置
までの間の転送を行う複数のメモリ・リクエスタと、そ
のベクトルレジスタから受取ったベクトルデータに対し
てベクトル演算を行い、演算結果をベクトルレジスタに
送出する複数のベクトル演算器を具備して、ベクトル命
令を処理するベクトル処理装置において、上記メモリ・
リクエスタ内に主記憶参照要求を格納するスタックを設
けるとともに、主記憶装置の記憶制御回路内に主記憶参
照要求に対するベクトル要素間の主記憶上のアドレスを
比較する比較回路を設け、ベクトルロード時に、比較回
路による比較の結果、アドレスが一致した場合には、主
記憶制御回路内で後出の主記憶参照要求をダミーリクエ
ストとして処理し、またベクトルストア時に、アドレス
が一致した場合には、メモリ・リクエスタ内で前出の主
記憶参照要求を消去することに特徴がある。

さらに、主記憶装置のｎ個のバンクと、ｍ個のベクトル
レジスタと、０個のメモリ・リクエスタと、０個のベク
トル演算器とを、任意の組合せに決定することにも特徴
がある。

〔発明の実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示すベクトル処理装置の
ブロック図である。第１図において、ｌはベクトル処理
装置実行制御回路、２はべクトルレジスタ制御回路、３
はベクトルレジスタ、４，５はスイッチング回路、６は
メモリリクエスタ（ロード）、７は同じくメモリリクエ
スタ　（ストア）、８はデータ送出制御回路、９は主記
憶制御回路、１０は主記憶装置、１１は後置主記憶制御
回路である。

本実施例においては、記憶制御回路９．１１内にリクエ
ストアドレスの比較回路を具備し、隣接するベクトル要
素間の主記憶上のアドレスを比較して、アドレスが一致
した場合には、無効となる主記憶アクセスをキャンセル
する論理部を追加することにより、多重Ｄ○ループ構造
をより低次のＤＯループ構造に変換する際に派生するバ
ンクコンフリクトを起す主記憶参照要求を高速に処理す
る。これを、ベクトルロードの場合とベクトルストアの
場合とに分けて説明する。

ベクトルロードの場合、主記憶参照に必要なアドレス計
算を行う論理回路の次段にリクエストアドレスの比較回
路を設置する。この比較回路でアドレスが一致した場合
には、主記憶制御回路９内で、後出のリクエストをダミ
ーリクエストとして処理する。すなわち、後出のリクエ
ストアドレスを乱数発生器の出力と排他的論理和をとり
、隣り合ったリクエスト間でバンクの競合が起らないよ
うにする。また、各リフニスｌ−にはタグを付加し、そ
のリクエストがダミーリクエストであるか否かを明示し
て、主記憶装置１０に送出する。主記憶袋ｒ１２１０で
は、タグの有無にかかわらず、各バンクよりデータを読
出し、タグとともに主記憶制御回路９に送出する。主記
憶制御回路９では、主記憶装置１０から読出されたデー
タをワークレジスタにセットする。この時、タグがダミ
ーリクエストを示している時、ワークレジスタを構成し
ているラッチのセット信号を抑止する。この抑止により
、主記憶装置１０から読出されたデータはワークレジス
タにセットされずに消失し、ワークレジスタ上には直前
の有効なリクエストに対応するデータが残る。主記憶制
御回路９は、ワークレジスタ上のデータを、主記憶装置
１０から送出されているデータのバリッド信号の有無に
従ってベクトルレジスタに送出する。しかし、他の方法
として。

メモリリクエストをキャンセルする方法が考えられる。

ベクトルロード処理では、主記憶から読出したデータを
ベクｉ・ル要素順にベクトルレジスタに格納する処理が
必要となるため、メモリリクエストをキャンセルすると
、そのキャンセルしたことを示す情報を主記憶装置１０
を介して主記憶の読出し口の主記憶制御回路９まで、デ
ータの読出しと同期をとって伝搬させなければならない
。従って、本実施例では、ベタ１−ルロード処理で、メ
モリリクエストをキャンセルする方法は、ハードウェア
量の増大を招くという理由から採用していない。

次に、ベクトルストア処理の場合、リクエストアドレス
の比較を行うことは、ベクトルストア処理の場合と同じ
であるが、ロードの場合と異なり、後出のストアリクエ
ストが有効になるように、前出のリクエストをキャンセ
ルする。ベクトルストア処理では、主記憶上へベクトル
データを格納するだけであるから、メモリリクエストを
キャンセルする論理構成を採用することができる。

ベクトル処理装置の詳細動作を説明する前に、論理回路
の処理動作がどの論理回路群に対して行われるかを明確
にしておく。

ベクトル処理装置は、一般に次の（、）〜（Ｃ）の論理
回路群に分類される。（ａ）ベクトルレジスタを対象に
処理を行う論理回路群、（ｂ）パイプライン演算器、メ
モリ・リクエスタ等のベクトルデータを処理するリソー
スを対象に処理を行う論理回路群、（ｃ）主記憶袋［１
０内の多バンクｔ１成の記憶素子群にアクセスするボー
トを対象に処理を行う論理回路群、である。

各論理回路群の構成要素間では、異なる論理回路群間で
直接に信号伝達やデータ交換を行うことはできず、必ず
スイッチング回路４，５を介して。

伝Ｗｉ信号およびデー夕の変換が必要である。第１図に
おいて、破線で表示した境界は、上記の論理回路群の境
界面を示している。第１図において、（Ａ）はベクトル
レジスタ、リソースを管理するベクトル処理装置実行制
御回路１を含む。この空間（論理回路群が占める空間）
内では、２つの論理回路群が密接に相互に作用する。例
えば、〆り１−ルレジスタの状態、すなわち空き状態ま
たはチェイニング状態、単純書き込み状態、単純読出し
状態等の情報とリソースの状態、すなわちビジーか否か
等の状態から、命令が実行できるか否かの「結果」が生
成される。この空間へは、ベクトルレジスタ、リソース
の状態を示す情報は、直接入力することができる。すな
わち、２つの相異なる空間から変換作用を介さずに、情
報を授受できるとい・う意味で、（Ａ）空間はベクトル
レジスタとりソームから構成される２空間の合成空間と
いうことができる。

第１図において、（Ｉ３）はベクトルレジスタを対象に
処理を行うＦａ運四回路ら構成されるベクトルレジスタ
空間である。ベクトルレジスタ制御回路２、ベクトルレ
ジスタ（ここでは、複数のレジスタを簡単化のために、
ｌブロックで図示している）３、ベクトルレジスタとリ
ソースの空間の情報媒介のためのスイッチング回路４，
５がＣＢ）空間、つまりベクトルレジスタ空間に含まれ
る。

第１図において、（Ｃ）は、リソースを対象に処理を行
う論理回路から構成されるリソース空間である。ロード
・リクエスタ６、ストア・リクエスタ７、データ送出制
御回路（ロード・リクエスト後処理回路）８がリソース
空間に含まれる。なお、本発明の目的は、ベクトル計算
処理の高速化ではないので、図示？Ｊ略化のため、パイ
プライン演算器は、第１図から省略されている。

第１図において、（Ｄ）は、ボートを対象に処理を行う
論理回路から構成されるボート空間である。

リソース・ボート変換を行う主記憶制御回路９、主記憶
装置１０．後置上記憶制御回路１１から構成されている
。主記憶装置１０は、Ｂｏ−Ｂ３の４個のバンクから構
成されるものとする。なお、第１図では、簡略化のため
に４バンクに限定したもので、特に４バンクという数に
は意味がない。

このように、ベクトル処理装置が数種類の「空間ｊに分
けられている理由は、限られたパッケージ。

プラッタを使用して最大限のベクトルレジスタ、パイプ
ライン演算器、多数のバンクを実装するためである。

次に、第１図により、間接アドレッシング処理により、
主記憶をアクセスする場合の動作を説明する。間接アド
レスのロード処理の場合、ベクトル処理装置実行制御回
路１は命令を解読し、命令のオペランドに規定されてい
る主記憶アクセス時のアドレス情報が格納されているベ
クトルレジスタ番号、主記憶から読出されたデータを書
き込むベクトルレジスタ番号等の情報を、パス２０を介
してベクトルレジスタ制御回路２へ転送する。ベタ１−
ルレジスタ制御回路２では、パス２０を通して送信され
た情報から、ベクトルレジスタ３の中のアドレスデータ
の格納されているレジスタとメモリ・リクエスタ６との
間でデータの授受が行えるように、スイッチング回路５
にパスの結合を行えるようにパス２１を介して情報を送
る。同時に、主記憶から読出したデータをタグ情報によ
り有効か否かを判定するデータ送出制御回路８と、ベク
トルレジスタ３の中のデータ書込みが行われるレジスタ
とのデータバスの接続を行うための情報を、パス２２を
通してスイッチング回路４に送る。各スイッチング回路
４，５では、それぞれパス２２゜２１を介して送られた
パス結合のための情報を用いて、必要なパス間の接続を
行う。

メモリ・リクエスタ６は２間接アドレッシングを用いる
ベクトルロード命令起動時に、制御情報すなわちベクト
ルレジスタ３から読出されたアドレス情報の処理手順、
アドレスのソースであるベクトルレジスタ番号等を、ベ
クトル処理装置実行制御回路１からパス２３を介して受
取る。これらの制御情報とパス２４を経由してベクトル
レジスタ３から送られてくるアドレスから、主記憶をア
クセスするアドレスを合成して、パス２５を介して当該
アドレスを主記憶制御回路９に送出する。

主記憶制御回路９は、メモリ・リクエスタ６、から送出
されたアドレスより、主記憶１０のどのバンクをアクセ
スするかを決定する。この時、アクセスすべきバンクが
、直前のメモリ・リクエストにより占有されている場合
、当該メモリ・リクエストが完了されるまで後出のリク
エストをスタック上に保留する。このスタックは、メモ
リ・リクエスタ対応または主記憶装置のバンク、すなわ
ち、ボー１一対応に持つことができる。上記２つの方式
には、それぞれ長所欠点がある。すなわち、現在の〆り
トル処理装置では、メモリ・リクエスタの数はバンクの
数より（セ端に少ないので、スタックは、メモリ・リク
エスタ対応に具備した方がハードウェアが少なくなる。

また、メモリ・リクエスタ対応にスタックを持つと、必
然的にベクトル要素類に主記憶参照要求を主記憶装置１
０に対して発行することになるので、ベクトルレジスタ
３にベクトル要素類に読出したデータを書込む制御機構
が不要となる。その反面、メモリ・リクエスタＧ内のス
タックには、ベクトル要素類に主記憶参照要求の待ち行
列が生成されるので、複数のメモリ・リクエスタ６が同
時に主記憶参照要求を発行した場合、複数の主記憶参照
要求間に競合が起る。

例えば、ある瞬間Ａなるメモリ・リクエスタからＡよと
いう主記憶参照要求が発行され、この参照要求がＢなる
メモリ・リクエスタから発行された主記憶参照要求Ｂ、
とコンフリクトを起したと仮定する。ここで、’＋Ｊと
いう添字は、ベクトル要素に対応している。異メモリ・
リクエスト間のコンフリクトにより、必ずいずれかの主
記憶参照要求はＲＡＭ素子のサイクルタイムだけ待たさ
れることになる。ここでは、Ａよという主記憶参照要求
が待たされたとする。メモリ・リクエスタ対応にスタッ
クを持つということは、Ａ工が待たされると、Ａｉ＋１
ｙ・Ａｉ＋２＋　　・・・・なる主記憶参照要求も待た
されるということを意味している５Ａ１４１等の主記憶
参照要求は、ＢＪという主記憶参照要求とバンクコンフ
リクトを起すとは限らないため、Ａ工、ｌ、Ａよや２．
・・・・はメモリ・リクエスタ対応のスタック中で、不
当に待たされていることになる。このような接散メモリ
・リクエストに原因があるバンクコンフリクトは、前述
のポート対応のスタックでは生じない。

ポート対応のスタックでは、ハードウェア量が増大し、
かつベクトル要素の順序性を保証するために余分な制御
論理を必要とするが、主記憶を参照する速度は速くなる
という利点がある。しかし、現在のベクトル処理装置を
構成している実装系の能力（容量）から、主記憶参照要
求のためのスタックは、メモリ・リクエスタ対応に具備
する方式が採用されている。

バス２６は、主記憶制御回路９により、メモリ・リクエ
スタからの主記憶参照要求がバンクビジーのため受付け
られなかったことを示す抑止信号を伝達する。この信号
により主記憶参照要求は、メモリ・リクエスタ６内のス
タックに留まり、抑止信号が主記憶制御回路９から送出
されなくなった時、再びスタックから主記憶参照要求が
取り出される。メモリ・リクエスタ６内のスタックの段
数をｋとすると、命令が起動される際にベクトルレジス
タ制御回路２は、ｋ要素分のベタ１−ルレジスタ読出し
を行う。ｋ＋１要素以降のベクトルレジスタ読出しは、
チェイニング制御論理の許容するベクトル要素まで、メ
モリ・リクエスタのスタックから主記憶参照要求が主記
憶制御回路９へ送出されたことを示す信号を、リクエス
タ対応からレジスタ対応に変換した信号により制御する
。上記の信号変換はメモリ・リクエスタ６によって行わ
れ、信号の伝搬は、パス２７を介して行われる。

メモリ・リクエスタ対応の主記憶参照要求は、主記憶制
御回路９によりバンク対応に変換され。

アにレスの示すバンクをアクセスした後、後置上記憶制
御回路１１により再びメモリ・リクエスタ対応の読出し
データに変換される。この変換を容易ならしめるために
、主記憶制御回Ｍ９によりメモリ・リクエスタ対応から
バンク対応に変換する際に、主記憶参照要求にタグを付
加させ、タグによりどのメモリ・リクエスタから発生し
た参照要求かを識別する。このとき、メモリ・リクエス
タ対応に主記憶参照要求のスタックを具備しているので
、ベクトルの要素類に主記憶をアクセスすることになり
、主記憶参照要求のタグにアクセス類、保障のための特
別な情報を付随させる必要がない。

後置上記憶制御回路１１によりメモリ・リクエスタ対応
に変換された読出しデータは、デ〜り送出制御回路８に
よりデータが有効な主記憶参照要求によるものか否かの
判定が行われて、パス２８を通ってスイッチング回路４
に送られる。スイッチング回路４では、命令により規定
されたベクトルレジスタ３に主記憶から読出したデータ
を書込むことができるように、メモリ・リクエスタ対応
からベクトルレジスタ対応のデータに変換する。

以上の動作が、間接アドレッシングを用いたベクトルロ
ード処理の概要である０間接アドレッシング時のベクト
ルストア処理の場合、ベクトルロード処理と多くの部分
は共通であるが、次の点が異なる。（イ）後直主記憶制
御回路１１以降のベクトルデータを、主記憶装置ＩＯか
ら読出した後の処理が不要である。（ロ）ベクトルスト
ア処理を行うメモリ・リクエスタを７とすると、このリ
クエスタ内で間接アドレッシングが直前のベクトル要素
と同一のアドレスとなる場合、直前の主記憶参照要求を
キャンセルできる。（ハ）主記憶制御回路９において、
メモリ・リクエスタ対応の主記憶参照要求から主記憶の
バンク対応の参照要求に変換する際、ストアデータのメ
モリ・リクエスタをタグ比より識別する必要がない。た
だし、メモリ・リクエスタにストア要求が受付けられた
ことを示す信号は、パス２９を介して送られる。（ニ）
ベクトルレジスタ制御回路２において、ストアデータと
間接アドレスを生成するためのアドレスデータを同期さ
せて、ベクトルレジスタ３から読出せるように制御する
必要がある。

以上が、間接アドレスによるベクトルロード／ストア処
理の動作概要である。以下、第２図〜第８図により、各
々の処理と各論理回路の動作を詳述する。

第２図は、第１図におけるベクトルロード命令を処理す
るメモリ・リクエスタのブロック図である。第２図のメ
モリ・リクエスタ６では、第１図と共通の論理回路には
同一の番号が付けられている。ベクトルレジスタ３から
読出された間接アドレスデータは、当該データの有効性
を示すバリッド信号とともに同期してパス５０．５１上
に送出される。間接アドレスデータは、バリッド信号が
パｌ′″の時にレジスタ３０にセットされる。次のベク
トル要素の間接アドレスデータがパス５１上に送出され
ると２　レジスタ３０上のデータはレジスタ３１に移行
し、パス５１上のデータはレジスタ３０上に格納される
。このようにレジスタ３０上のデータは、ベクトル要素
Ｘ、や１に対応し、レジスタ３１上のデータはベクトル
要素Ｘ、に対応する間接アドレスデータである。

レジスタ３０．３１の出力は、比較回路３２でチェック
され、両レジスタ３０．３１の出力が等した時、１１１
　）Ｈがレジスタ３３にセットされ、等しくない時、０
”がセットされる。ここで、レジスタ３３の初期値はＩ
Ｉ　ＯＩＩである。比較回路３２の結果がレジスタ３３
にセットされる時、間接アドレスデータはセレクタ３７
を通ってレジスタ３４にセットされる。同時に、間接ア
ドレスデータのバリッドもレジスタ３５にセットされる
。レジスタ３６は１間接アドレッシングが有効か否かを
示すタグ情報を保持するが、このタグもレジスタ３４の
セットタイミンクに同期してセットされる。ここでは、
間接アドレスのデータの有効無効をそれぞれ′１′″　
Ｉｔ　Ｑ　ＩＩで示し、レジスタ３３の内容が″０″の
時、セレクタ３８は１”側の入力を選択しているものと
する。

論理回路３９は、Ｍ系列（Ｍ　ａｘｉｍｕｍ　−１ｅｎ
（ｔｈｌｉｎｅａｒ　　ｆｅｅｄｂａｃｋ　　５ｈｉｆ
ｔ　　ｒｅｇｉＳｔｅｒ　　５ｅｑｕｅｎｃｅ）の擬似
乱数発生器である。この擬似乱数発生器は。

各ビット対応に乱数列を発生するが、ビット対応に位相
をずらして設計することにより、全ビットが６°Ｏ″′
となる場合を除去することができる。乱数発生器３９と
間接アドレスのデータは、排他的論理和回路４０により
排他的論理和がとられ、その結果がパス５２上に送出さ
れる。

ここで、Ｍ系列について簡単な説明する。次の線型再帰
系列を考える。

ａｌ　＝）１１　ａｉ　−１＋ｈ２　ａｉ　−２＋”　
”　’＋ｈｎ　ａ　４−ｎ（ｍｏ　ｄ　２） ただし、ｈ、１（ｊ＝１’、２．−ｎ−１）＝０または
１゜ｈｎ＝ｔ、ｉ≧ｎである。この線型再帰系列は、第
３図に示す論理回路により発生することができる。第３
図において、１００はレジスタ、１０１はセレクタ、１
０２は排他的論理和回路である。

線型再帰系列の係数りが０のとき、セレクタ１０１は″
ｂ 出力を接続する。第３図の論理回路は、初期状態で全レ
ジスタの内容が全てｒｉ　Ｏｙｔでない限り、最大２０
−１周期の０／１パターンを出力する。ｎの数に対応し
て、最大周期を与える係数り、が既に求められている。

この係数を用いて線形再帰系列論理回路から生成される
数列がＭ系列である。従って、Ｍ系列の乱数発生器を複
数台並列に設置し、各々の位相をずらせることにより、
全ビット１１０１ｇとなる数を発生しないように乱数発
生器を設計することができる。

再び、第２図の間接アドレッシングの場合のメモリ・リ
クエスタの処理動作を説明する。レジスタ３３にベクト
ル要素Ｘ、、Ｘｉ、ｌに対応するアドレスが一致したこ
とを示す値゛１″がセットされると、パス５３を介して
セレクタ３７はパス５２側を選択し、Ｍ系列の乱数とレ
ジスタ３１上の値の排他的論理演算の結果をレジスタ３
４にセラ・トする。同時に、セレクタ３８は値“′Ｏ１
′をレジスタ３６にセットし、主記憶参照要求が無効で
あることを指示するタグを生成する。タグの生成に関し
ては、複数のメモリ・リクエスタが具備されるベクトル
処理装置では、主記憶参照要求がロードであるか、また
はストアであるかを区別する情報もタグに付加させる必
要がある。しかし、メモリ・リクエスタをロード／スト
ア専用とすると、上記情報は主記憶制御装置で生成して
もよい。本実施例では、ロード／ストアの区別を主記憶
制御装置側で行うが、メモリ・リクエスタをロード／ス
トア兼用に設計する場合には、メモリ・リクエスタ側で
生成する必要がある。

レジスタ３５は、バリッド信号とデータ信号のタイミン
グ合せのために設けられている。パス５４上に送出され
たバリッド信号は、カウンタ４１に作成して内部状態を
＋１する。このカウンタ４１の内部状態は、サイクリッ
クに変化する。カウンタ４１の出力は、スイッチング回
路４２に作用し、パス５５をパス５６のいずれかに接続
する。

レジスタ群４３は、メモリ・リクエスタ対応に設けられ
たスタックである。図を簡略化するために、レジスタ４
３にアドレスとタグが保持されているものとし、タグの
部分を斜線部で示す。ベクトルレジスタからのアドレス
データはこのレジスタ４３で示されるスタック分しか送
出されないように、ベクトルレジスタ制御回路（第１図
参照）２が制御するため、メモリ・リクエスタ側では。

アドレスデータがスタックオーバーフローを起さないか
否かを制御しない。スタック上に格納されたアドレスデ
ータとタグは、次のタイミングでスイッチング回路４４
を通ってパス５７上に送出される。このパス５７は、第
１図の主記憶制御回路９に入力される。

主記憶制御回路９で主記憶参照要求が受付けられると、
パス２６を経由して受信を意味する信号が送られてくる
。この信号は、カウンタ４５をカウントアツプする。カ
ウンタ４５も、サイクリックに内部状態が変化する。こ
のカウンタ４５の出力は、パス５８を経てスイッチング
回路４４のスイッチ動作を制御する。

パス２６を通って送出されている信号は、メモリ・リク
エスタとベクトルレジスタの空間を変換するスイッチン
グ回路４６に入力され、当該メモリ・リクエスタのアド
レスソースとなっているベクトルレジスタに、主記憶参
照要求が主記憶制御装置に送出され、ベクトルレジスタ
３から次のベクトル要素に対応するアドレス要素を読出
せるようになったことを報告する。この情報が送出され
るパスが、パス５９である。このパス２６→５９を経由
する制御により、カウンタ４１と４５の間で追抜きが起
らないように制御する論理が不要になる。パス６０は、
メモリ・リクエスタがどのベクトルレジスタをアドレス
ソースとしているかを示す情報をメモリ・リクエスタ起
動時にセラ１へするパスである。

第４図は、第１図における主記憶制御回路のブロック図
である。主記憶制御回路９では、主記憶参照要求がロー
ドであるかストアであるかのタグを生成する。また、第
４図では、ロード／ストアψ２つのメモリ・リクエスタ
からの入力を処理す′”るように、論理が構成されてい
るが、これは説明を簡単にするために２個のりクエスタ
に限定したもので、これ以上でも差支えない。主記憶制
御回路９に入力される信号線のうち、パス１１０．１１
１はロード処理を行うメモリ・リクエスタからの入力を
示し、パス１１２，１１３がストア処理を行うメモリ・
リクエスタからの入力バスとする。

ストア側の入力は、アドレス、タグの他にストアデータ
があるが、主記憶制御回路９内で、ストアデータは主記
憶制御回路９の制御に関与せず、タグと全く同じように
処理され、当該制御回路内を通過するので、第４図から
はストアデータに関する論理部分を省略する。

第４図において、メモリ・リクエスタからのアドレス出
力は、ロードの場合はパス１１０を、またストアの場合
はパス１１２をそれぞれ通り、レジスタ７°０，７２に
セットされる。タグもまたそれぞれパス１１１，１１３
を通ってレジスタ７１゜７３にセットされる。パス１１
４は、主記憶装置からの主記憶参照要求の処理が完了し
たことを報告するパスである。主記憶は、複数のバンク
により構成されているので、パス１１４も複数の信号線
に分かれている。バス１１４上の信号は、セレクタ８３
によりその主記憶参照要求が発行されたバンクに対応す
る情報のみが選択され、バス１１５上に送出される。こ
の選択作用により主記憶制御回路９のマシンサイクルと
主記憶袋＠１０を構成しているＲＡＭ素子のサイクルタ
イムの相違を補正している。

ここで、主記憶装置ｌ〇八へ照要求を発行できる条件を
考察する。主記憶装置１０は、多バンク構成であり、各
バンクはマシンサイクルよりも遅いサイクルタイムで動
作している。このため、どのバンクが主記憶参照要求を
処理しているかという状態を、主記憶制御装置で管理す
る必要があるにのためには、主記憶制御回路９内に主記
憶装置１０に送出されたアドレスのコピーをスタック内
に保持しておく必要がある。このスタックを、第４図で
は、点線で囲んだレジスタ群７４，７５゜７６で示した
。第４図では、図面の簡略化のために、スタックを３段
にしているが、これはベクトル処理装置の主記憶装置の
バンク数だけ必要である。この主記憶参照要求のアドレ
スデータの主記憶のバンクを決めるフィールド部分１２
７，１２８は、各リクエスタからのアドレス情報と比較
回路７７で比較される。ここでは、アドレスの一致がと
られた場合、比較回路の出力にＩＩ　１７′が、不一致
となった場合、比較回路の出力にｌ　Ｏｌ″が、それぞ
れ出力されるものとする。比較回路７７の出力は、パス
１１６，１１７上に送り出され、ＯＲ回ｗ１７８．７９
に入力される。ＯＲ回路７８　、７９の出力が１１１　
Ｉｔの時には、主記憶装置１０内の参照要求と、メモリ
・リクエスタから送出された主記憶参照要求が、同一バ
ンクを指示するので、メモリ・リクエスタから発行され
た後出の主記憶参照要求は主記憶装置１０に発行するこ
とができない。

同じ理由でＯＲ回路７８，７９の出力が逆信号のときに
はＣＩＩ　ＯＩＩのとき）、主記憶参照要求を発行でき
ることを示すが、この場合、複数のメモリ・リクエスタ
をソースとする複数の主記憶参照要求が同時に発行可能
となることが起り得る。この時には、いずれか一方の主
記憶参照要求を均等に選択するため、１ビツトの乱数発
生器８０の出力をそれぞれ排反になるようにして、パス
１１８，１１９上に送出し、当該信号値とのＡＮＤによ
り主記憶参照要求を選択する。ＯＲ回路７８．７９乱数
発生器８０の出力側には、排反信号を送出するために、
３個のインバータ８１が接続されている。

なお、１ビツトの乱数発生器は、第３図に示すようなＭ
系列の乱数発生器でよい。排反信号は、ＡＮＤ回路８２
に入力される。これらのＡＮＤ回路８２は、主記憶参照
要求の発行可否条件を生成するものである。このＡＮＤ
回路８２にパス１１５が入力されている理由は、実装的
および経済的制限から主記憶装置ｉ１０のバンクの数が
、ベクトル処理装置のマシンサイクルと主記憶のサイク
ルタイム比以上にとれない場合、主記憶のバンクが空い
て、次の主記憶参照要求が受付可能になるためのタイミ
ング合せを行うためである。従って、ＡＮＤ回路８２の
出力、つまりパス１２０，１２１上の信号は、主記憶装
置へ参照要求を発行できる条件が成立したことを示すと
同時に、メモリ・リクエスタから次の主記憶参照要求を
主記憶制御回路９に発行してよい条件を示している。従
って、パス１２０は、第１図、第２図のパス２６と等価
であり、同じくパス１２１はパス２９と等価である。パ
ス１２０，１２１上の信号は、メモリ・リクエスタに送
られると同時に、エンコーダ８４にも入力され、ここで
複数のメモリ・リクエスタのどの主記憶参照要求を選択
するかを決定するための信号が合成される。このエンコ
ーダ８４の出力は、パス１２２上に送出され、セレクタ
８５，８６．８７に作用する。セレクタ８５は、パス１
２３．１２４のいずれかを選択し、複数のメモリ・リク
エスタから発行された主記憶参照要求のアドレスを選択
して、レジスタ８８にセットする。セレクタ８６は、上
記主記憶参照要求に付随するパス１２５，１２６上のタ
グ情報を選択してレジスタ８９にセットする。パス１２
７，１２８上のデータは、主記憶参照要求のアドレス部
のうち、主記憶のバンクを決定するフィールドが引用さ
れている。セレクタ８７は、このフィールド情報を選択
してレジスタ９０にセットする。レジスタ８８゜８９．
９０のセット条件は、ＡＮＤ回路８２の出力をＯＲ回路
９３により論理和をとることにより行われる。レジスタ
９０の情報は、スイッチング回路９１に作用して、アド
レスとタグ情報を主記憶装置の各バンクに送出させる。

レジスタ９０上のデータは、次のタイミングにはパス１
２９を通ってレジスタ７４にセットされる。レジスタ７
４にセットされたデータは、１マシンサイクルごとにレ
ジスタ７５→７６と移行し、パス１３１を介して、セレ
クタ８３を作動させる。パス１３１は、後置上記憶制御
回路９にも接続される。一方、パス１２２上のメモリ・
リクエスタを選択するための情報は、セレクタ９２に作
用し、リクエスタソースの主記憶参照要求がロードかス
トアかを識別する１種のタグ情報をパス１３０上に生成
する。

類のタグ情報は、ＡＮＤ回路２０４で論理積がとられ、
有効なストア処理の場合にだけＩＩ　１　＃ｌとなる、
ＲＡ　Ｍ素子のライトイネーブル信号が生成され、−レ
ベル変換器２０５を介してＲＡＭ″ｉ子２０６のＷＥ端
子に入力される。主記憶参照要求のストアデータ、アド
レスもレベル変換器２０５を介して、ＲＡＭ素子２０６
のり、ＩＮ、ＡＤＲ端子に入力される。一方、データの
有効無効を示すタグと、ロードストアのタグの反転信号
がＡＮＤ回路２０８で論理積がとられる。このＡＮＤ回
路２０８の出力は、主記憶参照が有効なロードである場
合に限りＩＩ　Ｉ　１１となる。ここで、２０７は、イ
ンバータである。

第４図の主記憶制御回路９からパス１３１上に送出され
てきた情報は、後置上記憶制御回路１１の入口で、どの
主記憶袋に１０のバンクからのデータを受取ることがで
きるかを示している。パス１３１と１５５間に設置され
ているレジスタ２０９．２１０は、ベクトル処理装置の
マシンサイクルと主記憶装置１０のサイクルタイムとの
比と主記憶袋＠１０の構成バンク数との補正をとるため
に存在する。

ＲＡＭ素子２０６のり、ＯＵＴ端子カらの出力は、レベ
ル変換器２１４により信号のレベルが変換され、レジス
タ２１５に格納される。このＲＡＭ読出しは遅いため、
ディレィさせるためのレジスタ群２１６が設けられてい
る。主記憶装置１０の各バンクからの出力パス１５７，
１５８，１５９上の信号は、それぞれ当該指示信号が有
効か否かを示すオーダ信号、メモリ・リクエスタからの
ロード要求が発行されているか否かを指示するコマンド
信号、読出データ信号である。上記の３種類の（８号は
、パス１５５上の信号によりそれぞれスイッチング回路
２１３，２１２，２１１で主記憶装置１０のバンクに関
する論理の空間からリソースに関する空間で使用できる
信号に変換される。

そのため、パス１６０，１６１は、各々メモリ・リクエ
スタに対して供給される。第５図では、パス１６０に対
して添字ａ、ｂ、ｃが付加されているが、これらは各々
オーダ、コマンド、データ信号を識別するものである。

パス１６０ａ、ｂ上の信号は、ＡＮＤ回路２１．４で論
理積がとられ、レジスタ２１５のセット信号が生成され
る。すなわち、パス１６０ａ、ｂ上の信号が共に１１１
１１で、ベクトルロード命令の主記憶参照要求が有効で
あるとき、主記憶から読出されたデータをレジスタ２１
５にセットする。しかし、パス１６０ａ上のオーダ信号
がＩＩ　Ｏ７１であり、ダミーリクエストの時には、セ
ット信号は生成されず、従って主記憶から読出されたデ
ータもレジスタ２１５にセットされない。この場合、レ
ジスタ２１５上のデータは、直前のベクトル要素に対応
するデータが保存される。レジスタ２１６は、タイミン
グ合せのために設けられている。レジスタ２１５，２１
６の出力は、それぞれパス１６３゜１６２を介して第１
図のスイッチング回路４に送られる。

次に、間接アドレッシングの場合のストア・リクエスタ
の処理動作を、第６図により説明する。

第６図において、第１図に示されるスイッチング回路５
から、ベクトルストア命令のオペランドに記述されてい
るベクトルレジスタによる間接アドレスデータ（”以下
、インデクスと呼ぶ）と、ストアデータが、パス２５０
，２５１上に送出され、同時にこれらのデータのバリッ
ド信号がパス２５２に送出される。インデクスデータは
、一旦レジスタ３００にセットされ、次のタイミングで
レジスタ３０１に移行する。この時、次のベクトル要素
のインデクスは、レジスタ３００にセットされる。イン
デクスのレジスタセットに同期して、バリッドもレジス
タ３０２，３０３にセットされ、ストアデータもレジス
タ３０４．３０５にセットされる。比較回路３０Ｇは、
レジスタ３００と３０１上のインデクスデータの比較を
行う。この結果、一致がとられると、パス２５３上に′
１″を送出する。パス２５３上の信号は、インバータ３
０７で逆転され、ＡＮＤ回路３０８に入力される。

この結果、ＡＮＤ回路３０８の出力は、隣合ったストア
すべきベクトル要素間でインデクスの一致があるとき、
前要素に対応するインデクスのバリッドが抑止されるこ
とになる。ＡＮＤ回路３０８の出力は、カウンタ３０９
の値を＋１増加させる。

このカウンタ３０９は、ベクトルストア命令起動時に、
１１０１＋に初期化されているとする。このカラ、／ ンタ３０９の値は、ストアすべきベクトル要素間でイン
デクスの一致がある場合、更新されない。

当該カウンタ３０９は、インデクスの不一致が検出され
たときに更新されるサイクリックカウンタである。比較
回路３０６の出力はインバータ３１６で反転され、レジ
スタ３００と３０１にセットされているインデクスデー
タが不一致となった場合、次のタイミングでインデクス
データをレジスタ３０１から３１０に移行させる際のセ
ット信１号として用いる。同じく、ストアデータのレジ
スタ間移行に関して、比較回路３０６の反転した出力が
レジスタ３１１のセット信号として用いられる。

カウンタ３０９の出力は、スイッチング回路３１２．３
１３に作用し、レジスタ３１０，３１１上のインデクス
、ストアデータを、カウンタ値の示すスタック３１４，
３１５内のレジスタに移行する。

以上のインデクスデータのレジスタ３００からスタック
３１４への移行を明確にするために、第７図により詳述
する。第７図は、レジスタの番号とそのレジスタに格納
されているインデクス値の対応を、時間を横軸に表示し
たものである。ただし、スタック３１４に関しては、レ
ジスタと区別するために、Ｏで番号を囲み、インデクス
値の代りにスタック内の何番目のレジスタにインデクス
値が格納されるかを示す。第７図において、ｔｌのタイ
ミングでレジスタ３００と３０１の内容が比較され５レ
ジスタ３１０のセット信号が生成される。この場合、イ
ンデクスの値は異なっているので、次のｔ２のタイミン
グでレジスタ３０１の値はレジスタ３１０にセットされ
る。タイミングｔ２では、レジスタ３００と３０１の比
較を行うが、この場合には、インデクス値が一致してい
るので、セット信号は生成されず、レジスタ３１０の値
は不変である。一方、１１でレジスタ３００と３０１と
を比較した結果は、バリッド信号とＡＮＤがとられて、
第６図のカウンタ３０９の値を＋１する。このカウント
アツプ時間は、レジスタ３１０のセット時間と同じｔ２
である。次のｔ３では、こ１のカウンタ値を用いてセレ
クタ３１２によりスタック３１４内のカウンタ値に対応
するレジスタにインデクス値がセットされる。ストアデ
ータもまた。インデクスデータに対する処理と全く同じ
ような処理が行われる。これらの動作により同一インデ
クス値の場合、後出のストアデータが有効なデータとし
て取り出される。第７図で、同一インデクス値間に斜線
が描かれているのは、パイプライン動作を強調する意味
である。

一方、カウンタ３０９に作用したバリッド信号は、パス
２５５を介してディレィのためのレジスタ３１９を通っ
てスイッチング回路３２０を介してレジスタ３２１，３
２２のセット信号となる。

ストア処理のためメモリ・リクエスタが起動された時、
リクエスタ起動時のリセット動作により、パス２５６と
２５７がスイッチング回路３２０により接続されている
とする。また、カウンタ３２３の出力は、初期状態のと
き＋１とする。

レジスタ３２１，３２２の値は、パス２５７のバリッド
信号と同期してパス２５８，２５９上に送出される。パ
ス２５６上の信号は、レジスタ３）２４に１゛され・ｚ
″′ｔｚｙｘ“３２４　（７１７Ｌ力１１ノスイツチン
グ回路３２０に作用し、最初のバリッド信号がパス２５
７上に送出された後、パス２６０と２５７を接続する。

なお、レジスタ３２４の初期状態は、ＩＩ　Ｏ１１であ
る。パス２６０には、主記憶制御回路（第４図参照）で
主記憶参照要求が受付けられた時に、ＩＩ　１１１が送
出される。この信号により２番口以降のべりトル要素の
バリッド信号を生成する。一方、パス２５７上に送出さ
れたバリッド信号は、カウンタ３２３を＋１カウントア
ツプする。このカウンタ３２３は、サイクルカウンタで
ある。カウンタ３２３の出力は、パス２６２を介してス
イッチング回路３１７，３１８に作用し、次のバリッド
に対して選択すべきスタック３１４．３１５内のレジス
タ番号を指示する。

カウンタ３０９と３２３間の相互関係は、ベクトルレジ
スタ制御回路と主記憶制御回路により管理されており５
相互関係を調べる論理回路を具備する必要がない点は、
第２図に示したロード処理を行うメモリ・リクエスタと
同じである。

パス２６０上の信号は、第２図のロード・リクエスタの
スイッチング回路４　Ｇと同等の作用を行う。すなわち
、主記憶制御回路で処理したリソース対応の（８号を、
レジスタ対応の信号に変換する。

スイッチング回路３２５の出力パス２６１は、インデク
スデータ、ス１へ７データが格納されている２つのベク
トルレジスタを管理するベクトルレジスタ制御回路に送
出される。パス２６３は、メモリ・リクエスタ起動時に
、どのベクトルレジスタソースのインデクスおよびスト
アデータを使用するかを示す情報が送られてくるパスで
ある。

第８図は、ベクトルレジスタ制御回路の動作説明図であ
る。ベクトルレジスタ制御回路の数多くの制御のうち、
本実施例に関係する読出しデータのバリッド生成機構に
ついて述べる。ベタ１−ルレジスタ制御回路が起動され
ると、カウンタ３５０の内容がリセットされる。次に、
バリッドジェネレータ３５１を起動し、マシンサイクル
ごとにバリッド信号をパス４００上に送出させる。なお
、バリッドジェネレータ３５１は、タイミングジェネレ
ータと同じように、水晶発振圏でよい。またはタイミン
グパルスから合成してもよい。パス４００上に送出され
たバリッド信号は、カウンタ３５０に作用し、カウンタ
値を＋１する。カウンタ３５０の出力は、比較回路３５
２により、レジスタ３５３の内容と比較が行われる。こ
のレジスタ３５３の値は、主記憶制御装置のリフニスＩ
・ス・タックの段数（第２図の４３．茅Ｇ図の３１４，
３１５参照）−に等しい。　、 比較回路３５２で−・致がとられると、パス１１０１上
に１″′が送出される。この信号は、セレクタ３５４に
作用し、パス１１００とパス４０２の接続（初期状態）
をリリバス４０３とパス４０２を接続する。パス４０３
は、主記憶制御回路で処理が行われたことを意味するｆ
ａ号が伝搬する。このスイッチング作用により、ベクト
ルレジスタの読出し要求が発生してから始めのａベクト
ルロードは強制的にバリッドが生成さＪＬ、　　Ｑ　＋
　］要素以降は、主記憶制御回路の処理状況ににリバリ
ノドが生成さ７１シる。このようなベクトルレジスタを
介する制御イヲ行うことにより、メモリ・リクエスタで
のスタック管理制御を簡単化することができるどともに
、メモリ・リクエスタ内のスタックの段数を有効に用い
ることができる。

バス４０２上に送出されたバリッド信号は、バス４０２
ｄを通ってベクトルレジスタ制御回路のＲＡ　Ｍ　ｉ了
読出しのためのアドレス計算回路に入力される。ベクト
ルレジスタ制御回路のアドレス計算部は、本実施例で言
及している主記憶制御方式とは関係のない部分であるた
め、説明を省略する。レジスタ３５５は、ベクトルレジ
スタ読出しのためのアドレス計算笠の処理を７１うバリ
ッドを遅延させるために設けられている。バス１１０４
は、バリッドをメモリ・リクエスタへ伝搬させるために
設けられている。

ベクトルレジスタｈｉチェイニング動作を行っている時
、ＲＡＭの読出しアドレスは書込みアドレスを追い抜い
てはならない。この制限はＲＡＭ読出しアドレス生成時
にＲＡＭｐ込カアドレスと比較を行い、−・致した場合
の信号をバス４０５を介して、バリッドジェネレータ３
５１に入力し、その入力（コ）によりバリッド生成を一
時的に抑止すればよい。

〔発明の効果〕

以上説明したように、本発明によれば、ベクトル処理″
ｊＡ首において、ベクｊ・ルレジスタの本数。

リソース数、主記憶の構成バンク数を自由に設計間接ア
ドレッシングを用いるベクトルロードおよびストア処理
で、最も性能低下の顕著なバンクコンブリフ！・を起す
場合を除去することができる。

従って１間接アドレッシングを用いる主記憶参照でバン
クコンブリフｊ−が軽減される結果、多重ＤＯループの
低次元変換がＤＯ制御変数の動く領域を乱雑化すること
なく行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すベクトル処理装置の概
略ブロック図、第２図は第１図のロード・リクエスタの
ブロック図、第３図はＭ系列の数列発生器のブロック図
、第４図は上記憶制御回路のブロック図、第５図は上記
憶構成バンク、後直主記憶制御回路のブロック図、第６
図はストア・リクエスタのブロック図、第７図はインデ
クスデータのレジスタからスタックへの移行を説明する
図。 第８図はベクトルレジスタ制御回路のブロック図である
。 １：ベクトル処］’！ｌ装置実行制御回路、２：ベクト
ルレジスタ制御回路２３：ベクトルレジスタ、４．５ニ
スイツチング回路、６：メモリ・リクエスタ　（ロード
）、７：メモリ・リクエスタ　（ストア）、８：データ
送出制御回路、９：主記憶制御回路、１１：後置上記憶
制御回−１８、ｌＯ：主記憶°ｙ２１在、３２，７７．
３０６．３’：、２：比較回路。 ３９、ａｏ：Ｍ系列乱！２光生）１１や、４１，４５，
３００．３２３７サイクルカウンタ、／１２．４・１゜
４Ｇ＋　８３＋　９］、２１　＋、２１２，２１３＋　
３１２．３１３，３１７，３１８，３２０，３２５゜３
５４；スイッチング回路、８４：エンコーダ。 ８２．２０４，２０８．２１４　：ＡＮＤ回路、２０５
．２１４ニレベル変換器、２０Ｅ３：ＲＡＭ、３５１：
バリッドジェネレータ、３５０：カウンタ。 特許出願人　株式会旺日立製作所（ばか１名）代理人弁
理士磯村雅歳、’ｊ、：’ａ’／・；゛・・°：、　　
パ −′ 第　　　　　１　　　　　図 第　　　　　２　　　　　図 第　　　　　３　　　　　図 第　　　　　７　　　　　図 第　　　　　４　　　　　図 第５図 第　　　　　６　　　　　図 塁 第　　　　　８　　　　　図 手続補正書（自発） ｗ１４１６嘔］　Ｏｓ　２２　ａ ７□＋６ｔ（、ｔ　　特　　許　　１　□２２Ｇ５０　
　　＊２、発明の名称　ベクトル処理装口 ３、　補正をする者 事件との関係　特許出願人 ４、代理人 第４図では、パス１３０は、レジスタ８９内のタグ情報
に付加されるものとして図示した。 第５図は、第１図における主記憶装置１０．後置上記憶
制御回路１】、データ送出回路８のブロック図である。 第５図において、主記憶装置１０のバンクは、点線の枠
内にＢＬと記した部分である。Ｂ、部内の論理は、添字
ｉに依存しない。第４図で示した主記憶制御回路９より
主記憶のバンク対応に主記憶参照要求のストアデータ、
アドレスデータ、参照要求の有効無効を示すタグ、参照
要求の存在を示すバリッド信号が、それぞれパス１５０
〜１５４上に送出されてくるものとする。 主記憶参照要求がロードの場合、ストアデータは無意味
なデータである。これらのデータ、タグ。 バリッドは、レジスタ２００〜２０３に格納される。

Claims (3)

【特許請求の範囲】
1. （１）複数個のバンクを有する主記憶装置と、複数個の
   ベクトルレジスタと、該ベクトルレジスタと主記憶装置
   の間のデータ転送を行う複数のメモリ・リクエスタと、
   該ベクトルレジスタから受取ったベクトルデータに対し
   てベクトル演算処理を行い、演算結果を該ベクトルレジ
   スタに送出する複数のベクトル演算器を具備して、ベク
   トル命令を処理するベクトル処理装置において、上記メ
   モリ・リクエスタ内に主記憶参照要求を格納するスタッ
   クを設けるとともに、主記憶装置の記憶制御回路内に上
   記主記憶参照要求に対するベクトル要素間の主記憶上の
   アドレスを比較する比較回路を設け、ベクトルロード時
   に、上記比較回路による比較の結果、アドレスが一致し
   た場合には、主記憶制御回路内で後出の主記憶参照要求
   をダミーリクエストとして処理し、またベクトルストア
   時に、アドレスが一致した場合には、上記メモリ・リク
   エスタ内で前出の主記憶参照要求を消去することを特徴
   とするベクトル処理装置。
2. （２）上記主記憶装置をｎ個のバンクにより構成し、上
   記ベクトルレジスタをｍ個、メモリ・リクエスタとベク
   トル演算器をｌ個それぞれ具備し（ｎ≠ｍ≠ｎ）、上記
   ３種類の資源に対して３種類のブロック構造を持つ論理
   回路群を設け、ｉブロック目からｊ（≠１）ブロック目
   に信号を転送する際に、スイッチング回路により変換処
   理を行って、上記ｎ、ｍ、ｌの組合せを任意に決定する
   ことを特徴とする特許請求の範囲第１項記載のベクトル
   処理装置。
3. （３）上記ベクトルロード処理の場合、アドレスが一致
   した後出の主記憶参照要求をダミーリクエストと見なす
   ため、主記憶参照要求にリクエストの有効無効を示すタ
   グを付加し、かつ無効リクエストの場合、アドレスを乱
   数により置換することにより隣接するベクトル要素間で
   バンクコンフリクトが発生しないような主記憶参照要求
   列に変形し、当該タグ上に保持される情報を用いて、主
   記憶装置内の各バンクを構成するＲＡＭを読出したデー
   タを、ベクトルレジスタに書込む処理を行う制御回路内
   に設置したレジスタを構成するラッチ回路のセット信号
   とし、当該セット信号を制御する制御回路により有効な
   主記憶参照要求に対してバンクから読出されたベクトル
   データのみをベクトルレジスタに格納することを特徴と
   する特許請求の範囲第１項記載のベクトル処理装置。