JPS6069746A - ベクトル・デ−タ処理装置の制御方式 - Google Patents
ベクトル・デ−タ処理装置の制御方式Info
- Publication number
- JPS6069746A JPS6069746A JP58177748A JP17774883A JPS6069746A JP S6069746 A JPS6069746 A JP S6069746A JP 58177748 A JP58177748 A JP 58177748A JP 17774883 A JP17774883 A JP 17774883A JP S6069746 A JPS6069746 A JP S6069746A
- Authority
- JP
- Japan
- Prior art keywords
- vector
- address
- register
- read
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数のアクセス・パイプラインを有するベク
トル・データ処理装置において、間接アドレス・ロード
命令又は間接アドレス・ストア命令を複数のアクセス・
パイプラインを用いて実行するようにしたベクトル・デ
ータ処理装置の制御方式に関するものである。
トル・データ処理装置において、間接アドレス・ロード
命令又は間接アドレス・ストア命令を複数のアクセス・
パイプラインを用いて実行するようにしたベクトル・デ
ータ処理装置の制御方式に関するものである。
ベクトル・データ処理装置においては、ロード命令又は
ストア命令を実行するアクセス専用のアクセス・パイプ
ラインを持つ。単純なロード命令又はストア命令におい
ては、ベクトル・レジスタのアクセスは、読出し又は書
込みだけであるので、一つのアクセス・パイプラインに
おいては１組の読出しパス又は書込みパスがあればよい
。しかし、間接アドレス・ストア命令を実行する場合に
は、間接アドレス生成のためのベクトル・レジスタと、
ストア・データのだめのベクトル・レジスタの読出しが
必要となる。
ストア命令を実行するアクセス専用のアクセス・パイプ
ラインを持つ。単純なロード命令又はストア命令におい
ては、ベクトル・レジスタのアクセスは、読出し又は書
込みだけであるので、一つのアクセス・パイプラインに
おいては１組の読出しパス又は書込みパスがあればよい
。しかし、間接アドレス・ストア命令を実行する場合に
は、間接アドレス生成のためのベクトル・レジスタと、
ストア・データのだめのベクトル・レジスタの読出しが
必要となる。
複数のアクセス・パイプラインを持つベクトル・データ
処理装置において、それぞれのアクセス・パイプライン
で間接アドレス・ストア命令を実行しようとすると、例
えばアクセス舎パイプラインが２本のとき、ベクトル静
レジスタの読出しは４本必要となり、演算パイプライン
の読出しを考慮すると、ベクトル・レジスタのインタリ
ーブ数が多くなる。従って現実的なインクリープ数で複
数のアクセス・パイプラインを動作させることが一般的
である。
処理装置において、それぞれのアクセス・パイプライン
で間接アドレス・ストア命令を実行しようとすると、例
えばアクセス舎パイプラインが２本のとき、ベクトル静
レジスタの読出しは４本必要となり、演算パイプライン
の読出しを考慮すると、ベクトル・レジスタのインタリ
ーブ数が多くなる。従って現実的なインクリープ数で複
数のアクセス・パイプラインを動作させることが一般的
である。
本発明は、上記の考察に基づくものであって、ハードウ
ェアを増加させることなく間接アドレス・ロード命令又
は間接アドレス・ストア命令を実行できるようにしたベ
クトル・データ処理装置の制御方式を提供することを目
的としている。
ェアを増加させることなく間接アドレス・ロード命令又
は間接アドレス・ストア命令を実行できるようにしたベ
クトル・データ処理装置の制御方式を提供することを目
的としている。
そしてそのだめ、本発明のベクトル・データ処理装置の
制御方式は、それぞれが１個又は複数個のエレメントよ
シ我る複数個のベクトルｅレジスタと、主メモリと、前
記ベクトル・レジスタと前記主メモリとの間でデータ転
送を行う複数個のアクセス・パイプラ・ｒンとを持ち、
且つそれぞれのアクセス場パイプラインが、ベクトル・
レジスタの読出しと書込みを行う機能を持つベクトル・
データ処理装置において、間接アドレス・ロード命令や
間接アドレス・ストア命令などの間接アドレス命令を実
行する場合、１個のアクセス・パイプラインを使用して
アドレス生我のためのベクトル・レジスタのリードを行
い、他のアクセス・パイプラインを用いてストアすべき
ベクトル−データ又ハロードすべきベクトル・データの
転送を行うことを％徴とするものである。
制御方式は、それぞれが１個又は複数個のエレメントよ
シ我る複数個のベクトルｅレジスタと、主メモリと、前
記ベクトル・レジスタと前記主メモリとの間でデータ転
送を行う複数個のアクセス・パイプラ・ｒンとを持ち、
且つそれぞれのアクセス場パイプラインが、ベクトル・
レジスタの読出しと書込みを行う機能を持つベクトル・
データ処理装置において、間接アドレス・ロード命令や
間接アドレス・ストア命令などの間接アドレス命令を実
行する場合、１個のアクセス・パイプラインを使用して
アドレス生我のためのベクトル・レジスタのリードを行
い、他のアクセス・パイプラインを用いてストアすべき
ベクトル−データ又ハロードすべきベクトル・データの
転送を行うことを％徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第１図は間接アドレス会ロードおよび間接アドレス拳ス
トアの概要を示す図、第２図はアクセス・パイプライン
の１例を示す図、第３図はアクセス・パイプラインの制
御部の１例を示す図である。
トアの概要を示す図、第２図はアクセス・パイプライン
の１例を示す図、第３図はアクセス・パイプラインの制
御部の１例を示す図である。
第１図（イ）は間接アドレス・ロードの概要を説明する
図である。第１図（イ）において、ＶＲＩとＶＢ２はベ
クトル・レジスタ、ＭＳは主記憶装置（王メモリ） 、
ＩＩ、Ｉ２・・・・・・は間接アドレス用ベクトルのエ
レメント、ｄ、、ｔ、・・・・・・はデータ令ベクトル
のエレメントをそれぞれ示している。ベクトル・レジス
タＶＲＩには間接アドレス用ベクトルが格納されている
０間接アドレス・ロード命令を実行する場合、ベクトル
・レジスタＶＲＩからエレメントＩ、 、 Ｉ、・・・
・・・が順番に読出される。読出されたエレメントＩＬ
（ｉ＝１．２．・聞・）トベース・アドレスとが加算さ
れ、加算結果がアドレス変換され、主メモリＭＳがリー
ドされ、読出されたデータｄ、Ｌがベクトル−レジスタ
ＶＲ２の第ｉ番目の記憶場所に書込まれる。
図である。第１図（イ）において、ＶＲＩとＶＢ２はベ
クトル・レジスタ、ＭＳは主記憶装置（王メモリ） 、
ＩＩ、Ｉ２・・・・・・は間接アドレス用ベクトルのエ
レメント、ｄ、、ｔ、・・・・・・はデータ令ベクトル
のエレメントをそれぞれ示している。ベクトル・レジス
タＶＲＩには間接アドレス用ベクトルが格納されている
０間接アドレス・ロード命令を実行する場合、ベクトル
・レジスタＶＲＩからエレメントＩ、 、 Ｉ、・・・
・・・が順番に読出される。読出されたエレメントＩＬ
（ｉ＝１．２．・聞・）トベース・アドレスとが加算さ
れ、加算結果がアドレス変換され、主メモリＭＳがリー
ドされ、読出されたデータｄ、Ｌがベクトル−レジスタ
ＶＲ２の第ｉ番目の記憶場所に書込まれる。
第１図←）は間接アドレス・ストアの概要を説明する図
である。なお、第１図（イ）と同一符号は同一物を示し
ている。間接アドレス−ストア命令を実行する場合、ベ
クトル・レジスタＶＲＩからニレメン） Ｉ、 、 Ｉ
、・・・・・・が順番に読出され、また、ベクトルΦレ
ジスタＶＲ２からニレメンＦ ’Ｉ ＋ ４・・・が順
番に読出される。読出されたエレメントエｉとベース・
アドレスとが加算され、加算結果がアドレス変換され、
変換後書られる実アドレスで指定される主記憶装置ＭＳ
の記憶場所にエレメントｄｔが書込まれる。
である。なお、第１図（イ）と同一符号は同一物を示し
ている。間接アドレス−ストア命令を実行する場合、ベ
クトル・レジスタＶＲＩからニレメン） Ｉ、 、 Ｉ
、・・・・・・が順番に読出され、また、ベクトルΦレ
ジスタＶＲ２からニレメンＦ ’Ｉ ＋ ４・・・が順
番に読出される。読出されたエレメントエｉとベース・
アドレスとが加算され、加算結果がアドレス変換され、
変換後書られる実アドレスで指定される主記憶装置ＭＳ
の記憶場所にエレメントｄｔが書込まれる。
第２図はアクセス・パイプラインの１例を示す図である
。第２図において、ＩＡとＩＢはアドレス加算器、２人
と２Ｂはアドレス変換回路、３Ａと３Ｂはアドレス・バ
ッファ、４はプライオリティ回路、５はアドレス愉パイ
プライン、６はベクトル・レジスタ、７Ａと７Ｂはデー
タ・バッファ、８Ａと８Ｂはアライン回路、９Ａと９Ｂ
はＥＣＣ・マージ回路、ＩＯＡとＩＯＢはレジスタ、１
１ＡとＩＩＢもレジスタ、１２Ａと１２Ｂもレジスタ、
１３Ａと１３Ｂもレジスタ、１４Ａと１４Ｂもレジスタ
、１５もレジスタ、１６Ａと１６Ｂは読出し／書込みボ
ート、１７Ａと１７Ｂもレジスタ、１８もレジスタ、１
９Ａと１９Ｂはセレクタ、２０Ａと２ＯＢもセレクタを
それぞれ示す。
。第２図において、ＩＡとＩＢはアドレス加算器、２人
と２Ｂはアドレス変換回路、３Ａと３Ｂはアドレス・バ
ッファ、４はプライオリティ回路、５はアドレス愉パイ
プライン、６はベクトル・レジスタ、７Ａと７Ｂはデー
タ・バッファ、８Ａと８Ｂはアライン回路、９Ａと９Ｂ
はＥＣＣ・マージ回路、ＩＯＡとＩＯＢはレジスタ、１
１ＡとＩＩＢもレジスタ、１２Ａと１２Ｂもレジスタ、
１３Ａと１３Ｂもレジスタ、１４Ａと１４Ｂもレジスタ
、１５もレジスタ、１６Ａと１６Ｂは読出し／書込みボ
ート、１７Ａと１７Ｂもレジスタ、１８もレジスタ、１
９Ａと１９Ｂはセレクタ、２０Ａと２ＯＢもセレクタを
それぞれ示す。
アドレス加算器ＩＡはレジスタＩＯＡ、ＩＩＡＯ値に基
づいてアドレスを生成するものである。アドレス加算器
ＩＡの加算結果はレジスタ１２Ａを介してアドレス変換
回路２Ａに入力され、実アドレスに変換され、アドレス
変換回路２人から出力される実アドレスはレジスタ１３
Ａを介してアドレス拳バッファ３Ａに入力され、アドレ
ス・バッファ３Ａから出力される実アドレスはレジスタ
１４Ａを介してプライオリティ回路４に入力される。セ
レクタ１９Ａは命令制御部からの論理アドレス又はアド
レス加算器の出力のうちの何れか一方を制御信号に応じ
て選択出力するものでちり、セレクタ２０Ａは命令制御
部からのディスタンス又は読出し／書込みボー）１６Ｂ
から送られて来るベクトル・エレメントのうちの何れか
一方を制御信号に応じて選択出力するものである。符号
ＩＡ、２Ａ、３Ａ、ＩＯＡ。
づいてアドレスを生成するものである。アドレス加算器
ＩＡの加算結果はレジスタ１２Ａを介してアドレス変換
回路２Ａに入力され、実アドレスに変換され、アドレス
変換回路２人から出力される実アドレスはレジスタ１３
Ａを介してアドレス拳バッファ３Ａに入力され、アドレ
ス・バッファ３Ａから出力される実アドレスはレジスタ
１４Ａを介してプライオリティ回路４に入力される。セ
レクタ１９Ａは命令制御部からの論理アドレス又はアド
レス加算器の出力のうちの何れか一方を制御信号に応じ
て選択出力するものでちり、セレクタ２０Ａは命令制御
部からのディスタンス又は読出し／書込みボー）１６Ｂ
から送られて来るベクトル・エレメントのうちの何れか
一方を制御信号に応じて選択出力するものである。符号
ＩＡ、２Ａ、３Ａ、ＩＯＡ。
１１Ａ、１２Ａ、１３Ａ、１４Ａ、１９Ａおよび２０Ａ
よ構成る部分はＡ側のアドレス生成ラインを構成してお
り、符号ＩＢ、２Ｂ、３Ｂ、ＩＯＢ、ＩＩＢ、１２Ｂ、
１３Ｂ。
よ構成る部分はＡ側のアドレス生成ラインを構成してお
り、符号ＩＢ、２Ｂ、３Ｂ、ＩＯＢ、ＩＩＢ、１２Ｂ、
１３Ｂ。
１４Ｂ、１９Ｂ及び２０Ｂよ構成る部分はＢ側のアドレ
ス生成ラインを構成している。Ｂ側のアドレス生成ライ
ンはＡ側のアドレス生成ラインと同一の構成を有してい
る。プライオリティ回路４は優先順位に応じてレジスタ
１４Ａ又は１４Ｂの実アドレスを選択する。プライオリ
ティ回路４によって選択された実アドレスは、主メモリ
に送られると共に、アドレス・パイプライン５に入力さ
れる。ベクトル・レジスタ６は２個の読出し／書込みボ
ー） １６Ａ、１６Ｂを有している。読出し／書込みボ
ート１６Ａはレジスタ１７Ａを介してデータ・バッファ
７Ａに接続され、データ番パンフ７７Ａはアライン回路
８Ａに接続され、アライン回路８ＡはＥＣＣ・マージ回
路９Ａに接続されている。読出し／書込みボート１６Ｂ
はレジスタ１７Ｂを介してデータ・バッファ７Ｂに接続
され、データ・ノくツファ７Ｂはアライン回路８Ｂへ接
続され、アライン回路８ＢはＦＣＣ・マージ回路９Ｂに
接続されている。また、読出し／書込みボート１６Ｂの
読出側は、セレクタ２０Ａ、２０Ｂにも接続されている
。読出し／書込みボート１６Ａの読出し側にはベクトル
・レジスタの２個の連続せるエレメントが一度に読出さ
れ、読出し／書込みボート１６Ａの書込み側から２個の
連続せるエレメントを一度にベクトル・レジスタに書込
むことが出来る。読出し／書込みボート１６Ｂについて
も同様である。
ス生成ラインを構成している。Ｂ側のアドレス生成ライ
ンはＡ側のアドレス生成ラインと同一の構成を有してい
る。プライオリティ回路４は優先順位に応じてレジスタ
１４Ａ又は１４Ｂの実アドレスを選択する。プライオリ
ティ回路４によって選択された実アドレスは、主メモリ
に送られると共に、アドレス・パイプライン５に入力さ
れる。ベクトル・レジスタ６は２個の読出し／書込みボ
ー） １６Ａ、１６Ｂを有している。読出し／書込みボ
ート１６Ａはレジスタ１７Ａを介してデータ・バッファ
７Ａに接続され、データ番パンフ７７Ａはアライン回路
８Ａに接続され、アライン回路８ＡはＥＣＣ・マージ回
路９Ａに接続されている。読出し／書込みボート１６Ｂ
はレジスタ１７Ｂを介してデータ・バッファ７Ｂに接続
され、データ・ノくツファ７Ｂはアライン回路８Ｂへ接
続され、アライン回路８ＢはＦＣＣ・マージ回路９Ｂに
接続されている。また、読出し／書込みボート１６Ｂの
読出側は、セレクタ２０Ａ、２０Ｂにも接続されている
。読出し／書込みボート１６Ａの読出し側にはベクトル
・レジスタの２個の連続せるエレメントが一度に読出さ
れ、読出し／書込みボート１６Ａの書込み側から２個の
連続せるエレメントを一度にベクトル・レジスタに書込
むことが出来る。読出し／書込みボート１６Ｂについて
も同様である。
なお、１エレメントは８バイト構成である。ＦＣＣマー
ジ回路９Ａはレジスタ１８の上半部および下半部に接続
され、ＥＣＣ・マージ回路９Ｂも同様にレジスタ１８の
上半部および下半部に接続されている。レジスタ１８は
主メモリと接続されている。主メモリは１６バイト単位
のブロック・アクセスを行い得るものでちる。符号７Ａ
、 ８Ａ、 ９Ａ。
ジ回路９Ａはレジスタ１８の上半部および下半部に接続
され、ＥＣＣ・マージ回路９Ｂも同様にレジスタ１８の
上半部および下半部に接続されている。レジスタ１８は
主メモリと接続されている。主メモリは１６バイト単位
のブロック・アクセスを行い得るものでちる。符号７Ａ
、 ８Ａ、 ９Ａ。
１６Ａおよび１７Ａの部分はＡ側のデータ転送ラインを
構成しておシ、符号７Ｂ、８Ｂ、９Ｂ、１６Ｂおよび１
７Ｂの部分はＢ側のデータ転送ラインを構成している。
構成しておシ、符号７Ｂ、８Ｂ、９Ｂ、１６Ｂおよび１
７Ｂの部分はＢ側のデータ転送ラインを構成している。
上述したＡ側のアドレス生成ラインおよびＡ側のデータ
転送ラインはアクセス・パイプラインＡを構成しておシ
、上述したＢ側のアドレス生成ラインおよびＢ側のデー
タ転送ラインはアクセス・パイプラインＢを構成してい
る。
転送ラインはアクセス・パイプラインＡを構成しておシ
、上述したＢ側のアドレス生成ラインおよびＢ側のデー
タ転送ラインはアクセス・パイプラインＢを構成してい
る。
第３図はアクセス・パイプラインの制御部を示すもので
ある。第３図において、２１Ａと２１Ｂはベクトル・レ
ジスタ・リード制御回路、２２Ａと２２Ｂはアライン制
御回路、２３Ａと２３Ｂはベクトル・レジスターライト
制御回路、２４Ａと２４Ｂは命令デコーダ、２５Ａと２
５ＢはＶＲ７ドレス・レジスタ、２６Ａと２６Ｂは間接
アドレス用ＶＲアドレス・レジスタ、２７Ａと２７ＢＩ
’１ベクトル長レジスタ、２８Ａと２８Ｂはレジスタ、
２９Ａと２９Ｂもレジスタ、３０Ａと３０Ｂもレジスタ
、３１Ａと３１Ｂもレジスタ、３２Ａと３２Ｂもレジス
タをそれぞれ示している。なお、■Ｒはベクトル・レジ
スタの略である。
ある。第３図において、２１Ａと２１Ｂはベクトル・レ
ジスタ・リード制御回路、２２Ａと２２Ｂはアライン制
御回路、２３Ａと２３Ｂはベクトル・レジスターライト
制御回路、２４Ａと２４Ｂは命令デコーダ、２５Ａと２
５ＢはＶＲ７ドレス・レジスタ、２６Ａと２６Ｂは間接
アドレス用ＶＲアドレス・レジスタ、２７Ａと２７ＢＩ
’１ベクトル長レジスタ、２８Ａと２８Ｂはレジスタ、
２９Ａと２９Ｂもレジスタ、３０Ａと３０Ｂもレジスタ
、３１Ａと３１Ｂもレジスタ、３２Ａと３２Ｂもレジス
タをそれぞれ示している。なお、■Ｒはベクトル・レジ
スタの略である。
ベクトル中レジスタ・リード制御回路２１Ａには、命令
デづ−ド情報、ＶＲアドレス、間接アドレス用ＶＲアド
レス及びベクトル長が入力される。
デづ−ド情報、ＶＲアドレス、間接アドレス用ＶＲアド
レス及びベクトル長が入力される。
ベクトル・レジスタ・リード制御回路２１Ａは、これら
の入力情報に基づき命令によって指定されたベクトル−
レジスタＡから指定された個数のエレメントを読出すた
めの制御を行うものである。
の入力情報に基づき命令によって指定されたベクトル−
レジスタＡから指定された個数のエレメントを読出すた
めの制御を行うものである。
アライン制御回路２２Ａには、命令デコード情報、ベク
トル長および主記憶制御部からの制御情報が入力される
。アライン制御回路２２Ａは、これらの入力情報に基づ
き、アライン回路８Ａを制御するものである。ベクトル
−レジスタ・ライト制御回路２３Ａには、命令デコード
情報およびＶＲアドレスが入力される。ベクトル・レジ
スターライト制御回路２３Ａは、これらの入力情報に基
づいて、指定されたベクトル・レジスタＡにエレメント
を書込む。ベクトル舎レジスタ・リード制御回路２１Ｂ
は、ベクトル・レジスタ・リード制御回路２１Ａと同様
な機能を有しているものであるが、命令デコード情報が
間接アドレス・ロード命令又は間接アドレス・ストア命
令を示しているときには、間接アドレス用ベクトルのリ
ードを行う。アライン制御回路２２Ｂはアライン制御回
路２２Ａと同様の機能を有しているものであシ、ベクト
ル・レジスタ・ライト制御回路２３Ｂと同様の機能を有
しているものである。なお、符号２１Ａないし３３Ａは
アクセス・パイプラインＡの制御部（Ａバイブ制御部）
を構成しており、符号２１Ｂないし３３Ｂはアクセス・
パイプラインＢの制御部（Ｂパイプ制御部）を構成して
いる。
トル長および主記憶制御部からの制御情報が入力される
。アライン制御回路２２Ａは、これらの入力情報に基づ
き、アライン回路８Ａを制御するものである。ベクトル
−レジスタ・ライト制御回路２３Ａには、命令デコード
情報およびＶＲアドレスが入力される。ベクトル・レジ
スターライト制御回路２３Ａは、これらの入力情報に基
づいて、指定されたベクトル・レジスタＡにエレメント
を書込む。ベクトル舎レジスタ・リード制御回路２１Ｂ
は、ベクトル・レジスタ・リード制御回路２１Ａと同様
な機能を有しているものであるが、命令デコード情報が
間接アドレス・ロード命令又は間接アドレス・ストア命
令を示しているときには、間接アドレス用ベクトルのリ
ードを行う。アライン制御回路２２Ｂはアライン制御回
路２２Ａと同様の機能を有しているものであシ、ベクト
ル・レジスタ・ライト制御回路２３Ｂと同様の機能を有
しているものである。なお、符号２１Ａないし３３Ａは
アクセス・パイプラインＡの制御部（Ａバイブ制御部）
を構成しており、符号２１Ｂないし３３Ｂはアクセス・
パイプラインＢの制御部（Ｂパイプ制御部）を構成して
いる。
一般のロード命令又はストア命令は、Ａパイプ制御部お
よびＢバイブ制御部に対してそれぞれ独立に命令制御部
から発信されているが、間接アドレス・ロード命令又は
間接アドレス・ストア命令の場合には命令制御部はＡバ
イブ制御部の最初のステージ及びＢバイブ制御部の最初
のステージが共に空いていれば、間接アドレス・ロード
命令又は間接アドレス・ストア命令を発信する。このと
きは、Ａパイプ制御部およびＢバイブ制御部は、同一の
命令コード、ＶＲアドレス及びベクトル長を受取るが、
間接アドレス生成のだめのベクトル・レジスタのリード
は、Ｂパイプ制御部のベクトル・レジスタ・リード制御
回路２１Ｂで行われる。
よびＢバイブ制御部に対してそれぞれ独立に命令制御部
から発信されているが、間接アドレス・ロード命令又は
間接アドレス・ストア命令の場合には命令制御部はＡバ
イブ制御部の最初のステージ及びＢバイブ制御部の最初
のステージが共に空いていれば、間接アドレス・ロード
命令又は間接アドレス・ストア命令を発信する。このと
きは、Ａパイプ制御部およびＢバイブ制御部は、同一の
命令コード、ＶＲアドレス及びベクトル長を受取るが、
間接アドレス生成のだめのベクトル・レジスタのリード
は、Ｂパイプ制御部のベクトル・レジスタ・リード制御
回路２１Ｂで行われる。
ベクトル舎レジスタ・リード制御回路２１Ｂの制御によ
りて、間接アドレス用ベクトル拳レジスタから１度に２
エレメントずつ読出されるが、そのうちの１個はアドレ
ス加算器ＩＡに入力され、他の１個はアドレス加算器Ｉ
Ｂに入力される。間接アドレス−ロード命令又は間接ア
ドレス・ストア命令を実行する場合、アドレス加算器Ｉ
Ａは、間接アドレス用ベクトルのエレメントと論理アド
レスとの加算を行う。アドレス加算器ＩＢも同様である
。
りて、間接アドレス用ベクトル拳レジスタから１度に２
エレメントずつ読出されるが、そのうちの１個はアドレ
ス加算器ＩＡに入力され、他の１個はアドレス加算器Ｉ
Ｂに入力される。間接アドレス−ロード命令又は間接ア
ドレス・ストア命令を実行する場合、アドレス加算器Ｉ
Ａは、間接アドレス用ベクトルのエレメントと論理アド
レスとの加算を行う。アドレス加算器ＩＢも同様である
。
間接アドレス・ストア命令の場合、ストアすべきベクト
ル・データのリードは、Ａバイブ制御部のベクトルφレ
ジスタ拳リード制御回路２１Ａによって行われる。ベク
トル・レジスタ・リード制御回路２１Ａの制御によって
、ベクトル・レジスタから１度に２エレメントずつ読出
されるが、これら２個のエレメントは読出し／書込みボ
ート１６Ａの読出し側およびレジスタ１７Ａを介してデ
ータ会バンファ７Ａに入力される。そして、データ・バ
ッファ７Ａの中のデータは、アライン制御回路２２Ａの
制御の下で動作するアライン回路８Ａを介してＥＣＣ−
マージ回路９Ａに送られＥＣＣ・マージ回路９Ａから出
力されるデータはレジスタ１８を介して主メモリに送ら
れる。この処理は、一般のストアの処理と同じになる。
ル・データのリードは、Ａバイブ制御部のベクトルφレ
ジスタ拳リード制御回路２１Ａによって行われる。ベク
トル・レジスタ・リード制御回路２１Ａの制御によって
、ベクトル・レジスタから１度に２エレメントずつ読出
されるが、これら２個のエレメントは読出し／書込みボ
ート１６Ａの読出し側およびレジスタ１７Ａを介してデ
ータ会バンファ７Ａに入力される。そして、データ・バ
ッファ７Ａの中のデータは、アライン制御回路２２Ａの
制御の下で動作するアライン回路８Ａを介してＥＣＣ−
マージ回路９Ａに送られＥＣＣ・マージ回路９Ａから出
力されるデータはレジスタ１８を介して主メモリに送ら
れる。この処理は、一般のストアの処理と同じになる。
間接アドレス・ロード命令を実行する場合には、アドレ
ス生成のだめのベクトル舎レジスタのリードは上述した
ようにベクトル・レジスタ・リード制御回路２１Ｂの制
御によって行い、ベクトル・レジスタへの書込みはＡパ
イプ制御部のベクトル・レジスタ・ライト制御回路２３
ＡおよびＡ側のデータ転送ラインを使用する。なお、間
接アドレス・ロード命令又は間接アドレス・ストア命令
を実行する場合、Ｂパイプ制御部の側においてはベクト
ル舎レジスタ・リード制御回路のみが使用され、次のス
テージにはシフトしない。
ス生成のだめのベクトル舎レジスタのリードは上述した
ようにベクトル・レジスタ・リード制御回路２１Ｂの制
御によって行い、ベクトル・レジスタへの書込みはＡパ
イプ制御部のベクトル・レジスタ・ライト制御回路２３
ＡおよびＡ側のデータ転送ラインを使用する。なお、間
接アドレス・ロード命令又は間接アドレス・ストア命令
を実行する場合、Ｂパイプ制御部の側においてはベクト
ル舎レジスタ・リード制御回路のみが使用され、次のス
テージにはシフトしない。
以上の説明から明らかなように、本発明によれば、間接
アドレス命令をり一ドウエアを増加させることなく実行
することが出来る。
アドレス命令をり一ドウエアを増加させることなく実行
することが出来る。
第１図は間接アドレス・ロードおよび間接アドレス−ス
トアの概要を示す図、第２図はアクセス・パイプライン
の１例を示す図、第３図はアクセス−パイプラインの制
御部の１例を示す図である。 ＩＡとＩＢ・・・アドレス加算器、２Ａと２Ｂ・・・ア
ドレス変換回路、３Ａと３Ｂ・・・アドレス・バッファ
、４・・・プライオリティ回路、５・・・アドレス・パ
イプライン、６・・・ベクトル・レジスタ、７Ａと７Ｂ
・・・データ拳バッファ、８Ａと８Ｂ・・・アライン回
路、９Ａと９Ｂ・・・ＥＣＣ・マージ回路、ＩＯＡとＩ
ＯＢ・・・レジスタ、１１人とＩＩＢ・・・レジスタ、
１２Ａと１２Ｂ・・・レジスタ、１３Ａと１３Ｂ・・・
レジスタ、１４Ａと１４Ｂ・・・レジスタ、１５・・・
レジスタ、１６Ａと１６Ｂ・・・読出し／書込みボート
、１７Ａと１７Ｂ・・・レジスタ、１８・・・レジスタ
、１９Ａと１９Ｂ・・・セレクタ、２０Ａと２０Ｂ・・
・セレクタ、２１Ａと２１Ｂ・・・ベクトル・レジスタ
ーリード制御回路、２２Ａと２２Ｂ・・・アライン制御
回路、２３Ａと２３Ｂ・・・ベクトル・レジスターライ
ト制御回路、２４Ａと２４Ｂ・・・命令デコーダ、２５
Ａと２５Ｂ・・・ＶＲアドレス拳レジスタ、２６Ａと２
６Ｂ・・・間接アドレス用ＶＲアドレス・レジスタ、２
７Ａ、！＝２７Ｂ・・・ベクトル長レジスタ、２８八と
２８Ｂ・・・レジスタ、２９Ａと２９Ｂ・・・レジスタ
、３０Ａと３０Ｂ・・・レジスタ、３１Ａと３１Ｂ・・
・レジスタ、３２Ａと３２Ｂ・・・レジスタ、３３Ａと
３３Ｂ・・・レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
トアの概要を示す図、第２図はアクセス・パイプライン
の１例を示す図、第３図はアクセス−パイプラインの制
御部の１例を示す図である。 ＩＡとＩＢ・・・アドレス加算器、２Ａと２Ｂ・・・ア
ドレス変換回路、３Ａと３Ｂ・・・アドレス・バッファ
、４・・・プライオリティ回路、５・・・アドレス・パ
イプライン、６・・・ベクトル・レジスタ、７Ａと７Ｂ
・・・データ拳バッファ、８Ａと８Ｂ・・・アライン回
路、９Ａと９Ｂ・・・ＥＣＣ・マージ回路、ＩＯＡとＩ
ＯＢ・・・レジスタ、１１人とＩＩＢ・・・レジスタ、
１２Ａと１２Ｂ・・・レジスタ、１３Ａと１３Ｂ・・・
レジスタ、１４Ａと１４Ｂ・・・レジスタ、１５・・・
レジスタ、１６Ａと１６Ｂ・・・読出し／書込みボート
、１７Ａと１７Ｂ・・・レジスタ、１８・・・レジスタ
、１９Ａと１９Ｂ・・・セレクタ、２０Ａと２０Ｂ・・
・セレクタ、２１Ａと２１Ｂ・・・ベクトル・レジスタ
ーリード制御回路、２２Ａと２２Ｂ・・・アライン制御
回路、２３Ａと２３Ｂ・・・ベクトル・レジスターライ
ト制御回路、２４Ａと２４Ｂ・・・命令デコーダ、２５
Ａと２５Ｂ・・・ＶＲアドレス拳レジスタ、２６Ａと２
６Ｂ・・・間接アドレス用ＶＲアドレス・レジスタ、２
７Ａ、！＝２７Ｂ・・・ベクトル長レジスタ、２８八と
２８Ｂ・・・レジスタ、２９Ａと２９Ｂ・・・レジスタ
、３０Ａと３０Ｂ・・・レジスタ、３１Ａと３１Ｂ・・
・レジスタ、３２Ａと３２Ｂ・・・レジスタ、３３Ａと
３３Ｂ・・・レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- それぞれが１個又は複数個のエレメントより成る複数個
のベクトル・レジスタと、主メモリと、前記ベクトル・
レジスタと前記主メモリとの間でデータ転送を行う複数
個のアクセス・パイプラインとを持ち、且つそれぞれの
アクセス−パイプラインが、ベクトル・レジスタの読出
しと書込みを行う機能を持つベクトル・データ処理装置
においテ、間接アドレス・ロード命令や間接アドレス・
ストア命令などの間接アドレス命令を実行する場合、１
個のアクセス・パイプラインを使用してアドレス生成の
ためのベクトル・レジスタのリードを行い、他のアクセ
ス・パイプラインを用いてストアすべきベクトル・デー
タ又はロードすべきベクトル・データの転送を行うこと
を特徴とするベクトル・データ処理装置の制御方式。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177748A JPS6069746A (ja) | 1983-09-26 | 1983-09-26 | ベクトル・デ−タ処理装置の制御方式 |
| CA000463791A CA1216369A (en) | 1983-09-26 | 1984-09-21 | Vector data processing system for indirect address instructions |
| AU33449/84A AU545944B2 (en) | 1983-09-26 | 1984-09-24 | Vector data processing system for indirect address instructions |
| ES536210A ES8601514A1 (es) | 1983-09-26 | 1984-09-25 | Una instalacion electronica de tratamiento de datos vectoriales de alta velocidad |
| EP84306545A EP0138451B1 (en) | 1983-09-26 | 1984-09-26 | Vector data processing system for indirect address instructions |
| US06/654,591 US4665479A (en) | 1983-09-26 | 1984-09-26 | Vector data processing system for indirect address instructions |
| DE8484306545T DE3484292D1 (de) | 1983-09-26 | 1984-09-26 | Vektordaten-verarbeitungssystem fuer indirekte adressbefehle. |
| BR8404846A BR8404846A (pt) | 1983-09-26 | 1984-09-26 | Sistema vetorial de processamento de cados |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177748A JPS6069746A (ja) | 1983-09-26 | 1983-09-26 | ベクトル・デ−タ処理装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6069746A true JPS6069746A (ja) | 1985-04-20 |
| JPH0238975B2 JPH0238975B2 (ja) | 1990-09-03 |
Family
ID=16036435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177748A Granted JPS6069746A (ja) | 1983-09-26 | 1983-09-26 | ベクトル・デ−タ処理装置の制御方式 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4665479A (ja) |
| EP (1) | EP0138451B1 (ja) |
| JP (1) | JPS6069746A (ja) |
| AU (1) | AU545944B2 (ja) |
| BR (1) | BR8404846A (ja) |
| CA (1) | CA1216369A (ja) |
| DE (1) | DE3484292D1 (ja) |
| ES (1) | ES8601514A1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123275A (ja) * | 1984-07-11 | 1986-01-31 | Nec Corp | ベクトル処理装置 |
| EP0211613A3 (en) * | 1985-07-31 | 1989-05-10 | Sperry Corporation | Scientific processor vector file organization |
| JPS62115571A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | ベクトルアクセス制御方式 |
| JPS62120574A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | ベクトル処理装置 |
| JPS62180470A (ja) * | 1986-02-04 | 1987-08-07 | Hitachi Ltd | ベクトル処理装置 |
| JPH0731669B2 (ja) * | 1986-04-04 | 1995-04-10 | 株式会社日立製作所 | ベクトル・プロセツサ |
| US4974198A (en) * | 1986-07-16 | 1990-11-27 | Nec Corporation | Vector processing system utilizing firm ware control to prevent delays during processing operations |
| JPH0648486B2 (ja) * | 1986-10-08 | 1994-06-22 | 日本電気株式会社 | ベクトルデ−タ処理装置 |
| EP0281132B1 (en) * | 1987-03-04 | 1995-10-25 | Nec Corporation | Vector calculation circuit capable of rapidly carrying out vector calculation of three input vectors |
| JPS63225837A (ja) * | 1987-03-13 | 1988-09-20 | Fujitsu Ltd | 距離付きベクトルアクセス方式 |
| JPS63251835A (ja) * | 1987-04-08 | 1988-10-19 | Hitachi Ltd | ベクトル処理装置 |
| US5168573A (en) * | 1987-08-31 | 1992-12-01 | Digital Equipment Corporation | Memory device for storing vector registers |
| US4980817A (en) * | 1987-08-31 | 1990-12-25 | Digital Equipment | Vector register system for executing plural read/write commands concurrently and independently routing data to plural read/write ports |
| US5113521A (en) * | 1988-03-18 | 1992-05-12 | Digital Equipment Corporation | Method and apparatus for handling faults of vector instructions causing memory management exceptions |
| US5043867A (en) * | 1988-03-18 | 1991-08-27 | Digital Equipment Corporation | Exception reporting mechanism for a vector processor |
| US5008812A (en) * | 1988-03-18 | 1991-04-16 | Digital Equipment Corporation | Context switching method and apparatus for use in a vector processing system |
| US4949250A (en) * | 1988-03-18 | 1990-08-14 | Digital Equipment Corporation | Method and apparatus for executing instructions for a vector processing system |
| DE68928113T2 (de) * | 1988-04-01 | 1997-10-09 | Nec Corp | Reihenfolgesteuersystem zur Behandlung von Befehlen |
| US5367654A (en) * | 1988-04-13 | 1994-11-22 | Hitachi Ltd. | Method and apparatus for controlling storage in computer system utilizing forecasted access requests and priority decision circuitry |
| DE68928507T2 (de) * | 1988-06-07 | 1998-04-16 | Fujitsu Ltd | Vektordatenverarbeitungsvorrichtung |
| JPH077388B2 (ja) * | 1988-09-13 | 1995-01-30 | 富士通株式会社 | ベクトル演算処理装置 |
| GB2228116B (en) * | 1989-02-10 | 1993-05-26 | Intel Corp | Pipelined floating-point load instruction for microprocessor |
| US5053987A (en) * | 1989-11-02 | 1991-10-01 | Zoran Corporation | Arithmetic unit in a vector signal processor using pipelined computational blocks |
| US5261063A (en) * | 1990-12-07 | 1993-11-09 | Ibm Corp. | Pipeline apparatus having pipeline mode eecuting instructions from plural programs and parallel mode executing instructions from one of the plural programs |
| JPH0495777U (ja) * | 1991-01-14 | 1992-08-19 | ||
| JPH0645576U (ja) * | 1991-01-14 | 1994-06-21 | 株式会社サンメック | コースター |
| JP2665111B2 (ja) * | 1992-06-18 | 1997-10-22 | 日本電気株式会社 | ベクトル処理装置 |
| US6775752B1 (en) | 2000-02-21 | 2004-08-10 | Hewlett-Packard Development Company, L.P. | System and method for efficiently updating a fully associative array |
| US7577824B2 (en) * | 2003-09-08 | 2009-08-18 | Altera Corporation | Methods and apparatus for storing expanded width instructions in a VLIW memory for deferred execution |
| US20070126225A1 (en) * | 2005-12-05 | 2007-06-07 | Busam Edward P | Repositionable insert |
| US7600104B2 (en) * | 2006-08-15 | 2009-10-06 | Peter Neumann | Method and system for parallel vector data processing of vector data having a number of data elements including a defined first bit-length |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572069A (en) * | 1980-06-04 | 1982-01-07 | Ricoh Co Ltd | Fixing method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3541516A (en) * | 1965-06-30 | 1970-11-17 | Ibm | Vector arithmetic multiprocessor computing system |
| JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
| KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
| US4697235A (en) * | 1983-03-22 | 1987-09-29 | Fujitsu Limited | List vector control apparatus |
-
1983
- 1983-09-26 JP JP58177748A patent/JPS6069746A/ja active Granted
-
1984
- 1984-09-21 CA CA000463791A patent/CA1216369A/en not_active Expired
- 1984-09-24 AU AU33449/84A patent/AU545944B2/en not_active Ceased
- 1984-09-25 ES ES536210A patent/ES8601514A1/es not_active Expired
- 1984-09-26 DE DE8484306545T patent/DE3484292D1/de not_active Expired - Fee Related
- 1984-09-26 BR BR8404846A patent/BR8404846A/pt not_active IP Right Cessation
- 1984-09-26 EP EP84306545A patent/EP0138451B1/en not_active Expired - Lifetime
- 1984-09-26 US US06/654,591 patent/US4665479A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572069A (en) * | 1980-06-04 | 1982-01-07 | Ricoh Co Ltd | Fixing method |
Also Published As
| Publication number | Publication date |
|---|---|
| US4665479A (en) | 1987-05-12 |
| ES536210A0 (es) | 1985-10-16 |
| AU545944B2 (en) | 1985-08-08 |
| BR8404846A (pt) | 1985-08-13 |
| EP0138451B1 (en) | 1991-03-20 |
| EP0138451A2 (en) | 1985-04-24 |
| ES8601514A1 (es) | 1985-10-16 |
| CA1216369A (en) | 1987-01-06 |
| JPH0238975B2 (ja) | 1990-09-03 |
| EP0138451A3 (en) | 1988-08-10 |
| AU3344984A (en) | 1985-04-04 |
| DE3484292D1 (de) | 1991-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6069746A (ja) | ベクトル・デ−タ処理装置の制御方式 | |
| JPS59117666A (ja) | ベクトル処理装置 | |
| CA1037159A (en) | Processing link control system for data processing equipment | |
| US4747066A (en) | Arithmetic unit | |
| JPS6238953A (ja) | 部分書込みアクセスを圧縮する主記憶装置 | |
| JPH0444136A (ja) | メモリアクセス制御装置 | |
| JPS6122830B2 (ja) | ||
| JP3771682B2 (ja) | ベクトル処理装置 | |
| JP2550605B2 (ja) | ベクトル命令処理システム | |
| JP3996355B2 (ja) | マルチプロセッサシステム | |
| JPS6129031B2 (ja) | ||
| JPS6116115B2 (ja) | ||
| JPS58213354A (ja) | パイプライン制御情報処理装置 | |
| JPS59123974A (ja) | ベクトルデ−タ記憶制御方式 | |
| JPS6136854A (ja) | メモリ切換装置 | |
| JPS62298990A (ja) | 高速メモリ装置 | |
| JPS6069775A (ja) | ベクトル・デ−タ処理装置の制御方式 | |
| JPS61267162A (ja) | デ−タ転送装置 | |
| JPS60263246A (ja) | メモリ・システム | |
| JPS6151269A (ja) | デ−タ処理装置 | |
| JPH04195895A (ja) | Ｉｃメモリ | |
| JPS6027966A (ja) | データ処理装置 | |
| JPH0690711B2 (ja) | メモリアクセス制御方式 | |
| JPH08235135A (ja) | 通信レジスタ付並列計算機 | |
| JPH05334265A (ja) | 情報処理装置および情報処理方法 |