JPS58213354A - パイプライン制御情報処理装置 - Google Patents
パイプライン制御情報処理装置Info
- Publication number
- JPS58213354A JPS58213354A JP57096763A JP9676382A JPS58213354A JP S58213354 A JPS58213354 A JP S58213354A JP 57096763 A JP57096763 A JP 57096763A JP 9676382 A JP9676382 A JP 9676382A JP S58213354 A JPS58213354 A JP S58213354A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- multiplier
- circuit
- instruction
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 235000010469 Glycine max Nutrition 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Quality & Reliability (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、情報処理装置に関する。特に機能回路を複数
個並置することによって高い信頼性を実 ・現す
るパイプライン制御情報処理装置に関する。
個並置することによって高い信頼性を実 ・現す
るパイプライン制御情報処理装置に関する。
従来、この種のパイプライン制御情報処理装置では、機
能回路に障害が発生すると、その障害のために処理が実
行できなくなってしまう欠点を持っていた。
能回路に障害が発生すると、その障害のために処理が実
行できなくなってしまう欠点を持っていた。
本発明は、１−記欠点を解決するもので、機能回路に障
害が発生しても、情報処理の実行を行うことがり能なパ
イプライン制御情報処理装置を提供すること目的とする
。
害が発生しても、情報処理の実行を行うことがり能なパ
イプライン制御情報処理装置を提供すること目的とする
。
本発明は、他のフェースより遅延時間の長い機能回路を
イ４するフェースにその機能回路を複数個並置し、てそ
の各々の機能回路を他の高速なフェースの！１４時間単
位ずつ時刻をずらして動作させ、その各出力は出力が確
定する時点で同様にずらしたタイミングで選択して、遅
延時間の長いソ１−・スを見かけのサイクル時間として
他の高速なソｌ−ズと同じ速度で動作させ、複数個の機
能回路の中のいずれかの機能回路にＩｆＬ害が発生した
場合には、その機能回路を切離して全フェースの実１１
速度を低速化させることによって残りの機能回路で処理
を実行司能とするように構成されたごとを特徴とする。
イ４するフェースにその機能回路を複数個並置し、てそ
の各々の機能回路を他の高速なフェースの！１４時間単
位ずつ時刻をずらして動作させ、その各出力は出力が確
定する時点で同様にずらしたタイミングで選択して、遅
延時間の長いソ１−・スを見かけのサイクル時間として
他の高速なソｌ−ズと同じ速度で動作させ、複数個の機
能回路の中のいずれかの機能回路にＩｆＬ害が発生した
場合には、その機能回路を切離して全フェースの実１１
速度を低速化させることによって残りの機能回路で処理
を実行司能とするように構成されたごとを特徴とする。
すなわち本発明は、他のフェーズよりもＸ８！燵時間の
長い機能回路を有するフェースにその機能回路を並列に
複数個備え、他の為速なフェースの遅延時間中位に前記
複数個の機能回路の動作タイ棗ングを制御する制御回路
と、この制御回路の指示により前記複数個の機能回路の
出力を選択゛４−ζ１選択回路と、前記複数個の機能回
路を切離３−ための切離し指示１段とを備えたごとを特
徴と４−る、。
長い機能回路を有するフェースにその機能回路を並列に
複数個備え、他の為速なフェースの遅延時間中位に前記
複数個の機能回路の動作タイ棗ングを制御する制御回路
と、この制御回路の指示により前記複数個の機能回路の
出力を選択゛４−ζ１選択回路と、前記複数個の機能回
路を切離３−ための切離し指示１段とを備えたごとを特
徴と４−る、。
〔実施例による説明１
次に本発明の実施例について図面を蒼照１−１・詳細に
説明する。
説明する。
第１図は
フェーズ１ 命令の取出し
フェース■ レジスタオペラント取出しおよびメモリ
オペランド取出 レス計算 フェーズ■ メモリオペランド取出しフェーズ■
乗算実行 フェーズＶ 加算実行 フェース■ 結果の格納 の６つのフェーズよりなるパイプライン制御情報処理装
置の回路構成図である。
オペランド取出 レス計算 フェーズ■ メモリオペランド取出しフェーズ■
乗算実行 フェーズＶ 加算実行 フェース■ 結果の格納 の６つのフェーズよりなるパイプライン制御情報処理装
置の回路構成図である。
第１図において、本実施例のパイプライン制御情報処理
装置は、命令へソファｌと、命令語を保持するレジスタ
２と、同時に独立な２語を読出すことが司能な汎用レジ
スタを含むレジスタメモリ３と、アルレス加算器４と、
続出されたレジスタメモリ３の内容を保持するレジスタ
６．７と、了トレス加算結果を保持するレジスタ８と、
レジスタ８に保持されたアドレスによりアクセスされる
ギヤ、７エメモリＩＯと、キャノソユメモリ１０より読
出された内容とレジスタ７の出力とを選択するセレクタ
１１と、レジスタ６の出力を受けるレジスタ１４．１６
と、セレクタ１１の出力を受けるレジスタ１５．１７と
、レジスタ１４と１５の内容の乗算を行う乗算器２１と
、レジスタ１ｂと１７の内容の乗算を行う乗算器２２と
、乗算器２」と２２の出力であるキャリーとサムをそれ
ぞれ選択するセレクタ２３．２４と、セレクタ２３．２
４の出力を受けるレジスタ２５．２６と しノスタ２５
と２６に保持されたキャリーとサムを加算する加算器２
７と、加算器２７の出力を受けるレジスタ２８と、メモ
リハノソア２９と、ｌ記１ジスタ２．６．７．８、Ｉ４
．１５．１６．１７２５．２６．２８にロートイ目号を
与えヒしフタ２３．２４にセレク目ｄｌ＋を与える制御
回路３０と切離し指示回路３１とにより構成され乙３乗
算器２１．２２は他の機能回路 例えは加算器２７に比
べ２倍近いａｌ延時間を要する機能回路で、本実施例で
は２回路が並置されている。また乗算器２１．２２から
のイご回線４０．４１はそイ１それ障害情報としてパリ
ティチェ、りの結果が出力される。すなわら各乗算器と
も正常の場合には「０」が出力され、障害が発生してパ
リティチェック１ラ一が検出された場合には［１１が出
力される。切離し指示回路３１は信号線４０．４１で通
知される乗算器２１．２２の障害情報に応して（ｄ帰線
４２−Ｆに切離し信号を出力する。切離し信号は乗算器
２１．２２とも正常の場合はｒＯＪが出力され、乗算器
２１でパリティチェ’）クエラーが検出されると、［２
１が保持される。
装置は、命令へソファｌと、命令語を保持するレジスタ
２と、同時に独立な２語を読出すことが司能な汎用レジ
スタを含むレジスタメモリ３と、アルレス加算器４と、
続出されたレジスタメモリ３の内容を保持するレジスタ
６．７と、了トレス加算結果を保持するレジスタ８と、
レジスタ８に保持されたアドレスによりアクセスされる
ギヤ、７エメモリＩＯと、キャノソユメモリ１０より読
出された内容とレジスタ７の出力とを選択するセレクタ
１１と、レジスタ６の出力を受けるレジスタ１４．１６
と、セレクタ１１の出力を受けるレジスタ１５．１７と
、レジスタ１４と１５の内容の乗算を行う乗算器２１と
、レジスタ１ｂと１７の内容の乗算を行う乗算器２２と
、乗算器２」と２２の出力であるキャリーとサムをそれ
ぞれ選択するセレクタ２３．２４と、セレクタ２３．２
４の出力を受けるレジスタ２５．２６と しノスタ２５
と２６に保持されたキャリーとサムを加算する加算器２
７と、加算器２７の出力を受けるレジスタ２８と、メモ
リハノソア２９と、ｌ記１ジスタ２．６．７．８、Ｉ４
．１５．１６．１７２５．２６．２８にロートイ目号を
与えヒしフタ２３．２４にセレク目ｄｌ＋を与える制御
回路３０と切離し指示回路３１とにより構成され乙３乗
算器２１．２２は他の機能回路 例えは加算器２７に比
べ２倍近いａｌ延時間を要する機能回路で、本実施例で
は２回路が並置されている。また乗算器２１．２２から
のイご回線４０．４１はそイ１それ障害情報としてパリ
ティチェ、りの結果が出力される。すなわら各乗算器と
も正常の場合には「０」が出力され、障害が発生してパ
リティチェック１ラ一が検出された場合には［１１が出
力される。切離し指示回路３１は信号線４０．４１で通
知される乗算器２１．２２の障害情報に応して（ｄ帰線
４２−Ｆに切離し信号を出力する。切離し信号は乗算器
２１．２２とも正常の場合はｒＯＪが出力され、乗算器
２１でパリティチェ’）クエラーが検出されると、［２
１が保持される。
し／スフ２．６．７．８．１４．１５．１６．１７．２
５．２６．２８は供給されるロード信号の立上−りで入
力データをロートし、セレクタ２３．２４は供給される
セレクト信号が［Ｏｊのときに乗算器２１の出力を選択
し、セレクト信号が［ｌ）のときに乗算器２２の出力を
選択する。
５．２６．２８は供給されるロード信号の立上−りで入
力データをロートし、セレクタ２３．２４は供給される
セレクト信号が［Ｏｊのときに乗算器２１の出力を選択
し、セレクト信号が［ｌ）のときに乗算器２２の出力を
選択する。
第２図〜第４図は制御回路３０が発生するロート信号と
セレクト信号との関係を示すタイムチャートである。（
ｊ号パターンは信号線４２で通知される切離し信号に応
して３種類のパターンがある。
セレクト信号との関係を示すタイムチャートである。（
ｊ号パターンは信号線４２で通知される切離し信号に応
して３種類のパターンがある。
すなわち切離し信号が１’ （１４のときには５］（ｇ
号パターンＯ〕の信号を発生し、切離し信号が１１」の
ときには、〔信号パターンｌ〕の信号を発生し、切離し
信号が［２１のときには、（信号パターン２〕の信号を
発生３−る。第２図は（信号）ζターン０〕、第３図は
〔信号パターンＩＪ、第４図は〔信号パターン２〕の各
タイムチャートごある。ここでロート信号１’ ＯＪは
〔信号パターン１．２〕のときに〔信号パターン０〕の
２倍の周期となる。第５図は乗算器２１．２２とも正當
の場合の本実施例装置の動作を説明する図、第６図は乗
算器２２を切離した場合の本実施例装置の動作を説明す
る図である。
号パターンＯ〕の信号を発生し、切離し信号が１１」の
ときには、〔信号パターンｌ〕の信号を発生し、切離し
信号が［２１のときには、（信号パターン２〕の信号を
発生３−る。第２図は（信号）ζターン０〕、第３図は
〔信号パターンＩＪ、第４図は〔信号パターン２〕の各
タイムチャートごある。ここでロート信号１’ ＯＪは
〔信号パターン１．２〕のときに〔信号パターン０〕の
２倍の周期となる。第５図は乗算器２１．２２とも正當
の場合の本実施例装置の動作を説明する図、第６図は乗
算器２２を切離した場合の本実施例装置の動作を説明す
る図である。
ごのような構成で、第１図〜第４図図を参照し７ノつ、
まず乗算器２１．２２とも１當の場合の動作について説
明する。
まず乗算器２１．２２とも１當の場合の動作について説
明する。
マシンサイクル■で命令バッファｌから取出された命令
Ａは、マシンサイクル■、■で−ノエーヌ■、■を実行
し、演算に・υ・要なＡペラン［データが信号線５０．
５１十に取出されイ）。次のＺ 、７ ｙサイクル■で
命令ＡはフェーズＩＶに入るが、このとき〔自−Ｆ信号
ｌ〕が立１．がるので、信号線５０．５１Ｆ、のオペラ
ンドデータはレジスタ１４．１５に取込まれて、乗算器
２１でフェーズ■の乗算が開始される。一方、このマシ
ンサイクル■のときに、命令Ａの次の命令Ｂはフェーズ
■を実行してオペランドデータが信号線５０．５１上に
取出される。
Ａは、マシンサイクル■、■で−ノエーヌ■、■を実行
し、演算に・υ・要なＡペラン［データが信号線５０．
５１十に取出されイ）。次のＺ 、７ ｙサイクル■で
命令ＡはフェーズＩＶに入るが、このとき〔自−Ｆ信号
ｌ〕が立１．がるので、信号線５０．５１Ｆ、のオペラ
ンドデータはレジスタ１４．１５に取込まれて、乗算器
２１でフェーズ■の乗算が開始される。一方、このマシ
ンサイクル■のときに、命令Ａの次の命令Ｂはフェーズ
■を実行してオペランドデータが信号線５０．５１上に
取出される。
マシンサイクル■では〔ロート信号２〕が立上がるため
に、命令ＢのオペランドデータはレジスタＩ６．１７に
取込まれて乗算器２２でフェーズ１■の乗算が開始され
る。一方、乗算器２１でフェーズ■を実行中の命令Ａは
、このマシンサイクル■で演算を終了して、結果のキャ
リーとサムは、信号線５２．５３上に出力され、信号線
４６上のセレクト信号によってセレクタ２３．２４で選
択される。
に、命令ＢのオペランドデータはレジスタＩ６．１７に
取込まれて乗算器２２でフェーズ１■の乗算が開始され
る。一方、乗算器２１でフェーズ■を実行中の命令Ａは
、このマシンサイクル■で演算を終了して、結果のキャ
リーとサムは、信号線５２．５３上に出力され、信号線
４６上のセレクト信号によってセレクタ２３．２４で選
択される。
マシンサイクル■では°、セレクタ２３．２４で選択さ
れた命令Ａのキャリーとサムがレジスタ２５．２６に取
込まれ加算器２７でフェーズ■の加算が実行される。ま
た乗算器２２ごソ上−ス１ｖを実行中の命令Ｂの結果は
、信号線５４．５５１に出力され、セレクト信号によっ
てセレクタ２３．２４で選択される。同時に命令Ｂの次
の命令（：のオペランドデータは〔ロート信号ｌ〕によ
っ（シ・ジスタ１４．１５にセットされ、ソｙ−スＩＶ
の乗算が乗算器２１で開始される。
れた命令Ａのキャリーとサムがレジスタ２５．２６に取
込まれ加算器２７でフェーズ■の加算が実行される。ま
た乗算器２２ごソ上−ス１ｖを実行中の命令Ｂの結果は
、信号線５４．５５１に出力され、セレクト信号によっ
てセレクタ２３．２４で選択される。同時に命令Ｂの次
の命令（：のオペランドデータは〔ロート信号ｌ〕によ
っ（シ・ジスタ１４．１５にセットされ、ソｙ−スＩＶ
の乗算が乗算器２１で開始される。
マシンサイクル■では、命令ＡはソＹ−−ズ１ｖに入り
その演算結果がし、ノスタ２８にセノ１さ才ｊ、メモリ
バッファ２９に格納される。 力、シＬ、２夕２３．２
４で選択された命令Ｂのキャリーとリムは、レジスタ２
５と２６にセットされ、ソ、−−−ズ■として加算器２
７で加算される。また乗算器２１でフェーズ■を実行中
の命令Ｃの乗算結果はセレクト信号によってセレクタ２
３．２４で選択される。引続く命令についても同様の動
作が繰返し行われる。
その演算結果がし、ノスタ２８にセノ１さ才ｊ、メモリ
バッファ２９に格納される。 力、シＬ、２夕２３．２
４で選択された命令Ｂのキャリーとリムは、レジスタ２
５と２６にセットされ、ソ、−−−ズ■として加算器２
７で加算される。また乗算器２１でフェーズ■を実行中
の命令Ｃの乗算結果はセレクト信号によってセレクタ２
３．２４で選択される。引続く命令についても同様の動
作が繰返し行われる。
次に乗算器２２に障害が発生し、た場合の動１ｆｆ−に
一ういて第１図〜第４図、第６図を参照しン・）説明す
る。
一ういて第１図〜第４図、第６図を参照しン・）説明す
る。
乗算器２２に障害が発生してパリティチェックエラーが
検出されると、陣門情報としてｒｌＪの４６号が信号線
４１によって切離し指示回路３１に通知され、信号線４
２］に切離し信号として］２１の信号が保持される。制
御回路３０は切離し信号を受けて〔信号パターン２〕の
１６号を発生させる。第６図においてセレクト信号は、
常に「０」であり、乗算器２２の出力は選択されない。
検出されると、陣門情報としてｒｌＪの４６号が信号線
４１によって切離し指示回路３１に通知され、信号線４
２］に切離し信号として］２１の信号が保持される。制
御回路３０は切離し信号を受けて〔信号パターン２〕の
１６号を発生させる。第６図においてセレクト信号は、
常に「０」であり、乗算器２２の出力は選択されない。
〔ロート信号Ｏ〕と〔ロード信号ｌ〕とは全く同し信号
であり、全フェーズがフェーズＩＶの乗算器２１のサイ
クル時間で動作する。したがって乗算器２２に障害が発
生した場合には、乗算器２２を使用せずに障害の発生し
ていない場合の半分の速度で処理を実行することができ
る。
であり、全フェーズがフェーズＩＶの乗算器２１のサイ
クル時間で動作する。したがって乗算器２２に障害が発
生した場合には、乗算器２２を使用せずに障害の発生し
ていない場合の半分の速度で処理を実行することができ
る。
なお上記例で示した乗算器の数は２個に限るものではな
く、他の高速なフェーズの遅延時間を勘案して増加する
ことができる。また機能回路は、乗算器に限るものでは
ない。
く、他の高速なフェーズの遅延時間を勘案して増加する
ことができる。また機能回路は、乗算器に限るものでは
ない。
以上説明したように、本発明によれば、他のフニーズよ
りも遅延時間の長い機能回路を自４６ソエーズに、その
機能回路を並列に複数個備え、そのいずれかの機能回路
に障害が発生した場合にはその機能回路を切離し、全ソ
エースのザイ、７ノ１時間を長くし、処理速度を低トさ
セるごとによ、ζ処理を実行することが口Ｊ能となる優
れた効果がある。
りも遅延時間の長い機能回路を自４６ソエーズに、その
機能回路を並列に複数個備え、そのいずれかの機能回路
に障害が発生した場合にはその機能回路を切離し、全ソ
エースのザイ、７ノ１時間を長くし、処理速度を低トさ
セるごとによ、ζ処理を実行することが口Ｊ能となる優
れた効果がある。
第１図は本発明の一実施例装置のゾ［］ツク構成図。
第２図〜第４図はその制御回路が発生ずる信号パターン
図。 第５図および第６図は本実施例装置の動作を説明するタ
イムチャート。 ■＝・命令バッファ、２．６〜８．１４〜１７．２５．
２６．２８ レジスタ、３ ［・ノスタメモリ、４．２
７ 加算器、ｌＯキャノシュメ七り、ｉｔ、２３．２４
セレクタ、２」、２２ 乗算器、２９−メモリハソフ
ァ、３０ 制御回路、３１ 切離し指示回路。 特許出願人 日本電気株式会社 代理人 弁理士 井出直孝 第１図 第２図 第３図 第４図
図。 第５図および第６図は本実施例装置の動作を説明するタ
イムチャート。 ■＝・命令バッファ、２．６〜８．１４〜１７．２５．
２６．２８ レジスタ、３ ［・ノスタメモリ、４．２
７ 加算器、ｌＯキャノシュメ七り、ｉｔ、２３．２４
セレクタ、２」、２２ 乗算器、２９−メモリハソフ
ァ、３０ 制御回路、３１ 切離し指示回路。 特許出願人 日本電気株式会社 代理人 弁理士 井出直孝 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 （１１命令処理実行過程を複数のフェーズ６，１分ｋＪ
（実行するパイプライン制御情報処理装置においで、同
一機能を有する機能回路を並列に複数１ｍｌ備え。 前記複数個の機能回路の動作夕・イミ−・りを制御する
制御回路と、 この制御回路の指示により前記複数個の機能回路の出力
を選択１６選択回路と、 前記複数個の機能回路を切ｆｉｌｌ−ＪだめのＷＪ離ｔ
７指示手段とを備え、 前記複数個の機能回路のいすねかの機能回路に障害が発
生した場合にこの機能回路を切離しで処理を実行するよ
うに構成されたことを特徴占４イ。 パイプライン制御情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096763A JPS58213354A (ja) | 1982-06-04 | 1982-06-04 | パイプライン制御情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096763A JPS58213354A (ja) | 1982-06-04 | 1982-06-04 | パイプライン制御情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213354A true JPS58213354A (ja) | 1983-12-12 |
Family
ID=14173671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57096763A Pending JPS58213354A (ja) | 1982-06-04 | 1982-06-04 | パイプライン制御情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213354A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315334A (ja) * | 1986-07-07 | 1988-01-22 | Hitachi Ltd | 並列処理装置 |
| JPH08235128A (ja) * | 1996-04-05 | 1996-09-13 | Hitachi Ltd | 並列処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55162154A (en) * | 1979-06-01 | 1980-12-17 | Nec Corp | Data processor |
-
1982
- 1982-06-04 JP JP57096763A patent/JPS58213354A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55162154A (en) * | 1979-06-01 | 1980-12-17 | Nec Corp | Data processor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315334A (ja) * | 1986-07-07 | 1988-01-22 | Hitachi Ltd | 並列処理装置 |
| JPH08235128A (ja) * | 1996-04-05 | 1996-09-13 | Hitachi Ltd | 並列処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4163280A (en) | Address management system | |
| EP0377994B1 (en) | Apparatus for performing floating point arithmetic operations | |
| US5608867A (en) | Debugging system using virtual storage means, a normal bus cycle and a debugging bus cycle | |
| WO1988004806A1 (en) | Risc computer with unaligned reference handling and method for the same | |
| JPS6069746A (ja) | ベクトル・デ−タ処理装置の制御方式 | |
| JPH02227769A (ja) | データ処理システム | |
| US4541045A (en) | Microprocessor architecture employing efficient operand and instruction addressing | |
| JPH07122853B2 (ja) | コンピュータ及び命令処理方法 | |
| JP3237858B2 (ja) | 演算装置 | |
| EP0383899B1 (en) | Failure detection for partial write operations for memories | |
| EP0770241B1 (en) | Automated safestore stack generation and move in a fault tolerant central processor | |
| US5553232A (en) | Automated safestore stack generation and move in a fault tolerant central processor | |
| JPH0833842B2 (ja) | 論理演算装置 | |
| JPS6218057B2 (ja) | ||
| US4171765A (en) | Error detection system | |
| JPS58213354A (ja) | パイプライン制御情報処理装置 | |
| US6292882B1 (en) | Method and apparatus for filtering valid information for downstream processing | |
| EP0408226A2 (en) | Deferred comparison multiplier checker | |
| JP3771682B2 (ja) | ベクトル処理装置 | |
| Sameh et al. | The Illiac IV system | |
| JP2696903B2 (ja) | 数値計算装置 | |
| JPS60214043A (ja) | パイプライン制御回路 | |
| CA1121058A (en) | Galois field computer | |
| JP2859645B2 (ja) | ベクトル処理システム | |
| JPH0233175B2 (ja) |