JP2696903B2 - 数値計算装置 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電子計算機等において加算、乗算等の数
値計算を実行する数値計算装置に関する。
値計算を実行する数値計算装置に関する。
［従来の技術］ 第２図は従来の数値計算を実行する数値計算装置の概
略構成を示すブロック線図で、図において、（１）は加
算器、（２）は乗算器、（３）は数値計算の引数、中間
結果、実行結果等を記憶するレジスタファイルからなる
記憶回路、（４）は入力バス、（５）は出力バス、（1
0）は加算器（１）の加算を行なう加算回路、（11a），
（11b）は加算器（１）の入力値を置数する第１及び第
２の加算入力レジスタ、（12）は加算器（１）の加算回
路（10）による加算結果を置数する加算出力レジスタ、
（20）は乗算器（２）の乗算を行なう乗算回路、（21
a），（21b）は乗算器（２）の入力値を置数する第１及
び第２の乗算入力レジスタ、（22）は乗算器（２）の乗
算回路（20）による乗算結果を置数する乗算出力レジス
タである。
略構成を示すブロック線図で、図において、（１）は加
算器、（２）は乗算器、（３）は数値計算の引数、中間
結果、実行結果等を記憶するレジスタファイルからなる
記憶回路、（４）は入力バス、（５）は出力バス、（1
0）は加算器（１）の加算を行なう加算回路、（11a），
（11b）は加算器（１）の入力値を置数する第１及び第
２の加算入力レジスタ、（12）は加算器（１）の加算回
路（10）による加算結果を置数する加算出力レジスタ、
（20）は乗算器（２）の乗算を行なう乗算回路、（21
a），（21b）は乗算器（２）の入力値を置数する第１及
び第２の乗算入力レジスタ、（22）は乗算器（２）の乗
算回路（20）による乗算結果を置数する乗算出力レジス
タである。
次に動作について説明する。今、一例としてベクトル
の内積の計算 a1・b1＋a2・b2＋‥‥＋aN・bN について考える。記憶回路（３）にベクトル要素a1,a2,
…,aN,b1,b2,…,bNが蓄えられており、まず、この記憶
回路（３）から要素a1が入力バス（４）を経由して乗算
器（２）の第１の乗算入力レジスタ（21a）に転送され
る。同様に要素b1が記憶回路（３）から乗算器（２）の
第２の乗算入力レジスタ（21b）に転送される。次に第
１及び第２の乗算入力レジスタ（21a），（21b）内の要
素a1,b1が乗算回路（20）で掛合わされ、その結果が乗
算出力レジスタ（22）に書込まれ、この乗算出力レジス
タ（22）内の中間結果がa1・b1が出力バス（５）を経由
して記憶回路（３）に格納される。同様に、要素a2,b2
から中間結果a2・b2が計算されて記憶回路（３）に格納
される。次に、中間結果a1・b1及びa2・b2が記憶回路
（３）から入力バス（４）を経由して加算器（１）の第
１及び第２の加算入力レジスタ（11a），（11b）に転送
され、加算回路（10）で加算され、加算結果a1・b1＋a2
・２が加算出力レジスタ（12）に書込まれ、出力バス
（５）を経由して記憶回路（３）に格納される。同様な
操作がa1,b1,a2,b2,‥‥,aN,bNに対して順番に実行さ
れ、内積a1・b1＋a2・b2＋‥‥＋aN・bNが求まる。
の内積の計算 a1・b1＋a2・b2＋‥‥＋aN・bN について考える。記憶回路（３）にベクトル要素a1,a2,
…,aN,b1,b2,…,bNが蓄えられており、まず、この記憶
回路（３）から要素a1が入力バス（４）を経由して乗算
器（２）の第１の乗算入力レジスタ（21a）に転送され
る。同様に要素b1が記憶回路（３）から乗算器（２）の
第２の乗算入力レジスタ（21b）に転送される。次に第
１及び第２の乗算入力レジスタ（21a），（21b）内の要
素a1,b1が乗算回路（20）で掛合わされ、その結果が乗
算出力レジスタ（22）に書込まれ、この乗算出力レジス
タ（22）内の中間結果がa1・b1が出力バス（５）を経由
して記憶回路（３）に格納される。同様に、要素a2,b2
から中間結果a2・b2が計算されて記憶回路（３）に格納
される。次に、中間結果a1・b1及びa2・b2が記憶回路
（３）から入力バス（４）を経由して加算器（１）の第
１及び第２の加算入力レジスタ（11a），（11b）に転送
され、加算回路（10）で加算され、加算結果a1・b1＋a2
・２が加算出力レジスタ（12）に書込まれ、出力バス
（５）を経由して記憶回路（３）に格納される。同様な
操作がa1,b1,a2,b2,‥‥,aN,bNに対して順番に実行さ
れ、内積a1・b1＋a2・b2＋‥‥＋aN・bNが求まる。
［発明が解決しようとする課題］ 従来の数値計算装置は以上のように構成されているの
で、計算の中間結果が出るたびに記憶回路に格納する必
要があり、そのため入出力バス経由のデータ転送回数が
多くなり、計算実行時間も多くなるという問題点があっ
た。
で、計算の中間結果が出るたびに記憶回路に格納する必
要があり、そのため入出力バス経由のデータ転送回数が
多くなり、計算実行時間も多くなるという問題点があっ
た。
この発明は以上のような問題点を解消するためになさ
れたもので、入出力バス経由のデータ転送回数を最少に
し、数値計算を高速実行できる数値計算装置を得ること
を目的とする。
れたもので、入出力バス経由のデータ転送回数を最少に
し、数値計算を高速実行できる数値計算装置を得ること
を目的とする。
［課題を解決するための手段］ この発明に係る数値計算装置は、第１の加算入力レジ
スタの入力側に第１の加算入力セレクタを、第１の乗算
入力レジスタの入力側に第１の乗算入力セレクタを、第
２の加算入力レジスタの入力側に第２の加算入力セレク
タを、第２の乗算入力レジスタの入力側に第２の乗算入
力セレクタをそれぞれ設け、これらセレクタの一方の入
力端子を入力バスに接続するともに、上記第１の加算入
力セレクタの他方の入力端子に加算回路の出力端子を接
続する第１のフィードバックパス、上記第１の乗算入力
セレクタの他方の入力端子に加算回路の出力端子を接続
する第２のフィードバックパス、上記第２の加算入力セ
レクタの他方の入力端子に乗算回路の出力端子を接続す
る第３のフィードバックパス、及び上記第２の乗算入力
セレクタの他方の入力端子に乗算回路の出力端子を接続
する第４のフィードバックパスを設け、上記それぞれの
セレクタにより入力バスからの入力と上記フィードバッ
クパスからの中間結果の何れかをセレクトすることによ
って数値計算を行なうようにしたものである。
スタの入力側に第１の加算入力セレクタを、第１の乗算
入力レジスタの入力側に第１の乗算入力セレクタを、第
２の加算入力レジスタの入力側に第２の加算入力セレク
タを、第２の乗算入力レジスタの入力側に第２の乗算入
力セレクタをそれぞれ設け、これらセレクタの一方の入
力端子を入力バスに接続するともに、上記第１の加算入
力セレクタの他方の入力端子に加算回路の出力端子を接
続する第１のフィードバックパス、上記第１の乗算入力
セレクタの他方の入力端子に加算回路の出力端子を接続
する第２のフィードバックパス、上記第２の加算入力セ
レクタの他方の入力端子に乗算回路の出力端子を接続す
る第３のフィードバックパス、及び上記第２の乗算入力
セレクタの他方の入力端子に乗算回路の出力端子を接続
する第４のフィードバックパスを設け、上記それぞれの
セレクタにより入力バスからの入力と上記フィードバッ
クパスからの中間結果の何れかをセレクトすることによ
って数値計算を行なうようにしたものである。
［作 用］ この発明おける数値計算装置は、加算器の加算回路或
は乗算器の乗算回路による中間計算結果が一々記憶回路
に格納され再びこれから読出されて計算が実行されるの
ではなく、中間計算結果がフィードバックパスを経由し
て次に計算が実行される加算器または乗算器の入力レジ
スタに直接転送され、使用されるフィードバックパスを
セレクタによって適宜選択することによって、内積計
算、外積計算、総和計算、総数計算及び級数計算等が高
い処理高率で行なわれる。
は乗算器の乗算回路による中間計算結果が一々記憶回路
に格納され再びこれから読出されて計算が実行されるの
ではなく、中間計算結果がフィードバックパスを経由し
て次に計算が実行される加算器または乗算器の入力レジ
スタに直接転送され、使用されるフィードバックパスを
セレクタによって適宜選択することによって、内積計
算、外積計算、総和計算、総数計算及び級数計算等が高
い処理高率で行なわれる。
［発明の実施例］ 以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例の概略構成を示すブロック線
図で、図において、（１）は加算器、（２）は乗算器、
（３）は記憶回路、（４）は入力バス、（５）は出力バ
ス、（10）は加算回路、（11a），（11b）は第１及び第
２の加算入力レジスタ、（12）は加算出力レジスタ、
（20）は乗算回路、（21a），（21b）は第１及び第２の
乗算入力レジスタ、（22）は乗算出力レジスタで、以上
は第２図の従来例と同様のものである。
１図はこの発明の一実施例の概略構成を示すブロック線
図で、図において、（１）は加算器、（２）は乗算器、
（３）は記憶回路、（４）は入力バス、（５）は出力バ
ス、（10）は加算回路、（11a），（11b）は第１及び第
２の加算入力レジスタ、（12）は加算出力レジスタ、
（20）は乗算回路、（21a），（21b）は第１及び第２の
乗算入力レジスタ、（22）は乗算出力レジスタで、以上
は第２図の従来例と同様のものである。
（13a）は第１の加算入力レジスタ（11a）の入力側に
設けられ、一方の入力端子が入力バス（４）に接続され
た第１の加算入力セレクタ、（13b）は第２の加算入力
レジスタ（11b）の入力側に設けられ、一方の入力端子
が入力バス（４）に接続された第２の加算入力セレク
タ、（23a）は第１の乗算入力レジスタ（21a）の入力側
に設けられ、一方の入力端子が入力バス（４）に接続さ
れた第１の乗算入力セレクタ、（23b）は第２の乗算入
力レジスタ（21b）の入力側に設けられ、一方の入力端
子が入力バス（４）に接続された第２の乗算入力セレク
タ、（6a）は加算回路（10）の出力端子と第１の加算入
力セレクタ（13a）の他方の入力端子間に設けられた第
１のフィードバックパス、（6b）は加算回路（10）の出
力端子と第１の乗算入力セレクタ（23a）の他方の入力
端子間に設けられた第２のフィードバックパス、（6c）
は乗算回路（20）の出力端子と第２の加算入力セレクタ
（13b）の他方の入力端子間に設けられた第３のフィー
ドバックパス、（6d）は乗算回路（20）の出力端子と第
２の乗算入力セレクタ（23b）の他方の入力端子間に設
けられた第４のフィードバックパスである。
設けられ、一方の入力端子が入力バス（４）に接続され
た第１の加算入力セレクタ、（13b）は第２の加算入力
レジスタ（11b）の入力側に設けられ、一方の入力端子
が入力バス（４）に接続された第２の加算入力セレク
タ、（23a）は第１の乗算入力レジスタ（21a）の入力側
に設けられ、一方の入力端子が入力バス（４）に接続さ
れた第１の乗算入力セレクタ、（23b）は第２の乗算入
力レジスタ（21b）の入力側に設けられ、一方の入力端
子が入力バス（４）に接続された第２の乗算入力セレク
タ、（6a）は加算回路（10）の出力端子と第１の加算入
力セレクタ（13a）の他方の入力端子間に設けられた第
１のフィードバックパス、（6b）は加算回路（10）の出
力端子と第１の乗算入力セレクタ（23a）の他方の入力
端子間に設けられた第２のフィードバックパス、（6c）
は乗算回路（20）の出力端子と第２の加算入力セレクタ
（13b）の他方の入力端子間に設けられた第３のフィー
ドバックパス、（6d）は乗算回路（20）の出力端子と第
２の乗算入力セレクタ（23b）の他方の入力端子間に設
けられた第４のフィードバックパスである。
次にその動作を、ベクトルの内積、a1・b1＋a2・b2＋
‥‥＋aN・bNの計算を例に説明する。記憶回路（３）に
ベクトル要素a1,a2,…,aN,b1,b2,…,bNが蓄えられてお
り、まず、この記憶回路（３）から要素a1が入力バス
（４）を経由して乗算器（２）の第１の乗算入力セレク
タ（23a）の一方の入力端子に転送される。セレクタ（2
3a）によりこの要素a1が選択されて第１の乗算入力レジ
スタ（21a）に置数される。同様に要素b1が記憶回路
（３）から入力バス（４）を経由して乗算器（２）の第
２の乗算入力セレクタ（23b）の一方の入力端子に転送
され、それの第２の乗算入力レジスタ（21b）に置数さ
れる。次に第１及び第２の乗算入力レジスタ（21a），
（21b）内の要素a1,b1が乗算回路（20）が掛合わされ、
その結果が乗算出力レジスタ（22）に書込まれ、この乗
算出力レジスタ（22）内の中間結果がa1・b1が出力バス
（５）を経由して記憶回路（３）に格納されると同時
に、第３のフィードバックパス（6c）を経由して加算器
（１）の第２の加算入力セレクタ（13b）の他方の入力
端子に転送され、それの第２の加算入力レジスタ（11
b）に置数される。このとき、第１の加算入力レジスタ
（11a）には初期値０が置数されており、この初期値０
と第２の加算入力レジスタ（11b）に置数された中間結
果がa1・b1が加算回路（10）で加算され、加算結果a1・
b1が加算出力レジスタ（12）に書込まれ、出力バス
（５）を経由して記憶回路（３）に格納されると同時
に、第１のフィードバックパス（6a）を経由して加算器
（１）の加算入力セレクタ（13a）の他方の入力端子に
転送され、それの第１の加算入力レジスタ（11a）に置
数される。
‥‥＋aN・bNの計算を例に説明する。記憶回路（３）に
ベクトル要素a1,a2,…,aN,b1,b2,…,bNが蓄えられてお
り、まず、この記憶回路（３）から要素a1が入力バス
（４）を経由して乗算器（２）の第１の乗算入力セレク
タ（23a）の一方の入力端子に転送される。セレクタ（2
3a）によりこの要素a1が選択されて第１の乗算入力レジ
スタ（21a）に置数される。同様に要素b1が記憶回路
（３）から入力バス（４）を経由して乗算器（２）の第
２の乗算入力セレクタ（23b）の一方の入力端子に転送
され、それの第２の乗算入力レジスタ（21b）に置数さ
れる。次に第１及び第２の乗算入力レジスタ（21a），
（21b）内の要素a1,b1が乗算回路（20）が掛合わされ、
その結果が乗算出力レジスタ（22）に書込まれ、この乗
算出力レジスタ（22）内の中間結果がa1・b1が出力バス
（５）を経由して記憶回路（３）に格納されると同時
に、第３のフィードバックパス（6c）を経由して加算器
（１）の第２の加算入力セレクタ（13b）の他方の入力
端子に転送され、それの第２の加算入力レジスタ（11
b）に置数される。このとき、第１の加算入力レジスタ
（11a）には初期値０が置数されており、この初期値０
と第２の加算入力レジスタ（11b）に置数された中間結
果がa1・b1が加算回路（10）で加算され、加算結果a1・
b1が加算出力レジスタ（12）に書込まれ、出力バス
（５）を経由して記憶回路（３）に格納されると同時
に、第１のフィードバックパス（6a）を経由して加算器
（１）の加算入力セレクタ（13a）の他方の入力端子に
転送され、それの第１の加算入力レジスタ（11a）に置
数される。
次に同様にして、要素a2・b2から中間結果a2・b2が計
算されて記憶回路（３）に格納されると同時に、第３の
フィードバックパス（6c）を経由して加算器（１）の第
２の加算入力セレクタ（13b）の他方の入力端子に転送
され、それの第２の加算入力レジスタ（11b）に置数さ
れる。さらに次の操作で、加算器（１）の第１、第２の
加算入力レジスタ（11a），（11b）に置数されている中
間結果a1・b1及びa2・b2が加算回路（10）で加算され、
加算結果a1・b1＋a2・b2が加算出力レジスタ（12）に書
込まれ、出力バス（５）を経由して記憶回路（３）に格
納されると同時に、第１のフィードバックパス（6a）を
経由して加算器（１）の加算入力セレクタ（13a）の他
方の入力端子に転送され、それの第１の加算入力レジス
タ（11a）に置数される。その操作と並行して、次の要
素a3,b3からa3・b3への計算が上述と同様な操作で行な
われ、第２の加算入力レジスタ（11b）に置数される。
このような操作が順次繰返されて、内積a1・b1＋a2・b2
＋…＋aN・bNが求められる。
算されて記憶回路（３）に格納されると同時に、第３の
フィードバックパス（6c）を経由して加算器（１）の第
２の加算入力セレクタ（13b）の他方の入力端子に転送
され、それの第２の加算入力レジスタ（11b）に置数さ
れる。さらに次の操作で、加算器（１）の第１、第２の
加算入力レジスタ（11a），（11b）に置数されている中
間結果a1・b1及びa2・b2が加算回路（10）で加算され、
加算結果a1・b1＋a2・b2が加算出力レジスタ（12）に書
込まれ、出力バス（５）を経由して記憶回路（３）に格
納されると同時に、第１のフィードバックパス（6a）を
経由して加算器（１）の加算入力セレクタ（13a）の他
方の入力端子に転送され、それの第１の加算入力レジス
タ（11a）に置数される。その操作と並行して、次の要
素a3,b3からa3・b3への計算が上述と同様な操作で行な
われ、第２の加算入力レジスタ（11b）に置数される。
このような操作が順次繰返されて、内積a1・b1＋a2・b2
＋…＋aN・bNが求められる。
以上は、第１、第３のフィードバックパス（6a）及び
（6c）を使用して乗算結果を加算する内積計算の例を示
したが、加算結果を乗算する冪（べき）級数計算（（…
（（（ｘ＋a1）・ｘ＋a2）・ｘ＋a3）…）・ｘ＋aN）
も、第２、第４のフィードバックパス（6b）及び（6d）
を使用することにより、上述と同様な操作で行なうこと
ができる。また、第１のフィードバックパス（6a）を使
用して総和計算（a1＋a2＋‥‥＋aN）を、第４のフィー
ドバックパス（6d）を使用して総積計算（a1・a2・…・
aN）を行なうことができる。さらにその他の多元連立一
次方程式の解法等にも応用できる。
（6c）を使用して乗算結果を加算する内積計算の例を示
したが、加算結果を乗算する冪（べき）級数計算（（…
（（（ｘ＋a1）・ｘ＋a2）・ｘ＋a3）…）・ｘ＋aN）
も、第２、第４のフィードバックパス（6b）及び（6d）
を使用することにより、上述と同様な操作で行なうこと
ができる。また、第１のフィードバックパス（6a）を使
用して総和計算（a1＋a2＋‥‥＋aN）を、第４のフィー
ドバックパス（6d）を使用して総積計算（a1・a2・…・
aN）を行なうことができる。さらにその他の多元連立一
次方程式の解法等にも応用できる。
なお、上記実施例では入力バス１本と出力バス１本を
使用しているが、入力バスを複数本としてもよく、ま
た、入出力バスを１本にまとめてもよい。
使用しているが、入力バスを複数本としてもよく、ま
た、入出力バスを１本にまとめてもよい。
また、フィードバックパスは、加算器から加算器、加
算器から乗算器、乗算器から加算器及び乗算器から乗算
器を各１本としたが、用途や目標性能に応じて本数を変
えてもよい。
算器から乗算器、乗算器から加算器及び乗算器から乗算
器を各１本としたが、用途や目標性能に応じて本数を変
えてもよい。
さらに、記憶回路としてレジスタファイルを例示した
が主記憶装置を利用しても同様の効果を得ることができ
る。
が主記憶装置を利用しても同様の効果を得ることができ
る。
［発明の効果］ 以上のようにこの発明によれば、第１の加算入力レジ
スタの入力側に第１の加算入力セレクタを、第１の乗算
入力レジスタの入力側に第１の乗算入力セレクタを、第
２の加算入力レジスタの入力側に第２の加算入力セレク
タを、第２の乗算入力レジスタの入力側に第２の乗算入
力セレクタをそれぞれ設け、これらセレクタの一方の入
力端子を入力バスに接続するともに、上記第１の加算入
力セレクタの他方の入力端子に加算回路の出力端子を接
続する第１のフィードバックパス、上記第１の乗算入力
セレクタの他方の入力端子に加算回路の出力端子を接続
する第２のフィードバックパス、上記第２の加算入力セ
レクタの他方の入力端子に乗算回路の出力端子を接続す
る第３のフィードバックパス、及び上記第２の乗算入力
セレクタの他方の入力端子に乗算回路の出力端子を接続
する第４のフィードバックパスを設け、上記それぞれの
セレクタにより入力バスからの入力と上記フィードバッ
クパスからの中間結果の何れかをセレクトすることによ
って数値計算を行なうようにしたので、入出力バス経由
のデータ転送回数を最少にし、数値計算を高速実行でき
る数値計算装置が得られる効果がある。
スタの入力側に第１の加算入力セレクタを、第１の乗算
入力レジスタの入力側に第１の乗算入力セレクタを、第
２の加算入力レジスタの入力側に第２の加算入力セレク
タを、第２の乗算入力レジスタの入力側に第２の乗算入
力セレクタをそれぞれ設け、これらセレクタの一方の入
力端子を入力バスに接続するともに、上記第１の加算入
力セレクタの他方の入力端子に加算回路の出力端子を接
続する第１のフィードバックパス、上記第１の乗算入力
セレクタの他方の入力端子に加算回路の出力端子を接続
する第２のフィードバックパス、上記第２の加算入力セ
レクタの他方の入力端子に乗算回路の出力端子を接続す
る第３のフィードバックパス、及び上記第２の乗算入力
セレクタの他方の入力端子に乗算回路の出力端子を接続
する第４のフィードバックパスを設け、上記それぞれの
セレクタにより入力バスからの入力と上記フィードバッ
クパスからの中間結果の何れかをセレクトすることによ
って数値計算を行なうようにしたので、入出力バス経由
のデータ転送回数を最少にし、数値計算を高速実行でき
る数値計算装置が得られる効果がある。
第１図はこの発明の一実施例の概略構成を示すブロック
線図、第２図は従来の数値計算装置の概略構成を示すブ
ロック線図である。 図において、（１）は加算器、（２）は乗算器、（３）
は記憶回路、（４）は入力バス、（５）は出力バス、
（6a）は第１のフィードバックパス、（6b）は第２のフ
ィードバックパス、（6c）は第３のフィードバックパ
ス、（6d）は第４のフィードバックパス、（10）は加算
回路、（11a）は第１の加算入力レジスタ、（11b）は第
２の加算入力レジスタ、（12）は加算出力レジスタ、
（13a）は第１の加算入力セレクタ、（13b）は第２の加
算入力セレクタ、（20）は乗算回路、（21a）は第１の
乗算入力レジスタ、（21b）は第２の乗算入力レジス
タ、（22）は乗算出力レジスタ、（23a）は第１の乗算
入力セレクタ、（23b）は第２の乗算入力セレクタであ
る。 図中同一符号は同一あるいは相当部分を示す。
線図、第２図は従来の数値計算装置の概略構成を示すブ
ロック線図である。 図において、（１）は加算器、（２）は乗算器、（３）
は記憶回路、（４）は入力バス、（５）は出力バス、
（6a）は第１のフィードバックパス、（6b）は第２のフ
ィードバックパス、（6c）は第３のフィードバックパ
ス、（6d）は第４のフィードバックパス、（10）は加算
回路、（11a）は第１の加算入力レジスタ、（11b）は第
２の加算入力レジスタ、（12）は加算出力レジスタ、
（13a）は第１の加算入力セレクタ、（13b）は第２の加
算入力セレクタ、（20）は乗算回路、（21a）は第１の
乗算入力レジスタ、（21b）は第２の乗算入力レジス
タ、（22）は乗算出力レジスタ、（23a）は第１の乗算
入力セレクタ、（23b）は第２の乗算入力セレクタであ
る。 図中同一符号は同一あるいは相当部分を示す。
Claims (1)
- 【請求項１】それぞれ入力値を置数する第１及び第２の
加算入力レジスタと、これら両レジスタに置数された入
力値の加算を行なう加算回路と、この加算回路による加
算結果を置数する加算出力レジスタとを有する加算器、
それぞれ入力値を置数する第１及び第２の乗算入力レジ
スタと、これら両レジスタに置数された入力値の乗算を
行なう乗算回路と、この乗算回路による乗算結果を置数
する乗算出力レジスタとを有する乗算器、これら加算器
及び乗算器による数値計算の引数、中間結果、実行結果
等を記憶する記憶回路、この記憶回路と上記加算器及び
乗算器の入力レジスタ間でデータの転送を行なう入力バ
ス、及び上記記憶回路と上記加算器及び乗算器の出力レ
ジスタ間でデータの転送を行なう出力バスを備えた数値
計算装置において、上記第１の加算入力レジスタの入力
側に第１の加算入力セレクタを、上記第１の乗算入力レ
ジスタの入力側に第１の乗算入力セレクタを、上記第２
の加算入力レジスタの入力側に第２の加算入力セレクタ
を、上記第２の乗算入力レジスタの入力側に第２の乗算
入力セレクタをそれぞれ設け、これらセレクタの一方の
入力端子を上記入力バスに接続するともに、上記第１の
加算入力セレクタの他方の入力端子に上記加算回路の出
力端子を接続する第１のフィードバックパス、上記第１
の乗算入力セレクタの他方の入力端子に上記加算回路の
出力端子を接続する第２のフィードバックパス、上記第
２の加算入力セレクタの他方の入力端子に上記乗算回路
の出力端子を接続する第３のフィードバックパス、及び
上記第２の乗算入力セレクタの他方の入力端子に上記乗
算回路の出力端子を接続する第４のフィードバックパス
を設け、上記それぞれのセレクタにより上記入力バスか
らの入力と上記フィードバックパスからの中間結果の何
れかをセレクトすることによって数値計算を行なうよう
にしたことを特徴とする数値計算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096117A JP2696903B2 (ja) | 1988-04-19 | 1988-04-19 | 数値計算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096117A JP2696903B2 (ja) | 1988-04-19 | 1988-04-19 | 数値計算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01266669A JPH01266669A (ja) | 1989-10-24 |
| JP2696903B2 true JP2696903B2 (ja) | 1998-01-14 |
Family
ID=14156441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63096117A Expired - Lifetime JP2696903B2 (ja) | 1988-04-19 | 1988-04-19 | 数値計算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2696903B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4979975B2 (ja) * | 2006-04-21 | 2012-07-18 | 株式会社ダイヘン | 論理集積回路、その演算用回路のソース、及びそのソースを記録したコンピュータ読み取り可能な記録媒体 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207177A (ja) * | 1982-05-28 | 1983-12-02 | Nec Corp | 演算装置 |
| US4766564A (en) * | 1984-08-13 | 1988-08-23 | International Business Machines Corporation | Dual putaway/bypass busses for multiple arithmetic units |
-
1988
- 1988-04-19 JP JP63096117A patent/JP2696903B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01266669A (ja) | 1989-10-24 |
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