JPH05324694A - 再構成可能並列プロセッサ - Google Patents
再構成可能並列プロセッサInfo
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- JPH05324694A JPH05324694A JP4125279A JP12527992A JPH05324694A JP H05324694 A JPH05324694 A JP H05324694A JP 4125279 A JP4125279 A JP 4125279A JP 12527992 A JP12527992 A JP 12527992A JP H05324694 A JPH05324694 A JP H05324694A
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- parallel processor
- switch circuit
- sum
- multipliers
- multiplier
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Abstract
(57)【要約】
【目的】 並列プロセッサにおいて、要素プロセッサ
（ＰＥ）間の通信オ−バ−ヘッドを減少し、小さな演算
遅れ時間で積和演算の並列処理を実行する。 【構成】 ＰＥ１に乗算器２、加算器３、ロ−カルメモ
リ４、スイッチ回路５を備え、各ＰＥ１内のスイッチ回
路５間をリング結合網６等の相互結合回路網により結合
する。スイッチ回路５内の接続を切り換えることによ
り、複数個のＰＥ１で種々の個数の乗算器を含む積和演
算器をダイナミックに形成し、積和演算の並列処理を行
う。
（ＰＥ）間の通信オ−バ−ヘッドを減少し、小さな演算
遅れ時間で積和演算の並列処理を実行する。 【構成】 ＰＥ１に乗算器２、加算器３、ロ−カルメモ
リ４、スイッチ回路５を備え、各ＰＥ１内のスイッチ回
路５間をリング結合網６等の相互結合回路網により結合
する。スイッチ回路５内の接続を切り換えることによ
り、複数個のＰＥ１で種々の個数の乗算器を含む積和演
算器をダイナミックに形成し、積和演算の並列処理を行
う。
Description
【０００１】
【産業上の利用分野】本発明は、スル−プットの向上と
ともに小さな演算遅れ時間が要求される、例えばロボッ
ト制御用などのディジタル制御用高速積和演算並列プロ
セッサに関する。
ともに小さな演算遅れ時間が要求される、例えばロボッ
ト制御用などのディジタル制御用高速積和演算並列プロ
セッサに関する。
【０００２】
【従来の技術】ロボットマニピュレ−タモデルベ−スト
制御などのディジタル制御では積和演算が主体となる
が、センサ信号が入力されてからマニピュレ−タ制御出
力が行われるまでの演算遅れ時間が小さいことが、制御
特性向上のために必要となる。
制御などのディジタル制御では積和演算が主体となる
が、センサ信号が入力されてからマニピュレ−タ制御出
力が行われるまでの演算遅れ時間が小さいことが、制御
特性向上のために必要となる。
【０００３】計算量の多い演算を高速に処理する技術と
して、例えば村上による分類（日経エレクトロニクス、
Ｎｏ。５２１、１９９１年３月４日号、Ｐ１６５〜Ｐ１
８５に記載）によると、パイプライン処理などに代表さ
れる時間並列処理と、スーパースカラやＶＬＩＷなどに
代表される空間並列処理、及びそれらを組み合わせた時
間＋空間並列処理とに大別することができる。
して、例えば村上による分類（日経エレクトロニクス、
Ｎｏ。５２１、１９９１年３月４日号、Ｐ１６５〜Ｐ１
８５に記載）によると、パイプライン処理などに代表さ
れる時間並列処理と、スーパースカラやＶＬＩＷなどに
代表される空間並列処理、及びそれらを組み合わせた時
間＋空間並列処理とに大別することができる。
【０００４】時間並列処理は、一つの計算結果が出力さ
れてから次の計算結果が出力されるまでの時間を減少す
ることが可能であり、大量の計算を高いスル−プットで
計算することができる。しかし、個々の演算に着目する
と、演算が開始されてから結果が出力されるまでの演算
遅れ時間が大きい。パイプライン段数が多いほど、スル
−プットが向上するが、逆に演算遅れ時間は増加する。
れてから次の計算結果が出力されるまでの時間を減少す
ることが可能であり、大量の計算を高いスル−プットで
計算することができる。しかし、個々の演算に着目する
と、演算が開始されてから結果が出力されるまでの演算
遅れ時間が大きい。パイプライン段数が多いほど、スル
−プットが向上するが、逆に演算遅れ時間は増加する。
【０００５】空間並列処理は、複数個の演算器に均一に
処理を割り当てることにより、原理的に演算遅れ時間を
演算器の台数分の１に減少することが可能である。しか
し、スーパースカラやＶＬＩＷでは単一プロセッサチッ
プ内に備えることができる演算器の台数がチップ面積の
制約などにより限られているため、高並列処理が困難で
ある。
処理を割り当てることにより、原理的に演算遅れ時間を
演算器の台数分の１に減少することが可能である。しか
し、スーパースカラやＶＬＩＷでは単一プロセッサチッ
プ内に備えることができる演算器の台数がチップ面積の
制約などにより限られているため、高並列処理が困難で
ある。
【０００６】
【発明が解決しようとする課題】複数個の要素プロセッ
サ（ＰＥ）を用いる空間並列処理はＰＥの台数を多くす
ることができ高並列処理が可能であるが、ＰＥ間の通信
量が多い場合には遅れ時間が増大する、通信のオ−バ−
ヘッド問題が存在する。従来、制御用並列プロセッサを
構成するためのＰＥには汎用プロセッサやＤＳＰ等が用
いられているが、いずれもプロセッサ外部との入出力に
通信用レジスタへのデータの格納を要するものが多く、
またパラレル入出力ポ−トを１つしか備えていないもの
が大部分である。このようなプロセッサをＰＥとして用
いた並列プロセッサは、ＰＥ間通信に通信用レジスタへ
のデータの格納や同期処理等が必要であり、通信時間が
増大するという問題点があった。
サ（ＰＥ）を用いる空間並列処理はＰＥの台数を多くす
ることができ高並列処理が可能であるが、ＰＥ間の通信
量が多い場合には遅れ時間が増大する、通信のオ−バ−
ヘッド問題が存在する。従来、制御用並列プロセッサを
構成するためのＰＥには汎用プロセッサやＤＳＰ等が用
いられているが、いずれもプロセッサ外部との入出力に
通信用レジスタへのデータの格納を要するものが多く、
またパラレル入出力ポ−トを１つしか備えていないもの
が大部分である。このようなプロセッサをＰＥとして用
いた並列プロセッサは、ＰＥ間通信に通信用レジスタへ
のデータの格納や同期処理等が必要であり、通信時間が
増大するという問題点があった。
【０００７】本発明は、並列プロセッサのＰＥ間通信時
間を減少し、各ＰＥの乗算器や加算器の稼働効率を高め
ることにより、スル−プットの減少とともに演算遅れ時
間の小さいディジタル制御用並列プロセッサを得ること
を目的としており、さらにディジタル制御に必要となる
行列演算等の種類や規模に応じ、ＰＥ間データ通信を効
率よくできるように再構成可能並列プロセッサをフレキ
シブルに構成できるＰＥを提供することを目的としてい
る。
間を減少し、各ＰＥの乗算器や加算器の稼働効率を高め
ることにより、スル−プットの減少とともに演算遅れ時
間の小さいディジタル制御用並列プロセッサを得ること
を目的としており、さらにディジタル制御に必要となる
行列演算等の種類や規模に応じ、ＰＥ間データ通信を効
率よくできるように再構成可能並列プロセッサをフレキ
シブルに構成できるＰＥを提供することを目的としてい
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の並列プロセッサにおいては、ＰＥに乗算
器、加算器、ロ−カルメモリ、スイッチ回路を備えてお
り、複数個のＰＥのスイッチ回路間を相互結合回路網に
より結合したものである。
に、本発明の並列プロセッサにおいては、ＰＥに乗算
器、加算器、ロ−カルメモリ、スイッチ回路を備えてお
り、複数個のＰＥのスイッチ回路間を相互結合回路網に
より結合したものである。
【０００９】また、ＰＥ内に備えられたパイプラインレ
ジスタに対し、その入出力をスイッチ回路に接続し、再
構成された多入力積和演算器へのパイプラインレジスタ
の挿入箇所をダイナミックに設定できるようにすること
が好ましい。
ジスタに対し、その入出力をスイッチ回路に接続し、再
構成された多入力積和演算器へのパイプラインレジスタ
の挿入箇所をダイナミックに設定できるようにすること
が好ましい。
【００１０】さらに、ＰＥ内の乗算器、加算器の個数は
１個ずつでもよいが、特に各２個以上の乗算器と加算器
をＰＥ内に備えることが効果的である。
１個ずつでもよいが、特に各２個以上の乗算器と加算器
をＰＥ内に備えることが効果的である。
【００１１】加えて、乗算器、加算器、ロ−カルメモリ
と多入力積和演算器再構成用のスイッチ回路からなる演
算部とともに、再構成を行うための制御部をもＰＥ備
え、１種類のＰＥにより各種の再構成可能並列プロセッ
サをフレキシブルに構成できるようにするとよい。
と多入力積和演算器再構成用のスイッチ回路からなる演
算部とともに、再構成を行うための制御部をもＰＥ備
え、１種類のＰＥにより各種の再構成可能並列プロセッ
サをフレキシブルに構成できるようにするとよい。
【００１２】
【作用】上記のように構成された並列プロセッサにおい
て、複数個のＰＥにより多入力積和演算器を再構成し積
和演算の並列処理を行うと、ＰＥ間通信はスイッチ回路
の接続の切換えによる乗算器や加算器などの各入出力間
の直接接続に帰着されるため、従来の並列プロセッサに
おける通信用レジスタへのデータの格納やＰＥ間通信の
同期などが不要となり、通信のオ−バ−ヘッドが大幅に
減少する。
て、複数個のＰＥにより多入力積和演算器を再構成し積
和演算の並列処理を行うと、ＰＥ間通信はスイッチ回路
の接続の切換えによる乗算器や加算器などの各入出力間
の直接接続に帰着されるため、従来の並列プロセッサに
おける通信用レジスタへのデータの格納やＰＥ間通信の
同期などが不要となり、通信のオ−バ−ヘッドが大幅に
減少する。
【００１３】また、パイプラインレジスタの挿入箇所を
スイッチ回路の切換えにより変更できるようにすること
により、各パイプラインステージ内の演算時間がほぼ等
しくなるようにできるため、再構成された積和演算器を
パイプライン化した場合の演算遅れ時間が小さい。従っ
て、時間＋空間並列処理を効率よく行うことが可能とな
り積和演算全体の演算遅れ時間を減少できる。
スイッチ回路の切換えにより変更できるようにすること
により、各パイプラインステージ内の演算時間がほぼ等
しくなるようにできるため、再構成された積和演算器を
パイプライン化した場合の演算遅れ時間が小さい。従っ
て、時間＋空間並列処理を効率よく行うことが可能とな
り積和演算全体の演算遅れ時間を減少できる。
【００１４】さらに、ＰＥ内の乗算器、加算器の個数を
２個以上とすることにより、要素プロセッサ内で部分和
を計算することができるため、加算器の最大通過段数が
減少し、小さな演算遅れ時間で多入力積和演算を行うこ
とができる。
２個以上とすることにより、要素プロセッサ内で部分和
を計算することができるため、加算器の最大通過段数が
減少し、小さな演算遅れ時間で多入力積和演算を行うこ
とができる。
【００１５】加えて、多入力積和演算を行うための演算
部とともに、ＰＥ内に再構成を行うための制御部を備え
ることにより、各種のディジタル制御に対し一種類のＰ
Ｅのみを用いてその処理に必要となる積和演算の種類や
計算量に応じ再構成可能並列プロセッサをフレキシブル
に構成できるため、実用性が高い。
部とともに、ＰＥ内に再構成を行うための制御部を備え
ることにより、各種のディジタル制御に対し一種類のＰ
Ｅのみを用いてその処理に必要となる積和演算の種類や
計算量に応じ再構成可能並列プロセッサをフレキシブル
に構成できるため、実用性が高い。
【００１６】
【実施例】実施例について、図面を参照して説明する
と、図１において、ＰＥ１の内部に乗算器２、加算器
３、ロ−カルメモリ４、スイッチ回路５を備える。ロ−
カルメモリ４は読み出しポ−トを３つと書き込みポ−ト
１つを有する４ポ−トＲＡＭである。このうち、２つの
読み出しポ−トを乗算器２の入力に接続する。残りのポ
−トと乗算器２の出力および加算器３の入出力をスイッ
チ回路５に接続する。このスイッチ回路５は図２に示す
ように２つのスイッチ７を相互に接続したものである。
各ＰＥ１内のスイッチ回路５をリング結合網６で結合す
る。
と、図１において、ＰＥ１の内部に乗算器２、加算器
３、ロ−カルメモリ４、スイッチ回路５を備える。ロ−
カルメモリ４は読み出しポ−トを３つと書き込みポ−ト
１つを有する４ポ−トＲＡＭである。このうち、２つの
読み出しポ−トを乗算器２の入力に接続する。残りのポ
−トと乗算器２の出力および加算器３の入出力をスイッ
チ回路５に接続する。このスイッチ回路５は図２に示す
ように２つのスイッチ７を相互に接続したものである。
各ＰＥ１内のスイッチ回路５をリング結合網６で結合す
る。
【００１７】図３に示される実施例では、図１に示され
る実施例に加えてＰＥ１１にパイプラインレジスタ１６
を備える。まず、ロ−カルメモリ１４の４つのポ−トと
乗算器１２の出力にパイプラインレジスタ１６を挿入す
る。また、１つのパイプラインレジスタ１６の入出力を
スイッチ回路１５に接続する。このスイッチ回路１５は
図４に示すように３つのスイッチ１７を相互に接続した
ものである。
る実施例に加えてＰＥ１１にパイプラインレジスタ１６
を備える。まず、ロ−カルメモリ１４の４つのポ−トと
乗算器１２の出力にパイプラインレジスタ１６を挿入す
る。また、１つのパイプラインレジスタ１６の入出力を
スイッチ回路１５に接続する。このスイッチ回路１５は
図４に示すように３つのスイッチ１７を相互に接続した
ものである。
【００１８】図５に示される実施例では、ＰＥ２１に２
個の乗算器２２、２個の加算器２３、ロ−カルメモリ２
４、スイッチ回路２５、１５個のパイプラインレジスタ
２６を備える。ロ−カルメモリ２４は９個の読み出しポ
−トと２つの書き込みポ−トを有する１１ポ−トＲＡＭ
であり、全てのポ−トにパイプラインレジスタ２６が挿
入されている。４つの読み出しポ−トは２つの乗算器の
入力に接続されており、残りのポ−トはスイッチ回路２
５に接続されている。また、２つの乗算器２２の出力と
２つの加算器２３の入出力、および２つのパイプライン
レジスタ２６の入出力をスイッチ回路２５に接続する。
ここで、乗算器２２の出力にはパイプラインレジスタ２
６を挿入する。スイッチ回路２５は図６に示すように２
９個のスイッチ２７を相互に接続したものである。
個の乗算器２２、２個の加算器２３、ロ−カルメモリ２
４、スイッチ回路２５、１５個のパイプラインレジスタ
２６を備える。ロ−カルメモリ２４は９個の読み出しポ
−トと２つの書き込みポ−トを有する１１ポ−トＲＡＭ
であり、全てのポ−トにパイプラインレジスタ２６が挿
入されている。４つの読み出しポ−トは２つの乗算器の
入力に接続されており、残りのポ−トはスイッチ回路２
５に接続されている。また、２つの乗算器２２の出力と
２つの加算器２３の入出力、および２つのパイプライン
レジスタ２６の入出力をスイッチ回路２５に接続する。
ここで、乗算器２２の出力にはパイプラインレジスタ２
６を挿入する。スイッチ回路２５は図６に示すように２
９個のスイッチ２７を相互に接続したものである。
【００１９】図７に示される実施例では、ＰＥ３１に乗
算器２、１２、２２、加算器３、１３、２３、ロ−カル
メモリ４、１４、２４、パイプラインレジスタ１６、２
６とスイッチ回路５、１５、２５等から構成される演算
部３２と、多入力積和演算器の再構成を制御するための
制御部３３を備える。
算器２、１２、２２、加算器３、１３、２３、ロ−カル
メモリ４、１４、２４、パイプラインレジスタ１６、２
６とスイッチ回路５、１５、２５等から構成される演算
部３２と、多入力積和演算器の再構成を制御するための
制御部３３を備える。
【００２０】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。
ているので、以下に記載されるような効果を奏する。
【００２１】各ＰＥ１のスイッチ回路５内の各スイッチ
７の接続を切り換えることにより、複数のＰＥによる多
入力積和演算器が再構成される。図１は数１で表される
積和演算を行う場合の再構成例を示している。
７の接続を切り換えることにより、複数のＰＥによる多
入力積和演算器が再構成される。図１は数１で表される
積和演算を行う場合の再構成例を示している。
【００２２】
【数１】
【００２３】多入力積和演算器の再構成を行うことによ
り、各ＰＥ１間の通信はスイッチ回路５内の各スイッチ
７の切り換えによる乗算器２や加算器３等の各入出力間
の直接接続に帰着される。従って、ＰＥ１間の通信のオ
−バ−ヘッドが減少し、小さな遅れ時間で積和演算の並
列処理を行うことができる。
り、各ＰＥ１間の通信はスイッチ回路５内の各スイッチ
７の切り換えによる乗算器２や加算器３等の各入出力間
の直接接続に帰着される。従って、ＰＥ１間の通信のオ
−バ−ヘッドが減少し、小さな遅れ時間で積和演算の並
列処理を行うことができる。
【００２４】再構成可能並列プロセッサにおいて、パイ
プライン処理を含む時間＋空間並列処理を行う場合、加
算時間が乗算時間と比べて十分小さければ、加算器１３
の出力へのパイプラインレジスタ１６の挿入箇所をスイ
ッチ回路１５により切り換えることで、各パイプライン
ステージの遅れ時間が乗算時間とほぼ等しくなるように
多入力積和演算器を再構成することができる。従って、
全ての加算器１３の出力へパイプラインレジスタ１６を
挿入する場合と比べてパイプライン段数を少なくするこ
とができるため、演算遅れ時間の小さい時間＋空間並列
処理ができる。
プライン処理を含む時間＋空間並列処理を行う場合、加
算時間が乗算時間と比べて十分小さければ、加算器１３
の出力へのパイプラインレジスタ１６の挿入箇所をスイ
ッチ回路１５により切り換えることで、各パイプライン
ステージの遅れ時間が乗算時間とほぼ等しくなるように
多入力積和演算器を再構成することができる。従って、
全ての加算器１３の出力へパイプラインレジスタ１６を
挿入する場合と比べてパイプライン段数を少なくするこ
とができるため、演算遅れ時間の小さい時間＋空間並列
処理ができる。
【００２５】本発明による演算遅れ時間減少効果の例と
して、数２で表される積和演算を図８で示される再構成
可能並列プロセッサにより行う場合と、図１０で示され
る並列プロセッサにより行う場合とを比較する。図８で
示される再構成可能並列プロセッサは、ＰＥ１１を１２
個リング結合網４６で結合したものである。また、図１
０で示される並列プロセッサは、演算部５２、制御部５
３、通信用レジスタ５４を備えた従来のプロセッサ５１
を１２個単一共有バス５５により結合したものである。
して、数２で表される積和演算を図８で示される再構成
可能並列プロセッサにより行う場合と、図１０で示され
る並列プロセッサにより行う場合とを比較する。図８で
示される再構成可能並列プロセッサは、ＰＥ１１を１２
個リング結合網４６で結合したものである。また、図１
０で示される並列プロセッサは、演算部５２、制御部５
３、通信用レジスタ５４を備えた従来のプロセッサ５１
を１２個単一共有バス５５により結合したものである。
【００２６】
【数２】
【００２７】一回の乗算を行う時間を一制御クロック周
期と定義する。ＰＥ間通信やロ−カルメモリ１４への入
出力を除く一回のＰＥ内の制御を１ステップと定義する
と、加算時間が乗算時間と比較して十分小さい場合図８
の再構成可能並列プロセッサでは図９に示されるように
乗算に１ステップ、加算に１ステップ必要であり、計２
ステップ（２クロック）で数２で表される積和演算を実
行することができる。
期と定義する。ＰＥ間通信やロ−カルメモリ１４への入
出力を除く一回のＰＥ内の制御を１ステップと定義する
と、加算時間が乗算時間と比較して十分小さい場合図８
の再構成可能並列プロセッサでは図９に示されるように
乗算に１ステップ、加算に１ステップ必要であり、計２
ステップ（２クロック）で数２で表される積和演算を実
行することができる。
【００２８】これに対し、図１０の並列プロセッサによ
り数２で表される積和演算を行う場合を図１１に示す。
積和演算のうち、乗算については１ステップ（１クロッ
ク）で実行することができる。しかし、加算はＰＥ間通
信が必要なため、２ステップ（２クロック）を要する。
ＰＥ間通信に要する遅れ時間は、１回のＰＥ間通信を１
クロックで実行できる場合で計９クロックを要するた
め、数２の積和演算を行うために必要となるクロック数
は合計１２クロックとなる。しかし、従来のプロセッサ
では１回のＰＥ間通信に数クロックを要するものが多
い。１回の通信に例えば４クロックを要する場合は、数
２の積和演算に要する演算遅れ時間は合計３９クロック
となる。
り数２で表される積和演算を行う場合を図１１に示す。
積和演算のうち、乗算については１ステップ（１クロッ
ク）で実行することができる。しかし、加算はＰＥ間通
信が必要なため、２ステップ（２クロック）を要する。
ＰＥ間通信に要する遅れ時間は、１回のＰＥ間通信を１
クロックで実行できる場合で計９クロックを要するた
め、数２の積和演算を行うために必要となるクロック数
は合計１２クロックとなる。しかし、従来のプロセッサ
では１回のＰＥ間通信に数クロックを要するものが多
い。１回の通信に例えば４クロックを要する場合は、数
２の積和演算に要する演算遅れ時間は合計３９クロック
となる。
【００２９】各２個以上の乗算器と加算器を備えたＰＥ
２１による再構成可能並列プロセッサは、ＰＥ２１内で
部分和を計算することにより、再構成された多入力積和
演算器の最大加算器通過段数を減少することができる。
従って、演算遅れ時間の小さい多入力積和演算を行うこ
とができる。
２１による再構成可能並列プロセッサは、ＰＥ２１内で
部分和を計算することにより、再構成された多入力積和
演算器の最大加算器通過段数を減少することができる。
従って、演算遅れ時間の小さい多入力積和演算を行うこ
とができる。
【００３０】演算部３２のみを備えたＰＥによる再構成
可能並列プロセッサは、他に並列プロセッサ全体を制御
するための制御部を必要とする。これに対し、演算部３
２とともにＰＥ３１内に制御部３３を備えることによ
り、１種類のＰＥ３１のみで再構成可能並列プロセッサ
を構成することができる。従って、各種のディジタル制
御に対し、その処理に必要となる積和演算の種類や計算
量に応じて効率よく並列処理を行えるようにフレキシブ
ルに再構成可能並列プロセッサを構成することができ、
実用性が高い。
可能並列プロセッサは、他に並列プロセッサ全体を制御
するための制御部を必要とする。これに対し、演算部３
２とともにＰＥ３１内に制御部３３を備えることによ
り、１種類のＰＥ３１のみで再構成可能並列プロセッサ
を構成することができる。従って、各種のディジタル制
御に対し、その処理に必要となる積和演算の種類や計算
量に応じて効率よく並列処理を行えるようにフレキシブ
ルに再構成可能並列プロセッサを構成することができ、
実用性が高い。
【図１】再構成可能並列プロセッサの実施例を示す図で
ある。
ある。
【図２】図１のスイッチ回路の実施例を示す図である。
【図３】パイプラインレジスタを備えるＰＥの実施例を
示す図である。
示す図である。
【図４】図３のスイッチ回路の実施例を示す図である。
【図５】各２個の乗算器と加算器を備えるＰＥの実施例
を示す図である。
を示す図である。
【図６】図５のスイッチ回路の実施例を示す図である。
【図７】演算部と制御部を備えるＰＥの実施例を示す図
である。
である。
【図８】図３のＰＥからなる再構成可能並列プロセッサ
の実施例を示す図である。
の実施例を示す図である。
【図９】図８の再構成可能並列プロセッサにより数２で
表される積和演算を実行する場合のステップ数を示す図
である。
表される積和演算を実行する場合のステップ数を示す図
である。
【図１０】従来のプロセッサからなる並列プロセッサの
実施例を示す図である。
実施例を示す図である。
【図１１】図１０の並列プロセッサにより数２で表され
る積和演算を実行する場合のステップ数を示す図であ
る。
る積和演算を実行する場合のステップ数を示す図であ
る。
１、１１、２１、３１ ＰＥ ２、１２、２２ 乗算器 ３、１３、２３ 加算器 ４、１４、２４ ロ−カルメモリ ５、１５、２５ スイッチ回路 ６、４６ リング結合網 ７、１７、２７ スイッチ １６、２６ パイプラインレジスタ ３２、５２ 演算部 ３３、５３ 制御部 ５１ 従来のプロセッサ ５４ 通信用レジスタ ５５ 単一共有バス
Claims (4)
- 【請求項１】 乗算器（２、１２、２２）、加算器
（３、１３、２３）、ロ−カルメモリ（４、１４、２
４）と、それらの入出力を互いに接続可能なスイッチ回
路（５、１５、２５）とを具備する要素プロセッサ（Ｐ
Ｅ）（１、２１、３１、４１）を複数個用い、各スイッ
チ回路（５、１５、２５）を相互結合回路網により結合
し、複数個のＰＥ（１、１１、２１、３１）で種々の個
数の乗算器を含む積和演算器（以下多入力積和演算器と
呼ぶ）をダイナミックに形成することができる並列プロ
セッサ（以下再構成可能並列プロセッサと呼ぶ）。 - 【請求項２】 再構成された多入力積和演算器に対する
パイプラインレジスタ（１６、２６）の挿入箇所を、各
パイプラインステージの遅れ時間がほぼ等しくなるよう
に可変とする方法。 - 【請求項３】 各２個以上の乗算器（２、１２、２
２）、加算器（３、１３、２３）を備えたＰＥ（１、１
１、２１、３１）からなる再構成可能並列プロセッサ。 - 【請求項４】 乗算器（２、１２、２２）、加算器
（３、１３、２３）、ロ−カルメモリ（４、１４、２
４）、スイッチ回路（５、１５、２５）等からなる演算
部（３２）に加え、その制御部（３３）を備えることに
より各種のディジタル制御用再構成可能並列プロセッサ
を容易に構成できるＰＥ（１、１１、２１、３１）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125279A JPH05324694A (ja) | 1992-05-19 | 1992-05-19 | 再構成可能並列プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125279A JPH05324694A (ja) | 1992-05-19 | 1992-05-19 | 再構成可能並列プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324694A true JPH05324694A (ja) | 1993-12-07 |
Family
ID=14906144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4125279A Pending JPH05324694A (ja) | 1992-05-19 | 1992-05-19 | 再構成可能並列プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324694A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07219919A (ja) * | 1994-01-28 | 1995-08-18 | Mitsubishi Electric Corp | 数値演算処理装置 |
| JP2007522699A (ja) * | 2003-12-29 | 2007-08-09 | ザイリンクス インコーポレイテッド | カスケード接続するｄｓｐスライスを備えた集積回路 |
| JP2008090768A (ja) * | 2006-10-05 | 2008-04-17 | Nippon Telegr & Teleph Corp <Ntt> | 並列演算システム |
| US7512873B2 (en) | 2006-03-22 | 2009-03-31 | Fujitsu Microelectronics Limited | Parallel processing apparatus dynamically switching over circuit configuration |
| US7734896B2 (en) | 2005-09-29 | 2010-06-08 | Fujitsu Microelectronics Limited | Enhanced processor element structure in a reconfigurable integrated circuit device |
-
1992
- 1992-05-19 JP JP4125279A patent/JPH05324694A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07219919A (ja) * | 1994-01-28 | 1995-08-18 | Mitsubishi Electric Corp | 数値演算処理装置 |
| JP2007522699A (ja) * | 2003-12-29 | 2007-08-09 | ザイリンクス インコーポレイテッド | カスケード接続するｄｓｐスライスを備えた集積回路 |
| US7734896B2 (en) | 2005-09-29 | 2010-06-08 | Fujitsu Microelectronics Limited | Enhanced processor element structure in a reconfigurable integrated circuit device |
| US7512873B2 (en) | 2006-03-22 | 2009-03-31 | Fujitsu Microelectronics Limited | Parallel processing apparatus dynamically switching over circuit configuration |
| JP2008090768A (ja) * | 2006-10-05 | 2008-04-17 | Nippon Telegr & Teleph Corp <Ntt> | 並列演算システム |
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