JP4979975B2 - 論理集積回路、その演算用回路のソース、及びそのソースを記録したコンピュータ読み取り可能な記録媒体 - Google Patents
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Description
2 制御部
10 FPGA
12 プログラムメモリ
15 加算器
16 乗算器
19 メモリ(乗算結果格納専用メモリ)
20 メモリ(乗算結果格納専用メモリ)
21 メモリ(加算結果格納専用メモリ)
22 メモリ(加算結果格納専用メモリ)
23 A_Reg(加算器による演算結果のデータを一時的に格納するためのレジスタ)
L1,L2,L6,L7,L11,L12,L16,L17 制御線(アドレス指示用の制御線)
L21,L22,L23,L24 制御線(ライト・イネーブル信号出力用の制御線)
75 ROM(コンピュータ読み取り可能な記録媒体)
Claims (6)
- 4段以上の段数のパイプライン処理を行う演算用回路を有するフィールド・プログラマブル・ゲート・アレイ等の論理集積回路において、
前記演算用回路は、
乗算器と、
加算器と、
前記乗算器による演算結果のデータを複数個格納可能な乗算結果格納専用メモリと、
前記加算器による演算結果のデータを複数個格納可能な加算結果格納専用メモリと、
これらの回路各部の制御を行うための制御部を備え、
前記加算器は、前記乗算結果格納専用メモリに格納された複数個のデータのうちの2つのデータを加算し、
前記乗算器は、前記加算結果格納専用メモリに格納された複数個のデータのうちの2つのデータを乗算し、
前記乗算結果格納専用メモリと前記加算結果格納専用メモリとは、リード用のポートとライト用のポートを有し、データの読み出しとデータの書き込みを同時に行うことが可能なメモリであり、
前記乗算器による乗算処理と、この乗算処理の結果の前記乗算結果格納専用メモリへの書き込み処理と、前記加算器による加算処理と、この加算処理の結果の前記加算結果格納専用メモリへの書き込み処理とを並列に処理し得るようにし、
前記乗算処理の結果の前記乗算結果格納専用メモリへの書き込み処理と、前記加算処理の結果の前記加算結果格納専用メモリへの書き込み処理とを、セレクタを介さないで行うようにしたことを特徴とする論理集積回路。 - 前記制御部は、
前記乗算結果格納専用メモリに格納された複数個のデータの中から、前記加算器に加算対象となるデータを出力するために、前記乗算結果格納専用メモリに前記加算対象となるデータに対応したアドレスを指示し、
前記加算結果格納専用メモリに格納された複数個のデータの中から、前記乗算器に乗算対象となるデータを出力するために、前記加算結果格納専用メモリに前記乗算対象となるデータに対応したアドレスを指示することを特徴とする請求項1に記載の論理集積回路。 - 前記制御部は、水平型マイクロコードを含むマイクロ命令を格納したプログラムメモリを有し、
前記制御部は、前記乗算結果格納専用メモリ及び加算結果格納専用メモリに対する、アドレス指示用とライト・イネーブル信号出力用の制御線を有し、前記プログラムメモリから前記マイクロ命令を読み込み、このマイクロ命令に含まれる水平型マイクロコードを構成する各ビットのオン/オフ情報を前記制御線を介して前記乗算結果格納専用メモリ及び加算結果格納専用メモリに伝達することにより、前記乗算結果格納専用メモリ及び加算結果格納専用メモリに対するデータの読み書きを制御するようにしたことを特徴とする請求項2に記載の論理集積回路。 - 前記加算器による演算結果のデータを一時的に格納するためのレジスタをさらに備えることを特徴とする請求項1乃至3のいずれかに記載の論理集積回路。
- 論理集積回路上における演算用回路についてのソースであって、
前記ソースは、請求項1乃至請求項4のいずれかに記載の論理集積回路上の演算用回路についてのハードウェア記述言語レベルのソースであることを特徴とする演算用回路のソース。 - 論理集積回路上における演算用回路についてのソースを記録したコンピュータ読み取り可能な記録媒体であって、
前記ソースは、請求項1乃至請求項4のいずれかに記載の論理集積回路上の演算用回路についてのハードウェア記述言語レベルのソースであることを特徴とする演算用回路のソースを記録したコンピュータ読み取り可能な記録媒体。
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