JPH09305401A

JPH09305401A - コンピュータ及びコンパイラ

Info

Publication number: JPH09305401A
Application number: JP8117537A
Authority: JP
Inventors: Hirohisa Machida; 浩久町田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-05-13
Filing date: 1996-05-13
Publication date: 1997-11-28
Also published as: US5812845A

Abstract

(57)【要約】【課題】命令実行部の演算処理時間を長くすることな
く、比較的簡単な回路構成の追加で、２つのデータ格納
部の格納データの交換処理を高速に実行することができ
るパイプライン型のコンピュータを得る。【解決手段】排他的論理和ゲート２３では、演算結果
レジスタ６に格納されたＥステージの通常の演算結果
（ＡＬＵ演算結果）と、バスレジスタ２１に格納されて
いるバスレジスタ２１上のデータとの排他的論理和を実
行してＥＸＯＲ演算結果をセレクタ２５に出力する。セ
レクタ２５はスワップ命令用レジスタ２２に格納される
ＳＷＡＰ指示情報に基づき、ＥＸＯＲ演算結果及び演算
結果レジスタ６に格納されたＡＬＵ演算結果とのうち、
一方の演算結果を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は高性能な単一命令
流・パイプライン型のコンピュータに関するものであ
る。

【０００２】

【従来の技術】一般的なコンピュータの命令実行過程
は、メモリから命令をフェッチ（読み出す）処理、命令
をデコードする（解釈する）処理、メモリからデータを
フェッチする処理、フェッチしたデータに基づき演算す
る処理及びその結果をメモリに書き戻す処理からなる。
そしてさらに次の命令に対して上記命令実行過程を経る
ことになる。

【０００３】このような命令実行過程を有するコンピュ
ータを高速化する方法は、連続する命令の系列を時間軸
上で重ねあわせて処理し、コンピュータの速度を制約す
る構成要素を常に動作状態に保つことである。その実現
方法がパイプライン処理である。

【０００４】図１２を用いてパイプライン処理を簡単に
説明する。コンピュータの典型的な命令の処理はいくつ
かの段階に分割できるが、図１２はＭＩＰＳ社が開発し
たＭＩＰＳ＿Ｒ３０００コンピュータ（以下、「Ｒ３０
００」と呼ぶ、"mips RISC ARCHITECTURE",GERRY KANE
に詳述が記載）での分割の例である。図１２の例では次
の５段階（それぞれの段をステージと呼ぶ）に分割され
る。

【０００５】（１）Ｆステージ：命令のフェッチ（２）Ｄステージ：命令のデコードとレジスタからのデ
ータのフェッチ（３）Ｅステージ：演算（ＡＬＵ）（４）Ｍステージ：メモリアクセス（５）Ｗステージ：結果の書き込み上記の５段階の処理はコンピュータ内の異なる領域（資
源とも呼ぶ）を使用するので、時間軸上で重ねあわせる
ことができる。したがって、１つの命令の完了には５段
階の時間が必要であるにもかかわらず、コンピュータ全
体では１段階の時間が進むごとに、図１３に示すよう
に、１命令の処理が完了する。したがって、Ｒ３０００
は５段階のパイプライン方式のコンピュータと呼ばれ
る。

【０００６】図１２で示したパイプライン型のコンピュ
ータの動作について簡単に説明する。Ｆステージではプ
ログラムカウンタ（ＰＣ）１の値にしたがって、外部メ
モリＥＭから命令をフェッチする。プログラムカウンタ
１は１単位のステージの処理が完了するごとにインクリ
メンタ２によって値が一つ増加し、次の命令をフェッチ
する。

【０００７】Ｄステージでは外部メモリＥＭ内にフェッ
チされた命令をデコーダ３でデコードし、処理の内容を
決定して命令を発行する。この命令は処理が完了するご
とに次のステージへ転送され、そのステージに必要な処
理を実行する。この命令の転送は、図１２の例では命令
レジスタ７を介して行われる。

【０００８】Ｄステージでは、命令のデコードと同時に
レジスタファイル４から必要となるデータを読みだす。
このときレジスタファイル４から読みだされるデータは
多くても２個である。なぜなら、コンピュータは基本的
には２個のデータを処理して１個の結果を得るように構
成されているからである。このとき、処理される前の２
個のデータをソースデータ、処理された後の１個のデー
タをデスティネーションデータと呼ぶ。命令の種類によ
っては、ソースデータはレジスタファイル４内のデータ
でなく命令で指示される即値である場合もあり、その場
合はデコーダ３でソースデータが指示される。

【０００９】Ｅステージでは読みだされたデータに対し
て、ＡＬＵ５を利用して、演算処理を実行する。ＡＬＵ
は命令レジスタ７に示される命令に従って処理が実行さ
れる。Ｅステージでの処理には、命令によっては外部メ
モリＥＭから読みだすデータのアドレス（外部メモリＥ
Ｍへ書き込むデータのアドレス）を計算する命令もあ
る。このアドレス計算は、ＡＬＵで実行するコンピュー
タもあれば、ＡＬＵ以外に専用の演算器で実行するコン
ピュータもある。Ｒ３０００では図１２のように専用の
加算器９を用いて実行する。この加算器９も命令レジス
タ７に従って処理が決定される。演算結果レジスタ６は
ＡＬＵ５の演算結果を格納するレジスタであり、加算結
果レジスタ１０は加算器９の加算結果格納するレジスタ
である。演算結果レジスタ６はＥステージの出力結果と
してＭステージに転送される。

【００１０】また、命令レジスタ７の格納データの一部
は制御データとしてセレクタ８に与えられ、他の一部は
入力データとしてセレクタ８に与えられる。セレクタ８
はバスＢＵＳ１上のデータと、命令レジスタ７内の他の
一部データとを受け、両者のうち、一のデータを加算器
９の一方入力に出力する。

【００１１】Ｍステージでは、外部メモリＥＭをアクセ
スする命令の場合、加算結果レジスタ１０のアドレスデ
ータに従って、外部メモリＥＭからデータを読みだす
（外部メモリＥＭへデータを書き込む）処理を実行す
る。外部メモリＥＭをアクセスする命令以外では、Ｍス
テージでは特に処理されることはなく、Ｅステージの処
理結果をＷステージに転送するだけである。外部メモリ
ＥＭからデータを読みだす命令の場合は読みだされたデ
ータはセレクタ１２で選択されて、Ｍステージの処理結
果となる。それ以外の命令では演算結果レジスタ６の格
納されたＥステージの結果を選択して、Ｍステージの処
理結果として出力結果レジスタ１３に格納する。このセ
レクタ１２は命令レジスタ１１の格納データに従って動
作する。出力結果レジスタ１３で格納されたデータはＭ
ステージの出力結果として、Ｗステージに転送される。
Ｗステージでは結果をレジスタファイル４に書き込む。
通常レジスタファイル４へは１個のデータを書き込む。

【００１２】以上のように、従来のパイプライン型コン
ピュータでは、Ｅステージで２個の入力データを処理し
て、１個の出力データを生成するので、３オペランド
（データと同意）命令体系のコンピュータといわれる。

【００１３】次にパイプライン型コンピュータによく利
用されるバイパスという手法について説明する。図１４
に示すような命令列を考えてみる。命令ＣＭ１１はレジ
スタ＄１の値とレジスタ＄２の値とを加算して、その加
算結果をレジスタ＄３に格納することを意味する。命令
ＣＭ１２はレジスタ＄３の値からレジスタ＄４の値を減
算して、その減算結果をレジスタ＄５に格納することを
意味する。命令ＣＭ１２で利用する＄３の値は命令ＣＭ
１１の加算結果である。

【００１４】この命令列をパイプライン型コンピュータ
で処理すると以下のような問題が発生する。Ｅステージ
で命令ＣＭ１２を処理している間、命令ＣＭ１１はＭス
テージで処理されているので命令ＣＭ１１の結果はまだ
レジスタファイル４に書き込まれていない。したがっ
て、Ｅステージでデータ処理されている命令ＣＭ１２が
利用するレジスタ＄３のデータは命令ＣＭ１１の結果に
よって変更されたデータではなく、それ以前のレジスタ
＄３の格納データとなってしまい、正確に演算できない
という問題点があった。

【００１５】このような問題点を回避するため、パイプ
ライン型コンピュータではバイパスという方法を利用す
る。すなわち、最終のＷステージでレジスタファイル４
にデータが書き込まれる以前にそのデータが参照される
場合は、レジスタファイル４から読みだされるデータに
優先してＥステージやＭステージの結果を利用できるよ
うなバイパス経路を設ける方法である。図１２中の破線
矢印がそのバイパス経路である。このように構成するこ
とで、図１４で示される命令列は矛盾なく実行されるこ
とになる。

【００１６】いま、このようなバイパス経路を有するコ
ンピュータでレジスタファイルの中の２個のデータ、た
とえばレジスタ＄１の格納データとレジスタ＄２の格納
データとを入れ替えるＳＷＡＰという命令がソースコー
ドで与えられた場合に実行することを考えてみる。実現
する方法としてオブジェクトコードの命令の構成は図１
５のようになる。

【００１７】図１５に示すように、ソースコードＳＷＡ
Ｐ命令に対し、３つの命令ＣＭ２１〜ＣＭ２３からなる
オブジェクトコードが生成される。そして、命令ＣＭ２
１で２個のレジスタ＄１，＄２の格納データうちの一方
のデータを新しい別のレジスタ（図１５の例ではレジス
タ＄３）に転送し、その後、命令ＣＭ２２でレジスタ＄
２の格納データをレジスタ＄１に格納し、最後に命令Ｃ
Ｍ２３でレジスタ＄３の格納データをレジスタ＄２に移
動することにより、レジスタ＄１とレジスタ＄２との格
納データの入れ替えは完了する。

【００１８】移動に用いられる命令は単純にＭＯＶ（移
動）命令をもつ場合もあるが、従来のコンピュータでは
命令数を多くしないほうが効率がよいので、ＭＯＶ命令
を用意しないで加算命令で代用する。すなわち、図１５
の（）内に示すように、レジスタ＄１のデータをレジス
タ＄２に移動したい場合は、レジスタ＄１と“０”とを
加算した結果をレジスタ＄２に格納するような形式であ
る。この場合、レジスタ＄１と即値の零を加算してもよ
いし、レジスタ＄０が零の値に固定されているコンピュ
ータが多い（たとえば、前述のＲ３０００）ので、レジ
スタ＄１の格納データとレジスタ＄０格納データとを加
算してレジスタ＄２に格納するようにしてもよい。この
ように従来のコンピュータではレジスタのデータを入れ
替えるためのオブジェクトコードとして３個の命令を処
理する必要があった。

【００１９】このＳＷＡＰ動作を最も高速、すなわち１
個の命令で実行できるコンピュータを考えてみる。１個
の命令でＳＷＡＰを実行するためには、図１６に示すよ
うに、ＥステージにおけるＡＬＵ５′の出力ポートが２
個必要になる。ＡＬＵ５′の２つの出力ポートに対応し
て、Ｅステージには２つの演算結果レジスタ１５，１６
が設けられ、Ｍステージには２つの出力結果レジスタ１
７，１８が設けられる。図１６では簡単のため、説明に
必要な部分しか記述していない。特に外部メモリＥＭを
アクセスする部分に関して省略されているが、記述され
ていなくても図１２に存在するコンピュータの構成部は
存在する。

【００２０】ＥステージでＡＬＵ５′は２個の入力デー
タを処理して、２個の出力データを生成するので、４オ
ペランド命令体系のコンピュータ構成となる。このよう
に、１命令のオブジェクトコードでＳＷＡＰ命令を実行
するためには特別な機能が必要になり、ＡＬＵ５′は従
来のコンピュータのＡＬＵと違った構成となる。またＡ
ＬＵ５′の機能が多くなるのでハードウェア量も多く複
雑になり、処理が高速にできなくなる等の問題がある。
通常パイプライン型コンピュータでは、ＡＬＵ５′が最
も遅い回路、すなわち、サイクル時間を決める要素とな
るので、むやみにＡＬＵ５′の回路構成を多くして処理
時間を大きくした場合の損失は無視できない。

【００２１】また４オペランド命令体系のコンピュータ
の場合、レジスタファイル４へ書き込むデータが２個あ
るので、レジスタファイル４に２個の書き込みポートを
もつ必要があり、バイパスの経路も２種類存在する必要
が生じるため、ハードウェア量が従来の２倍になり非常
に複雑な構成となる。コンピュータが処理するプログラ
ムの中で、ＳＷＡＰ命令は多くは存在しないため、たま
にしか存在しないＳＷＡＰ命令を高速に実行するだけの
ために多くのハードウェアを用意し、そのためにＡＬＵ
５′の処理時間が長くなるのは全く実用的でない。した
がって、このような４オペランド命令体系のコンピュー
タは実際には作られていないのが現状である。

【００２２】

【発明が解決しようとする課題】以上説明してきたよう
に、従来の３オペランド命令体系のコンピュータではＳ
ＷＡＰ命令を実行するためには、オブジェクトコードと
して３個の命令を実行する必要があった。

【００２３】この発明は上記問題点を解決するためにな
されたもので、ＡＬＵ等の命令実行部の演算処理時間を
長くすることなく、比較的簡単な回路構成の追加で、２
つのデータ格納部の格納データの交換処理を高速に実行
することができるパイプライン型のコンピュータ得るこ
とを目的とする。

【００２４】

【課題を解決するための手段】この発明に係る請求項１
記載のコンピュータは、第１及び第２のデータ格納部を
有し、前記第１及び第２のデータ格納部それぞれに格納
された情報の交換を指示するＳＷＡＰ命令を含む命令を
外部より受け、該命令がＳＷＡＰ命令の場合に前記第１
及び第２のデータ格納部それぞれの情報の交換処理を実
行し、前記ＳＷＡＰ命令は第１，第２の順で実行される
第１及び第２の部分命令からなり、前記命令を受け、前
記命令が前記ＳＷＡＰ命令の前記第１の部分命令の場
合、第１の排他的論理和演算処理を指示する命令情報及
び第１の部分命令を指示するＳＷＡＰ指示情報を次段に
出力し、前記第１及び第２のデータ格納部それぞれに格
納された情報である第１及び第２の情報を第１及び第２
のバスに出力し、前記命令が前記ＳＷＡＰ命令の前記第
２の部分命令の場合、第２の排他的論理和演算処理を指
示する命令情報及び第２の部分命令を指示するＳＷＡＰ
指示情報を次段に出力する命令解読部と、前記命令解読
部の次段に設けられ、前記命令情報及び前記ＳＷＡＰ指
示情報を受け、前記命令情報及び前記ＳＷＡＰ指示情報
をそのまま次段に出力するとともに、前記命令情報が前
記第１の排他的論理和演算処理を指示するとき、前記第
１のバス上のデータをバスデータ格納部に格納するとと
もに、前記第１及び第２のバス上それぞれのデータの排
他的論理和演算を行って得られる命令実行演算結果を次
段及び前記第１のバス上に出力し、前記命令情報が第２
の排他的論理和演算処理を指示するとき前記第１及び第
２のバス上それぞれのデータの排他的論理和演算を行っ
て得られる命令実行演算結果を次段に出力する命令実行
部と、前記命令実行部の次段に設けられ、前記命令情報
及び前記ＳＷＡＰ指示情報を受け、前記ＳＷＡＰ指示情
報が前記第１の部分命令を指示するとき、前記バスデー
タ格納部の格納データと前記命令実行演算結果との排他
的論理和の演算結果を書き込みデータとして前記第１の
データ格納部に格納し、前記命令情報が前記第２の排他
的論理和演算処理を指示し前記ＳＷＡＰ指示情報が前記
第２の部分命令を指示するとき、前記実行命令演算結果
をそのまま書き込みデータとして前記第２のデータ格納
部に出力するデータ書き込み部とを備え、前記第１及び
第２の部分命令に対して、前記命令解読部、前記命令実
行部、前記データ書き込み部の順にパイプライン並列処
理を実行している。

【００２５】この発明に係る請求項２記載のコンピュー
タは、第１及び第２のデータ格納部を有し、前記第１及
び第２のデータ格納部それぞれに格納された情報の交換
を指示するＳＷＡＰ命令を含む命令を外部より受け、該
命令がＳＷＡＰ命令の場合に前記第１及び第２のデータ
格納部それぞれの情報の交換処理を実行し、前記ＳＷＡ
Ｐ命令は第１，第２の順で実行される第１及び第２の部
分命令からなり、前記命令を受け、前記命令が前記ＳＷ
ＡＰ命令の前記第１の部分命令の場合、第１の排他的論
理和演算処理を指示する命令情報及び第１の部分命令を
指示するＳＷＡＰ指示情報を次段に出力し、前記第１及
び第２のデータ格納部それぞれに格納された情報である
第１及び第２の情報を第１及び第２のバスに出力し、前
記命令が前記ＳＷＡＰ命令の前記第２の部分命令の場
合、第２の排他的論理和演算処理を指示する命令情報及
び第２の部分命令を指示するＳＷＡＰ指示情報と次段に
出力する命令解読部と、前記命令解読部の次段に設けら
れ、前記命令情報及び前記ＳＷＡＰ指示情報を受け、前
記命令情報及び前記ＳＷＡＰ指示情報をそのまま次段に
出力するとともに、前記命令情報が前記第１の排他的論
理和演算処理を指示する、あるいは前記ＳＷＡＰ指示情
報が第１の部分命令を指示するとき、前記第２のバス上
のデータをバスデータ格納部に格納するとともに、前記
第１及び第２のバス上それぞれのデータの排他的論理和
演算を行って得られる命令実行演算結果を前記第１のバ
ス上に出力し、前記命令情報が第２の排他的論理和演算
処理を指示するとき前記第１及び第２のバス上それぞれ
のデータの排他的論理和演算を行って得られる命令実行
演算結果を次段に出力する命令実行部と、前記命令実行
部の次段に設けられ、前記命令情報及び前記ＳＷＡＰ指
示情報を受け、前記ＳＷＡＰ指示情報が前記第１の排他
的論理和演算処理を指示するとき、前記バスデータ格納
部の格納データをそのまま書き込みデータとして前記第
１のデータ格納部に格納し、前記命令情報が前記第２の
排他的論理和演算処理を指示し前記ＳＷＡＰ指示情報が
前記第２の部分命令を指示するとき、前記実行命令演算
結果をそのまま書き込みデータとして前記第２のデータ
格納部に出力するデータ書き込み部とを備え、前記第１
及び第２の部分命令に対して、前記命令解読部、前記命
令実行部、前記データ書き込み部の順にパイプライン並
列処理を実行している。

【００２６】また、請求項３記載のコンピュータのよう
に、前記命令実行部は、前記命令情報が第２の排他的論
理和演算処理を指示するとき、前記第２のバス上のデー
タを前記バスデータ格納部に格納するようにしてもよ
い。

【００２７】また、請求項４記載のコンピュータのよう
に、前記命令実行部は、加算器と加算結果格納部を有す
る加算部と、前記ＳＷＡＰ指示情報が第１の部分命令を
指示するとき前記第２のバス上のデータを前記加算結果
格納部に格納し、指示しないとき前記加算器の加算結果
を前記加算結果格納部に格納する選択手段とを含み、前
記加算結果格納部は前記データ格納部として規定され、
前記データ書き込み部は、前記ＳＷＡＰ指示情報が前記
第１の部分命令を指示するとき、前記加算結果格納部か
ら前記第２のバス上のデータを取り込むようにしてもよ
い。

【００２８】また、請求項５記載のコンピュータのよう
に、前記命令実行部は加算結果格納部を有する加算部を
含み、前記ＳＷＡＰ指示情報が第１の部分命令を指示す
るとき、“０”と前記第２のバス上のデータとの加算を
前記加算部に実行させ、その加算結果を前記加算結果格
納部に格納し、前記加算結果格納部は前記データ格納部
として規定され、前記データ書き込み部は、前記ＳＷＡ
Ｐ指示情報が前記第１の部分命令を指示するとき、前記
加算結果格納部から前記第２のバス上のデータを取り込
むようにしてもよい。

【００２９】また、請求項６記載のコンピュータのよう
に、前記第１及び第２のデータ格納部は第１及び第２の
レジスタを含んでもよい。

【００３０】また、請求項７記載のコンピュータのよう
に、前記第１及び第２のデータ格納部は外部メモリにお
ける第１及び第２の格納領域を含んでもよい。

【００３１】この発明に係る請求項８記載のコンピュー
タは、連続して実行される演算実行処理とデータ書き込
み処理とのパイプライン並列実行が可能なコンピュータ
に対応するオブジェクトコードを、第１及び第２のデー
タ格納部それぞれに格納された第１及び第２の情報の内
容交換を指示するＳＷＡＰ命令を含む命令群からなるソ
ースコードに基づき生成するコンパイラであって、前記
ソースコード中に前記ＳＷＡＰ命令を指示する命令に対
するオブジェクトコードとして、前記演算処理実行時に
前記第１の格納部の第１の情報と前記第２の格納部の第
２の情報それぞれの排他的論理和を行い第１の演算結果
を得ることを指示し、前記データ書き込み処理に前記第
２の情報と同一値をとる同一情報を前記第１の格納部に
書き込むことを指示する第１の部分命令と、前記第１の
部分命令に続いて実行され、前記演算処理実行時に前記
第２の情報と前記第１の演算結果との排他的論理和演算
を行い第２の演算結果を得、前記データ書き込み処理時
に前記第２の演算結果を前記第２の格納部に書き込むこ
とを指示する第２の部分命令とを生成する。

【００３２】また、請求項９記載のコンパイラのよう
に、前記同一情報は、前記第１の情報と前記第１の演算
結果との排他的論理和によって得られる演算結果データ
を含んでもよい。

【００３３】また、請求項１０記載のコンパイラのよう
に、前記同一情報は、前記第２の情報そのものを含んで
もよい。

【００３４】

【発明の実施の形態】

＜実施の形態１＞図１はこの発明の実施の形態１である
パイプライン型のコンピュータの構成を示すブロック図
である。図２は図１で示したコンピュータに与えるオブ
ジェクトコードを生成するコンパイラの構成を示す説明
図である。

【００３５】図２に示すように、コンパイラ３０はソー
スコードＳＣを受け、図１で示したコンピュータが実行
可能なオブジェクトコードＯＣを生成する。この際、ソ
ースコードＳＣ中に２つのデータ格納部の格納データの
交換処理を指示するＳＷＡＰ命令が含まれている場合、
図３に示すような２つの部分命令ＣＭ１，ＣＭ２からな
るソースコードＳＣを生成する。

【００３６】そして、図３において、ｓｗａｐｅｘ命令
やｅｘｏｒ命令は排他的論理和演算の実行を指示する命
令であり、一般的なコンピュータのＡＬＵ５には必ず装
備されている命令である。ｓｗａｐｅｘ命令は本発明で
新しく設定するオブジェクトコードＯＣ用の命令である
が、ｅｘｏｒ命令と同様ＡＬＵ５では排他的論理和を実
行する命令である。したがって、ｓｗａｐｅｘ命令を付
加することで従来のコンピュータのＡＬＵ５に新しい機
能を付加する必要はない。

【００３７】図１に示すように、Ｆステージ処理用の構
成部として、プログラムカウンタ１及びインクリメンタ
２が存在する。Ｆステージでは、プログラムカウンタ１
の値にしたがって、外部メモリＥＭから命令をフェッチ
して外部メモリＥＭの所定の領域に格納する。プログラ
ムカウンタ１は１単位のステージの処理が完了するごと
にインクリメンタ２によって値が一つ増加し、次の命令
をフェッチする。

【００３８】Ｄステージ処理用の構成部として、デコー
ダ３及びレジスタファイル４が存在する。Ｄステージで
はフェッチされた命令をデコーダ３でデコードし、処理
の内容を決定してその命令情報を発行する。この命令情
報は処理が完了するごとに次のステージであるＥステー
ジの命令レジスタ７に転送され、Ｅステージに必要な処
理を実行する。この際、デコーダ３はｓｗａｐｅｘ命令
をデコードした場合、ｅｘｏｒ命令を指示する命令情報
を命令レジスタ７に与えるとともに、ＳＷＡＰ指示情報
として“１”をＥステージのスワップ命令用レジスタ２
０に出力する。なお、デコーダ３はｓｗａｐｅｘ命令以
外の命令をデコードした場合はＳＷＡＰ指示情報として
“０”をスワップ命令用レジスタ２０に出力する。

【００３９】また、デコーダ３は、上述した命令のデコ
ードと同時に、レジスタファイル４から必要となるデー
タをバスＢＵＳ１，バスＢＵＳ２上に読みだす。このと
きレジスタファイル４から読みだされるデータは多くて
も２個である。

【００４０】Ｅステージ処理用の構成部として、ＡＬＵ
５、演算結果レジスタ６、命令レジスタ７、セレクタ
８、加算器９、加算結果レジスタ１０、スワップ命令用
レジスタ２０、バスレジスタ２１が存在する。

【００４１】Ｅステージでは、バスＢＵＳ１，バスＢＵ
Ｓ２上に読みだされたデータに対して、ＡＬＵ５を利用
して演算処理を実行する。ＡＬＵ５は命令レジスタ７に
格納される命令情報の指示に従って処理が実行される。
Ｅステージでの処理には、命令によっては外部メモリＥ
Ｍから読みだすデータのアドレス（外部メモリＥＭへ書
き込むデータのアドレス）を計算する命令もある。この
アドレス計算は専用の加算器９を用いて実行する。この
加算器９も命令レジスタ７に格納される命令情報の指示
に従って処理が決定される。演算結果レジスタ６はＡＬ
Ｕ５の演算結果を格納するレジスタであり、加算結果レ
ジスタ１０は加算器９の加算結果格納するレジスタであ
る。演算結果レジスタ６はＥステージのＡＬＵ演算結果
としてＭステージに転送される。

【００４２】また、命令レジスタ７の格納データの一部
は制御データとしてセレクタ８に与えられ、他の一部は
入力データとしてセレクタ８に与えられる。セレクタ８
はバスＢＵＳ１上のデータと、命令レジスタ７内の他の
一部データとを受け、両者のうち、一のデータを加算器
９の一方入力に出力する。

【００４３】スワップ命令用レジスタ２０はＳＷＡＰ指
示情報を格納しており、Ｅステージに存在する命令がｓ
ｗａｐｅｘ命令であるか否かを示すためのレジスタとし
て機能する。すなわち、スワップ命令用レジスタ２０内
の格納データが“１”の場合はｓｗａｐｅｘ命令である
ことを示し、“０”の場合はそれ以外の命令であること
を示す。また、バスレジスタ２１はＡＬＵ５に入力され
るバスＢＵＳ１のデータをＡＬＵ５とは独立して記憶す
るレジスタである。図３の命令ＣＭ１の場合、レジスタ
＄１のデータがバスＢＵＳ１上に読み込まれるため、バ
スレジスタ２１にはレジスタ＄１のデータが記憶される
ことになる。スワップ命令用レジスタ２０に格納される
ＳＷＡＰ指示情報はそのままＭステージのスワップ命令
用レジスタ２２に転送される。

【００４４】Ｍステージの処理用構成部として、命令レ
ジスタ１１、セレクタ１２、出力結果レジスタ１３、ス
ワップ命令用レジスタ２２、排他的論理和ゲート２３及
びセレクタ２５が存在する。

【００４５】排他的論理和ゲート２３は排他的論理和を
専門的に演算実行する回路である。排他的論理和ゲート
２３では、演算結果レジスタ６に格納されたＥステージ
の通常の演算結果（ＡＬＵ演算結果）と、バスレジスタ
２１に格納されているバスレジスタ２１上のデータとの
排他的論理和を実行してＥＸＯＲ演算結果をセレクタ２
５に出力する。

【００４６】セレクタ２５はスワップ命令用レジスタ２
２に格納されるＳＷＡＰ指示情報に基づき、ＥＸＯＲ演
算結果及び演算結果レジスタ６に格納されたＡＬＵ演算
結果とのうち、一方の演算結果をセレクタ１２に出力す
る。すなわち、スワップ命令用レジスタ２２に格納され
るＳＷＡＰ指示情報が“０”の場合はＡＬＵ演算結果が
選択され、スワップ命令用レジスタ２２に格納されるＳ
ＷＡＰ指示情報が“１”の場合はＥＸＯＲ演算結果が選
択される。

【００４７】また、セレクタ１２は命令レジスタ１１に
格納された命令情報に基づき、セレクタ２５の出力デー
タ及び外部メモリＥＭからの読み出しデータのうち一方
のデータを選択して出力結果レジスタ１３に出力する。
すなわち、外部メモリＥＭからデータを読みだす命令以
外の命令を命令情報が指示する場合は、セレクタ１２は
セレクタ２５の出力を出力結果レジスタ１３に出力す
る。

【００４８】出力結果レジスタ１３で格納されたデータ
はＭステージの出力結果として、Ｗステージに転送され
る。Ｗステージでは出力結果レジスタ１３に格納された
出力結果をレジスタファイル４に書き込む。通常レジス
タファイル４へは１個のデータを書き込む。

【００４９】このような構成において、実施の形態１の
コンピュータで命令ＣＭ１及びＣＭ２に関係しない命令
列を処理している場合は、スワップ命令用レジスタ２０
及び２２は常時“０”であるため、従来のコンピュータ
と等価な動作を行いプログラムを処理する。プログラム
内のソースコードＳＣでＳＷＡＰ処理を実行する必要が
発生した場合、コンパイラ３０はその命令を図３に示す
ような命令列（ＣＭ１，ＣＭ２）からなるオブジェクト
コードＯＣを作成し、オブジェクトコードＯＣに基づき
コンピュータは処理を実行する。

【００５０】以下、実施の形態１のコンピュータによる
命令ＣＭ１及び命令ＣＭ２の処理動作を特徴部分を中心
に説明する。

【００５１】まず、図１１のサイクルＴ３に示すよう
に、命令ＣＭ１のｓｗａｐｅｘ命令がＥステージで実行
される場合を考える。この場合はｓｗａｐｅｘ命令を実
行中であるから、Ｅステージのスワップ命令用レジスタ
２０にはＳＷＡＰ指示情報として“１”が格納される。
しかし、Ｅステージではスワップ命令用レジスタ２２の
ＳＷＡＰ指示情報に関与せず演算処理が実行されるた
め、実施の形態１のコンピュータでは従来のコンピュー
タと同様な動作を実行する。

【００５２】したがって、ＡＬＵ５はレジスタ＄１に格
納された第１の情報とレジスタ＄２に格納された第２の
情報との排他的論理和を実行してＡＬＵ演算結果を演算
結果レジスタ６に格納する。一方、バスレジスタ２１に
はレジスタ＄１の第１の情報が記憶され、Ｅステージの
次のステージであるＭステージの排他的論理和ゲート２
３に転送される。また、演算結果レジスタ６に格納され
るＡＬＵ演算結果はセレクタ２５に出力されるととも
に、バイパス経路を介してバスＢＵＳ１上に転送され
る。

【００５３】ここで、説明の都合上、元々レジスタ＄１
に格納されていた第１の情報を「＄１」，レジスタ＄２
に格納されていた第２の情報を「＄２」、Ｅステージで
の命令ＣＭ１のＡＬＵ演算結果を「＄１′」とす簡単に
表記する場合がある。以降の実施の形態についても同様
である。

【００５４】サイクルＴ３の次のサイクルＴ４で命令Ｃ
Ｍ２のｅｘｏｒ命令がＥステージで実行される。この場
合はＥステージのスワップ命令用レジスタ２０にはＳＷ
ＡＰ指示情報として“０”が格納されている。

【００５５】この動作と並行して、Ｍステージでは命令
ＣＭ１のｓｗａｐｅｘ命令が実行される。このとき、ス
ワップ命令用レジスタ２２のＳＷＡＰ指示情報として
“１”が格納されている。したって、セレクタ２５はバ
スレジスタ２１に格納された第１の情報とＡＬＵ演算結
果である演算結果＄１′（第１の情報と第２の情報との
排他的論理和）とのＥＸＯＲ演算結果（＄１ｅｘｏｒ＄
１′）を選択し、選択された演算結果（＄１ｅｘｏｒ＄
１′）はセレクタ１２を介して出力結果レジスタ１３に
出力される。この出力結果レジスタ１３に格納された出
力結果は次のサイクルＴ５のＷステージでレジスタファ
イル４のレジスタ＄１に出力される。出力結果の値は図
４の命令ＣＭ１に示すように、レジスタ＄２に格納され
ていた第２の情報（＄２）と等しくなる。

【００５６】一方、サイクルＴ４のＥステージで実行さ
れる命令ＣＭ２は、スワップ命令用レジスタ２０のＳＷ
ＡＰ指示情報に関係なく従来のコンピュータと等価な動
作を実行する。すなわち命令ＣＭ２はｅｘｏｒ命令であ
るため、ＡＬＵ５はバスＢＵＳ１上のデータとバスＢＵ
Ｓ２上のデータとの排他論理和演算を実行してＡＬＵ演
算結果を得る。

【００５７】この場合、Ｅステージでは従来のコンピュ
ータ同様バイパス動作が実行される。すなわち、１つ前
のサイクルＴ３のＥステージ（命令ＣＭ１）の出力対象
がレジスタ＄１であるため、このサイクルＴ４でのＡＬ
Ｕ５はレジスタファイル４のレジスタ＄１の値＄１を利
用するのでなく、バスＢＵＳ１を介して前のサイクルＴ
３のＥステージで出力される＄１′を利用する。すなわ
ち＄１′が命令ＣＭ２の＄１として利用される。

【００５８】その結果、サイクルＴ４のＥステージでは
＄１′（＄１ｅｘｏｒ＄２）と＄２との排他的論理和演
算処理が実行されて、ＡＬＵ演算結果として演算結果レ
ジスタ６に出力される。この時のＡＬＵ演算結果は図４
の命令ＣＭ２に示すようにレジスタ＄１に格納されてい
た第１の情報（＄１）と等しくなる。

【００５９】サイクルＴ４の次のサイクルＴ５では命令
ＣＭ１のｓｗａｐｅｘ命令がＷステージで実行され、出
力結果＄２がレジスタファイル４のレジスタ＄１に書き
込まれる。また、Ｍステージでは命令ＣＭ２が処理され
るがスワップ命令用レジスタ２２のＳＷＡＰ指示情報は
“０”であるため、前のサイクルＴ４のＥステージで演
算結果レジスタ６に格納されたＡＬＵ演算結果がそのま
ま出力結果として、セレクタ２５，セレクタ１２を介し
て出力結果レジスタ１３に転送される。この出力結果は
次のＷステージでレジスタファイル４のレジスタ＄２に
出力すべきデータである。

【００６０】さらに、次のサイクルＴ６では命令ＣＭ２
のｅｘｏｒ命令がＷステージで実行され、出力結果レジ
スタ１３に格納された出力結果＄１がレジスタファイル
４のレジスタ＄２に書き込まれる。

【００６１】上述したように、実施の形態１のコンピュ
ータの動作は図４の式に示す演算処理を行ったことにな
る。その結果、命令ＣＭ１のｓｗａｐｅｘ命令がＷステ
ージで完了する時点ではレジスタ＄１にはレジスタ＄２
の第２の情報（＄２）が書き込まれ、命令ＣＭ２のｅｘ
ｏｒ命令がＷステージで完了する時点ではレジスタ＄２
にはレジスタ＄１の第１の情報（＄１）が書き込まれる
ことになる。すなわち、レジスタ＄１に格納された第１
の情報（＄１）とレジスタ＄２に格納された第２の情報
（＄２）との交換処理、すなわちＳＷＡＰ処理が２命令
からなるオブジェクトコードＯＣで完了できたことにな
る。

【００６２】このように、実施の形態１のコンピュータ
は、従来のコンピュータではオブジェクトコードＯＣと
して３個の命令が必要であったＳＷＡＰ動作を２個の命
令で実行できる。したがって、実施の形態１のパイプラ
イン型コンピュータでは従来のパイプライン型コンピュ
ータに比較して高速なＳＷＡＰ処理が可能となる。さら
にｓｗａｐｅｘ命令を処理するための回路として追加し
た構成部が、３個のレジスタと１つのＥＸＯＲゲートと
１つのセレクタ程度である。

【００６３】特にサイクルの処理時間を決定するＡＬＵ
５に何等変更を加えなかったため、サイクルあたりの処
理時間を増加させることはない。図１６の構成のよう
に、各ステージで複数の出力が存在しないので、バイパ
ス用の回路を付加する必要もなく、ハードウェア量の増
加量は僅かである。

【００６４】その結果、実施の形態１のコンピュータ
は、ＡＬＵの処理時間を長くすることなく、比較的簡単
な回路構成の追加でＳＷＡＰ処理を高速に実行すること
ができる。

【００６５】＜実施の形態２＞図５はこの発明の実施の
形態２であるパイプライン型のコンピュータの構成を示
すブロック図である。コンパイラの構成は図２で示した
実施の形態１と同様である。

【００６６】図２に示すように、コンパイラ３０はソー
スコードＳＣを受け、図１で示したコンピュータが実行
可能なオブジェクトコードＯＣを生成する。この際、ソ
ースコードＳＣ中に２つのデータ格納部の格納データの
交換処理を指示するＳＷＡＰ命令が含まれている場合、
図３に示すような２つの部分命令ＣＭ１，ＣＭ２からな
るソースコードＳＣを生成する。したがって、実施の形
態１同様、ｓｗａｐｅｘ命令を付加することで従来のコ
ンピュータのＡＬＵ５に新しい機能を付加する必要はな
い。

【００６７】以下、実施の形態１のコンピュータと異な
る点を中心に実施の形態２のコンピュータの構成につい
て説明する。図５に示すように、Ｆステージ及びＤステ
ージの構成部は実施の形態１と同様である。

【００６８】Ｅステージ処理用の構成部として、ＡＬＵ
５、演算結果レジスタ６、命令レジスタ７、セレクタ
８、加算器９、加算結果レジスタ１０、スワップ命令用
レジスタ２０、バスレジスタ２４が存在する。すなわ
ち、実施の形態１のバスレジスタ２１に代わってバスレ
ジスタ２４が設けられる。

【００６９】バスレジスタ２４はＡＬＵ５に入力される
バスＢＵＳ２のデータをＡＬＵ５とは独立して記憶する
レジスタである。図３の命令ＣＭ１の場合、レジスタ＄
２のデータがバスＢＵＳ２上に読み込まれるため、バス
レジスタ２４にはレジスタ＄２のデータが記憶されるこ
とになる。Ｆステージの他の構成については実施の形態
１と同様である。

【００７０】Ｍステージの処理用構成部として、命令レ
ジスタ１１、セレクタ１２、出力結果レジスタ１３、ス
ワップ命令用レジスタ２２及びセレクタ２６が存在す
る。すなわち、実施の形態１の排他的論理和ゲート２３
が除去され、実施の形態１のセレクタ２６に代わってセ
レクタ２６が設けられる。

【００７１】セレクタ２６はスワップ命令用レジスタ２
２に格納されるＳＷＡＰ指示情報に基づき、バスレジス
タ２４の格納データ及び演算結果レジスタ６に格納され
たＡＬＵ演算結果とのうち、一方のデータをセレクタ１
２に出力する。すなわち、スワップ命令用レジスタ２２
に格納されるＳＷＡＰ指示情報が“０”の場合はＡＬＵ
演算結果が選択され、スワップ命令用レジスタ２２に格
納されるＳＷＡＰ指示情報が“１”の場合はバスレジス
タ２４の格納されたバスＢＵＳ２の読み出しデータが選
択される。Ｍステージの他の構成は、実施の形態１と同
様である。

【００７２】以下、実施の形態１のコンピュータと異な
る点を中心に実施の形態２のコンピュータの動作につい
て説明する。

【００７３】まず、図１１のサイクルＴ３までの動作は
実施の形態１と同様である。ただし、バスレジスタ２４
にはレジスタ＄２の第２の情報が記憶され、Ｅステージ
の次のステージであるＭステージのセレクタ２６に転送
される。

【００７４】サイクルＴ３の次のサイクルＴ４で命令Ｃ
Ｍ２のｅｘｏｒ命令がＥステージで実行される。この場
合はＥステージのスワップ命令用レジスタ２０にはＳＷ
ＡＰ指示情報として“０”が格納されている。

【００７５】この動作と並行して、Ｍステージでは命令
ＣＭ１のｓｗａｐｅｘ命令が実行される。このとき、ス
ワップ命令用レジスタ２２のＳＷＡＰ指示情報として
“１”が格納されている。したって、セレクタ２６はバ
スレジスタ２４に格納されたデータ（＄２）を選択し、
選択されたデータ（＄２）はセレクタ１２を介して出力
結果レジスタ１３に出力される。この出力結果レジスタ
１３に格納された出力結果は次のサイクルＴ５のＷステ
ージでレジスタファイル４のレジスタ＄１に出力され
る。出力結果の値は図７の命令ＣＭ１に示すように、レ
ジスタ＄２に格納されていた第２の情報（＄２）そのも
のである。

【００７６】一方、サイクルＴ４のＥステージで実行さ
れる命令ＣＭ２は、スワップ命令用レジスタ２０のＳＷ
ＡＰ指示情報に関係なく従来のコンピュータと等価な動
作を実行する。すなわち命令ＣＭ２はｅｘｏｒ命令であ
るため、ＡＬＵ５はバスＢＵＳ１上のデータとバスＢＵ
Ｓ２上のデータとの排他論理和演算を実行してＡＬＵ演
算結果を得る。

【００７７】この場合、Ｅステージでは従来のコンピュ
ータ同様バイパス動作が実行される。すなわち、１つ前
のサイクルＴ３のＥステージ（命令ＣＭ１）の出力対象
がレジスタ＄１であるため、このサイクルＴ４でのＡＬ
Ｕ５はレジスタファイル４のレジスタ＄１の値＄１を利
用するのでなく、バスＢＵＳ１を介して前のサイクルＴ
３のＥステージで出力される＄１′を利用する。すなわ
ち＄１′が命令ＣＭ２の＄１として利用される。

【００７８】その結果、サイクルＴ４のＥステージでは
＄１′（＄１ｅｘｏｒ＄２）と＄２との排他的論理和演
算処理が実行されて、ＡＬＵ演算結果として演算結果レ
ジスタ６に出力される。この時のＡＬＵ演算結果は図７
の命令ＣＭ２に示すようにレジスタ＄１に格納されてい
た第１の情報（＄１）と等しくなる。

【００７９】サイクルＴ４の次のサイクルＴ５では命令
ＣＭ１のｓｗａｐｅｘ命令がＷステージで実行され、出
力結果＄２がレジスタファイル４のレジスタ＄１に書き
込まれる。また、Ｍステージでは命令ＣＭ２が処理され
るがスワップ命令用レジスタ２２のＳＷＡＰ指示情報は
“０”であるため、前のサイクルＴ４のＥステージで演
算結果レジスタ６に格納されたＡＬＵ演算結果がそのま
ま出力結果として、セレクタ２６，セレクタ１２を介し
て出力結果レジスタ１３に転送される。この出力結果は
次のＷステージでレジスタファイル４のレジスタ＄２に
出力すべきデータである。

【００８０】さらに、次のサイクルＴ６では命令ＣＭ２
のｅｘｏｒ命令がＷステージで実行され、出力結果レジ
スタ１３に格納された出力結果＄１がレジスタファイル
４のレジスタ＄２に書き込まれる。

【００８１】上述したように、実施の形態２のコンピュ
ータの動作は図７の式に示す演算処理を行ったことにな
る。その結果、命令ＣＭ１のｓｗａｐｅｘ命令がＷステ
ージで完了する時点ではレジスタ＄１にはレジスタ＄２
の第２の情報（＄２）が書き込まれ、命令ＣＭ２のｅｘ
ｏｒ命令がＷステージで完了する時点ではレジスタ＄２
にはレジスタ＄１の第１の情報（＄１）が書き込まれる
ことになる。すなわち、レジスタ＄１に格納された第１
の情報（＄１）とレジスタ＄２に格納された第２の情報
（＄２）との交換処理、すなわちＳＷＡＰ処理が２命令
からなるオブジェクトコードＯＣで完了できたことにな
る。

【００８２】このように、実施の形態２のコンピュータ
は、実施の形態１同様、１ＳＷＡＰ動作を２個の命令で
実行できるため、従来のパイプライン型コンピュータに
比較して高速なＳＷＡＰ処理が可能となる。さらにｓｗ
ａｐｅｘ命令を処理するための回路として追加した構成
部が、３個のレジスタと１つのセレクタ程度である。

【００８３】その結果、実施の形態２のコンピュータ
は、実施の形態１と同様、ＡＬＵの処理時間を長くする
ことなく、比較的簡単な回路構成の追加でＳＷＡＰ処理
を高速に実行することができる。

【００８４】さらに、実施の形態２のコンピュータよう
に構成することにより、ＥＸＯＲゲートが必要なくなる
ため、実施の形態１に比較して回路構成がさらに簡単に
なる利点を奏する。

【００８５】＜実施の形態３＞図８はこの発明の実施の
形態３であるパイプライン型のコンピュータの構成を示
すブロック図である。コンパイラの構成及び動作は図２
で示した実施の形態１と同様である。

【００８６】以下、実施の形態２のコンピュータと異な
る点を中心に実施の形態３のコンピュータの構成につい
て説明する。図８に示すように、Ｆステージ及びＤステ
ージの構成部は実施の形態２と同様である。

【００８７】Ｅステージ処理用の構成部として、ＡＬＵ
５、演算結果レジスタ６、命令レジスタ７、セレクタ
８、加算器９、加算結果レジスタ１０、スワップ命令用
レジスタ２０及びセレクタ２７が存在する。すなわち、
実施の形態２のバスレジスタ２４を加算結果レジスタ１
０で代用し、その制御用にセレクタ２７が設けられる。

【００８８】セレクタ２７は、加算器９の加算結果及び
バスＢＵＳ２上のデータを受け、スワップ命令用レジス
タ２０に格納されたＳＷＡＰ指示情報に基づき、加算器
９の加算結果及びバスＢＵＳ２上のデータのうち、一方
のデータを選択して加算結果レジスタ１０に出力する。
すなわち、セレクタ２７はスワップ命令用レジスタ２０
のＳＷＡＰ指示情報が“１”のときバスＢＵＳ２上のデ
ータを加算結果レジスタ１０に出力し、ＳＷＡＰ指示情
報が“０”ととき加算器９の加算結果を加算結果レジス
タ１０に出力する。Ｆステージの他の構成については実
施の形態１と同様である。

【００８９】Ｍステージの処理用構成部として、命令レ
ジスタ１１、セレクタ１２、出力結果レジスタ１３、ス
ワップ命令用レジスタ２２及びセレクタ２８が存在す
る。すなわち、実施の形態２のセレクタ２６に代わって
セレクタ２８が設けられる。

【００９０】セレクタ２８はスワップ命令用レジスタ２
２に格納されるＳＷＡＰ指示情報に基づき、加算結果レ
ジスタ１０の格納データ及び演算結果レジスタ６に格納
されたＡＬＵ演算結果とのうち、一方のデータをセレク
タ１２に出力する。すなわち、スワップ命令用レジスタ
２２に格納されるＳＷＡＰ指示情報が“０”の場合はＡ
ＬＵ演算結果が選択され、スワップ命令用レジスタ２２
に格納されるＳＷＡＰ指示情報が“１”の場合は加算結
果レジスタ１０の格納されたバスＢＵＳ２の読み出しデ
ータが選択される。Ｍステージの他の構成は、実施の形
態２と同様である。

【００９１】以下、実施の形態２のコンピュータと異な
る点を中心に実施の形態３のコンピュータの動作につい
て説明する。

【００９２】まず、図１１のサイクルＴ３までの動作は
実施の形態２と同様である。ただし、スワップ命令用レ
ジスタ２０に格納されたＳＷＡＰ指示情報が“１”であ
るため、セレクタ２７はバスＢＵＳ２上のレジスタ＄２
の第２の情報を選択して加算結果レジスタ１０に出力す
る。加算結果レジスタ１０の格納データは、Ｅステージ
の次のステージであるＭステージのセレクタ２６に転送
される。

【００９３】サイクルＴ３の次のサイクルＴ４で命令Ｃ
Ｍ２のｅｘｏｒ命令がＥステージで実行される。この場
合はＥステージのスワップ命令用レジスタ２０にはＳＷ
ＡＰ指示情報として“０”が格納されている。

【００９４】この動作と並行して、Ｍステージでは命令
ＣＭ１のｓｗａｐｅｘ命令が実行される。このとき、ス
ワップ命令用レジスタ２２のＳＷＡＰ指示情報として
“１”が格納されている。したって、セレクタ２８は加
算結果レジスタ１０に格納されたデータ（＄２）を選択
し、選択されたデータ（＄２）はセレクタ１２を介して
出力結果レジスタ１３に出力される。この出力結果レジ
スタ１３に格納された出力結果は次のサイクルＴ５のＷ
ステージでレジスタファイル４のレジスタ＄１に出力さ
れる。出力結果の値は図７の命令ＣＭ１に示すように、
レジスタ＄２に格納されていた第２の情報（＄２）その
ものである。サイクルＴ４における他の動作は実施の形
態２と同様である。

【００９５】サイクルＴ４の次のサイクルＴ５では命令
ＣＭ１のｓｗａｐｅｘ命令がＷステージで実行され、出
力結果＄２がレジスタファイル４のレジスタ＄１に書き
込まれる。また、Ｍステージでは命令ＣＭ２が処理され
るがスワップ命令用レジスタ２２のＳＷＡＰ指示情報は
“０”であるため、前のサイクルＴ４のＥステージで演
算結果レジスタ６に格納されたＡＬＵ演算結果がそのま
ま出力結果として、セレクタ２８，セレクタ１２を介し
て出力結果レジスタ１３に転送される。この出力結果は
次のＷステージでレジスタファイル４のレジスタ＄２に
出力すべきデータである。以降の動作は実施の形態２と
同様である。

【００９６】上述したように、実施の形態３のコンピュ
ータの動作は、実施の形態２同様、図７の式に示す演算
処理を行ったことになる。その結果、命令ＣＭ１のｓｗ
ａｐｅｘ命令がＷステージで完了する時点ではレジスタ
＄１にはレジスタ＄２の第２の情報（＄２）が書き込ま
れ、命令ＣＭ２のｅｘｏｒ命令がＷステージで完了する
時点ではレジスタ＄２にはレジスタ＄１の第１の情報
（＄１）が書き込まれることになる。すなわち、レジス
タ＄１に格納された第１の情報（＄１）とレジスタ＄２
に格納された第２の情報（＄２）との交換処理、すなわ
ちＳＷＡＰ処理が２命令からなるオブジェクトコードＯ
Ｃで完了できたことになる。

【００９７】このように、実施の形態３のコンピュータ
は、実施の形態１及び実施の形態２同様、１ＳＷＡＰ動
作を２個の命令で実行できるため、従来のパイプライン
型コンピュータに比較して高速なＳＷＡＰ処理が可能と
なる。さらにｓｗａｐｅｘ命令を処理するための回路と
して追加した構成部が、２個のレジスタと２個のセレク
タ程度である。

【００９８】その結果、実施の形態３のコンピュータ
は、実施の形態１及び実施の形態２と同様、ＡＬＵの処
理時間を長くすることなく、比較的簡単な回路構成の追
加でＳＷＡＰ処理を高速に実行することができる。

【００９９】さらに、実施の形態３のコンピュータと実
施の形態２のコンピュータとを比較すると、１つのレジ
スタが１つのセレクタに置き代わることになるため、一
般的にセレクタの方がレジスタより回路構成が簡単であ
ることから、実施の形態３は実施の形態２に比較して回
路構成がさらに簡単になる利点を奏する。

【０１００】＜実施の形態４＞図９はこの発明の実施の
形態４であるパイプライン型のコンピュータの構成を示
すブロック図である。コンパイラの構成及び動作は図２
で示した実施の形態１と同様である。

【０１０１】以下、実施の形態３のコンピュータと異な
る点を中心に実施の形態４のコンピュータの構成につい
て説明する。

【０１０２】図９に示すように、Ｅステージ処理用の構
成部として、ＡＬＵ５、演算結果レジスタ６、命令レジ
スタ７、セレクタ８、加算器９、加算結果レジスタ１０
及びスワップ命令用レジスタ２０が存在する。すなわ
ち、実施の形態３のセレクタ２７を省略した回路構成と
なっている。

【０１０３】命令レジスタ７に格納される命令情報に
は、一般的に命令の実際の内容を規定する実命令情報Ｒ
Ｉと数値データを規定する数値情報ＮＩとが含まれてお
り、セレクタ８の制御入力には実命令情報ＲＩが与えら
れ、一方入力には数値情報ＮＩが与えられる。そして、
命令レジスタ７の命令情報がｅｘｏｒ命令である場合、
ｅｘｏｒ命令を指示する実命令情報ＲＩ及び“０”を指
示する数値情報ＮＩをそれぞれセレクタ８の制御入力及
び他方入力に出力する。

【０１０４】セレクタ８は実命令情報ＲＩがｅｘｏｒ命
令を指示する場合、“０”を指示する数値情報ＮＩを選
択して加算器９に出力する。なお、他の構成は実施の形
態３と同様である。

【０１０５】以下、実施の形態３のコンピュータと異な
る点を中心に実施の形態４のコンピュータの動作につい
て説明する。

【０１０６】まず、図１１のサイクルＴ３において、命
令レジスタ７に格納された命令情報の実命令情報ＲＩが
ｅｘｏｒ命令を指示し、数値情報ＮＩが“０”を指示す
るため、セレクタ８は“０”を加算器９の一方入力に出
力する。このとき、加算器９の他方入力はバスＢＵＳ２
上のレジスタ＄２の第２の情報（＄２）であるため、加
算器９の加算結果も＄２となり、加算結果レジスタ１０
に格納される。他の動作は実施の形態３と同様である。

【０１０７】上述したように、実施の形態４のコンピュ
ータの動作は、実施の形態２及び実施の形態３同様、図
７の式に示す演算処理を行ったことになる。その結果、
実施の形態１〜実施の形態３同様、レジスタ＄１に格納
された第１の情報（＄１）とレジスタ＄２に格納された
第２の情報（＄２）との交換処理、すなわちＳＷＡＰ処
理が２命令からなるオブジェクトコードＯＣで完了でき
たことになる。

【０１０８】このように、実施の形態４のコンピュータ
は、実施の形態１及び実施の形態３同様、１ＳＷＡＰ動
作を２個の命令で実行できるため、従来のパイプライン
型コンピュータに比較して高速なＳＷＡＰ処理が可能と
なる。さらにｓｗａｐｅｘ命令を処理するための回路と
して追加した構成部が、２個のレジスタと１個のセレク
タ程度である。

【０１０９】その結果、実施の形態４のコンピュータ
は、実施の形態１〜実施の形態３と同様、ＡＬＵの処理
時間を長くすることなく、比較的簡単な回路構成の追加
でＳＷＡＰ処理を高速に実行することができる。

【０１１０】さらに、実施の形態４のコンピュータと実
施の形態３のコンピュータとを比較すると、１つのセレ
クタを省略できる分、実施の形態４は実施の形態３に比
較して回路構成がさらに簡単になる利点を奏する。

【０１１１】＜実施の形態５＞図１０はこの発明の実施
の形態５であるパイプライン型のコンピュータの構成を
示すブロック図である。同図に示すように、ＳＷＡＰ対
象となるデータ格納部に格納される情報として、外部メ
モリＥＭにおける２つの格納領域ＥＭ１，ＥＭ２に格納
された情報となっている。すなわち、レジスタファイル
４内の２つのレジスタに格納された情報に置き換えて外
部メモリＥＭにおける２つの格納領域ＥＭ１，ＥＭ２に
格納された情報が採用されている。他の構成は図１で示
した実施の形態１と同様である。

【０１１２】また、動作もレジスタファイル４の代わり
に外部メモリＥＭが用いられている以外は実施の形態１
と同様である。

【０１１３】実施の形態５のコンピュータのように、外
部メモリＥＭの格納領域に格納された情報の交換処理
も、ＡＬＵの処理時間を長くすることなく、比較的簡単
な回路構成の追加で高速に実行することができる。

【０１１４】なお、実施の形態２〜実施の形態４のコン
ピュータにおいても、実施の形態１に対する実施の形態
５の変更内容と同様な回路変更を行うことにより、外部
メモリＥＭの格納領域に格納された情報の交換処理を行
うことがができるのは勿論である。

【０１１５】

【発明の効果】以上説明したように、この発明における
請求項１記載のコンピュータにおいて、ＳＷＡＰ命令の
第１の部分命令に基づく処理（命令情報が第１の排他的
論理和演算を指示し、ＳＷＡＰ指示情報が第１の部分命
令を指示するとき）において、命令実行部は第１及び第
２のバス上の第１及び第２の情報の排他的論理和演算を
行って得られる命令実行演算結果を次段のデータ書き込
み部及び第１のバスに出力し、データ書き込み部はバス
データ格納部に格納された第１の情報と上記命令実行演
算結果との排他的論理和演算の演算結果を書き込みデー
タとして第１の格納部に格納する。

【０１１６】このとき、第１の情報を＄１、第２の情報
を＄２とし、排他的論理和演算をｅｘｏｒとすると、第
１の格納部には｛＄１ｅｘｏｒ（＄１ｅｘｏｒ＄
２）｝＝＄２が格納されることになる。

【０１１７】一方、ＳＷＡＰ命令の第２の部分命令に基
づく処理（命令情報が第２の排他的論理和演算を指示
し、ＳＷＡＰ指示情報が第２の部分命令を指示すると
き）において、命令実行部は第１及び第２のバス上のデ
ータの排他的論理和演算を行って得られる命令実行演算
結果を次段のデータ書き込み部に出力し、データ書き込
み部は上記命令実行演算結果をそのまま第２の格納部に
格納する。

【０１１８】命令実行部が排他的論理和演算を行う際、
第２のバス上のデータは第２の情報であるが、第１のバ
ス上のデータはＳＷＡＰ命令の第１の部分命令に基づく
命令実行部の演算処理により、第１及び第２の情報の排
他的論理和演算を行って得られた結果、すなわち、（＄
１ｅｘｏｒ＄２）に更新されている。

【０１１９】したがって、ＳＷＡＰ命令の第２の部分命
令に基づく処理で、命令実行部が出力する命令実行演算
結果は、｛＄２ｅｘｏｒ（＄１ｅｘｏｒ＄２）｝＝
＄１となり、この＄１がデータ書き込み部により第２の
格納部に格納される。

【０１２０】したがって、請求項１記載のコンピュータ
は、ＳＷＡＰ命令を２個の部分命令で実行できるため、
高速なＳＷＡＰ命令の処理が可能となる。このとき、命
令実行部に要求する演算処理は従来から存在する排他的
論理和演算処理であるため、命令実行部のＡＬＵ等が実
行する演算処理時間が長くなることも回路構成が複雑化
することもない。

【０１２１】その結果、請求項１記載のコンピュータ
は、命令実行部の演算処理時間を長くすることなく、比
較的簡単な回路構成の追加でＳＷＡＰ処理を高速に実行
することができる。

【０１２２】この発明における請求項２記載のコンピュ
ータにおいて、ＳＷＡＰ命令の第１の部分命令に基づく
処理（命令情報が第１の排他的論理和演算を指示し、Ｓ
ＷＡＰ指示情報が第１の部分命令を指示するとき）にお
いて、命令実行部は第１及び第２のバス上の第１及び第
２の情報の排他的論理和演算を行って得られる命令実行
演算結果を第１のバスに出力し、データ書き込み部はバ
スデータ格納部に格納された第２の情報をそのまま書き
込みデータとして第１の格納部に格納する。

【０１２３】このとき、第１の情報を＄１、第２の情報
を＄２とし、排他的論理和演算をｅｘｏｒとすると、第
１の格納部には＄２が格納されることになる。

【０１２４】一方、ＳＷＡＰ命令の第２の部分命令に基
づく処理（命令情報が第２の排他的論理和演算を指示
し、ＳＷＡＰ指示情報が第２の部分命令を指示すると
き）において、命令実行部は第１及び第２のバス上のデ
ータの排他的論理和演算を行って得られる命令実行演算
結果を次段のデータ書き込み部に出力し、データ書き込
み部は上記命令実行演算結果をそのまま第２の格納部に
格納する。

【０１２５】命令実行部が排他的論理和演算を行う際、
第２のバス上のデータは第２の情報であるが、第１のバ
ス上のデータはＳＷＡＰ命令の第１の部分命令に基づく
命令実行部の演算処理により、第１及び第２の情報の排
他的論理和演算を行って得られた結果、すなわち、（＄
１ｅｘｏｒ＄２）に更新されている。

【０１２６】したがって、ＳＷＡＰ命令の第２の部分命
令に基づく処理で、命令実行部が出力する命令実行演算
結果は、｛＄２ｅｘｏｒ（＄１ｅｘｏｒ＄２）｝＝
＄１となり、この＄１がデータ書き込み部により第２の
格納部に格納される。

【０１２７】したがって、請求項２記載のコンピュータ
は、ＳＷＡＰ命令を２個の部分命令で実行できるため、
高速なＳＷＡＰ命令の処理が可能となる。このとき、命
令実行部に要求する演算処理は従来から存在する排他的
論理和演算処理であるため、命令実行部のＡＬＵ等が実
行する演算処理時間が長くなることも回路構成が複雑化
することもない。

【０１２８】その結果、請求項２記載のコンピュータ
は、命令実行部の演算処理時間を長くすることなく、比
較的簡単な回路構成の追加でＳＷＡＰ処理を高速に実行
することができる。加えて、データ書き込み部は排他的
論理和演算を行う機能を必要はないため、回路構成がさ
らに簡略化される。

【０１２９】また、請求項３記載のコンピュータは、命
令情報が第２の排他的論理和演算処理を指示するとき、
命令実行部が第２のバス上のデータをバスデータ格納部
に格納するため、命令実行部の演算処理内容に関係なく
バスデータ格納部を追加するだけで第２のバス上のデー
タを保存することができる。

【０１３０】また、請求項４記載のコンピュータにおい
て、命令実行部は、選択手段により、ＳＷＡＰ指示情報
が第１の部分命令を指示するとき、第２のバス上のデー
タを加算結果格納部に格納し、データ書き込み部は、Ｓ
ＷＡＰ指示情報が第１の部分命令を指示するとき、加算
結果格納部から第２のバス上のデータを取り込むため、
命令実行部に加算部が装備されている場合、加算結果格
納部をデータ格納部と用いるため、新たにデータ格納部
を設けることなく、第２のバス上のデータを保存するこ
とができる。

【０１３１】また、請求項５記載のコンピュータにおい
て、命令実行部は、ＳＷＡＰ指示情報が第１の部分命令
を指示するとき、“０”と第２のバス上のデータとの加
算を加算部に実行させ、その加算結果を加算結果格納部
に格納し、データ書き込み部は、ＳＷＡＰ指示情報が第
１の部分命令を指示するとき、加算結果格納部から第２
のバス上のデータを取り込むため、命令実行部に加算部
が装備されている場合、加算結果格納部をデータ格納部
と用いるため、データ格納部を新たに設けることなく、
第２のバス上のデータを保存することができる。さら
に、請求項４記載のコンピュータの選択手段に相当する
構成部を設ける必要がない分、回路構成を簡略化するこ
とができる。

【０１３２】また、請求項６記載のコンピュータの第１
及び第２のデータ格納部は第１及び第２のレジスタを含
むため、第１及び第２のレジスタに格納された情報の交
換処理を行うことができる。

【０１３３】また、請求項７記載のコンピュータの第１
及び第２のデータ格納部は外部メモリにおける第１及び
第２の格納領域を含むため、外部メモリ上の２つの格納
領域に格納された情報の交換処理を行うことができる。

【０１３４】この発明における請求項８記載のコンパイ
ラは、ソースコード中にＳＷＡＰ命令を指示する命令に
対するオブジェクトコードとして、演算処理実行時に第
１の格納部の第１の情報と第２の格納部の第２の情報そ
れぞれの排他的論理和を行い第１の演算結果を得ること
を指示し、データ書き込み処理に第２の情報と同一値を
とる同一情報を第１の格納部に書き込むことを指示する
第１の部分命令と、第１の部分命令に続いて実行され、
演算処理実行時に第２の情報と第１の演算結果との排他
的論理和演算を行い第２の演算結果を得、データ書き込
み処理時に第２の演算結果を第２の格納部に書き込むこ
とを指示する第２の部分命令とを生成する。

【０１３５】このとき、第１の情報を＄１、第２の情報
を＄２とし、排他的論理和演算をｅｘｏｒとすると、第
１及び第２の部分命令をパイプライン処理可能なコンピ
ュータに実行させると、第１の格納部には｛＄１ｅｘ
ｏｒ（＄１ｅｘｏｒ＄２）｝＝＄２が格納され、第２
の格納部には｛＄１ｅｘｏｒ（＄１ｅｘｏｒ＄
２）｝＝＄１が格納される。

【０１３６】その結果、ＳＷＡＰ命令が実行可能な２個
の部分命令を出力可能なコンパイラを得ることができ
る。

【０１３７】また、請求項９記載のコンパイラにおい
て、第２の情報と同一値をとる同一情報は、第１の情報
と第１の演算結果との排他的論理和によって得られる演
算結果データであり、この演算結果データは、｛＄１
ｅｘｏｒ（＄１ｅｘｏｒ＄２）｝＝＄２であり、正確
に第２の情報と同一の値をとることができる。

【０１３８】また、請求項１０記載のコンパイラにおい
て、第２の情報と同一値をとる同一情報は、第２の情報
そのものを含むため、特別な演算処理を経ることなく、
正確に第２の情報と同一の値をとることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１であるコンピュータ
の構成を示すブロック図である。

【図２】実施の形態１のコンパイラの構成を示すブロ
ック図である。

【図３】実施の形態１のコンパイラの実行後のオブジ
ェクトコードを示す説明図である。

【図４】実施の形態１のコンピュータの演算内容を示
す説明図である。

【図５】この発明の実施の形態２であるコンピュータ
の構成を示すブロック図である。

【図６】実施の形態２のコンパイラの実行後のオブジ
ェクトコードを示す説明図である。

【図７】実施の形態２のコンピュータの演算内容を示
す説明図である。

【図８】この発明の実施の形態３であるコンピュータ
の構成を示すブロック図である。

【図９】この発明の実施の形態４であるコンピュータ
の構成を示すブロック図である。

【図１０】この発明の実施の形態５であるコンピュー
タの構成を示すブロック図である。

【図１１】実施の形態１〜実施の形態５のコンピュー
タの動作説明用の説明図である。

【図１２】従来のコンピュータの構成を示すブロック
図である。

【図１３】パイプライン処理内容を示す説明図であ
る。

【図１４】従来のコンピュータの一演算例を示す説明
図である。

【図１５】従来のコンピュータによるＳＷＡＰ処理の
演算内容を示す説明図である。

【図１６】従来の４オペランド命令体系のコンピュー
タの構成を示すブロック図である。

【符号の説明】

３デコーダ、４レジスタファイル、５ＡＬＵ、７
命令レジスタ、８，１２，２５〜２８セレクタ、２
０，２２スワップ命令用レジスタ、２１バスレジス
タ、２３排他的論理和ゲート、２４バスレジスタ、
３０コンパイラ。

Claims

【特許請求の範囲】

【請求項１】第１及び第２のデータ格納部を有し、前
記第１及び第２のデータ格納部それぞれに格納された情
報の交換を指示するＳＷＡＰ命令を含む命令を外部より
受け、該命令がＳＷＡＰ命令の場合に前記第１及び第２
のデータ格納部それぞれの情報の交換処理を実行するコ
ンピュータであって、前記ＳＷＡＰ命令は第１，第２の順で実行される第１及
び第２の部分命令からなり、前記命令を受け、前記命令が前記ＳＷＡＰ命令の前記第
１の部分命令の場合、第１の排他的論理和演算処理を指
示する命令情報及び第１の部分命令を指示するＳＷＡＰ
指示情報を次段に出力し、前記第１及び第２のデータ格
納部それぞれに格納された情報である第１及び第２の情
報を第１及び第２のバスに出力し、前記命令が前記ＳＷ
ＡＰ命令の前記第２の部分命令の場合、第２の排他的論
理和演算処理を指示する命令情報及び第２の部分命令を
指示するＳＷＡＰ指示情報を次段に出力する命令解読部
と、前記命令解読部の次段に設けられ、前記命令情報及び前
記ＳＷＡＰ指示情報を受け、前記命令情報及び前記ＳＷ
ＡＰ指示情報をそのまま次段に出力するとともに、前記
命令情報が前記第１の排他的論理和演算処理を指示する
とき、前記第１のバス上のデータをバスデータ格納部に
格納するとともに、前記第１及び第２のバス上それぞれ
のデータの排他的論理和演算を行って得られる命令実行
演算結果を次段及び前記第１のバス上に出力し、前記命
令情報が第２の排他的論理和演算処理を指示するとき前
記第１及び第２のバス上それぞれのデータの排他的論理
和演算を行って得られる命令実行演算結果を次段に出力
する命令実行部と、前記命令実行部の次段に設けられ、前記命令情報及び前
記ＳＷＡＰ指示情報を受け、前記ＳＷＡＰ指示情報が前
記第１の部分命令を指示するとき、前記バスデータ格納
部の格納データと前記命令実行演算結果との排他的論理
和の演算結果を書き込みデータとして前記第１のデータ
格納部に格納し、前記命令情報が前記第２の排他的論理
和演算処理を指示し前記ＳＷＡＰ指示情報が前記第２の
部分命令を指示するとき、前記実行命令演算結果をその
まま書き込みデータとして前記第２のデータ格納部に出
力するデータ書き込み部とを備え、前記第１及び第２の部分命令に対して、前記命令解読
部、前記命令実行部、前記データ書き込み部の順にパイ
プライン並列処理を実行する、コンピュータ。
【請求項２】第１及び第２のデータ格納部を有し、前
記第１及び第２のデータ格納部それぞれに格納された情
報の交換を指示するＳＷＡＰ命令を含む命令を外部より
受け、該命令がＳＷＡＰ命令の場合に前記第１及び第２
のデータ格納部それぞれの情報の交換処理を実行するコ
ンピュータであって、前記ＳＷＡＰ命令は第１，第２の順で実行される第１及
び第２の部分命令からなり、前記命令を受け、前記命令が前記ＳＷＡＰ命令の前記第
１の部分命令の場合、第１の排他的論理和演算処理を指
示する命令情報及び第１の部分命令を指示するＳＷＡＰ
指示情報を次段に出力し、前記第１及び第２のデータ格
納部それぞれに格納された情報である第１及び第２の情
報を第１及び第２のバスに出力し、前記命令が前記ＳＷ
ＡＰ命令の前記第２の部分命令の場合、第２の排他的論
理和演算処理を指示する命令情報及び第２の部分命令を
指示するＳＷＡＰ指示情報と次段に出力する命令解読部
と、前記命令解読部の次段に設けられ、前記命令情報及び前
記ＳＷＡＰ指示情報を受け、前記命令情報及び前記ＳＷ
ＡＰ指示情報をそのまま次段に出力するとともに、前記
命令情報が前記第１の排他的論理和演算処理を指示す
る、あるいは前記ＳＷＡＰ指示情報が第１の部分命令を
指示するとき、前記第２のバス上のデータをバスデータ
格納部に格納するとともに、前記第１及び第２のバス上
それぞれのデータの排他的論理和演算を行って得られる
命令実行演算結果を前記第１のバス上に出力し、前記命
令情報が第２の排他的論理和演算処理を指示するとき前
記第１及び第２のバス上それぞれのデータの排他的論理
和演算を行って得られる命令実行演算結果を次段に出力
する命令実行部と、前記命令実行部の次段に設けられ、前記命令情報及び前
記ＳＷＡＰ指示情報を受け、前記ＳＷＡＰ指示情報が前
記第１の排他的論理和演算処理を指示するとき、前記バ
スデータ格納部の格納データをそのまま書き込みデータ
として前記第１のデータ格納部に格納し、前記命令情報
が前記第２の排他的論理和演算処理を指示し前記ＳＷＡ
Ｐ指示情報が前記第２の部分命令を指示するとき、前記
実行命令演算結果をそのまま書き込みデータとして前記
第２のデータ格納部に出力するデータ書き込み部とを備
え、前記第１及び第２の部分命令に対して、前記命令解読
部、前記命令実行部、前記データ書き込み部の順にパイ
プライン並列処理を実行する、コンピュータ。
【請求項３】前記命令実行部は、前記命令情報が第２
の排他的論理和演算処理を指示するとき、前記第２のバ
ス上のデータを前記バスデータ格納部に格納する、請求
項２記載のコンピュータ。
【請求項４】前記命令実行部は、加算器と加算結果格
納部を有する加算部と、前記ＳＷＡＰ指示情報が第１の
部分命令を指示するとき前記第２のバス上のデータを前
記加算結果格納部に格納し、指示しないとき前記加算器
の加算結果を前記加算結果格納部に格納する選択手段と
を含み、前記加算結果格納部は前記データ格納部として
規定され、前記データ書き込み部は、前記ＳＷＡＰ指示情報が前記
第１の部分命令を指示するとき、前記加算結果格納部か
ら前記第２のバス上のデータを取り込む、請求項２記載
のコンピュータ。
【請求項５】前記命令実行部は加算結果格納部を有す
る加算部を含み、前記ＳＷＡＰ指示情報が第１の部分命
令を指示するとき、“０”と前記第２のバス上のデータ
との加算を前記加算部に実行させ、その加算結果を前記
加算結果格納部に格納し、前記加算結果格納部は前記デ
ータ格納部として規定され、前記データ書き込み部は、前記ＳＷＡＰ指示情報が前記
第１の部分命令を指示するとき、前記加算結果格納部か
ら前記第２のバス上のデータを取り込む、請求項４記載
のコンピュータ。
【請求項６】前記第１及び第２のデータ格納部は第１
及び第２のレジスタを含む、請求項１あるいは請求項２
記載のコンピュータ。
【請求項７】前記第１及び第２のデータ格納部は外部
メモリにおける第１及び第２の格納領域を含む、請求項
１あるいは請求項２記載のコンピュータ。
【請求項８】連続して実行される演算実行処理とデー
タ書き込み処理とのパイプライン並列実行が可能なコン
ピュータに対応するオブジェクトコードを、第１及び第
２のデータ格納部それぞれに格納された第１及び第２の
情報の内容交換を指示するＳＷＡＰ命令を含む命令群か
らなるソースコードに基づき生成するコンパイラであっ
て、前記ソースコード中に前記ＳＷＡＰ命令を指示する命令
に対するオブジェクトコードとして、前記演算処理実行時に前記第１の格納部の第１の情報と
前記第２の格納部の第２の情報それぞれの排他的論理和
を行い第１の演算結果を得ることを指示し、前記データ
書き込み処理に前記第２の情報と同一値をとる同一情報
を前記第１の格納部に書き込むことを指示する第１の部
分命令と、前記第１の部分命令に続いて実行され、前記演算処理実
行時に前記第２の情報と前記第１の演算結果との排他的
論理和演算を行い第２の演算結果を得、前記データ書き
込み処理時に前記第２の演算結果を前記第２の格納部に
書き込むことを指示する第２の部分命令とを生成する、
コンパイラ。
【請求項９】前記同一情報は、前記第１の情報と前記
第１の演算結果との排他的論理和によって得られる演算
結果データを含む、請求項８記載のコンパイラ。
【請求項１０】前記同一情報は、前記第２の情報その
ものを含む、請求項８記載のコンパイラ。