JPH04275628A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は演算処理装置に関し、
特に、命令をパイプライン方式で実行する演算処理装置
に関する。より特定的には、パイプライン方式を採用し
た縮小命令セットコンピュータ（ＲＩＳＣ）に関する。

【０００２】

【従来の技術】コンピュータのプログラムの実行の大部
分は、“Ｌｏａｄ（ロード）”、“Ｓｔｏｒｅ（ストア
）”、“Ｂｒａｎｃｈ　　Ｏｎ　　Ｃｏｎｄｉｔｉｏｎ
（条件付分岐）”、および“Ａｄｄ（加算）”などの非
常に簡単な命令に費やされる。コンピュータにおける複
雑な制御回路の多くは、複数のサイクルを必要とする命
令およびページ境界を越えるメモリ内オペランドを処理
するためのものである。使用頻度の低い複雑なオペレー
ションを取扱わないようにすれば処理速度はより速くす
ることができる。そこで、使用頻度の高い簡単な命令の
みを取扱う縮小命令セットコンピュータ（ＲＩＳＣ）が
開発されている。

【０００３】ＲＩＳＣでは、メモリへのアクセスは“Ｌ
ｏａｄ”命令および“Ｓｔｏｒｅ”命令に限定されるロ
ード／ストアアーキテクチァを採用する。算術演算命令
および論理演算命令はすべて内部のレジスタに格納され
たデータを用いて行なわれる。このため、ＲＩＳＣは数
多くのレジスタを有しており、汎用レジスタとしてレジ
スタファイルを備えている。ＲＩＳＣは、一般に以下の
特徴を備える。

【０００４】（１）　　命令の実行を１マシンサイクル
で行なう。 （２）　　すべての命令の長さは同一（典型的には３２
ビット）、かつ単純な固定フォーマット命令。

【０００５】（３）　　「ロード」および「ストア」命
令のときのみメモリへアクセスし、残りの命令はレジス
タに対して行なわれる。

【０００６】（４）　　パイプライン処理。同時にいく
つかの命令を処理する。 （５）　　ソフトウェアへの機能の移行。すなわち、性
能を上げるための特徴はハードウェアで実現し、複雑な
機能はソフトウェアに任せる。

【０００７】演算処理装置の性能を上げるために最も重
要なのは、シングルサイクル実行（１マシンサイクルで
の命令の実行）とマシンサイクルをできるだけ短くする
ことである。上述の、演算はレジスタに限定されること
およびメモリへのアクセスは「ロード／ストア」命令に
限るという特徴は、このシングルサイクル実行のために
採用される。また、単純な固定フォーマットの命令はこ
の命令のデコード時間を短縮し、マシンサイクルを短く
する。ソフトウェアへの機能の移行は、複雑な機能が、
コンパイル時へ移行されることを意味する。また、コン
パイラの最適化機能が命令系列をパイプラインに適合す
るように並べ変えることも可能になる。

【０００８】ＲＩＳＣは、命令を高速で実行するために
パイプライン制御方式を採用している。パイプラインの
構造は数種類存在し、この種類に応じてＲＩＳＣの構造
も異なる。

【０００９】図７はＲＩＳＣの一般的な機能的構成の一
例を示す図である。図７において、ＲＩＳＣは、命令を
格納する、たとえばキャッシュメモリからなる命令メモ
リ１と、データを一時的に格納するための複数のレジス
タからなるレジスタファイル２と、データを格納するた
めのデータメモリ３と、５段のパイプラインステージ４
ないし８を含む。

【００１０】５段のパイプラインステージは、命令メモ
リ１から命令をフェッチするための命令フェッチステー
ジ４と、命令フェッチステージ４によりフェッチされた
命令をデコードするための命令デコードステージ５と、
命令デコードステージ５でデコードされた命令を実行す
るための実行ステージ６と、命令ステージ５でデコード
された命令がメモリアクセス命令の場合にデータメモリ
３へアクセスするメモリアクセスステージ７と、演算命
令の実行結果およびデータメモリ３からのロードデータ
をレジスタファイル２の対応のレジスタに書き戻すライ
トバックステージ８を含む。

【００１１】命令メモリ１およびデータメモリ３は、キ
ャッシュメモリなどから構成されており、命令フェッチ
ステージ４は、図示しないプログラムカウンタの出力に
従って命令メモリ１から対応のメモリをフェッチし、命
令デコードステージ５へ与える。命令デコードステージ
５は与えられた命令をデコードし、レジスタファイル２
から対応のレジスタの内容を読出す。命令デコードステ
ージ５は、また、このフェッチされた命令が次の実行ス
テージ６で実行可能な場合には、実行ステージ６へ、デ
コードされた命令を投入（ディスパッチ）する。

【００１２】ＲＩＳＣにおいては命令はパイプラインに
従って並列して実行される。このため、命令間において
依存関係が存在することがある。たとえばある演算結果
を次の演算命令が利用するなどの場合である。この場合
、命令デコードステージ５は一般に、デコードされた命
令が実行可能となるまでその命令の実行ステージ６への
ディスパッチを待機する。

【００１３】実行ステージ６は、デコードされた命令が
演算命令の場合には、与えられた命令を実行する。デコ
ードされた命令がブランチ（分岐）命令の場合、実行ス
テージ６は、その分岐条件を判定する。デコードされた
命令がメモリ命令（ロードまたはストア命令）の場合、
この実行ステージ６は、データメモリ３の実効アドレス
を計算し、そのアドレスをメモリアクセスステージ７へ
与える。

【００１４】メモリアクセスステージ７は、この実行ス
テージ６からのアドレスに従ってたとえばキャッシュメ
モリからなるデータメモリ３へアクセスし、データの書
込／読出を実行する。

【００１５】ＲＩＳＣは２相の互いに重なり合わないク
ロック（ＴクロックおよびＬクロック；これにについて
は後に説明する）に従って動作する。ＲＩＳＣは、パイ
プライン化されており、各クロックサイクルで新しい命
令をフェッチする。図７に示すＲＩＳＣにおいては、１
つの命令の実行完了には５サイクルが必要とされる。し
かし、各クロックサイクルごとに新しい命令を開始する
ことができるようにパイプライン化されている。新しい
命令の開始は現在の命令の完了前に行なわれる。

【００１６】図８にパイプライン動作を示す。図８にお
いて、命令１ないし命令３はそれぞれ命令フェッチステ
ージ（ＩＦ）、命令デコードステージ（ＩＤ）、命令実
行ステージ（ＥＸＣ）、メモリアクセスステージ（ＭＥ
Ｍ）、およびライトバックステージ（ＷＢ）を通過する
。命令１の命令デコードのサイクル２において命令２の
フェッチが行なわれる。命令２のデコードのサイクル３
において命令３がフェッチされる。命令１のライトバッ
クのサイクル５においては命令５がフェッチされる。 このように、命令が並行して実行されるため、全体とし
ては、実効的に１マシンサイクルで１命令を実行するこ
とができる。

【００１７】

【発明が解決しようとする課題】パイプライン方式の命
令実行においては、現在の命令が完了する前に次の命令
が開始される。このため、命令に使用するデータに依存
関係が存在する場合が生じる。この命令が使用するデー
タの依存関係の判別は命令デコードステージ５で行なわ
れる場合が多い。このように命令に依存関係が存在する
場合、その依存関係が解消されるまで次の命令を実行す
ることができず、パイプラインを乱れさせる原因となる
。この命令の相互依存関係について説明する。

【００１８】図９に示すように、ＲＩＳＣは２相のクロ
ック信号ＴクロックとＬクロックとに応答して動作する
。Ｔクロック位相とＬクロック位相とで１つのマシンサ
イクルとなる。実行ステージ６においては、Ｔクロック
位相で演算が行なわれ、Ｌクロック位相で演算結果がバ
ス上へ伝達される。分岐条件命令の場合、実行ステージ
６のＴクロック位相で、命令フェッチステージ４に含ま
れるプログラムカウンタに内蔵の加算器により、分岐先
アドレスが計算される。

【００１９】ロードまたはストア命令の場合、実行ステ
ージ６は、Ｔクロック位相で実効アドレスを計算し、Ｌ
クロック位相でその実効アドレスをアドレスピンへ伝達
する。メモリアクセスステージ７において、このアドレ
スがＴクロック位相でデータメモリ３へ伝達され、この
データがＬクロック位相で書込または読出される。命令
の実行結果（演算結果またロードデータ）は、ライトバ
ックステージ８のＴクロック位相でレジスタファイルへ
書込まれる。

【００２０】このような命令の依存関係が存在する場合
としては、条件付分岐命令、ある命令がその前の命令の
実行結果を利用する場合、ある命令がデータメモリから
読出されたデータを利用する場合等がある。今ロード命
令について考える。

【００２１】データメモリ３からロードされたデータは
、メモリアクセスステージ７において、メモリアクセス
サイクルが終了するまで、そのデータは有効ではない。 したがって、次の命令の実行ステージでは、このメモリ
３からロードされたデータを利用することはできない。 具体的に今、次の命令を考える。

【００２２】（ａ）　　ｌｏａｄ　　　　ｌｒ０，（ｌ
ｒ１）（ｂ）　　ａｎｄ　　　　　　ｌｒ３，ｌｒ２，
ｌｒ０命令（ａ）は、レジスタファイル２のレジスタｌ
ｒ１のアドレスのメモリセルデータをデータメモリ３か
ら読出してレジスタファイル２に含まれるレジスタｌｒ
０へロードせよという命令である。

【００２３】命令（ｂ）はレジスタファイル２のレジス
タｌｒ２およびｌｒ０に格納されたデータの論理積を取
り、その結果をレジスタファイル２のレジスタｌｒ３へ
格納せよという命令である。

【００２４】図１０に示すように、命令（ａ）（ロード
命令）は、その命令完了に５サイクルを必要としている
。レジスタｌｒ０の内容はこの命令（ａ）（ロード命令
）のライトバックステージＷＢの完了まで確定しない。 通常、レジスタファイル２においては、データの書込は
Ｔクロック位相で行なわれ、データの読出がＬクロック
位相で行なわれる。レジスタファイル２へのアクセスは
命令デコードステージ５およびライトバックステージ８
が行なうことができる。実行ステージ６はレジスタファ
イル２へアクセスすることはできない。

【００２５】したがって、単純にライトバックステージ
（サイクル５）においてこの命令（ａ）（ロード命令）
の結果がレジスタファイル２のレジスタｌｒ０に書込ま
れるのを待った場合、命令（ｂ）は、図１０において、
第６サイクル目でこのレジスタファイル２のレジスタｌ
ｒ０の内容を読出し、実行ステージ６へ投入する必要が
ある。このため、命令（ｂ）（アンド命令）の実行が３
マシンサイクル遅れることになる。このため、パイプラ
インにスロットが生じ、命令の処理速度を低下させてし
まう。

【００２６】上述のような命令の相互依存関係に起因す
るパイプラインの乱れを最小限に抑えるために、バイパ
ス機構またはフォワーディング機構と呼ばれるハードウ
ェアが設けられることがある。この機構においては、上
述のように、命令が実行ステージに到達し、プロセッサ
がこの命令を実行しようとしているのにもかかわらず、
この命令のオペランドデータが利用することができない
場合の命令実行の中断を最小限とするために、必要とさ
れるオペランドデータを別のパスを用いて演算器に送出
する。以下、このバイパス機構について簡単に説明する
。

【００２７】バイパス機構（またはフォワーディング機
構）には、データメモリ３からロードしたデータに対し
て行なわれるロードバイパス機構と、演算器で演算した
結果に対して行なわれるリザルトバイパス機構の２種類
が存在する。

【００２８】図１１は、バイパス機構の構成を概略的に
示す図である。図１１において、バイパス論理１１は、
データバスに設けられ、レジスタファイル１０と演算器
１２との間のデータ転送を制御する。レジスタファイル
１０は、汎用レジスタ（図７のレジスタファイル２）の
みならず、パイプラインバイパス用レジスタと、データ
メモリ３の入出力データを一時的に格納するＩ／Ｏレジ
スタを含む。レジスタファイル１０のデータは、命令に
含まれる第１および第２のソースオペランドに従って第
１のソースバスＳｒｃ１および第２のソースバスＳｒｃ
２へ読出される。レジスタファイル１０へのデータの書
戻し（ライトバック）はバイパス論理１１を介して行な
われる。

【００２９】バイパス論理１１は、データメモリ３から
のロードデータおよび演算器１２からの演算結果（リザ
ルトバスｒｅｓｕｌｔ上のデータ）をラッチするラッチ
を含む。このバイパス論理１１は、現在の命令の２つの
レジスタソース（ソースオペランド）と先行命令のデス
ティネーションオペランドとを比較し、バイパス動作が
必要かどうかを判別する。バイパス動作が必要と判断さ
れた場合、バイパス論理１１は、そのラッチしたデータ
をレジスタファイル１０から読出さずにソースバスＳｒ
ｃ１またはＳｒｃ２上へ伝達する。また、このバイパス
論理１１は、現在の命令が先行命令の演算結果を必要と
する場合においてもバイパス動作を実行する。しかし、
以下の説明においてはロードデータのバイパス動作につ
いてのみ説明する。このバイパス論理１１にラッチされ
たロードデータは、対応のレジスタファイル１０内のレ
ジスタに書戻しを行なう必要がある場合には、ライトバ
ックサイクルにおいて対応のレジスタへ書戻される。

【００３０】図１２はバイパス論理の構成をより具体的
に示す図である。バイパス機構の構成は、たとえば、マ
ーク・ホロビッツ等による「ＭＩＰＳ−Ｘ：オンチップ
キャッシュ内蔵２０ＭＩＰＳピークの３２ビットマイク
ロプロセッサ」、アイ・イー・イー・イー、ジャーナル
・オブ・ソリッド・ステート・サーキッツ、ＳＣ−２２
巻、第５号、１９８０年１０月号の第７９０頁ないし第
７９７頁に示されている。

【００３１】図１２において、バイパス論理１１は、現
在の命令の第１のソースオペランド（ソース１）を一時
的に格納するレジスタラッチ１１１と、現在の命令の第
２のソースオペランド（ソース２）を一時的に格納する
レジスタラッチ１１２と、先行命令のデスティネーショ
ンオペランド（デスティネーション）を格納するレジス
タ１１３と、レジスタラッチ１１１および１１２の内容
とレジスタ１１３の内容とを比較する比較器１１０と、
比較器１１０の出力に応答してレジスタファイル１０に
含まれるＩ／Ｏレジスタ１０１のデータ（ラッチデータ
）をソースバスＳｒｃ１またはＳｒｃ２へ伝達する選択
回路１１４を含む。ここで、一般にバイパス論理１１に
おいては、現在の命令のソースオペランドと先行する２
つの命令のデスティネーションとの比較が行なわれてお
り、レジスタ１１３は２つ設けられる構成となる。しか
しながら、図１２においては説明を簡単にするために１
個のデスティネーション用レジスタのみを示す。

【００３２】Ｉ／Ｏレジスタ１０１は、データメモリ３
からのロードレジスタをラッチし、またストア時にはデ
ータメモリ３へ書込むデータを一時的に格納する。この
Ｉ／Ｏレジスタ１０１のロードデータはライトバックス
テージ８によりレジスタファイル２の対応のレジスタへ
書込まれる。レジスタファイル２の対応のレジスタの内
容がこのデータの書込の前に演算により更新されている
場合には、このＩ／Ｏレジスタ１０１にラッチされたロ
ードデータは捨てられ、対応のレジスタへの書込は行な
われない。次に動作について簡単に説明する。

【００３３】フェッチされた命令に含まれるソースオペ
ランドのソース１およびソース２はレジスタラッチ１１
１および１１２へ命令デコードステージ５により格納さ
れる。レジスタ１１３へはまた命令デコードステージ５
により先行命令のデスティネーションオペランドが格納
される。比較器１１０は、このレジスタラッチ１１１お
よび１１２に格納されたソースオペランドとレジスタ１
１３に格納されたオペランドとを比較する。一致が見出
された場合には、比較器１１０は、制御信号を発生し、
選択回路１１４へ与える。選択回路１１４はこの比較器
１１０からの制御信号に応答して、Ｉ／Ｏレジスタ１０
１にラッチされているデータを、一致が見出されたソー
スオペランドに対応するソースバスＳｒｃ１またはＳｒ
ｃ２上へ伝達する。

【００３４】このソースバスは図１１に示すように演算
器１２へ結合されている。したがって、メモリアクセス
サイクルでロードされたデータはレジスタファイル２へ
格納されることなく実行ステージ６に含まれる演算器１
２へバイパスされる。これにより、実際に、レジスタフ
ァイル２へロードデータを書込んだ後にこのデータを再
び読出すよりもパイプラインの乱れを少なくすることが
できる。

【００３５】しかしながら、このようなバイパス機構を
用いたとしても、ロード命令に続いて演算命令が行なわ
れ、この演算命令がロード命令によりロードされたデー
タを使用する場合においてはパイプラインの乱れを完全
になくすことはできない。すなわち、図１３に示すよう
に、ロード命令によるロードデータはサイクル４のメモ
リアクセスサイクルＭＥＭの完了時点でＩ／Ｏレジスタ
１０１へラッチされている。このＩ／Ｏレジスタ１０１
へラッチされたデータを演算器１２へバイパスしたとし
ても、この演算命令（図１３（ｂ））はサイクル５にお
いて初めてオペランドデータが揃ったことになり、演算
の実行を行なうことができる。したがって、このロード
命令に続く演算命令は、サイクル４においてスロット（
パイプラインインタロック）が生じることになり、処理
速度を低下させることになる。

【００３６】なお、このバイパス論理は命令デコードス
テージ５に含まれている。このため、サイクル５におい
ては、命令デコードステージ５は再びデコードをせず、
実行ステージ６による演算実行が行なわれている。

【００３７】上述のように、ロード命令に続く演算命令
などのように命令のデータ依存関係によりパイプライン
にスロットが生じる場合の対処方法としては、命令デコ
ードステージ５において命令を実行可能か否かを判別し
、その判別結果に従ってパイプラインのストール（すな
わち、実行ステージ６への命令投入の待機）を行なうか
、またはこのようなパイプラインストールが生じないよ
うにコンパイラなどにより予め依存関係のある命令間に
“ＮＯＰ”命令を挿入することが行なわれる。

【００３８】しかしながら、パイプラインをストールさ
せることは処理速度低下の原因となり、また“ＮＯＰ”
という何の動作をも実行しない無駄な命令の挿入も処理
速度低下の一因となる。

【００３９】それゆえ、この発明の目的は、命令に依存
関係が存在しても高速で命令を実行することのできる演
算処理装置を提供することである。

【００４０】この発明の他の目的は、ロード命令とこの
ロード命令に続く演算命令との間にデータ依存関係が存
在しても、パイプラインに乱れを生じさせることのない
演算処理装置を提供することである。

【００４１】

【課題を解決するための手段】この発明に係る演算処理
装置は、ロード命令に従ってデータメモリから対応のデ
ータを読出すメモリアクセス手段と、このロード命令に
続いて与えられる演算命令に従ってレジスタファイルか
ら対応のデータを読出すレジスタアクセス手段と、前記
ロード命令と前記演算命令とに依存関係があるか否かを
判別する判別手段と、レジスタアクセス手段によりレジ
スタファイルから読出されたデータに所定の演算を行な
う第１の演算手段と、判別手段の判別結果に従って、メ
モリアクセス手段により読出されたデータとレジスタア
クセス手段により読出されたデータとから所要のデータ
を選択する第１の選択手段と、この選択手段により選択
されたデータに所定の演算を行なう第２の演算手段と、
判別手段の判別結果に従って第１および第２の演算手段
の出力を選択する第２の選択手段とを含む。

【００４２】

【作用】この発明によれば、データメモリからのロード
されたデータは第１の選択手段により選択的にレジスタ
ファイルから読出されたデータと第２の演算手段で演算
が実行される。第１の演算手段はレジスタファイルから
読出されたデータに対して演算を行なっている。したが
って、このデータメモリからのロードデータを演算命令
が使用する場合には、第２の演算手段の演算結果を選択
することにより、第１の演算手段のみを用いて演算を実
行する構成に比べてパイプラインに乱れが生じることが
なく、高速で命令を実行することができる。

【００４３】

【発明の実施例】図１はこの発明の一実施例である演算
処理装置の構成を示す図である。この図１に示す演算処
理装置は、図７に示す演算処理装置と同様５段のパイプ
ラインステージを含む。図１において、命令デコードス
テージ（ＩＤＳ）は、命令メモリ（図７の１に対応）か
らフェッチされた命令をデコードし、このデコードされ
た命令の指定するソースレジスタの内容ＯＰ１，ＯＰ２
を読出す命令デコーダ／コントローラ２００と、命令デ
コーダ／コントローラ２００の制御のもとに、現在与え
られている命令に含まれる第１レジスタソース（ソース
１）および第２のレジスタソース（ソース２）の各オペ
ランド（レジスタアドレス）を格納するレジスタラッチ
２０４，２０６と、ロード命令に含まれるデスティネー
ションレジスタオペランド（レジスタアドレス）を格納
するレジスタラッチ２０２を含む。この命令デコードス
テージＩＤＳはさらに、デスティネーションレジスタ２
０２にラッチされているデータとレジスタラッチ２０４
に格納されているデータとの一致を検出する一致検出回
路２１０と、レジスタ２０２とレジスタラッチ２０６に
格納されているデータの一致を検出する一致検出回路２
０８と、この一致検出回路２０８および２１０からの一
致検出信号ＭＳ１およびＭＳ２に従って、ロード命令と
次に与えられる命令との間に依存関係があるか否かを判
別する判別回路２１２を含む。

【００４４】命令デコーダ／コントローラ２００は、ま
た、現在与えられている命令がロード命令の場合には、
その命令がロード命令であることを示す信号φｌｏａｄ
を発生する。レジスタ２０２およびレジスタラッチ２０
４，２０６と一致検出回路２０８，２１０の構成は、図
１２に示すバイパス論理の構成と同様であり、一致検出
回路２０８，２１０はそれぞれ図１２の比較器と等価で
ある。一致検出回路２０８，２１０からはそれぞれ一致
検出を示す検出信号ＭＳ１およびＭＳ２をそれぞれ発生
する。判別回路２１２は、この検出信号ＭＳ１およびＭ
Ｓ２のいずれか一方が活性状態（真状態）にある場合に
は先行のロード命令と続いて与えられる演算命令との間
に依存関係があると判定し、依存関係を示す制御信号ｉ
ｚｏｎを発生するとともに、第１および第２のレジスタ
ソースのうちいずれのデータがロード命令のデータを使
用するかを示す信号ｏｐｃｏｄｅを発生する。

【００４５】ここで、レジスタ２０２，２０４および２
０６へは、それぞれ常時命令が命令フェッチステージＩ
ＦＳから与えられるたびごとに、その命令の種類にかか
わらずレジスタソースおよびデスティネーションレジス
タのオペランド（レジスタアドレス）を順次格納し、判
別回路２１２のみが、ロード命令が与えられ続いて演算
命令が与えられたときのみそのサイクルに活性化される
構成としてもよい。

【００４６】またこれに代えて、レジスタ２０２へはロ
ード命令が与えられたときにそのデスティネーションレ
ジスタオペランドを格納し、続いて演算命令が与えられ
たときにレジスタ２０４および２０６へレジスタソース
のオペランドを格納するように構成し、それ以外にはこ
れらのレジスタの内容は適当な初期値へリセットされる
構成であってもよい。この場合には、レジスタ２０２と
レジスタラッチ２０４，２０６のリセットされるべき初
期値は互いに異なる値に設定する必要がある。

【００４７】命令デコーダ／コントローラ２００は、そ
の経路は明確には示さないが、フェッチされた命令に従
ってレジスタファイルから対応のレジスタの第１オペラ
ンド（第１のレジスタソース）のデータＯＰ１および第
２のオペランド（第２のレジスタソース）のデータＯＰ
２を読出す機能をも備える。

【００４８】命令デコーダ／コントローラ２００により
レジスタファイルから読出された第１および第２のオペ
ランドのデータＯＰ１，ＯＰ２はそれぞれ第１のソース
バスＳｒｃ１およびＳｒｃ２上へ伝達される。

【００４９】実行ステージＥＸＣＳは、この第１および
第２のソースバスＳｒｃ１，Ｓｒｃ２上のデータＯＰ１
およびＯＰ２を受けて所定の演算をする演算器２２２と
、第１のソースバスＳｒｃ１上のデータＯＰ１をＴクロ
ックに従ってラッチするレジスタ２２４と、第２のソー
スバスＳｒｃ２上の第２オペランドのデータＯＰ２をＴ
クロックに従ってラッチするレジスタ２２６を含む。

【００５０】実行ステージＥＸＣＳはさらに、命令デコ
ードステージＩＤＳからの制御信号ｉｚｏｎおよびｏｐ
ｃｏｄｅを受け、制御信号ｓｅｌ　　ｏｐ１，ｓｅｌ　
　ｏｐ２およびｓｅｌ　　ｒｅｓｕｌｔを発生する制御
回路２２８を含む。制御信号ｓｅｌｏｐ１は、現在実行
中の命令では先行するロード命令のロードデータを第１
のオペランドが使用することを示す。制御信号ｓｅｌｏ
ｐ２は、現在実行中の演算命令は、第２オペランドのデ
ータＯＰ２としては先行するロード命令によりロードさ
れたデータを利用していることを示す。制御信号ｓｅｌ
　　ｒｅｓｕｌｔは、現在実行中の演算命令が、先行す
るロード命令のロードデータを利用していることを示す
。

【００５１】命令実行ステージＥＸＣＳは、そのパイプ
ライン動作のために、演算器２２２の出力をＬクロック
に従ってラッチするレジスタ２３０と、レジスタ２２４
および２２６のラッチデータをＬクロックに従ってラッ
チするレジスタ２３２，２３４と、制御回路２２８から
の制御信号ｓｅｌ　　ｒｅｓｕｌｔをＴクロックに従っ
てラッチするレジスタ２３６を含む。なお、この制御信
号ｓｅｌ　　ｏｐ１，ｓｅｌ　　ｏｐ２に対しては、そ
の発生タイミングによってはメモリアクセスステージに
おける動作タイミングに合わせるための遅延用のラッチ
（Ｌクロックに従ってラッチする）を設けてもよい。

【００５２】メモリアクセスステージＭＥＭＳは、実行
ステージＥＸＣＳのレジスタ２３０の出力をＴクロック
に従ってラッチするレジスタ２４０と、レジスタ２３２
に格納されたデータとデータメモリ２５４からロードさ
れたデータとのいずれか一方を制御信号ｓｅｌ　　ｏｐ
１に従って選択する選択回路２４２と、レジスタ２３４
が格納するデータとメモリ２５４からのロードデータの
いずれか一方を制御信号ｓｅｌ　　ｏｐ２に従って選択
する選択回路２４４と、選択回路２４２および２４４か
ら出力されたデータに所定の演算を行なう演算器２４８
を含む。

【００５３】このメモリアクセスステージＭＥＭＳにお
いては、データメモリ２５４へアクセスし、データを書
込むまたは読出す経路は示していないが、これは、実行
ステージＥＸＣの演算器２２２で計算されたメモリアド
レスに従ってメモリ２５４へのアクセスが行なわれてお
り、このメモリ２５４へは前述のレジスタファイルに含
まれるＩ／Ｏレジスタまたはクロックトバッファを介し
てデータの入出力が行なわれる。このデータメモリ２５
４からのロードデータはこのＩ／Ｏレジスタへの格納と
平行して直接選択回路２４２および２４４へバイパスさ
れている。したがって、選択回路２４２，２４４および
演算器２４８の入力信号はロード命令のメモリアクセス
ステージＭＥＭＳにおけるメモリサイクル終了時点で確
定状態となる。

【００５４】メモリステージＭＥＭＳはさらに、レジス
タ２４０の内容をさらにＬクロックに従ってラッチする
レジスタ２５０を含む。

【００５５】ライトバックステージＷＢＳは、レジスタ
２５０のデータをそのＡ入力に受け、レジスタ２５２の
データをＢ入力に受け、かつデータメモリ２５４の出力
をＣ入力に受け、制御回路２２８からの制御信号ｓｅｌ
　　ｒｅｓｕｌｔの遅延信号（２段のレジスタ２３６お
よび２４６により与えられる）と制御信号φｌｏａｄに
従って選択してＤ出力へ伝達するセレクタ２６０と、こ
のセレクタ２６０の出力をＴクロックに従ってラッチす
るレジスタ２６２を含む。このレジスタ２６２の内容は
、レジスタファイルの対応のレジスタへライトバックさ
れる。この対応のレジスタは、演算命令に含まれるデス
ティネーションレジスタオペランドにより決定される。 メモリ２５４からのロードデータはＩ／Ｏレジスタ（Ｌ
クロックラッチ）を介してセレクタ２６０へ与えられ、
選択回路２４２、２４４はＩ／Ｏレジスタを介さず直接
ロードデータか与えられてもよい。またメモリ２５４へ
はＩ／Ｏレジスタを介さずクロックトバッファによりア
クセスする構成でもよい。

【００５６】ここで図１に示す実行ステージＥＸＣＳ、
メモリステージＭＥＭＳおよびライトバックステージＷ
ＢＳのレジスタは単なるラッチであり、レジスタファイ
ルのレジスタとは別のものである。

【００５７】図２は図１に示す演算処理装置の動作を示
す信号波形図である。以下、図１および図２を参照して
この発明の一実施例である演算処理装置の動作について
説明する。

【００５８】まず、命令デコーダ／コントローラ２００
は、命令フェッチステージＩＦＳからフェッチされた命
令をデコードする（サイクル２）。この命令がロード命
令の場合、命令デコーダ／コントローラ２００は、ロー
ド命令であることを示す制御信号φｌｏａｄを発生する
とともに、この命令に含まれるデスティネーションレジ
スタを示すオペランドをレジスタ２０２へ格納する。こ
のロード命令に従って命令デコーダ／コントローラ２０
０はレジスタファイルに含まれているメモリアドレスを
読出して演算器２２２へ与える。

【００５９】実行ステージＥＸＣＳにおいて、演算器２
２２はこのロード命令に従ってアドレスを計算し、メモ
リアクセスステージＭＥＭＳへ与える。この実行ステー
ジＥＸＣＳにおけるロード命令によるアドレス計算と並
行して、続いて演算命令が命令デコーダ／コントローラ
２００によりデコードされる（サイクル３）。

【００６０】命令デコーダ／コントローラ２００は、ロ
ード命令に続いて演算命令が与えられたことを検出する
と、この演算命令に含まれる第１および第２のレジスタ
ソースを示すデータオペランドをそれぞれレジスタ２０
４および２０６へ書込むとともに、このレジスタソース
のオペランドが指定するレジスタに格納されているデー
タＯＰ１およびＯＰ２をそれぞれ読出してソースバスＳ
ｒｃ１およびＳｒｃ２上へ伝達する。データＯＰ１は演
算命令の第１のソースレジスタに格納されているデータ
であり、データＯＰ２は演算命令の第２のソースオペラ
ンドが指定するソースレジスタに格納されているデータ
である。今、第１のオペランドが指定する第１のソース
レジスタが、先行するロード命令によりメモリ２５４か
らロードされたデータを利用する場合を考える。このサ
イクル３においては、まだ第１のソースレジスタへは正
しいデータは書込まれていないため、このまま実行ステ
ージで演算が行なわれても正しい演算は行なわれない。

【００６１】サイクル３において、命令デコーダステー
ジＩＤＳにおいては、一致検出回路２０８および２１０
による一致検出動作が行なわれており、一致検出回路２
０８からの一致を示す検出信号ＭＳ１が真状態となり、
一方、一致検出回路２１０からの検出信号ＭＳ２は偽状
態となる。判別回路２１２はこの検出信号ＭＳ１および
ＭＳ２に従って、データ依存関係があることを示す制御
信号ｉｚｏｎを発行し、この実行ステージＥＸＣＳで実
行される演算結果は正しくないことを以下のステージへ
知らせる。

【００６２】また判別回路２１２は、第１オペランドお
よび第２オペランドのいずれのデータが依存関係にある
かを示すための制御信号ｏｐｃｏｄｅを発生する。この
場合、第１のオペランド（第１のレジスタソース）がデ
ータ依存関係を有しているため、信号ｏｐｃｏｄｅは“
１”となる。ここで、この制御信号ｏｐｃｏｄｅは２ビ
ットの信号であり、（０１）のときに第１オペランドの
データが依存関係があることを示し（１０）の場合には
第２オペランドのデータが依存関係があることを示すよ
うに構成してもよい。

【００６３】サイクル４においては、ロード命令に従っ
てメモリ２５４へのアクセスが行なわれており、対応の
データがロードされる。このメモリ２５４からのロード
されたデータは直接選択回路２４２および２４４へ与え
られる。

【００６４】実行ステージＥＸＣＳにおいては、制御回
路２２８が、制御信号ｉｚｏｎおよびｏｐｃｏｄｅに従
って、いずれのオペランドが依存関係にあるかを示す信
号ｓｅｌ　　ｏｐ１およびｓｅｌ　　ｏｐ２をＬクロッ
ク位相で確定状態に設定するとともに、演算器２４８出
力を選択すべきことを示す制御信号ｓｅｌ　　ｒｅｓｕ
ｌｔを発生する。

【００６５】レジスタ２２４および２２６は、サイクル
４のＴクロック位相で、ソースバスＳｒｃ１およびＳｒ
ｃ２上へ与えられた第１および第２のオペランドデータ
ＯＰ１およびＯＰ２をラッチし、またレジスタ２３２お
よび２３４はこのサイクル４のＬクロック位相でレジス
タ２２４および２２６の内容をラッチしている。また制
御信号ｓｅｌ　　ｒｅｓｕｌｔは、サイクル５における
Ｔクロック位相でレジスタ２３６にラッチされる。

【００６６】サイクル５においては、すでにメモリ２５
４からのロードデータはセレクタ２６０へ与えられてい
る。このサイクル５においては、命令デコーダ／コント
ローラ２００からのロード指示信号φｌｏａｄが与えら
れており、このときまだレジスタ２４６からの選択信号
（遅延された信号ｓｅｌ　　ｒｅｓｕｌｔ）は偽状態に
ある。この状態においてはセレクタ２６０は入力Ｃへ与
えられたメモリ２５４からのロードデータを選択してレ
ジスタ２６２へ与える。レジスタ２６２はこのセレクタ
２６０の出力をサイクル５におけるＴクロック位相でラ
ッチする。このレジスタ２６２にラッチされたデータは
ライトバックステージＷＢＳにより、ロード命令に含ま
れるオペランドが指定するデスティネーションレジスタ
へライトバックされる。

【００６７】一方、サイクル５において、選択回路２４
２および２４４では選択制御信号ｓｅｌ　　ｏｐ１およ
びｓｅｌ　　ｏｐ２が確定状態となっている。今、第１
オペランドがデータ依存関係を有しているため、制御信
号ｓｅｌ　　ｏｐ１が真状態、制御信号ｓｅｌ　　ｏｐ
２が偽状態にある。選択回路２４２はこのとき、データ
メモリ２５４からのロードデータを選択して演算器２４
８の一方入力へ与え、一方、選択回路２４４はレジスタ
２３４からのデータを選択して演算器２４８の他方入力
へ与える。演算器２４８はこの選択回路２４２および２
４４からのデータに対し所定の演算を行なった後レジス
タ２５２へ与える。レジスタ２５２は演算器２４８の出
力をＬクロック位相でラッチする。

【００６８】したがって、この場合、サイクル５の終了
時点においては、レジスタ２５２においては正しい演算
結果が格納されている。すなわち、この演算命令のメモ
リアクセスサイクルのＴクロック位相においては、すで
に選択回路２４２および２４４により正しいデータが選
択されており、Ｌクロック位相までに演算器２４８の出
力は正しい値となっている。したがってレジスタ２５２
がＬクロック位相で演算器２４８出力をラッチすること
により正しいデータがラッチされたことになる。

【００６９】レジスタ２４６からの制御信号ｓｅｌ　　
ｒｅｓｕｌｔがそのサイクル５のＬクロック位相におい
て確定状態となりセレクタ２６０へ与えられている。こ
のとき制御信号φｌｏａｄはすでにサイクル６において
は偽状態となっており、制御信号ｓｅｌ　　ｒｅｓｕｌ
ｔのみが真状態となっている。この状態においてはセレ
クタ２６０はレジスタ２５２からそのＢ入力へ与えられ
たデータを選択してレジスタ２６２へ与える。これによ
り演算命令のライトバックサイクルにおいてはライトバ
ックステージＷＢＳにより、Ｔクロック位相でレジスタ
ファイルのうちのこの演算命令のデスティネーションオ
ペランドが指定するレジスタへのデータの書込が行なわ
れる。

【００７０】ロード命令と演算命令との間に何ら依存関
係が存在しない場合には、制御信号ｉｚｏｎは偽状態に
ある。この場合、制御回路２２８からの制御信号ｓｅｌ
　　ｏｐ１，ｓｅｌ　　ｏｐ２およびｓｅｌ　　ｒｅｓ
ｕｌｔはすべて偽状態にある。この場合には、制御信号
φｌｏａｄが発生され、ロード命令に従ってデータメモ
リ２５４からロードされたデータがまず図２のサイクル
５で対応のレジスタへライトバックされた後、次いでセ
レクタ２６０は次のサイクルでそのＡ入力へ与えられた
レジスタ２５０の出力を選択してレジスタ２６２へ伝達
する。 この場合は、演算命令は実行ステージＥＸＣＳの演算器
２２２へ与えられた正しいデータＯＰ１，ＯＰ２に従っ
た演算を実行しており、それの演算結果が、何らパイプ
ラインを乱すことなくライトバックサイクルにおいて対
応のレジスタへ書込まれる。

【００７１】上述のように演算命令はメモリアクセスを
行なわないことを利用し、メモリアクセスステージＭＥ
ＭＳにおいてデータメモリ２５４からのロードされたデ
ータとソースレジスタからのデータとの選択動作を行な
って正しいデータに対する演算を行なうことにより、演
算命令は何らパイプラインを乱されることなく実行され
ることになり、このためパイプラインをストールしたり
、無駄な“ＮＯＰ”命令を命令コード中に挿入する必要
がなく、高速で正しい演算結果を得ることができる。

【００７２】図３は図１に示す命令デコードステージＩ
ＤＳに含まれる判別回路２１２の具体的構成の一例を示
す図である。図３において、判別回路２１２は、一致検
出回路２０８および２１０の検出信号ＭＳ１およびＭＳ
２の論理和を取るＯＲゲート回路３１０と、検出信号Ｍ
Ｓ１およびＭＳ２を受けるゲート回路３１２とを含む。 ゲート回路３１０から制御信号ｉｚｏｎが発生され、ゲ
ート回路３１２から制御信号ｏｐｃｏｄｅが発生される
。ゲート回路３１０は検出信号ＭＳ１およびＭＳ２のい
ずれか一方が少なくとも“真状態”となったときに制御
信号ｉｚｏｎを真状態にする。

【００７３】ゲート回路３１２はその真入力に検出信号
ＭＳ１を受け、その偽入力に検出信号ＭＳ２を受けるＡ
ＮＤゲート回路より構成される。ゲート回路３１２は、
検出信号ＭＳ１が真状態にありかつ検出信号ＭＳ２が偽
状態のときに制御信号ｏｐｃｏｄｅを真状態にし、検出
信号ＭＳ１が偽状態、検出信号ＭＳ２が真状態の場合に
は、制御信号ｏｐｃｏｄｅを偽状態に設定する。

【００７４】この図３に示すゲート回路３１２の構成に
おいては、検出信号ＭＳ１およびＭＳ２がともに真状態
になることはない場合を想定している。より正確な制御
信号を発生するために、このゲート回路３１２を省略し
、制御信号ｏｐｃｏｄｅを２ビットの制御信号ＭＳ１，
ＭＳ２により構成してもよい。図４は図１に示す制御回
路２２８の具体的構成の一例を示す図である。図４にお
いて制御回路２２８は、制御信号ｉｚｏｎおよびｏｐｃ
ｏｄｅを受けるゲート回路３２０と３３０を含む。 ゲート回路３２０から制御信号ｓｅｌ　　ｏｐ１が発生
され、ゲート回路３３０から制御信号ｓｅｌ　　ｏｐ２
が発生される。

【００７５】ゲート回路３２０は制御信号ｉｚｏｎおよ
び制御信号ｏｐｃｏｄｅがともに真状態のときに制御信
号ｓｅｌ　　ｏｐ１を真状態とする。すなわち、検出信
号ＭＳ１が真状態にあり、かつ制御信号ｉｚｏｎが発生
されている場合には、第１ソースレジスタのデータを伝
達すべきことが指定される。

【００７６】ゲート回路３３０はその真入力に制御信号
ｉｚｏｎを受け、その偽入力に制御信号ｏｐｃｏｄｅを
受ける。ゲート回路３３０は制御信号ｉｚｏｎが真状態
にあり、制御信号ｏｐｃｏｄｅが偽状態のときに制御信
号ｓｅｌ　　ｏｐ２を真状態に設定する。すなわち、第
２のソースレジスタのオペランドとしてロードデータを
利用する場合には制御信号ｓｅｌ　　ｏｐ２が発生され
る。 制御信号ｓｅｌ　　ｒｅｓｕｌｔは制御信号ｉｚｏｎを
そのまま利用する。ここで制御回路２２８は実行ステー
ジＥＸＣＳに含まれており、命令デコードステージＩＤ
Ｓからの制御信号ｏｐｃｏｄｅおよびｉｚｏｎから制御
信号ｓｅｌ　　ｏｐ１，ｓｅｌ　　ｏｐ２およびｓｅｌ
　　ｒｅｓｕｌｔは１クロックサイクル遅れて確定状態
となる。 この構成は、図４に示す構成においてゲート回路３２０
および３３０の前段に、Ｔクロックでデータをラッチす
る１つのＴラッチとこのＴラッチ出力をＬクロックに従
ってラッチするＬラッチを設けておけば得られる。これ
に代えてゲート回路３２０および３３０の出力部にこの
ＴラッチおよびＬラッチを設ける構成としてもよい。

【００７７】図５は命令デコーダ／コントローラ２００
からの信号ｌｏａｄがセレクタ２６０へ与えられるまで
の経路を示す図である。図５において、命令デコーダ／
コントローラ２００で発生された制御信号φｌｏａｄの
伝達経路は、クロック位相で制御信号φｌｏａｄをラッ
チするＴラッチ３４１と、このＴラッチ３４１の出力を
Ｌクロック位相でラッチするＬラッチ３４２と、このＬ
ラッチ３４２の出力をＴクロック位相でラッチするＴラ
ッチ３４３と、Ｔラッチ３４３の出力をＬクロック位相
でラッチするＬラッチ３４４を含む。Ｌラッチ３４４の
出力がセレクタ２６０の制御入力へ与えられる。この構
成によれば図２に示す構成においてサイクル２のＬクロ
ック位相で発生された制御信号φｌｏａｄは、クロック
サイクル４のＬクロック位相でラッチ３４４によりラッ
チされ、確定状態となる。

【００７８】なお選択回路２４２および２４４の構成は
通常の選択回路の構成を利用することができる。また、
演算器２２２および２４８の構成は、両者が同一の演算
内容を実行する構成であればよい。

【００７９】さらに、ライトバックステージＷＢＳにお
いては、データメモリ２５４の出力はセレクタ２６０を
介してレジスタ２６２へ与えられている。これに代えて
、データメモリ２５４からのロードデータは選択回路２
４２および２４４へバイパスしかつ同時にレジスタ２６
２とＩ／Ｏレジスタ（図示せず）へ格納し、このレジス
タ２６２とＩ／Ｏレジスタの内容を制御信号φｌｏａｄ
およびｓｅｌ　　ｒｅｓｕｌｔに従って選択してレジス
タファイルへ書込むように構成してもよい。

【００８０】図６はセレクタ２６０の実現する論理を一
覧にして示す図である。セレクタ２６０は、制御信号φ
ｌｏａｄおよび制御信号ｓｅｌ　　ｒｅｓｕｌｔがとも
に偽を示す“０”の場合入力Ａへ与えられたレジスタ２
５０からの出力を選択する。制御信号φｌｏａｄが真状
態の“１”にあり、制御信号ｓｅｌ　　ｒｅｓｕｌｔが
偽状態の“０”の場合には、入力Ｃへ与えられたデータ
メモリ２５４からのロードデータが選択される。制御信
号φｌｏａｄが偽状態の“０”、かつ制御信号ｓｅｌ　
　ｒｅｓｕｌｔが真状態の“１”の場合には入力Ｂへ与
えられたレジスタ２５２からのデータすなわちメモリア
クセスステージで行なわれた演算結果が選択される。こ
の論理を実現するための回路構成としては種々の構成を
考えることができ、３ｔｏ１の選択回路であればどのよ
うな構成であってもよい。

【００８１】また演算処理装置としてはパイプライン方
式に従って命令を並列実行する構成であればどのような
演算処理装置であってもよい。

【００８２】

【発明の効果】以上のように、この発明に従えば、デー
タメモリからのロードデータをバイパスし、レジスタフ
ァイルからのデータをそのまま演算する経路と、このレ
ジスタファイルデータとロードメモリデータとを選択し
て演算する経路と２系統設け、このロード命令と演算命
令との依存関係に従って演算系統の選択を行なうように
構成したため、ロード命令に続く演算命令においてパイ
プラインの乱れを生じさせることがなく、パイプライン
のストールおよびパイプラインストール防止用の“ＮＯ
Ｐ”などの無駄な命令の挿入の必要がなく、高速で命令
を実行することのできる演算処理装置を得ることができ
る。またこの構成は従来のロードフォワーディングの構
成をほぼそのまま利用することができ、大幅な仕様変更
をもたらすことなく簡易な回路構成で高速で命令を実行
することのできる演算処理装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例である演算処理装置の要部
の構成を示す図である。

【図２】図１に示す演算処理装置の動作を示す信号波形
図である。

【図３】図１に示す判別回路の具体的構成の一例を示す
図である。

【図４】図１に示す制御回路の具体的構成の一例を示す
図である。

【図５】図１に示す制御信号φｌｏａｄの伝達経路を示
す図である。

【図６】図１に示すセレクタ２６０の実現する論理を一
覧にして示す図である。

【図７】パイプライン方式のＲＩＳＣコンピュータの一
般的構成を示す図である。

【図８】図７に示すＲＩＳＣコンピュータの命令実行態
様を示す図である。

【図９】ＲＩＳＣコンピュータにおいて用いられるクロ
ック信号を示す図である。

【図１０】従来のパイプライン方式の演算処理装置にお
ける命令のデータ依存関係が生じた場合のパイプライン
の乱れを例示する図である。

【図１１】従来のＲＩＳＣコンピュータにおいて用いら
れるバイパス機構を実現するための構成を概略的に示す
図である。

【図１２】図１１に示すバイパス論理の具体的構成を示
す図である。

【図１３】従来のバイパス機構を用いた際のパイプライ
ンの乱れを例示する図である。

【符号の説明】

ＩＤＳ　　命令デコードステージ ＥＸＣＳ　　命令実行ステージ ＭＥＭＳ　　命令アクセスステージ ＷＢＳ　　ライトバックステージ ＩＦＳ　　命令フェッチステージ ２００　　命令デコーダ／コントローラ２０２，２０４
，２０６　　レジスタ ２０８，２１０　　一致検出回路 ２１２　　判別回路 ２２８　　制御回路 ２２２　　演算器 ２２４，２２６，２３２，２３４　　ソースオペランド
用のレジスタ ２４２，２４４　　選択回路 ２４８　　演算器 ２５４　　データメモリ ２６０　　セレクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数のレジスタと、データ格納用のメ
   モリとを含み、与えられた命令をパイプライン方式で実
   行する演算処理装置であって、ロード命令に応答して前
   記メモリへアクセスし、対応のデータを読出すメモリア
   クセス手段、前記ロード命令に続いて与えられる演算命
   令に従って前記レジスタから処理されるべきデータを読
   出すレジスタアクセス手段、前記ロード命令と前記演算
   命令との依存関係の有無を判別する手段、前記レジスタ
   アクセス手段により読出されたデータに所定の演算を行
   なう第１の演算手段、前記判別手段の判別結果に従って
   前記メモリアクセス手段により読出されたデータと前記
   レジスタアクセス手段により読出されたデータとから所
   要のデータを選択する選択手段、前記選択手段により選
   択されたデータに所定の演算を行なう第２の演算手段、
   および前記判別手段の判別結果に従って前記第１および
   第２の演算手段の出力を選択する手段を備える、演算処
   理装置。