JP2894438B2 - パイプライン処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リオーダバッファ
やリザベーションステーション等を利用してアウト・オ
ブ・オーダで命令を実行するパイプライン処理装置（命
令パイプライン制御方式を採用する情報処理装置）に関
する。

【０００２】

【従来の技術】昨今の高性能ＭＰＵ（Ｍｕｌｔｉ Ｐｒ
ｏｃｅｓｓｉｎｇ Ｕｎｉｔ）においては、データキャ
ッシュがプロセッサと同一のＬＳＩ（Ｌａｒｇｅ Ｓｃ
ａｌｅＩｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップ
上に実装され、キャッシュとプロセッサ内の演算器とが
物理的および論理的に近く配置されることにより、キャ
ッシュアクセスのターンアラウンドタイム（以下、ＴＡ
Ｔ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）という）の短
縮が図られている。

【０００３】こうした場合、通常、キャッシュアクセス
のヒット／ミスの判定結果が判明するタイミングは、キ
ャッシュヒット時のデータが使用できるようになるサイ
クルと同一のタイミングか、そのサイクルの次のサイク
ルのタイミングになってしまうことが多い。これは、キ
ャッシュアドレスアレイから得たアドレスタグとキャッ
シュ読出しアドレスとを比較してヒット判定を行うのに
時間がかかるためである。

【０００４】ここで、ロード命令（ＬＯＡＤ命令。キャ
ッシュアクセス命令ともいう）のヒット／ミス判定が確
定してから、ロード命令の結果を参照する後続命令の実
行可否の判定を行っていたのでは、該後続命令のオペラ
ンドレディ／ビジーの判定が間に合わず、最速タイミン
グで該後続命令を演算器に投入することができなくな
り、データキャッシュをプロセッサと同一ＬＳＩに実装
したことによるロード命令のＴＡＴ短縮の効果が薄れて
しまいかねない。

【０００５】そこで、ロード命令のキャッシュアクセス
は必ずキャッシュヒットするものと仮定して、ロード命
令の結果を参照する後続命令を仮にオペランドレディと
判定してそのまま演算器に投入し、ロード命令がキャッ
シュミスだった場合には、キャッシュミスによるキャッ
シュフィルの間にロード命令の結果を参照する後続命令
を演算器投入以前の状態に戻し、キャッシュフィルが終
了した時点で遅滞なく該後続命令を演算器に再投入する
と言う技術が、特開平７−３１９６９３号公報におい
て、開示されている。

【０００６】上述の技術においては、ロード命令は必ず
キャッシュヒットするものと仮定されて後続命令のオペ
ランドレディ判定が行われ、そのまま後続命令が演算器
に投入され、先行するロード命令がキャッシュミスを起
こした場合には後続命令が演算器投入前の状態に戻され
てリトライが行われている。これにより、ロード命令の
ＴＡＴ短縮の効果を生かすことができる。

【０００７】しかし、上述の技術は、リオーダバッファ
やリザベーションステーションといった命令追越し機能
を持たないパイプライン処理装置に対しては有効である
が、命令追越し機能を備えるパイプライン処理装置で
は、次のような問題が生じる。

【０００８】すなわち、命令追い越しバッファ中にはロ
ード命令の結果を参照する後続命令が複数存在する可能
性があり、これらの後続命令の全てについて先行ロード
命令のキャッシュミス判定結果によりオペランドビジー
の解消（オペランドレディ）を取り消さねばならない場
合がある。また、ロード命令の後続命令が先行ロード命
令のキャッシュミス判定を待たずに演算器に投入される
場合には、該後続命令の結果を参照するさらに後続の命
令のオペランドビジーを解消させてしまうことがある。

【０００９】図１０に示す命令列を参照して、この問題
を説明する。

【００１０】ここでは、ロード命令のＴＡＴを２サイク
ルとし、演算命令のＴＡＴを１サイクルとする。

【００１１】ロード命令の結果を参照する後続命令
は、時刻Ｔ０でロード命令がキャッシュヒットすると仮
定してオペランドレディの判定がなされ、時刻Ｔ１には
実行開始が決定される。

【００１２】後続命令の実行開始が決定されたことに
より、時刻Ｔ１で後続命令がオペランドレディと判定
され、時刻Ｔ２で実行開始が決定される。

【００１３】さらに、後続命令の実行開始が決定され
たことにより、時刻Ｔ２で後続命令がオペランドレデ
ィと判定され、時刻Ｔ４で後続命令の実行開始が決定
される。

【００１４】ところで、ロード命令の実行においてキャ
ッシュミスが発生すると、時刻Ｔ３でキャッシュミスが
報告（通知）される。この時点では、すでにロード命令
と直接的または間接的に依存関係がある後続命令，
，およびがすでにオペランドレディと判定されてい
る。

【００１５】このような場合には、これらの全ての後続
命令のオペランドレディ判定を取り消して、キャッシュ
ミスのリカバ処理が終了した時点で後続命令以降の命
令を再実行しなくてはならない。また、オペランドレデ
ィ判定を取り消さなければならない命令は後続命令，
，およびだけとは限らず、ロード命令との依存関係
は解消したものの別の要因で命令追い越しバッファに留
まっている命令もあり得るし、さらに後続命令と依存
関係がある命令は後続命令だけとは限らない。後続命
令およびついても同じことが言えよう。

【００１６】前述の従来技術（特開平７−３１９６９３
号公報に記載された技術）において解決されているの
は、ロード命令のキャッシュミス後に後続命令のオペ
ランドレディ判定をやり直して再実行することのみであ
り、後続命令以後の間接的に依存関係がある命令やロ
ード命令と直接的な依存関係がある後続命令以外の命
令のオペランドレディ判定の取り消しまでは解決されて
いない。

【００１７】このように命令追い越しバッファを備えた
パイプライン処理装置では、先行のロード命令にキャッ
シュミスが発生した場合に、リトライやオペランドビジ
ーの解消の取り消しを行わねばならない後続命令が非常
に多くなり、このための制御が複雑になる。

【００１８】さらに、スーパースカラ等で同時に複数の
命令を演算器に投入する場合には、先行のロード命令の
キャッシュミスによる後続命令への影響は飛躍的に大き
くなる。

【００１９】このような後続命令のオペランドビジー解
消の取り消しの処理は、従来は、ロード命令のキャッシ
ュミスの影響がある後続命令を特定することが困難であ
ったため、キャッシュミスを発生したロード命令以降の
後続命令の全てを、実行済みか否かにかかわらず命令追
い越しバッファからパージし、再度それらの命令をフェ
ッチし直すということが行われていた。これは、キャッ
シュミスを起こしたロード命令の結果を参照する後続命
令のオペランドビジー／レディ等の演算器投入条件の判
定を最初からやり直すことになるため、制御が比較的簡
単で済むからである。

【００２０】

【発明が解決しようとする課題】ただし、昨今の最新Ｍ
ＰＵに搭載されるデータキャッシュは、少しでもプロセ
ッサへのデータ供給能力を高めて性能を向上させるため
に、ノン・ブロッキング・キャッシュ（キャッシュミス
によるキャッシュフィル制御中でも後続のキャッシュア
クセスを処理できる機構を備えたキャッシュメモリ）を
採用している。したがって、単一のキャッシュミスが発
生しただけでいちいちキャッシュミスが発生したロード
命令以降の後続命令をフェッチし直していたのでは、ノ
ン・ブロッキング・キャッシュの効果が損なわれてしま
う。

【００２１】また、命令追い越しバッファの中には、キ
ャッシュミスの影響がない命令も存在する可能性があ
り、本来これらの命令はキャッシュミスと関係なく演算
器に投入することが可能である。このような命令につい
て、先行ロード命令のキャッシュミス発生時に一律にパ
ージ／再フェッチを行うことなく、そのまま演算器に投
入することができれば、パイプライン処理装置の性能を
向上させることができる。

【００２２】本発明の目的は、こうした命令追い越しバ
ッファを使用したパイプライン処理装置において、キャ
ッシュアクセスのＴＡＴの短縮を図った場合の、キャッ
シュミスによる後続命令の再実行やオペランドビジー解
消の取り消しによる演算器投入条件の成立の取り消し
を、フェッチ済みの命令をパージして再フェッチを行う
ことなく、容易に行うための機構を提供することにあ
る。

【００２３】

【課題を解決するための手段】本発明のパイプライン処
理装置は、アウト・オブ・オーダ制御機能（命令追い越
しバッファ（オペランドの未確定やリソースの競合等の
要因により実行を即座に開始できない命令が実行可能な
状態になるまで保持しておくバッファ）を備えて実行条
件の整わない命令を実行条件の整っている後続命令が追
い越して実行できる機能）を有するパイプライン処理装
置において、１または複数のエントリの各エントリにつ
いて、エントリバリッドフラグ，ディスティネーション
（実行結果を格納するレジスタファイル内の領域の識別
情報），各入力オペランドに対するレディフラグ，およ
び各入力オペランドに対するタグ情報とともに、各エン
トリに情報が登録された命令の結果を各入力オペランド
として参照する後続命令の情報が登録されているエント
リを示す情報である各入力オペランドに対する後続参照
エントリ情報を保持する命令追い越しバッファと、前記
命令追い越しバッファへの命令の新規登録時に、当該命
令と依存関係がある命令の情報を保持するエントリ中の
後続参照エントリ情報にその依存関係を示す情報を登録
するエントリ登録手段と、ロード命令の結果を参照する
全ての後続命令の「オペランドレディ」の判定を該ロー
ド命令のキャッシュヒット／ミス判定を待たずに「キャ
ッシュヒット」を仮定して行うオペランドレディ判定手
段と、ロード命令がキャッシュミスを起こした場合に該
ロード命令と依存関係がある後続命令の全てを検出し
て、前記オペランドレディ判定手段によって行われた該
後続命令のオペランドレディの判定を取り消すオペラン
ドレディ取り消し手段とを有する。

【００２４】

【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。

【００２５】

【実施例】図１は、本発明のパイプライン処理装置の一
実施例の構成を示すブロック図である。本発明の要点
は、パイプライン処理装置の中でも、命令追い越しバッ
ファに関する制御内容にある。したがって、図１には、
主として、命令追い越しバッファ（命令追い越しバッフ
ァ１０）に関連する構成要素を記載している。なお、こ
のパイプライン処理装置の全体構成は、図６に示してい
る。

【００２６】本実施例のパイプライン処理装置は、複数
（ｎ＋１）のエントリを備える命令追い越しバッファ１
０と、エントリ登録手段２０と、オペランドレディ判定
手段３０と、オペランドレディ取り消し手段４０と、Ｄ
ステージデータ保持回路５０とを含んで構成されてい
る。

【００２７】図２は、命令追い越しバッファ１０の構成
を詳細に示す図である。命令追い越しバッファ１０は、
各エントリに、エントリバリッドフラグ（図２において
は「Ｖフラグ」で示す）１０１と、ディスティネーショ
ン（図２においては「ＤＥＳＴＩＮＡＴＩＯＮ」で示
す）１０２と、該エントリに情報が登録された命令の結
果をＹオペランド（第１の入力オペランド）として参照
する後続命令の情報が登録されているエントリ（命令追
い越しバッファ１０中のエントリ）を示す情報であるＹ
オペランド後続参照エントリ情報（図２においては「Ｙ
−ｏｐ後続参照エントリ情報」で示す）１０３と、該エ
ントリに情報が登録された命令の結果をＺオペランド
（第２の入力オペランド）として参照する後続命令の情
報が登録されているエントリを示す情報であるＺオペラ
ンド後続参照エントリ情報（図２においては「Ｚ−ｏｐ
後続参照エントリ情報」で示す）１０４と、Ｙオペラン
ドタグ情報（図２においては「Ｙ−Ｔａｇ」で示す）１
０５と、Ｙオペランドレディフラグ（図２においては
「Ｙ−ｒｄｙ」で示す）１０６と、Ｚオペランドタグ情
報（図２においては「Ｚ−Ｔａｇ」で示す）１０７と、
Ｚオペランドレディフラグ（図２においては「Ｚ−ｒｄ
ｙ」で示す）１０８とを保持している。

【００２８】Ｙ−ｏｐ後続参照エントリ情報１０３およ
びＺ−ｏｐ後続参照エントリ情報１０４は、それぞれ命
令追い越しバッファ１０のエントリ数と同じだけのビッ
ト幅を持っている。Ｙ−ｏｐ後続参照エントリ情報１０
３の各ビットは自エントリの命令の演算結果をＹ−オペ
ランドとして参照する命令のエントリに対応し、Ｚ−ｏ
ｐ後続参照エントリ情報１０４の各ビットは自エントリ
の命令の演算結果をＺ−オペランドとして参照する命令
のエントリに対応する。

【００２９】例えば、従来技術の説明で引用した図１０
の命令列において、ロード命令の情報がエントリ“０”
に登録されており、後続命令（該ロード命令の後続命
令）の情報がエントリ“５”に登録されており、後続
命令の情報がエントリ“７”に登録されている場合に
は、該ロード命令の情報が登録されているエントリ
“０”のＹ−ｏｐ後続参照エントリ情報１０３のビット
“５”が１（０および１のうちの１）になっており、後
続命令の情報が登録されているエントリ“５”のＹ−
ｏｐ後続参照エントリ情報１０３のビット“７”が１に
なっている。

【００３０】図３は、エントリ登録手段２０の構成を詳
細に示す図である。エントリ登録手段２０は、新規エン
トリ管理部２１と、デコーダ２２と、各エントリ毎に存
在するコンパレータ２３，コンパレータ２４，ＡＮＤゲ
ート２５，ＡＮＤゲート２６，ＯＲゲート群２７，およ
びＯＲゲート群２８とを含んで構成されている。ここ
で、コンパレータ２３，ＡＮＤゲート２５，およびＯＲ
ゲート群２７はＹオペランドに対する構成要素であり、
コンパレータ２４，ＡＮＤゲート２６，およびＯＲゲー
ト群２８はＺオペランドに対する構成要素である。

【００３１】図４は、オペランドレディ判定手段３０の
構成を詳細に示す図である。オペランドレディ判定手段
３０は、Ｙオペランドに対して各エントリ毎に存在する
コンパレータ３１（一方の入力が演算命令終了タグ信号
であるコンパレータ），コンパレータ３２（一方の入力
がロード予測タグ信号であるコンパレータ），ＯＲゲー
ト３３，およびＡＮＤゲート３４と、Ｚオペランドに対
して各エントリ毎に存在するコンパレータ３５（一方の
入力が演算命令終了タグ信号であるコンパレータ），コ
ンパレータ３６（一方の入力がロード予測タグ信号であ
るコンパレータ），ＯＲゲート３７，およびＡＮＤゲー
ト３８とを含んで構成されている。

【００３２】図５は、オペランドレディ取り消し手段４
０の構成を詳細に示す図である。オペランドレディ取り
消し手段４０は、Ｙオペランド（第１の入力オペラン
ド）に対応するＹオペランドレディ取り消し手段４１
と、Ｚオペランド（第２の入力オペランド）に対応する
Ｚオペランドレディ取り消し手段４２とから構成されて
いる。各入力オペランドに対応するオペランドレディ取
り消し手段（ここでは、Ｙオペランドレディ取り消し手
段４１で代表させて説明する）は、デコーダ４０１およ
び４０２と、ＡＮＤゲート群４０３および４０４と、Ｏ
Ｒゲート４０５および４０６と、ＡＮＤゲート群４０７
と、ＯＲゲート４０８と、ＡＮＤゲート４０９と、ＡＮ
Ｄゲート群４１０，４１１，および４１２と、ＯＲゲー
ト群４１３とを含んで構成されている。

【００３３】図６は、先に述べたように、本実施例のパ
イプライン処理装置の全体構成を示すブロック図であ
る。ただし、図１に示すエントリ登録手段２０，オペラ
ンドレディ判定手段３０，およびオペランドレディ取り
消し手段４０や、本パイプライン処理装置を統合的に管
理するパイプライン管理ブロックについては、図全体が
繁雑となるので図６には記載していない。

【００３４】ここで、図６に示すパイプライン処理装置
（すなわち、図１に示す本実施例のパイプライン処理装
置）の全体像について簡単に説明を行う。

【００３５】命令バッファから読み出された命令は、い
ったんＤステージデータ保持回路５０に保持され、その
後命令追い越しバッファ１０に登録される。

【００３６】命令追い越しバッファ１０中の命令は、実
行条件の整ったものから、その実行が開始される。この
とき、実行条件の整っていない命令は、後続命令に追い
越されることもある。

【００３７】また、命令追い越しバッファ１０からの命
令の削除は、該当する命令の実行が開始されたときに行
われるのではなく、該命令と該命令に先行する命令の全
てとが終了したときに行われる。

【００３８】実行が開始された命令は、Ｉステージデー
タ保持回路に送られ、さらにＩステージデータ保持回路
によって示されるレジスタファイルのエントリが読み出
されて、その読み出しに基づいてＸ０ステージデータ保
持回路に送られる。

【００３９】Ｘ０ステージのデータ（命令）は、演算命
令であれば演算器に投入され、ロード命令等のメモリア
クセス系の命令であればアドレス加算器に投入される。

【００４０】ここで、Ｘ０ステージのデータがロード命
令であればキャッシュの読み出しデータがレジスタファ
イルに書き込まれ、演算命令であれば演算器の出力結果
がレジスタファイルに書き込まれる。本パイプライン処
理装置では、このような書き込みを実現するために、こ
れらのデータをアドレス加算器や演算器の入力に直接投
入するデータ差し替えパスが備えられている。これによ
り、本パイプライン処理装置は、先行命令の結果を参照
する後続命令へのデータの受け渡しに要するサイクル数
を短縮し、性能向上を図っている。

【００４１】図７は、本実施例のパイプライン処理装置
で取り扱われる命令のフォーマットを示す図である。

【００４２】この命令は、命令コードを示すＯＰフィー
ルドと、Ｘオペランド（演算結果の格納先のオペラン
ド）を示すＸフィールドと、Ｙオペランド（演算の第１
の入力オペランド）を示すＹフィールドと、Ｚオペラン
ド（演算の第２の入力オペランド）を示すＺフィールド
とからなる。

【００４３】図８および図９は、各入力オペランドに対
するレディフラグ（ここでは、Ｙ−ｒｄｙ１０６）の点
灯時のタイミングを説明するための図（タイミングチャ
ート）である。

【００４４】次に、このように構成された本実施例のパ
イプライン処理装置の動作（命令追い越しバッファ１０
の制御に関する動作を中心とした動作）について説明す
る。

【００４５】（１） 第１に、命令追い越しバッファ１
０への新規な命令の情報の登録時の動作について説明す
る。

【００４６】まず、エントリ登録手段２０は、Ｖフラグ
（エントリバリッドフラグ）１０１およびＤＥＳＴＩＮ
ＡＴＩＯＮ（ディスティネーション）１０２の登録を次
のようにして行う（図１参照）。

【００４７】新規登録エントリ管理部２１は、命令バッ
ファ（図６参照）から読み出されてきたＤステージデー
タ保持回路５０上の命令を登録するエントリ番号を指示
している。

【００４８】デコーダ２２は、このエントリ番号をデコ
ードして対応するエントリ（命令追い越しバッファ１０
中のエントリ）のＤＥＳＴＩＮＡＴＩＯＮ１０２に該命
令のＸフィールドの値（Ｘオペランド）を登録し、また
Ｖフラグ１０１に該エントリが有効である旨の情報をセ
ットする。ここで、Ｖフラグ１０１の内容は、該エント
リが有効なときには１であり、無効なときには０である
ものとする。

【００４９】次に、エントリ登録手段２０は、以下のよ
うにして、後続参照エントリ情報セット制御処理（ここ
では、Ｙ−ｏｐ後続参照エントリ情報１０３への情報の
セットに関する処理について説明する）を行う（図３参
照）。

【００５０】命令追い越しバッファ１０の各エントリの
ＤＥＳＴＩＮＡＴＩＯＮ１０２は、該エントリに格納さ
れている命令の結果の書き込み先のレジスタファイルの
エントリ番号を保持している。

【００５１】コンパレータ２３は、該ＤＥＳＴＩＮＡＴ
ＩＯＮ１０２内の情報と登録対象の命令のＹフィールド
内の情報（Ｙオペランド）とを比較し、比較結果を出力
する。

【００５２】ＡＮＤゲート２５は、該比較結果とＶフラ
グ１０１（該エントリ内のＶフラグ１０１）の内容との
論理積を示す信号を生成し、この信号をＹ−ｏｐ後続参
照エントリ情報１０３のストローブ信号とする。

【００５３】一方、ＯＲゲート群２７は、デコーダ２２
のデコード結果（新規登録エントリ管理部２５の内容
（命令追い越しバッファ１０に新規登録される命令の情
報がどのエントリに入るかを示す情報）がデコードされ
た値）とＹ−ｏｐ後続参照エントリ情報１０３の現在値
とのビット毎の論理和を生成する。このようにして生成
された信号が、Ｙ−ｏｐ後続参照エントリ情報１０３
（１を示すストローブ信号が与えられているエントリの
Ｙ−ｏｐ後続参照エントリ情報１０３）のセットデータ
となる。

【００５４】上記により、新規登録エントリ管理部２１
の示すエントリ番号の位置に新規登録される命令がすで
に登録済みの命令と依存関係がある場合には、先行命令
（該登録済みの命令）に対するＹ−ｏｐ後続参照エント
リ情報１０３の所定のビット（新規登録される命令の情
報が登録されるエントリに対応するビット）に１がセッ
トされる。

【００５５】なお、上記の説明は、Ｚ−ｏｐ後続参照エ
ントリ情報１０４のセットに関する処理についてもその
ままあてはまるので、Ｚ−ｏｐ後続参照エントリ情報１
０４のセット制御については説明を省略する。

【００５６】（２） 第２に、レディフラグ（図２中の
Ｙ−ｒｄｙ１０６およびＺ−ｒｄｙ１０８）セット制御
処理時の動作について説明する。

【００５７】オペランドレディ判定手段３０は、次に示
すように、命令追い越しバッファ１０の各エントリのＹ
−ｒｄｙ１０６のセットに関する動作を行う（図４参
照）。

【００５８】なお、かかる動作の前提として、命令追い
越しバッファ１０の各エントリのＹ−Ｔａｇ１０５に
は、該エントリに情報が登録されている命令のＹ−オペ
ランドＴａｇが登録されている。ここで、Ｙ−オペラン
ドＴａｇとは、その命令とＹオペランドについて依存関
係がある先行命令の情報が登録されているエントリ（命
令追い越しバッファ１０のエントリ）のエントリ番号が
該当する。

【００５９】また、図４中の「実行演算命令タグ信号」
とは、演算器により実行されることが決定した演算命令
の情報が登録されているエントリのエントリ番号を示す
信号である。

【００６０】さらに、図４中の「ロード予測タグ信号」
とは、実行開始されてＩステージ上に存在するロード命
令の情報が登録されているエントリのエントリ番号を示
す信号である。

【００６１】さて、各エントリに対応するコンパレータ
３１は、該エントリのＹ−Ｔａｇ１０５の内容と実行演
算命令タグ信号の内容とを比較し、両者が同一であれば
１を出力する。同様に、各エントリに対応するコンパレ
ータ３２は、該エントリのＹ−Ｔａｇ１０５の内容とロ
ード予測タグ信号の内容とを比較し、両者が同一であれ
ば１を出力する。

【００６２】該エントリに対応するＯＲ回路３３は、該
コンパレータ３１の出力と該コンパレータ３２の出力と
の論理和を生成する。

【００６３】さらに、該エントリに対応するＡＮＤ回路
３４は、該論理和と該エントリ内のＶフラグ１０１の内
容との論理積と生成し、その生成信号を該エントリのＹ
−ｒｄｙ１０６へのセット信号（Ｓ）とする。

【００６４】上記について、図８および図９に示すタイ
ミングチャートにより、さらに説明を加える。

【００６５】まず、図８を参照して、先行命令が演算命
令の場合を説明する。

【００６６】図８の命令列において、命令の情報は命
令追い越しバッファ１０のエントリ“５”に登録されて
おり、命令の情報は命令追い越しバッファ１０のエン
トリ“７”に登録されているものとする。

【００６７】このとき、命令追い越しバッファ１０のエ
ントリ“７”のＹ−Ｔａｇ１０５は、“５”である。

【００６８】時刻Ｔ０で命令（演算命令）の実行開始
が決定されると、命令のエントリ番号すなわち実行演
算命令タグ信号の内容と命令追い越しバッファ１０のエ
ントリ“７”のＹ−Ｔａｇ１０５の内容とが一致するこ
とになる。これにより、時刻Ｔ１で、命令追い越しバッ
ファ１０のエントリ“７”のＹ−ｒｄｙ１０６が点灯す
る。

【００６９】この後、時刻Ｔ１で命令（演算命令）の
実行が決定されると、時刻Ｔ３で命令がＷステージに
到達し、命令がＸ０ステージに到達している。このと
き、命令の結果をデータ差し替えパスを使用すること
により演算器の入力に投入できる。

【００７０】次に、図９を参照して、先行命令がロード
命令の場合を説明する。なお、本発明に関しては、この
場合の動作が特に重要なものとなる。

【００７１】図９の命令列において、命令（ロード命
令）の情報は命令追い越しバッファ１０のエントリ
“１”に登録されており、命令（演算命令）の情報は
命令追い越しバッファ１０のエントリ“５”に登録され
ているものとする。

【００７２】時刻Ｔ０で、ロード命令である命令がＩ
ステージに存在すると、該ロード命令のエントリ番号す
なわちロード予測タグ信号の内容と命令追い越しバッフ
ァ１０のエントリ“５”のＹ−Ｔａｇ１０５の内容とが
一致することになる。これにより、時刻Ｔ１で、命令追
い越しバッファ１０のエントリ“５”のＹ−ｒｄｙ１０
６が点灯する。

【００７３】この後、時刻Ｔ１で命令の実行が決定さ
れると、時刻Ｔ３で該ロード命令（命令）がＷステー
ジに到達し、命令がＸ０ステージに到達している。こ
のとき、該ロード命令の結果をデータ差し替えパスを使
用することにより演算器の入力に投入できる。

【００７４】図８および図９では後続命令が演算命令で
ある場合について説明したが、後続命令がロード命令で
あっても同様の動作が行われる。

【００７５】なお、上記の説明は、Ｚ−ｒｄｙ１０８の
セット制御についてもそのままあてはまるので、Ｚ−ｒ
ｄｙ１０８のセット制御については説明を省略する。

【００７６】（３） 第３に、レディフラグリセット制
御処理時の動作について説明する。

【００７７】オペランドレディ取り消し手段４０内のＹ
オペランドレディ取り消し手段４１は、次に示すよう
に、命令追い越しバッファ１０の各エントリのＹ−ｒｄ
ｙ１０６のリセットに関する動作を行う（図５参照）。
ここで、Ｚオペランドレディ取り消し手段４２の動作も
同様であるので、ここでは、Ｙオペランドレディ取り消
し手段４１の動作によって代表させてオペランドレディ
取り消し手段４０の動作を説明する。

【００７８】なお、かかる動作の前提として、ロード命
令のキャッシュミスが検出されると、本実施例のパイプ
ライン処理装置を統合的に管理するパイプライン管理ブ
ロック（図示せず）から、キャッシュミスタグ信号，Ｘ
０ステージタグ信号，およびＩステージタグ信号が、オ
ペランドレディ取り消し手段４０に送出される。まず、
これらの信号について説明する。

【００７９】ロード命令のキャッシュミスは、図１０に
示すように、ロード命令のＷステージで検出される。キ
ャッシュミスが検出されると、上記の信号が送出され
る。

【００８０】キャッシュミスタグ信号とは、キャッシュ
ミスが発生したロード命令の情報が登録されているエン
トリ（命令追い越しバッファ１０中のエントリ）のエン
トリ番号を示す信号である。また、Ｘ０ステージタグ信
号およびＩステージタグ信号とは、それぞれ、Ｘ０ステ
ージに存在する演算命令の情報が登録されているエント
リのエントリ番号およびＩステージに存在する演算命令
の情報が登録されているエントリのエントリ番号を示す
信号である。

【００８１】さて、オペランドレディ取り消し手段４０
内のＹオペランドレディ取り消し手段４１は、それらの
信号に基づき、命令追い越しバッファ１０中のキャッシ
ュミス後続エントリ情報，Ｘ０ステージ命令後続参照エ
ントリ情報，およびＩステージ命令後続参照エントリ情
報を検出する。

【００８２】ここで、キャッシュミス後続エントリ情報
とは、キャッシュミスタグ信号で示されるエントリのＹ
−ｏｐ後続参照エントリ情報１０３が該当する。すなわ
ち、キャッシュミスが発生したロード命令の結果を参照
する命令が格納されているエントリを示す情報が、キャ
ッシュミス後続エントリ情報である。同様に、Ｘ０ステ
ージタグ信号およびＩステージタグ信号に基づき、Ｘ０
ステージ命令後続参照エントリ情報およびＩステージ命
令後続参照エントリ情報を得ることができる。

【００８３】一方、デコーダ４０１および４０２は、Ｘ
０ステージタグ信号およびＩステージタグ信号をそれぞ
れデコードし、信号ａおよび信号ｂを生成する。

【００８４】ＡＮＤゲート群４０３は、対応するビット
毎に、キャッシュミス後続エントリ情報と信号ａとの論
理積をとる。また、ＯＲゲート４０５は、該論理積の全
ビットの論理和を生成する。このＯＲゲート４０５の出
力が１であるということは、Ｘ０ステージ上の命令がキ
ャッシュミスを起こしたロード命令に対して依存関係が
あることを示している。

【００８５】同様に、ＡＮＤゲート群４０４は、対応す
るビット毎に、キャッシュミス後続エントリ情報と信号
ｂとの論理積をとる。また、ＯＲゲート４０６は、該論
理積の全ビットの論理和を生成する。このＯＲゲート４
０６の出力が１であるということは、Ｉステージ上の命
令がキャッシュミスを起こしたロード命令に対して依存
関係があることを示している。

【００８６】ＡＮＤゲート群４０７は、対応するビット
毎に、Ｘ０ステージ命令後続参照エントリ情報と信号ｂ
との論理積をとる。また、ＯＲゲート４０８は、該論理
積の全ビットの論理和を生成する。このＯＲゲート４０
８の出力が１であるということは、Ｉステージ上の命令
がＸ０ステージ上の命令に対して依存関係があることを
示している。

【００８７】さらに、ＡＮＤゲート４０９は、ＯＲゲー
ト４０５の出力とＯＲゲート４０８の出力との論理積を
生成する。このＡＮＤゲート４０９の出力が１であると
いうことは、キャッシュミスを起こしたロード命令の結
果をＸ０ステージ上の命令が参照しており、かつＸ０ス
テージ上の命令の結果をＩステージ上の命令が参照して
いることを示している。すなわち、ＡＮＤゲート４０９
の出力信号は、Ｉステージ上の命令がキャッシュミスを
発生したロード命令に対して間接的に依存関係があるこ
とを示している。

【００８８】上記のように、ＯＲゲート４０５，ＯＲゲ
ート４０６，およびＡＮＤゲート４０９により、キャッ
シュミスを発生したロード命令とパイプライン上の後続
命令との依存関係が全て判定されたことになる。

【００８９】この依存関係を再度整理すると、次の〜
に示すようになる。

【００９０】 ＯＲゲート４０５の出力は、「キャッ
シュミス発生ロード命令（キャッシュミスを起こしたロ
ード命令）→Ｘ０ステージ上命令（Ｘ０ステージ上の命
令）」の依存関係の有無を示す。

【００９１】 ＯＲゲート４０６の出力は、「キャッ
シュミス発生ロード命令→Ｉステージ上命令（Ｉステー
ジ上の命令）」の依存関係の有無を示す。

【００９２】 ＡＮＤゲート４０９の出力は、「キャ
ッシュミス発生ロード命令→Ｘ０ステージ上命令→Ｉス
テージ上命令」の依存関係の有無を示す。

【００９３】ここで、オペランドレディの判定を取り消
さなければならない後続命令には、次の〜に示すも
のがある。

【００９４】 キャッシュミス発生ロード命令の後続
参照命令

【００９５】 「キャッシュミス発生ロード命令→Ｘ
０ステージ上命令」の依存関係がある（ＯＲゲート４０
５の出力が点灯している）ときのＸ０ステージ上命令の
後続参照命令

【００９６】 「キャッシュミス発生ロード命令→Ｉ
ステージ上命令」の依存関係がある（ＯＲゲート４０６
の出力が点灯している）ときのＩステージ上命令の後続
参照命令

【００９７】 「キャッシュミス発生ロード命令→Ｘ
０ステージ上命令→Ｉステージ上命令」の依存関係があ
る（ＡＮＤゲート４０９の出力が点灯している）ときの
Ｉステージ上命令の後続参照命令

【００９８】Ｙオペランドレディ取り消し手段４１は、
これらの後続命令のオペランドレディの判定を取り消す
ための指示（Ｙオペランドレディキャンセル指示）を次
のようにして生成する。

【００９９】すなわち、ＡＮＤゲート群４１０は、Ｘ０
ステージ命令後続参照エントリ情報の各ビットとＯＲゲ
ート４０５の出力との論理積を生成する。また、ＡＮＤ
ゲート群４１１は、Ｉステージ命令後続参照エントリ情
報の各ビットとＯＲゲート４０６の出力との論理積を生
成する。さらに、ＡＮＤゲート群４１２は、Ｉステージ
命令後続参照エントリ情報の各ビットとＡＮＤゲート４
０９の出力との論理積を生成する。

【０１００】ＯＲゲート群４１３は、対応するビット毎
に、キャッシュミス後続参照エントリ情報とＡＮＤゲー
ト群４１０，４１１，および４１２の各出力との論理和
をとり、命令追い越しバッファ１０のエントリ数分のビ
ット幅を持つＹオペランドレディキャンセル指示を生成
する。

【０１０１】このＯＲゲート群４１３の出力（Ｙオペラ
ンドレディキャンセル指示）の特定のビットが１である
ということは、当該ビットに対応するエントリのＹオペ
ランドのオペランドレディの判定を取り消さなければな
らないことを示している。

【０１０２】このようにして生成されたＹオペランドレ
ディキャンセル指示は、図４中のＹ−ｒｄｙ１０６への
リセット信号（Ｒ）として命令追い越しバッファ１０に
与えられる。これにより、Ｙオペランドのオペランドレ
ディの判定を取り消すことができる。

【０１０３】なお、先にも述べたように、上記の説明は
Ｚオペランドレディ取り消し手段４２の動作についても
全く同様にあてはまるので、Ｚオペランドレディ取り消
し手段４２の動作に関する説明については省略する。

【０１０４】ところで、本実施例のパイプライン処理装
置は、図６に示すようなステージ構成の命令パイプライ
ンを実現するものであるとした。しかし、本発明のパイ
プライン処理装置に適用できる命令パイプラインのステ
ージ数およびステージの名称は図６に示すものに限定さ
れるものではない。

【０１０５】また、本実施例のパイプライン処理装置で
は、適用対象の命令のフォーマットが図７に示すもので
あるとした。しかし、命令のフォーマットは図７に示す
ものに限定されず、入力オペランドの数は１つまたは３
以上であっても本発明の適用に支障を及ぼすものではな
い（ただし、入力フォーマットの数に対応する数だけ、
レディフラグ，タグ情報，および後続参照エントリ情報
の組み合わせを命令追い越しバッファ１０内に設ける必
要がある）。

【０１０６】

【発明の効果】以上説明したように、本発明によって、
命令追い越しバッファを使用してキャッシュアクセスの
ＴＡＴの短縮を図るパイプライン処理装置において、ロ
ード命令のキャッシュミスによる後続命令の再実行やオ
ペランドビジーの解除の取り消しによる演算器投入条件
の成立の取り消しを容易に（フェッチ済みの命令をパー
ジして再フェッチするという処理を行うことなく）実現
することができるという効果が生じる。これにより、昨
今のＭＰＵ等で行われている「キャッシュメモリとプロ
セッサとの同一ＬＳＩへの搭載」や「ノン・ブロッキン
グ・キャッシュの採用」をさらに効果的なものとするこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１中の命令追い越しバッファの詳細な構成を
示す図である。

【図３】図１中のエントリ登録手段の詳細な構成を示す
図である。

【図４】図１中のオペランドレディ判定手段の詳細な構
成を示す図である。

【図５】図１中のオペランドレディ取り消し手段の詳細
な構成を示す図である。

【図６】図１に示すパイプライン処理装置の全体構成を
示すブロック図である。

【図７】図１に示すパイプライン処理装置で取り扱われ
る命令のフォーマットを示す図である。

【図８】各入力オペランドに対するレディフラグ点灯時
のタイミングを説明するための図（タイミングチャー
ト）である。

【図９】各入力オペランドに対するレディフラグ点灯時
のタイミングを説明するための図（タイミングチャー
ト）である。

【図１０】キャッシュミスを発生したロード命令と依存
関係がある命令列の例を示す図である。

【符号の説明】

１０ 命令追い越しバッファ ２０ エントリ登録手段 ２１ 新規登録エントリ管理部 ２２ デコーダ ２３，２４ コンパレータ ２５，２６ ＡＮＤゲート ２７，２８ ＯＲゲート群 ３０ オペランドレディ判定手段 ３１，３２，３５，３６ コンパレータ ３３，３７ ＯＲゲート ３４，３８ ＡＮＤゲート ４０ オペランドレディ取り消し手段 ４１ Ｙオペランドレディ取り消し手段 ４２ Ｚオペランドレディ取り消し手段 ５０ Ｄステージデータ保持回路 １０１ Ｖフラグ １０２ ＤＥＳＴＩＮＡＴＩＯＮ １０３ Ｙ−ｏｐ後続参照エントリ情報 １０４ Ｚ−ｏｐ後続参照エントリ情報 １０５ Ｙ−Ｔａｇ １０６ Ｙ−ｒｄｙ １０７ Ｚ−Ｔａｇ １０８ Ｚ−ｒｄｙ ４０１，４０２ デコーダ ４０３，４０４，４０７ ＡＮＤゲート群 ４０５，４０６，４０８ ＯＲゲート ４０９ ＡＮＤゲート ４１０，４１１，４１２ ＡＮＤゲート群 ４１３ ＯＲゲート群

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 アウト・オブ・オーダ制御機能を有する
   パイプライン処理装置において、 １または複数のエントリの各エントリについて、エント
   リバリッドフラグ，ディスティネーション，各入力オペ
   ランドに対するレディフラグ，および各入力オペランド
   に対するタグ情報とともに、各エントリに情報が登録さ
   れた命令の結果を各入力オペランドとして参照する後続
   命令の情報が登録されているエントリを示す情報である
   各入力オペランドに対する後続参照エントリ情報を保持
   する命令追い越しバッファと、 前記命令追い越しバッファへの命令の新規登録時に、当
   該命令と依存関係がある命令の情報を保持するエントリ
   中の後続参照エントリ情報にその依存関係を示す情報を
   登録するエントリ登録手段と、 ロード命令の結果を参照する全ての後続命令の「オペラ
   ンドレディ」の判定を該ロード命令のキャッシュヒット
   ／ミス判定を待たずに「キャッシュヒット」を仮定して
   行うオペランドレディ判定手段と、 ロード命令がキャッシュミスを起こした場合に該ロード
   命令と依存関係がある後続命令の全てを検出して、前記
   オペランドレディ判定手段によって行われた該後続命令
   のオペランドレディの判定を取り消すオペランドレディ
   取り消し手段とを有することを特徴とするパイプライン
   処理装置。
2. 【請求項２】 ＹオペランドおよびＺオペランドの２つ
   の入力オペランドを持つフォーマットの命令が取り扱わ
   れるパイプライン処理装置において、 各エントリにＶフラグ，ＤＥＳＴＩＮＡＴＩＯＮ，Ｙ−
   ｏｐ後続参照エントリ情報，Ｚ−ｏｐ後続参照エントリ
   情報，Ｙ−Ｔａｇ，Ｙ−ｒｄｙ，Ｚ−Ｔａｇ，およびＺ
   −ｒｄｙを保持する命令追い越しバッファを有すること
   を特徴とする請求項１記載のパイプライン処理装置。
3. 【請求項３】 Ｄステージ，Ｉステージ，Ｘ０ステー
   ジ，Ｘ１ステージ，およびＷステージを有する命令パイ
   プラインが採用されることを特徴とする請求項１または
   請求項２記載のパイプライン処理装置。