JP2000181715A - 命令制御装置及びその方法 - Google Patents
命令制御装置及びその方法Info
- Publication number
- JP2000181715A JP2000181715A JP10358982A JP35898298A JP2000181715A JP 2000181715 A JP2000181715 A JP 2000181715A JP 10358982 A JP10358982 A JP 10358982A JP 35898298 A JP35898298 A JP 35898298A JP 2000181715 A JP2000181715 A JP 2000181715A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- memory
- data
- address
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】
【課題】 命令制御装置及びその方法に関し、特にリザ
ベーションステーション及びレジスタ再ネーミング技術
を用いレジスタ−メモリ間命令及びメモリ−メモリ間命
令を効率良く実行する装置及びその方法を提供する。 【解決手段】 先行する命令において格納命令が解読さ
れるとそのデータ格納先のメモリアドレスを保持し且つ
データ格納元に割り当てられた更新バッファの情報を保
持すること、後続の命令が演算のソースデータとしてメ
モリアドレスからのフェッチデータを必要とする命令の
実行時にそのメモリアドレスと前記保持されたメモリア
ドレスとの一致を検出すること、前記一致によりリザベ
ーションステーションに登録された後続の命令のデータ
格納元情報を前記更新バッファの情報に置き換えるこ
と、前記置き換えによりメモリからのフェッチデータに
代えて前記更新バッファの格納データを使用すること、
から成る。
ベーションステーション及びレジスタ再ネーミング技術
を用いレジスタ−メモリ間命令及びメモリ−メモリ間命
令を効率良く実行する装置及びその方法を提供する。 【解決手段】 先行する命令において格納命令が解読さ
れるとそのデータ格納先のメモリアドレスを保持し且つ
データ格納元に割り当てられた更新バッファの情報を保
持すること、後続の命令が演算のソースデータとしてメ
モリアドレスからのフェッチデータを必要とする命令の
実行時にそのメモリアドレスと前記保持されたメモリア
ドレスとの一致を検出すること、前記一致によりリザベ
ーションステーションに登録された後続の命令のデータ
格納元情報を前記更新バッファの情報に置き換えるこ
と、前記置き換えによりメモリからのフェッチデータに
代えて前記更新バッファの格納データを使用すること、
から成る。
Description
【０００１】
【発明の属する技術分野】本発明は命令制御装置及びそ
の方法に関し、特に情報処理装置において命令処理を高
速に実行するために順序を外れた命令実行を可能とする
命令制御装置及びその方法に関する。
の方法に関し、特に情報処理装置において命令処理を高
速に実行するために順序を外れた命令実行を可能とする
命令制御装置及びその方法に関する。
【０００２】ここで、順序を外れた命令実行 (out-of-o
rder) とは、プログラムにより指示された命令順序とは
異なった順序で、入力データがそろった命令から随時実
行する処理をいう。命令の実行は任意の順序であるが、
プログラムからアクセス可能な資源、すなわち記憶域、
レジスタ内容等はプログラム順序で更新参照されたよう
に命令は実行される。
rder) とは、プログラムにより指示された命令順序とは
異なった順序で、入力データがそろった命令から随時実
行する処理をいう。命令の実行は任意の順序であるが、
プログラムからアクセス可能な資源、すなわち記憶域、
レジスタ内容等はプログラム順序で更新参照されたよう
に命令は実行される。
【０００３】
【従来の技術】ところで、命令処理を高速に実行するた
め順序を外れた命令実行を可能とする情報処理装置で
は、命令の解読サイクルの後に一旦リザベーションステ
−ションと呼ばれる解読済命令格納手段にその解読済命
令が複数格納される。そして、それらの解読順序に関係
なくソースオペランドが使用可能となった解読済命令が
選ばれてリザベーションステーションから演算器に命令
が発行される。
め順序を外れた命令実行を可能とする情報処理装置で
は、命令の解読サイクルの後に一旦リザベーションステ
−ションと呼ばれる解読済命令格納手段にその解読済命
令が複数格納される。そして、それらの解読順序に関係
なくソースオペランドが使用可能となった解読済命令が
選ばれてリザベーションステーションから演算器に命令
が発行される。
【０００４】また、順序を外れた命令実行を高速且つ効
率よく実行するために、レジスタ内容がプログラム順序
で更新参照されることを保障するレジスタ再ネーミング
技術が用いられる。レジスタ再ネーミング技術は、命令
で使用する論理レジスタを再ネーミングして各々異なる
物理レジスタ又はメモリに割り付け、複数命令による同
一レジスタの使用が競合する時でも互いの処理が独立に
実行可能な場合にはそれらを並列実行可能とさせる技術
である。シンプルな命令を高速に動作させるための機構
として効率的なハードウエアである。
率よく実行するために、レジスタ内容がプログラム順序
で更新参照されることを保障するレジスタ再ネーミング
技術が用いられる。レジスタ再ネーミング技術は、命令
で使用する論理レジスタを再ネーミングして各々異なる
物理レジスタ又はメモリに割り付け、複数命令による同
一レジスタの使用が競合する時でも互いの処理が独立に
実行可能な場合にはそれらを並列実行可能とさせる技術
である。シンプルな命令を高速に動作させるための機構
として効率的なハードウエアである。
【０００５】図１には、従来のレジスタ再ネーミング技
術の一例を示している。図１において、図示しない命令
キャッシュを介して命令レジスタ１０にフェッチされた
命令が論理レジスタＲの内容を更新する命令の場合、前
記論理レジスタＲに代えてレジスタ更新バッファ（ＲＵ
Ｂ: Register Update Buffer）１４が割り当てられる。
その割り当てのために、命令レジスタ１０上の論理レジ
スタアドレスを基に更新バッファアドレステーブル及び
レジスタ更新保留テーブル１１が索引される。
術の一例を示している。図１において、図示しない命令
キャッシュを介して命令レジスタ１０にフェッチされた
命令が論理レジスタＲの内容を更新する命令の場合、前
記論理レジスタＲに代えてレジスタ更新バッファ（ＲＵ
Ｂ: Register Update Buffer）１４が割り当てられる。
その割り当てのために、命令レジスタ１０上の論理レジ
スタアドレスを基に更新バッファアドレステーブル及び
レジスタ更新保留テーブル１１が索引される。
【０００６】前者の更新バッファアドレステーブルには
各汎用レジスタ（ＧＰＲ：GeneralPurpose Register）
に対応するレジスタ更新バッファア１４のアドレスが、
そして後者のレジスタ更新保留テーブル１１には汎用レ
ジスタの使用又は割り当てられたレジスタ更新バッファ
アの使用のいずれかを指示するレジスタ更新保留ビット
がそれぞれ格納されている。その索引の結果、論理レジ
スタＲに対応する更新バッファアのアドレスとその更新
保留指示が読みだされ、次段のリザベーションステーシ
ョン１２上に登録される。
各汎用レジスタ（ＧＰＲ：GeneralPurpose Register）
に対応するレジスタ更新バッファア１４のアドレスが、
そして後者のレジスタ更新保留テーブル１１には汎用レ
ジスタの使用又は割り当てられたレジスタ更新バッファ
アの使用のいずれかを指示するレジスタ更新保留ビット
がそれぞれ格納されている。その索引の結果、論理レジ
スタＲに対応する更新バッファアのアドレスとその更新
保留指示が読みだされ、次段のリザベーションステーシ
ョン１２上に登録される。
【０００７】リザベーションステーション１２では、演
算器１５に命令を発行する際に前記更新保留指示に従っ
て演算に用いるオペランドとして汎用レジスタ（ＧＰ
Ｒ）１３又はレジスタ更新バッファ（ＲＵＢ）１４のい
ずれかを指定する。
算器１５に命令を発行する際に前記更新保留指示に従っ
て演算に用いるオペランドとして汎用レジスタ（ＧＰ
Ｒ）１３又はレジスタ更新バッファ（ＲＵＢ）１４のい
ずれかを指定する。
【０００８】図２は、リザベーションステーション１２
のオペランド部の一構成例を示したものである。図２に
おいて、リザベーションステーション１２の各エントリ
ー１〜３にはそれぞれ演算器１５への発行命令が格納さ
れている。エントリー１の第１オペランドは更新保留指
示（Ｐ１）、レジスタアドレス（ＲＡ１）及び更新バッ
ファアドレス（ＵＢＡ１）から成り、第２オペランドも
同様にＰ２、ＲＡ２及びＵＢＡ２から成る。ここで、Ｐ
１がオン（＝１）ならＲＡ１が読み出され、Ｐ１がオフ
（＝０）ならＵＢＡ１が読みだされる。
のオペランド部の一構成例を示したものである。図２に
おいて、リザベーションステーション１２の各エントリ
ー１〜３にはそれぞれ演算器１５への発行命令が格納さ
れている。エントリー１の第１オペランドは更新保留指
示（Ｐ１）、レジスタアドレス（ＲＡ１）及び更新バッ
ファアドレス（ＵＢＡ１）から成り、第２オペランドも
同様にＰ２、ＲＡ２及びＵＢＡ２から成る。ここで、Ｐ
１がオン（＝１）ならＲＡ１が読み出され、Ｐ１がオフ
（＝０）ならＵＢＡ１が読みだされる。
【０００９】
【発明が解決しようとする課題】一方、レジスタに限ら
ずメモリ内容もプログラム順序で更新参照されるのを保
障する必要がある。そのため、従来技術においてはキャ
ッシュメモリにデータが格納されるまで、そこへのフェ
ッチアクセスは待機され、結果的に演算性能が低下する
という問題があった。
ずメモリ内容もプログラム順序で更新参照されるのを保
障する必要がある。そのため、従来技術においてはキャ
ッシュメモリにデータが格納されるまで、そこへのフェ
ッチアクセスは待機され、結果的に演算性能が低下する
という問題があった。
【００１０】例えば、図３には従来の命令演算タイムチ
ャートの一例が示されている。図３の（ａ）はレジスタ
−レジスタ間命令の一例を示し、また図３の（ｂ）はレ
ジスタ−メモリ間命令の一例を示したものである。ここ
で、Ｄサイクルは命令デコードサイクルであり、Ｐサイ
クルはレジスタ読み出しサイクル、Ｘサイクルは演算実
行サイクル、そしてＷサイクルは格納サイクルである。
ャートの一例が示されている。図３の（ａ）はレジスタ
−レジスタ間命令の一例を示し、また図３の（ｂ）はレ
ジスタ−メモリ間命令の一例を示したものである。ここ
で、Ｄサイクルは命令デコードサイクルであり、Ｐサイ
クルはレジスタ読み出しサイクル、Ｘサイクルは演算実
行サイクル、そしてＷサイクルは格納サイクルである。
【００１１】図３の（ａ）の命令１はレジスタ格納命令
であり、演算結果がＷサイクルで更新バッファに格納さ
れる。次に、命令２のレジスタ読み出し命令では、図３
の（ａ）に点線矢印で示すようにフォワーディング処理
によって命令１のＸサイクルの演算結果は直ちに命令２
で読み出される。このように、レジスタ−レジスタ間命
令では更新レジスタと読み出しレジスタとが干渉する場
合でもパイプライン演算処理に遅延は生じない。
であり、演算結果がＷサイクルで更新バッファに格納さ
れる。次に、命令２のレジスタ読み出し命令では、図３
の（ａ）に点線矢印で示すようにフォワーディング処理
によって命令１のＸサイクルの演算結果は直ちに命令２
で読み出される。このように、レジスタ−レジスタ間命
令では更新レジスタと読み出しレジスタとが干渉する場
合でもパイプライン演算処理に遅延は生じない。
【００１２】一方、図３の（ｂ）の命令１はメモリ格納
命令である。Ｗサイクルではストアバッファにデータが
格納される。続くＡサイクルでキャッシュラムのアドレ
スがセットされ、次のＢサイクルで前記データがキャッ
シュラムに書き込まれる。命令２のメモリ読み出し命令
では命令１で格納したメモリアドレスからソースデータ
をフェッチしなければならず、そのため図３の（ａ）の
レジスタ−レジスタ間命令と比較するとその演算実行の
ためにさらに４クロック分多く必要となる。
命令である。Ｗサイクルではストアバッファにデータが
格納される。続くＡサイクルでキャッシュラムのアドレ
スがセットされ、次のＢサイクルで前記データがキャッ
シュラムに書き込まれる。命令２のメモリ読み出し命令
では命令１で格納したメモリアドレスからソースデータ
をフェッチしなければならず、そのため図３の（ａ）の
レジスタ−レジスタ間命令と比較するとその演算実行の
ためにさらに４クロック分多く必要となる。
【００１３】そこで本発明の目的は、上記問題点に鑑
み、レジスタ−メモリ間命令においても先行する命令が
キャッシュメモリにデータを格納するまで待機すること
なく、後続の命令がフォワーディング処理によりそのデ
ータへのフェッチアクセスを直ちに実行できる手段を設
けることで、その演算性能を大幅に向上させた命令制御
装置及びその方法を提供することにある。また本発明の
目的は、さらにメモリ−メモリ間命令においても上記と
同様に後続の命令がフォワーディング処理により直ちに
データへのフェッチアクセスを可能とした命令制御装置
及びその方法を提供することにある。
み、レジスタ−メモリ間命令においても先行する命令が
キャッシュメモリにデータを格納するまで待機すること
なく、後続の命令がフォワーディング処理によりそのデ
ータへのフェッチアクセスを直ちに実行できる手段を設
けることで、その演算性能を大幅に向上させた命令制御
装置及びその方法を提供することにある。また本発明の
目的は、さらにメモリ−メモリ間命令においても上記と
同様に後続の命令がフォワーディング処理により直ちに
データへのフェッチアクセスを可能とした命令制御装置
及びその方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明は、命令実行の結
果を一時格納し、命令実行が完了する時点で汎用レジス
タを更新するための複数のレジスタ更新バッファと、指
定の汎用レジスタを更新するデータがどのレジスタ更新
バッファに格納されるかを示す更新バッファアドレステ
ーブルと、指定の汎用レジスタが更新保留になっている
ことを示すレジスタ更新保留テーブルと、汎用レジスタ
アドレス、該汎用レジスタに対応する前記更新バッファ
アドレステーブルから出力されたレジスタ更新バッファ
アドレス、及び該汎用レジスタの更新保留指示を格納す
るリザベーションステーションと、を有し、更新保留指
示がオンであれば指定されたレジスタ更新バッファを、
更新保留指示がオフであれば指定された汎用レジスタを
ソースデータとして用いる情報処理装置における命令制
御方法を対象とする。
果を一時格納し、命令実行が完了する時点で汎用レジス
タを更新するための複数のレジスタ更新バッファと、指
定の汎用レジスタを更新するデータがどのレジスタ更新
バッファに格納されるかを示す更新バッファアドレステ
ーブルと、指定の汎用レジスタが更新保留になっている
ことを示すレジスタ更新保留テーブルと、汎用レジスタ
アドレス、該汎用レジスタに対応する前記更新バッファ
アドレステーブルから出力されたレジスタ更新バッファ
アドレス、及び該汎用レジスタの更新保留指示を格納す
るリザベーションステーションと、を有し、更新保留指
示がオンであれば指定されたレジスタ更新バッファを、
更新保留指示がオフであれば指定された汎用レジスタを
ソースデータとして用いる情報処理装置における命令制
御方法を対象とする。
【００１５】本発明によれば、演算のソースデータとし
てメモリからのフェッチデータを必要とする命令の実行
時において、先行する命令においてメモリ領域の格納が
行われていなければ、該フェッチデータをレジスタ更新
バッファに格納して使用すること、先行する命令におい
てメモリ領域の格納が行われており且つその格納先アド
レスとフェッチデータの取り出し先アドレスが等しい場
合には、先行する命令が保持されるリザベーションステ
ーションから格納用レジスタを指定するための更新保留
指示、レジスタ更新バッファアドレス、汎用レジスタバ
ッファアドレスを該演算命令が保持されるリザベーショ
ンステーションのフェッチデータ指定情報領域にコピー
すること、該演算命令はメモリからフェッチされたデー
タの代わりに先行する格納命令において指定された格納
用レジスタを使用すること、から成る命令制御方法が提
供される。
てメモリからのフェッチデータを必要とする命令の実行
時において、先行する命令においてメモリ領域の格納が
行われていなければ、該フェッチデータをレジスタ更新
バッファに格納して使用すること、先行する命令におい
てメモリ領域の格納が行われており且つその格納先アド
レスとフェッチデータの取り出し先アドレスが等しい場
合には、先行する命令が保持されるリザベーションステ
ーションから格納用レジスタを指定するための更新保留
指示、レジスタ更新バッファアドレス、汎用レジスタバ
ッファアドレスを該演算命令が保持されるリザベーショ
ンステーションのフェッチデータ指定情報領域にコピー
すること、該演算命令はメモリからフェッチされたデー
タの代わりに先行する格納命令において指定された格納
用レジスタを使用すること、から成る命令制御方法が提
供される。
【００１６】また本発明によれば、演算のソースデータ
としてメモリからのフェッチデータを必要とし且つ演算
結果で汎用レジスタを更新する命令の実行時において、
該フェッチデータを汎用レジスタ更新用に割り当てられ
たレジスタ更新バッファに一時格納してソースデータと
して使用するとともに、演算結果を該レジスタ更新バッ
ファに再び格納すること、先行する命令の格納先アドレ
スとフェッチデータの取り出し先アドレスが等しいた
め、先行する命令が保持されるリザベーションステーシ
ョンから格納用レジスタを指定するためのレジスタ更新
バッファアドレスを該演算命令が保持されるリザベーシ
ョンステーションのフェッチデータ指定情報領域にコピ
ーする際に、該演算命令に割り当てられた更新バッファ
アドレスを別に保持すること、該コピー情報を基に、演
算結果が更新バッファに格納された後から該更新バッフ
ァがフェッチデータで更新されることを抑止すること、
を含む。
としてメモリからのフェッチデータを必要とし且つ演算
結果で汎用レジスタを更新する命令の実行時において、
該フェッチデータを汎用レジスタ更新用に割り当てられ
たレジスタ更新バッファに一時格納してソースデータと
して使用するとともに、演算結果を該レジスタ更新バッ
ファに再び格納すること、先行する命令の格納先アドレ
スとフェッチデータの取り出し先アドレスが等しいた
め、先行する命令が保持されるリザベーションステーシ
ョンから格納用レジスタを指定するためのレジスタ更新
バッファアドレスを該演算命令が保持されるリザベーシ
ョンステーションのフェッチデータ指定情報領域にコピ
ーする際に、該演算命令に割り当てられた更新バッファ
アドレスを別に保持すること、該コピー情報を基に、演
算結果が更新バッファに格納された後から該更新バッフ
ァがフェッチデータで更新されることを抑止すること、
を含む。
【００１７】さらに本発明によれば、先行する命令が、
メモリデータとメモリデータを演算してメモリに格納す
る命令であり、後続する命令が先行する命令の格納先ア
ドレスからフェッチデータを取り出す命令の実行時にお
いて、後続命令が格納されるリザベーションステーショ
ン中の該当する更新保留指示のリセットを抑止するこ
と、前記リセットの抑止により、先行するメモリ格納命
令が汎用レジスタを使用しない場合でも、後続の演算命
令がフェッチされたデータの代わりに先行する格納命令
において指定されたレジスタ更新バッファを使用するこ
と、を含む。
メモリデータとメモリデータを演算してメモリに格納す
る命令であり、後続する命令が先行する命令の格納先ア
ドレスからフェッチデータを取り出す命令の実行時にお
いて、後続命令が格納されるリザベーションステーショ
ン中の該当する更新保留指示のリセットを抑止するこ
と、前記リセットの抑止により、先行するメモリ格納命
令が汎用レジスタを使用しない場合でも、後続の演算命
令がフェッチされたデータの代わりに先行する格納命令
において指定されたレジスタ更新バッファを使用するこ
と、を含む。
【００１８】さらにまた本発明によれば、先行する命令
が、メモリデータとメモリデータを演算してメモリに格
納する命令であり、後続する命令が先行する命令の格納
先アドレスからフェッチデータを取り出す命令の実行時
においては、メモリに格納するデータを一時保持するた
めの更新バッファを汎用レジスタ更新のための更新バッ
ファとは別に備え、後続の演算命令がフェッチされたデ
ータの代わりに先行する格納命令において指定されたレ
ジスタ更新バッファを使用すること、を含む。
が、メモリデータとメモリデータを演算してメモリに格
納する命令であり、後続する命令が先行する命令の格納
先アドレスからフェッチデータを取り出す命令の実行時
においては、メモリに格納するデータを一時保持するた
めの更新バッファを汎用レジスタ更新のための更新バッ
ファとは別に備え、後続の演算命令がフェッチされたデ
ータの代わりに先行する格納命令において指定されたレ
ジスタ更新バッファを使用すること、を含む。
【００１９】
【発明の実施の形態】図４は、本発明による命令制御装
置の基本構成例を示したものである。図５は、図４の命
令制御装置の動作フロー図である。図４では図１の従来
例と相違する部分を太線で示している。ここでは、前記
太線部分を中心に本発明による命令制御装置の動作につ
いて説明する。また、その説明の対応個所には図５のス
テップ番号を付している。
置の基本構成例を示したものである。図５は、図４の命
令制御装置の動作フロー図である。図４では図１の従来
例と相違する部分を太線で示している。ここでは、前記
太線部分を中心に本発明による命令制御装置の動作につ
いて説明する。また、その説明の対応個所には図５のス
テップ番号を付している。
【００２０】命令レジスタ１０においてメモリ格納命令
（ストア命令）が解読されると（Ｓ１０１）、そのデー
タ格納先のメモリアドレス部Ａはメモリ格納アドレス保
持手段２０に格納される。また、データ格納元の論理レ
ジスタＲのアドレスからレジスタ再ネーミングのために
更新バッファアドレステーブル及びレジスタ更新保留テ
ーブル１１が索引され、対応する更新保留指示（Ｐ
１）、汎用レジスタアドレス（ＲＡ１）及び更新バッフ
ァアドレス（ＵＢＡ１）がリザベーションステーション
１２に格納される。それと同時に前記Ｐ１、ＲＡ１及び
ＵＢＡ１は一時格納手段２２にも格納される（Ｓ１０
２）。
（ストア命令）が解読されると（Ｓ１０１）、そのデー
タ格納先のメモリアドレス部Ａはメモリ格納アドレス保
持手段２０に格納される。また、データ格納元の論理レ
ジスタＲのアドレスからレジスタ再ネーミングのために
更新バッファアドレステーブル及びレジスタ更新保留テ
ーブル１１が索引され、対応する更新保留指示（Ｐ
１）、汎用レジスタアドレス（ＲＡ１）及び更新バッフ
ァアドレス（ＵＢＡ１）がリザベーションステーション
１２に格納される。それと同時に前記Ｐ１、ＲＡ１及び
ＵＢＡ１は一時格納手段２２にも格納される（Ｓ１０
２）。
【００２１】次に、命令レジスタ１０において後続のメ
モリ演算命令（例えば、メモリ−レジスタ加算命令等）
が解読されると（Ｓ１０３）、そのメモリアドレス部の
メモリアドレスは前記メモリ格納アドレス保持手段２０
が保持する先のメモリアドレスＡと比較器２１によって
比較される。それらが一致すると比較器２１は一致信号
を出力する（Ｓ１０４）。
モリ演算命令（例えば、メモリ−レジスタ加算命令等）
が解読されると（Ｓ１０３）、そのメモリアドレス部の
メモリアドレスは前記メモリ格納アドレス保持手段２０
が保持する先のメモリアドレスＡと比較器２１によって
比較される。それらが一致すると比較器２１は一致信号
を出力する（Ｓ１０４）。
【００２２】一致信号の出力によって、リザベーショ
ンステーション１２上の前記メモリ演算命令エントリー
における対応オペランドには、後続のメモリ演算命令に
より該当メモリアドレスからフェッチされるデータを格
納する更新バッファアドレスに代えて、前記一時格納手
段２２に格納された内容（Ｐ１、ＲＡ１及びＵＢＡ１）
がコピー（）される。同時に、前記格納先更新バッフ
ァアドレスは、更新バッファアドレス保持手段２３へ送
られ保持される。前記更新バッファアドレス保持手段２
３からはフェッチデータが更新バッファを更新しないよ
うに制御する制御信号が生成される（Ｓ１０５）。な
お、前記更新バッファアドレス保持手段２３の動作の詳
細については後述する。
ンステーション１２上の前記メモリ演算命令エントリー
における対応オペランドには、後続のメモリ演算命令に
より該当メモリアドレスからフェッチされるデータを格
納する更新バッファアドレスに代えて、前記一時格納手
段２２に格納された内容（Ｐ１、ＲＡ１及びＵＢＡ１）
がコピー（）される。同時に、前記格納先更新バッフ
ァアドレスは、更新バッファアドレス保持手段２３へ送
られ保持される。前記更新バッファアドレス保持手段２
３からはフェッチデータが更新バッファを更新しないよ
うに制御する制御信号が生成される（Ｓ１０５）。な
お、前記更新バッファアドレス保持手段２３の動作の詳
細については後述する。
【００２３】上述した本発明の構成によれば、先行命令
であるストア命令において所定のメモリアドレスに格納
するソースデータを保持する汎用レジスタ（すなわち対
応する更新バッファ）の内容が、後続のメモリ演算命令
で同じメモリアドレスの内容をフェッチアクセスするの
に代えて用いられる。その結果、本発明によれば本来レ
ジスタ−メモリ間命令であるものがレジスタ−レジスタ
間命令に置き換えられ、図３の（ａ）に示したようなレ
ジスタ間のフォワーディング処理を利用した高速パイプ
ライン演算が可能となる。
であるストア命令において所定のメモリアドレスに格納
するソースデータを保持する汎用レジスタ（すなわち対
応する更新バッファ）の内容が、後続のメモリ演算命令
で同じメモリアドレスの内容をフェッチアクセスするの
に代えて用いられる。その結果、本発明によれば本来レ
ジスタ−メモリ間命令であるものがレジスタ−レジスタ
間命令に置き換えられ、図３の（ａ）に示したようなレ
ジスタ間のフォワーディング処理を利用した高速パイプ
ライン演算が可能となる。
【００２４】図６以降は、本発明の一実施例を示したも
のである。図６は、本発明による第１の命令制御動作の
一例（レジスタ−メモリ間命令）を示したものである。
図６の（ｂ）は本発明による動作例を示しており、一方
図６の（ａ）には同じ動作を行う従来例を本発明との比
較のために示している。図６において、ロード命令（Ｌ
５，Ａ）により、メモリアドレスＡの内容が汎用レジ
スタ５にロードされる。続くストア命令（ＳＴ ５，
Ｂ）で汎用レジスタ５の内容がメモリアドレスＢにスト
アされる。最後に、加算命令（Ａ ６，Ｂ）で汎用レジ
スタ６の内容とメモリアドレスＢの内容が加算され、そ
の結果が同じ汎用レジスタ６に書き込まれる。
のである。図６は、本発明による第１の命令制御動作の
一例（レジスタ−メモリ間命令）を示したものである。
図６の（ｂ）は本発明による動作例を示しており、一方
図６の（ａ）には同じ動作を行う従来例を本発明との比
較のために示している。図６において、ロード命令（Ｌ
５，Ａ）により、メモリアドレスＡの内容が汎用レジ
スタ５にロードされる。続くストア命令（ＳＴ ５，
Ｂ）で汎用レジスタ５の内容がメモリアドレスＢにスト
アされる。最後に、加算命令（Ａ ６，Ｂ）で汎用レジ
スタ６の内容とメモリアドレスＢの内容が加算され、そ
の結果が同じ汎用レジスタ６に書き込まれる。
【００２５】図６の（ａ）の従来例ではストア命令の結
果がメモリに反映されたタイミング６以降でなければ後
続の命令はメモリからフェッチデータを取り出せないの
に対して、図６の（ｂ）ではストア命令の演算結果をフ
ォワーディング処理して直ちに使用することができる。
果がメモリに反映されたタイミング６以降でなければ後
続の命令はメモリからフェッチデータを取り出せないの
に対して、図６の（ｂ）ではストア命令の演算結果をフ
ォワーディング処理して直ちに使用することができる。
【００２６】図７〜図９は、図６の（ｂ）の本発明によ
る動作における各レジスタ内容等の変遷を命令サイクル
シーケンスに従って示したものである。図７は、図６の
（ｂ）のタイミング１の設定データ例を示している。タ
イミング１では、ロード命令（Ｌ ５，Ａ）により更新
バッファアドレステーブル及びレジスタ更新保留テーブ
ル１１が更新される。本例では、メモリアドレスＡから
フェッチされ汎用レジスタ５（ＧＲ５）を更新する内容
を保持するため更新バッファ１（Ｐ＝１，ＵＢＡ＝１）
が割り当てられる。
る動作における各レジスタ内容等の変遷を命令サイクル
シーケンスに従って示したものである。図７は、図６の
（ｂ）のタイミング１の設定データ例を示している。タ
イミング１では、ロード命令（Ｌ ５，Ａ）により更新
バッファアドレステーブル及びレジスタ更新保留テーブ
ル１１が更新される。本例では、メモリアドレスＡから
フェッチされ汎用レジスタ５（ＧＲ５）を更新する内容
を保持するため更新バッファ１（Ｐ＝１，ＵＢＡ＝１）
が割り当てられる。
【００２７】図８のタイミング２では、ストア命令（Ｓ
Ｔ ５，Ｂ）のメモリアドレスＢがメモリ格納アドレス
保持手段２０に格納される。同時に、ストア命令の汎用
レジスタアドレス５を基に更新バッファアドレステーブ
ル及びレジスタ更新保留テーブル１１が索引され、前記
ロード命令による更新結果を保持するＧＲ５（ＵＢＡ＝
１、Ｐ＝１）がリザベーションステーション１２のスト
ア命令エントリー及び一時格納手段２２に格納される。
Ｔ ５，Ｂ）のメモリアドレスＢがメモリ格納アドレス
保持手段２０に格納される。同時に、ストア命令の汎用
レジスタアドレス５を基に更新バッファアドレステーブ
ル及びレジスタ更新保留テーブル１１が索引され、前記
ロード命令による更新結果を保持するＧＲ５（ＵＢＡ＝
１、Ｐ＝１）がリザベーションステーション１２のスト
ア命令エントリー及び一時格納手段２２に格納される。
【００２８】また、同じタイミング２の加算命令（Ａ
６，Ｂ）におけるＤサイクルでは、命令レジスタ１０上
のメモリアドレスＢと前記メモリ格納アドレス保持手段
２０に格納されたメモリアドレスＢとが比較器２１で比
較される。本例ではその比較結果が一致し、一致信号
が出力される。
６，Ｂ）におけるＤサイクルでは、命令レジスタ１０上
のメモリアドレスＢと前記メモリ格納アドレス保持手段
２０に格納されたメモリアドレスＢとが比較器２１で比
較される。本例ではその比較結果が一致し、一致信号
が出力される。
【００２９】図９のタイミング３では、一致信号の出
力によって前記一時格納手段２２の内容（ＧＲ５；ＵＢ
Ａ＝１、Ｐ＝１）がリザベーションステーション１２の
加算命令エントリーのフェッチデータ格納先を示す領域
にコピーされる。その結果、先行するストア命令の演算
結果を保持する更新バッファ１（Ｐ＝１の場合）の内容
がフォワーディングされ直ちに後続の加算命令が実行さ
れる。このように、本実施例において加算命令はメモリ
からのフェッチデータの代わりに汎用レジスタ５又はＬ
命令の結果を保持するレジスタ更新バッファ１をソース
データとして使用するため、先行するストア命令がメモ
リにデータをストアするよりも早く後続の命令がそのデ
ータを使った演算を開始できる。
力によって前記一時格納手段２２の内容（ＧＲ５；ＵＢ
Ａ＝１、Ｐ＝１）がリザベーションステーション１２の
加算命令エントリーのフェッチデータ格納先を示す領域
にコピーされる。その結果、先行するストア命令の演算
結果を保持する更新バッファ１（Ｐ＝１の場合）の内容
がフォワーディングされ直ちに後続の加算命令が実行さ
れる。このように、本実施例において加算命令はメモリ
からのフェッチデータの代わりに汎用レジスタ５又はＬ
命令の結果を保持するレジスタ更新バッファ１をソース
データとして使用するため、先行するストア命令がメモ
リにデータをストアするよりも早く後続の命令がそのデ
ータを使った演算を開始できる。
【００３０】なお、図１０には図６の（ａ）の従来例に
おけるリザベーションステーション１２の加算命令エン
トリーの一例を示している。図１０に示すように、タイ
ミング３では前述した本発明によるフォワーディング処
理が実行されず、加算命令の更新バッファ（ＵＢＡ２）
にはメモリアドレスＢからフェッチするデータを格納す
る更新バッファアドレス（本例ではＵＢＡ２＝２）が指
定される。従って、先行するストア命令によるメモリへ
の格納が終了した時点で後続の加算演算が開始される。
おけるリザベーションステーション１２の加算命令エン
トリーの一例を示している。図１０に示すように、タイ
ミング３では前述した本発明によるフォワーディング処
理が実行されず、加算命令の更新バッファ（ＵＢＡ２）
にはメモリアドレスＢからフェッチするデータを格納す
る更新バッファアドレス（本例ではＵＢＡ２＝２）が指
定される。従って、先行するストア命令によるメモリへ
の格納が終了した時点で後続の加算演算が開始される。
【００３１】ところで、図１１には先行する加算命令に
おけるメモリからのフェッチデータが後続の加算命令の
フェッチデータよりも遅れる場合の一例を示している。
図１１の加算命令は、いずれもメモリからのフェッチデ
ータを汎用レジスタＧＲ５に加算し、その結果でＧＲ５
を更新するものである。
おけるメモリからのフェッチデータが後続の加算命令の
フェッチデータよりも遅れる場合の一例を示している。
図１１の加算命令は、いずれもメモリからのフェッチデ
ータを汎用レジスタＧＲ５に加算し、その結果でＧＲ５
を更新するものである。
【００３２】図１２は、上記のような場合に対処するた
めに拡張されたリザベーションステーション１２の一例
を示している。図１２では、新たに汎用レジスタを更新
した結果を保持する更新バッファアドレス（ＤＵＢＡ：
Destination Update Buffer Address ）が設けられてい
る。これについて前記図１１の例を用い、図１３及び図
１４に示すレジスタ内容を参照しながら説明する。
めに拡張されたリザベーションステーション１２の一例
を示している。図１２では、新たに汎用レジスタを更新
した結果を保持する更新バッファアドレス（ＤＵＢＡ：
Destination Update Buffer Address ）が設けられてい
る。これについて前記図１１の例を用い、図１３及び図
１４に示すレジスタ内容を参照しながら説明する。
【００３３】図１３に示すように、図１１のタイミング
１では先行する加算命令の解読結果に基づいて更新バッ
ファアドレステーブル及びレジスタ更新保留テーブル１
１が索引され汎用レジスタ５（ＧＲ５）に対応する更新
バッファ１（ＲＵＢ１）が取得される。また、汎用レジ
スタ５の更新結果を保持するＤＵＢＡに更新バッファ１
が割り当てられる。
１では先行する加算命令の解読結果に基づいて更新バッ
ファアドレステーブル及びレジスタ更新保留テーブル１
１が索引され汎用レジスタ５（ＧＲ５）に対応する更新
バッファ１（ＲＵＢ１）が取得される。また、汎用レジ
スタ５の更新結果を保持するＤＵＢＡに更新バッファ１
が割り当てられる。
【００３４】一方、図１４に示すように図１１のタイミ
ング２では後続の加算命令の解読結果に基づいて更新バ
ッファアドレステーブル及びレジスタ更新保留テーブル
１１が索引され、同じ汎用レジスタ５（ＧＲ５）に次の
更新バッファ２が割り当てられる。また、上記と同様に
ＤＵＢＡにも更新バッファ２が割り当てられる。
ング２では後続の加算命令の解読結果に基づいて更新バ
ッファアドレステーブル及びレジスタ更新保留テーブル
１１が索引され、同じ汎用レジスタ５（ＧＲ５）に次の
更新バッファ２が割り当てられる。また、上記と同様に
ＤＵＢＡにも更新バッファ２が割り当てられる。
【００３５】ここでは、先行する命令のフェッチデータ
が後続のフェッチデータよりも遅れるケースを考慮し、
メモリからのフェッチデータは前記ＤＵＢＡで指定され
た更新バッファ２に一時格納される。命令は汎用レジス
タ用のデータがそろった時点で、汎用レジスタ及び前記
更新バッファのデータが演算器に与えられる。
が後続のフェッチデータよりも遅れるケースを考慮し、
メモリからのフェッチデータは前記ＤＵＢＡで指定され
た更新バッファ２に一時格納される。命令は汎用レジス
タ用のデータがそろった時点で、汎用レジスタ及び前記
更新バッファのデータが演算器に与えられる。
【００３６】次に、先行する加算命令の演算結果がその
ＤＵＢＡで指定した更新バッファ１に出力されるのを待
って（Ｐ１＝１、ＵＢＡ１＝１）、そのフォワーディン
グ処理が行なわれ後続の演算が開始される。その演算結
果は、ＤＵＢＡで指定された更新バッファ２に格納さ
れ、次のＷサイクルで汎用レジスタ５に書き込まれる。
ＤＵＢＡで指定した更新バッファ１に出力されるのを待
って（Ｐ１＝１、ＵＢＡ１＝１）、そのフォワーディン
グ処理が行なわれ後続の演算が開始される。その演算結
果は、ＤＵＢＡで指定された更新バッファ２に格納さ
れ、次のＷサイクルで汎用レジスタ５に書き込まれる。
【００３７】しかしながら、上述した演算動作を行うマ
シンにおいて本発明の第１の命令制御動作であるストア
命令後に同じメモリアドレスからのフェッチ動作を実行
した場合、演算器からの演算結果とメモリからのフェッ
チデータとが同時に同じ更新バッファに書き込まれるケ
ースが発生する。
シンにおいて本発明の第１の命令制御動作であるストア
命令後に同じメモリアドレスからのフェッチ動作を実行
した場合、演算器からの演算結果とメモリからのフェッ
チデータとが同時に同じ更新バッファに書き込まれるケ
ースが発生する。
【００３８】図１５は、その一例を示したものである。
図１５では、本発明によるフォワーディング処理（スト
アフェッチフォワーディング）を用いた加算命令（Ａ
６，Ｂ）がＸサイクルでその演算結果を更新バッファ２
（ＲＵＢ２）に書き込む際に、同時刻の後続のメモリ演
算命令のＢサイクルでそのフェッチデータが同じ更新バ
ッファ２（ＲＵＢ２）に書き込まれる。
図１５では、本発明によるフォワーディング処理（スト
アフェッチフォワーディング）を用いた加算命令（Ａ
６，Ｂ）がＸサイクルでその演算結果を更新バッファ２
（ＲＵＢ２）に書き込む際に、同時刻の後続のメモリ演
算命令のＢサイクルでそのフェッチデータが同じ更新バ
ッファ２（ＲＵＢ２）に書き込まれる。
【００３９】図１０の例から明らかなように、ストアフ
ェッチフォワーディングを行なわない通常の加算命令の
ＤＵＢＡには更新バッファ２（ＲＵＢ２）が割り当てら
れる。そのため、図９のコピー処理後の加算命令の演算
結果は更新バッファ２に一時書き込まれる（演算器→Ｒ
ＵＢ２）。一方、図１５のカッコ内に示すように通常の
加算命令実行時のＢサイクル（フェッチデータ→ＲＵＢ
２）はストアフェッチフォワーディング処理時のＸサイ
クルと一致する。
ェッチフォワーディングを行なわない通常の加算命令の
ＤＵＢＡには更新バッファ２（ＲＵＢ２）が割り当てら
れる。そのため、図９のコピー処理後の加算命令の演算
結果は更新バッファ２に一時書き込まれる（演算器→Ｒ
ＵＢ２）。一方、図１５のカッコ内に示すように通常の
加算命令実行時のＢサイクル（フェッチデータ→ＲＵＢ
２）はストアフェッチフォワーディング処理時のＸサイ
クルと一致する。
【００４０】その結果、本発明によるストアフェッチフ
ォワーディング処理を実行した場合に限って、同じ更新
バッファ（本例ではＲＵＢ２）に同時に２つの書き込み
処理が発生する。図１６は、前記２つの同時書き込みを
防止するための更新バッファアドレス保持手段２３の動
作説明図である。
ォワーディング処理を実行した場合に限って、同じ更新
バッファ（本例ではＲＵＢ２）に同時に２つの書き込み
処理が発生する。図１６は、前記２つの同時書き込みを
防止するための更新バッファアドレス保持手段２３の動
作説明図である。
【００４１】図１６の（ａ）は、演算器１５又はデータ
キャシュ２４のデータのいずれかを選択して更新バッフ
ァＸ（ＲＵＢＸ：Ｘ＝０〜ｎ）１４に格納する一般的な
構成例を示したものである。図１５でいえば、加算命令
の演算結果又はメモリフェッチデータが更新バッファ２
に書き込まれる。
キャシュ２４のデータのいずれかを選択して更新バッフ
ァＸ（ＲＵＢＸ：Ｘ＝０〜ｎ）１４に格納する一般的な
構成例を示したものである。図１５でいえば、加算命令
の演算結果又はメモリフェッチデータが更新バッファ２
に書き込まれる。
【００４２】図１６の（ｂ）は、更新バッファアドレス
保持手段２３の一構成例を示したものである。前述した
ようにストア命令のデータ格納先情報がリザベーション
ステーション１２上の次の加算命令にコピーされる直前
のタイミングでその加算命令のＤＵＢＡの内容がバッフ
ァ３１に保持される。バッファ３１の内容はデコーダ３
２によってデコードされ、前述したストアフェッチフォ
ワーディング処理の際に同時に発生する２つの書き込み
処理のうちデータキャッシュ２４からのメモリフェッチ
データによる更新バッファＸの更新処理を禁止するフラ
グ信号（ＩＮＨ＿ＲＵＢＸ＿ＵＰＤＡＴＥ）が出力され
る。
保持手段２３の一構成例を示したものである。前述した
ようにストア命令のデータ格納先情報がリザベーション
ステーション１２上の次の加算命令にコピーされる直前
のタイミングでその加算命令のＤＵＢＡの内容がバッフ
ァ３１に保持される。バッファ３１の内容はデコーダ３
２によってデコードされ、前述したストアフェッチフォ
ワーディング処理の際に同時に発生する２つの書き込み
処理のうちデータキャッシュ２４からのメモリフェッチ
データによる更新バッファＸの更新処理を禁止するフラ
グ信号（ＩＮＨ＿ＲＵＢＸ＿ＵＰＤＡＴＥ）が出力され
る。
【００４３】前記フラグ信号は、図１６の（ｃ）に示す
ようにキャシュ側の出力をゲーティングしてメモリフェ
ッチデータによる更新バッファ２の更新を禁止する。こ
こで、＋Ｘ＿ＤＳＵＢＡ＿ＥＱ＿２信号はＸサイクルに
おける更新バッファ２のイネーブル信号であり、＋Ｂ＿
ＤＳＵＢＡ＿ＥＱ＿２信号はＢサイクルにおける更新バ
ッファ２のイネーブル信号である。
ようにキャシュ側の出力をゲーティングしてメモリフェ
ッチデータによる更新バッファ２の更新を禁止する。こ
こで、＋Ｘ＿ＤＳＵＢＡ＿ＥＱ＿２信号はＸサイクルに
おける更新バッファ２のイネーブル信号であり、＋Ｂ＿
ＤＳＵＢＡ＿ＥＱ＿２信号はＢサイクルにおける更新バ
ッファ２のイネーブル信号である。
【００４４】その結果、更新バッファ２には演算器出力
だけが格納され、フォワーディング処理により不要とな
ったキャッシュ２４からのフェッチデータは廃棄され
る。なお、ここでは更新バッファ２についてのみ示して
あるが、同様な回路は各更新バッファＸ毎に設けられて
おり、それらは同様に動作する。
だけが格納され、フォワーディング処理により不要とな
ったキャッシュ２４からのフェッチデータは廃棄され
る。なお、ここでは更新バッファ２についてのみ示して
あるが、同様な回路は各更新バッファＸ毎に設けられて
おり、それらは同様に動作する。
【００４５】図１７は、メモリ格納命令を使用する別の
演算シーケンスの一例を示している。図１７の（ａ）
は、ロード命令( Ｌ ５、Ａ）のＷサイクルでストア命
令( ＳＴ ５、Ｂ）のリザベーションステーション１２
上のＰビットがオフ（Ｐ１＝０）となる。これは、汎用
レジスタ５に正しい値が保持されたことを意味し、この
場合は次の加算命令（Ａ ６、Ｂ）におけるメモリフェ
ッチデータのフォワーディング処理は更新バッファから
ではなく汎用レジスタ５から行われる。
演算シーケンスの一例を示している。図１７の（ａ）
は、ロード命令( Ｌ ５、Ａ）のＷサイクルでストア命
令( ＳＴ ５、Ｂ）のリザベーションステーション１２
上のＰビットがオフ（Ｐ１＝０）となる。これは、汎用
レジスタ５に正しい値が保持されたことを意味し、この
場合は次の加算命令（Ａ ６、Ｂ）におけるメモリフェ
ッチデータのフォワーディング処理は更新バッファから
ではなく汎用レジスタ５から行われる。
【００４６】本例のように汎用レジスタの内容をストア
する命令については、これまで述べたメモリデータのフ
ェッチに代わるフォワーディング処理を矛盾なく実行で
きる。なお、ここで「命令」はＤＰＸＷのシーケンスを
有する一般の命令を示している。ところで、ストア命令
には汎用レジスタを介さずにメモリデータとメモリデー
タとを加算してメモリにストアする命令も存在する。
する命令については、これまで述べたメモリデータのフ
ェッチに代わるフォワーディング処理を矛盾なく実行で
きる。なお、ここで「命令」はＤＰＸＷのシーケンスを
有する一般の命令を示している。ところで、ストア命令
には汎用レジスタを介さずにメモリデータとメモリデー
タとを加算してメモリにストアする命令も存在する。
【００４７】図１７の（ｂ）は、そのような命令の一例
を示したものである。この場合、フォワーディングすべ
きデータは更新バッファ内にしか存在しないため、前記
図１７の（ａ）で示した先行命令のＷワイフル後のタイ
ミングでフォワーディングしようとすると正常に動作し
ない場合がある。
を示したものである。この場合、フォワーディングすべ
きデータは更新バッファ内にしか存在しないため、前記
図１７の（ａ）で示した先行命令のＷワイフル後のタイ
ミングでフォワーディングしようとすると正常に動作し
ない場合がある。
【００４８】図１７の（ｂ）では更新バッファを全部で
５個実装する場合を示している。ここで、ロード命令
（Ｌ ５、Ａ）は更新バッファ１を汎用レジスタ５の更
新データ保持に使用し、そのＷサイクルで更新バッファ
１の内容を汎用レジスタ５に格納する。その結果、後続
の命令６が次に前記更新バッファ１の使用を許可され
る。ところで、ロード命令の次に実行されるストア命令
（本例ではＡＰ Ａ、Ｂ）はソースとして汎用レジスタ
を使用せず、ソースとして前記更新バッファ１の内容を
そのまま使用する。
５個実装する場合を示している。ここで、ロード命令
（Ｌ ５、Ａ）は更新バッファ１を汎用レジスタ５の更
新データ保持に使用し、そのＷサイクルで更新バッファ
１の内容を汎用レジスタ５に格納する。その結果、後続
の命令６が次に前記更新バッファ１の使用を許可され
る。ところで、ロード命令の次に実行されるストア命令
（本例ではＡＰ Ａ、Ｂ）はソースとして汎用レジスタ
を使用せず、ソースとして前記更新バッファ１の内容を
そのまま使用する。
【００４９】後続の加算命令（Ａ ６、Ｂ）は、本発明
によりメモリアドレスＡの内容を読み込む代わりに前記
更新バッファ１の内容をフォワーディングする。しかし
ながら、本例では更新バッファ１の使用を許可された命
令６が、すでにそのＢサイクルで更新バッファ１の内容
をフェッチデータに書き換えている。従って、それより
も後に実行される加算命令のＸサイクルによって得られ
る結果は誤ったものとなる。
によりメモリアドレスＡの内容を読み込む代わりに前記
更新バッファ１の内容をフォワーディングする。しかし
ながら、本例では更新バッファ１の使用を許可された命
令６が、すでにそのＢサイクルで更新バッファ１の内容
をフェッチデータに書き換えている。従って、それより
も後に実行される加算命令のＸサイクルによって得られ
る結果は誤ったものとなる。
【００５０】図１８は、本発明による第２の命令制御動
作（メモリ−メモリ間演算命令）の一例を示したもので
ある。図１８では、汎用レジスタを使用しないメモリ演
算命令の一例としてＡＰ命令を使用した場合を示してい
る。ＡＰ命令はメモリＡの内容とメモリＢの内容とを加
算して、メモリＡに格納する命令である。ここで、汎用
レジスタ更新用の更新バッファＸはＸ＝１〜５の５個ま
でが使用でき、さらに更新バッファ６はＡＰ命令専用の
更新バッファとして割り当てられている。
作（メモリ−メモリ間演算命令）の一例を示したもので
ある。図１８では、汎用レジスタを使用しないメモリ演
算命令の一例としてＡＰ命令を使用した場合を示してい
る。ＡＰ命令はメモリＡの内容とメモリＢの内容とを加
算して、メモリＡに格納する命令である。ここで、汎用
レジスタ更新用の更新バッファＸはＸ＝１〜５の５個ま
でが使用でき、さらに更新バッファ６はＡＰ命令専用の
更新バッファとして割り当てられている。
【００５１】図１９及び図２０は、図１８のタイミング
２とタイミング３の各データ設定例を示している。図１
９では、命令レジスタ１０においてＡＰ命令（ＡＰ
Ａ、Ｂ）が解読されると、そのデータ格納先のメモリア
ドレス部Ａはメモリ格納アドレス保持手段２０に格納さ
れる。一方、それに加算されるメモリアドレスＢのフェ
ッチ先として前記ＡＰ命令専用の更新バッファ６が割り
当てられる。それはリザベーションステーション１２上
のＡＰ命令オペランドのＤＵＢＡに格納され、同時に一
時格納手段２２にも格納される。なお、本例のＡＰ命令
では汎用レジスタを使用しないため、更新バッファアド
レステーブル及びレジスタ更新保留テーブル１１を索引
することはない。
２とタイミング３の各データ設定例を示している。図１
９では、命令レジスタ１０においてＡＰ命令（ＡＰ
Ａ、Ｂ）が解読されると、そのデータ格納先のメモリア
ドレス部Ａはメモリ格納アドレス保持手段２０に格納さ
れる。一方、それに加算されるメモリアドレスＢのフェ
ッチ先として前記ＡＰ命令専用の更新バッファ６が割り
当てられる。それはリザベーションステーション１２上
のＡＰ命令オペランドのＤＵＢＡに格納され、同時に一
時格納手段２２にも格納される。なお、本例のＡＰ命令
では汎用レジスタを使用しないため、更新バッファアド
レステーブル及びレジスタ更新保留テーブル１１を索引
することはない。
【００５２】図２０では、命令レジスタ１０で解読され
た後続の加算命令（Ａ ６、Ａ）におけるメモリアドレ
ス部Ａと前記メモリ格納アドレス保持手段２０が保持す
る先のメモリアドレスＡとが比較器２１によって比較さ
れる。本例ではそれらが一致するため、その一致信号に
よりリザベーションステーション１２上の対応オペラン
ドに前記一時格納手段２２に格納された内容がコピーさ
れる。以降の動作はこれまでに述べた本発明による第１
の命令制御動作と同じである。
た後続の加算命令（Ａ ６、Ａ）におけるメモリアドレ
ス部Ａと前記メモリ格納アドレス保持手段２０が保持す
る先のメモリアドレスＡとが比較器２１によって比較さ
れる。本例ではそれらが一致するため、その一致信号に
よりリザベーションステーション１２上の対応オペラン
ドに前記一時格納手段２２に格納された内容がコピーさ
れる。以降の動作はこれまでに述べた本発明による第１
の命令制御動作と同じである。
【００５３】但し、ＡＰ命令が終了した時点でも加算命
令のフェッチデータフォワーディング用のデータは前記
ＡＰ命令専用の更新バッファ６に保持されており、Ｐ２
ビットはリセットされない。その結果、いずれのタイミ
ングからでもＡＰ命令専用の更新バッファ６を使ってフ
ェッチデータのフォワーディング処理が可能である。な
お、前記加算命令がそのフォワーディング処理を行う前
に、新たに後続のＡＰ命令を実行しようとする場合に
は、そのフォワーディング処理が終了するまで後続ＡＰ
命令のデコードが停止される。
令のフェッチデータフォワーディング用のデータは前記
ＡＰ命令専用の更新バッファ６に保持されており、Ｐ２
ビットはリセットされない。その結果、いずれのタイミ
ングからでもＡＰ命令専用の更新バッファ６を使ってフ
ェッチデータのフォワーディング処理が可能である。な
お、前記加算命令がそのフォワーディング処理を行う前
に、新たに後続のＡＰ命令を実行しようとする場合に
は、そのフォワーディング処理が終了するまで後続ＡＰ
命令のデコードが停止される。
【００５４】上述した本発明の構成によれば、先行命令
であるＡＰ命令において所定のメモリアドレスに格納す
るソースデータを保持するＡＰ命令専用の更新バッファ
が割り当てられるため、ここでも後続のメモリ演算命令
は本来レジスタ−メモリ間命令であるものがレジスタ−
レジスタ間命令に置き換えられ、前記ＡＰ命令専用の更
新バッファ６を使ったフォワーディング処理により高速
なパイプライン演算が可能となる。
であるＡＰ命令において所定のメモリアドレスに格納す
るソースデータを保持するＡＰ命令専用の更新バッファ
が割り当てられるため、ここでも後続のメモリ演算命令
は本来レジスタ−メモリ間命令であるものがレジスタ−
レジスタ間命令に置き換えられ、前記ＡＰ命令専用の更
新バッファ６を使ったフォワーディング処理により高速
なパイプライン演算が可能となる。
【００５５】以上の説明から、本願発明では以下の内容
を開示している。先ず、本発明では、命令実行の結果を
一時格納し、命令実行が完了する時点で汎用レジスタを
更新するための複数のレジスタ更新バッファと、指定の
汎用レジスタを更新するデータがどのレジスタ更新バッ
ファに格納されるかを示す更新バッファアドレステーブ
ルと、指定の汎用レジスタが更新保留になっていること
を示すレジスタ更新保留テーブルと、汎用レジスタアド
レス、該汎用レジスタに対応する前記更新バッファアド
レステーブルから出力されたレジスタ更新バッファアド
レス、及び該汎用レジスタの更新保留指示を格納するリ
ザベーションステーションと、 を有し、更新保留指示
がオンであれば指定されたレジスタ更新バッファを、更
新保留指示がオフであれば指定された汎用レジスタをソ
ースデータとして用いる情報処理装置における命令制御
方法を前提とする。そこでは、以下の方法を開示してい
る。
を開示している。先ず、本発明では、命令実行の結果を
一時格納し、命令実行が完了する時点で汎用レジスタを
更新するための複数のレジスタ更新バッファと、指定の
汎用レジスタを更新するデータがどのレジスタ更新バッ
ファに格納されるかを示す更新バッファアドレステーブ
ルと、指定の汎用レジスタが更新保留になっていること
を示すレジスタ更新保留テーブルと、汎用レジスタアド
レス、該汎用レジスタに対応する前記更新バッファアド
レステーブルから出力されたレジスタ更新バッファアド
レス、及び該汎用レジスタの更新保留指示を格納するリ
ザベーションステーションと、 を有し、更新保留指示
がオンであれば指定されたレジスタ更新バッファを、更
新保留指示がオフであれば指定された汎用レジスタをソ
ースデータとして用いる情報処理装置における命令制御
方法を前提とする。そこでは、以下の方法を開示してい
る。
【００５６】（１）演算のソースデータとしてメモリか
らのフェッチデータを必要とする命令の実行時におい
て、先行する命令においてメモリ領域の格納が行われて
いなければ、該フェッチデータをレジスタ更新バッファ
に格納して使用すること、先行する命令においてメモリ
領域の格納が行われており、且つその格納先アドレスと
フェッチデータの取り出し先アドレスが等しい場合に
は、先行する命令が保持されるリザベーションステーシ
ョンから格納用レジスタを指定するための更新保留指
示、レジスタ更新バッファアドレス、汎用レジスタバッ
ファアドレスを該演算命令が保持されるリザベーション
ステーションのフェッチデータ指定情報領域にコピーす
ること、該演算命令はメモリからフェッチされたデータ
の代わりに先行する格納命令において指定された格納用
レジスタを使用する命令制御方法。
らのフェッチデータを必要とする命令の実行時におい
て、先行する命令においてメモリ領域の格納が行われて
いなければ、該フェッチデータをレジスタ更新バッファ
に格納して使用すること、先行する命令においてメモリ
領域の格納が行われており、且つその格納先アドレスと
フェッチデータの取り出し先アドレスが等しい場合に
は、先行する命令が保持されるリザベーションステーシ
ョンから格納用レジスタを指定するための更新保留指
示、レジスタ更新バッファアドレス、汎用レジスタバッ
ファアドレスを該演算命令が保持されるリザベーション
ステーションのフェッチデータ指定情報領域にコピーす
ること、該演算命令はメモリからフェッチされたデータ
の代わりに先行する格納命令において指定された格納用
レジスタを使用する命令制御方法。
【００５７】（２）演算のソースデータとしてメモリか
らのフェッチデータを必要とし、かつ演算結果で汎用レ
ジスタを更新する命令の実行時において、該フェッチデ
ータを汎用レジスタ更新用に割り当てられたレジスタ更
新バッファに一時格納してソースデータとして使用する
とともに、演算結果を該レジスタ更新バッファに再び格
納すること、先行する命令の格納先アドレスとフェッチ
データの取り出し先アドレスが等しいため、先行する命
令が保持されるリザベーションステーションから格納用
レジスタを指定するためのレジスタ更新バッファアドレ
スを該演算命令が保持されるリザベーションステーショ
ンのフェッチデータ指定情報領域にコピーする際に、該
演算命令に割り当てられた更新バッファアドレスを別に
保持すること、該コピー情報を基に、演算結果が更新バ
ッファに格納された後から該更新バッファがフェッチデ
ータで更新されることを抑止すること、を含む上記方
法。
らのフェッチデータを必要とし、かつ演算結果で汎用レ
ジスタを更新する命令の実行時において、該フェッチデ
ータを汎用レジスタ更新用に割り当てられたレジスタ更
新バッファに一時格納してソースデータとして使用する
とともに、演算結果を該レジスタ更新バッファに再び格
納すること、先行する命令の格納先アドレスとフェッチ
データの取り出し先アドレスが等しいため、先行する命
令が保持されるリザベーションステーションから格納用
レジスタを指定するためのレジスタ更新バッファアドレ
スを該演算命令が保持されるリザベーションステーショ
ンのフェッチデータ指定情報領域にコピーする際に、該
演算命令に割り当てられた更新バッファアドレスを別に
保持すること、該コピー情報を基に、演算結果が更新バ
ッファに格納された後から該更新バッファがフェッチデ
ータで更新されることを抑止すること、を含む上記方
法。
【００５８】（３）先行する命令が、メモリデータとメ
モリデータを演算してメモリに格納する命令であり、後
続する命令が先行する命令の格納先アドレスからフェッ
チデータを取り出す命令の実行時において、後続命令が
格納されるリザベーションステーション中の該当する更
新保留指示のリセットを抑止すること、前記リセットの
抑止により、先行するメモリ格納命令が汎用レジスタを
使用しない場合でも、後続の演算命令がフェッチされた
データの代わりに先行する格納命令において指定された
レジスタ更新バッファを使用すること、を含む上記方
法。
モリデータを演算してメモリに格納する命令であり、後
続する命令が先行する命令の格納先アドレスからフェッ
チデータを取り出す命令の実行時において、後続命令が
格納されるリザベーションステーション中の該当する更
新保留指示のリセットを抑止すること、前記リセットの
抑止により、先行するメモリ格納命令が汎用レジスタを
使用しない場合でも、後続の演算命令がフェッチされた
データの代わりに先行する格納命令において指定された
レジスタ更新バッファを使用すること、を含む上記方
法。
【００５９】（４）先行する命令が、メモリデータとメ
モリデータを演算してメモリに格納する命令であり、後
続する命令が先行する命令の格納先アドレスからフェッ
チデータを取り出す命令の実行時において、メモリに格
納するデータを一時保持するための更新バッファを汎用
レジスタ更新のための更新バッファとは別に備え、後続
の演算命令がフェッチされたデータの代わりに先行する
格納命令において指定されたレジスタ更新バッファを使
用すること、を含む上記方法。
モリデータを演算してメモリに格納する命令であり、後
続する命令が先行する命令の格納先アドレスからフェッ
チデータを取り出す命令の実行時において、メモリに格
納するデータを一時保持するための更新バッファを汎用
レジスタ更新のための更新バッファとは別に備え、後続
の演算命令がフェッチされたデータの代わりに先行する
格納命令において指定されたレジスタ更新バッファを使
用すること、を含む上記方法。
【００６０】
【発明の効果】以上説明したように、本発明によればレ
ジスタ再ネーミングを行う情報処理装置において、メモ
リ演算命令についても効率的にストアフェッチフォワー
ディング機能を実現することが可能となる。
ジスタ再ネーミングを行う情報処理装置において、メモ
リ演算命令についても効率的にストアフェッチフォワー
ディング機能を実現することが可能となる。
【図１】従来のレジスタ再ネーミング技術の一例を示し
た図である。
た図である。
【図２】リザベーションステーションのオペランド部の
一構成例を示した図である。
一構成例を示した図である。
【図３】従来の命令演算タイムチャートの一例を示した
図である。
図である。
【図４】本発明による命令制御装置の基本構成例を示し
た図である。
た図である。
【図５】図４の命令制御装置の動作フロー図である。
【図６】本発明による第１の命令制御動作例（レジスタ
−メモリ間命令）を示した図である。
−メモリ間命令）を示した図である。
【図７】図６の（ｂ）のタイミング１のデータ設定例を
示した図である。
示した図である。
【図８】図６の（ｂ）のタイミング２のデータ設定例を
示した図である。
示した図である。
【図９】図６の（ｂ）のタイミング３のデータ設定例を
示した図である。
示した図である。
【図１０】図６の（ａ）の従来例におけるリザベーショ
ンステーションの一例を示した図である。
ンステーションの一例を示した図である。
【図１１】加算命令の別の動作例を示した図である。
【図１２】拡張されたリザベーションステーションの一
例を示した図である。
例を示した図である。
【図１３】図１１のタイミング１のデータ設定例を示し
た図である。
た図である。
【図１４】図１１のタイミング２のデータ設定例を示し
た図である。
た図である。
【図１５】ストアフェッチフォワーディング処理による
同時書き込みの説明図である。
同時書き込みの説明図である。
【図１６】更新バッファアドレス保持手段の動作説明図
である。
である。
【図１７】ストア命令を使用する別の演算例を示した図
である。
である。
【図１８】本発明による第２の命令制御動作（メモリ−
メモリ間命令）の一例を示した図である。
メモリ間命令）の一例を示した図である。
【図１９】図１８のタイミング２のデータ設定例を示し
た図である。
た図である。
【図２０】図１８のタイミング３のデータ設定例を示し
た図である。
た図である。
１０…命令レジスタ １１…更新バッファアドレステーブル及びレジスタ更新
保留テーブル １２…リザベーションステーション １３…汎用レジスタ １４…レジスタ更新バッファ １５…演算器 ２０…メモリ格納アドレス保持手段 ２１…比較器 ２２…一時格納手段 ２３…更新バッファ保持手段 ２４…キャッシュ ３１…バッファ ３３…デコーダ
保留テーブル １２…リザベーションステーション １３…汎用レジスタ １４…レジスタ更新バッファ １５…演算器 ２０…メモリ格納アドレス保持手段 ２１…比較器 ２２…一時格納手段 ２３…更新バッファ保持手段 ２４…キャッシュ ３１…バッファ ３３…デコーダ
Claims (8)
- 【請求項１】 複数個の解読済命令を格納するリザベー
ションステーション及びレジスタ再ネーミングのための
更新バッファを有する情報処理装置の命令制御方法であ
って、 先行する命令において格納命令が解読されると、そのデ
ータ格納先のメモリアドレスを保持し、かつデータ格納
元に割り当てられた更新バッファの情報を保持するこ
と、 後続の命令が演算のソースデータとしてメモリアドレス
からのフェッチデータを必要とする命令の実行時におい
て、そのメモリアドレスと前記保持されたメモリアドレ
スとの一致を検出すること、 前記一致を検出した場合に、リザベーションステーショ
ンに登録された後続の命令のデータ格納元の情報を前記
更新バッファの情報に置き換えること、 前記置き換えにより、メモリからのフェッチデータに代
えて前記更新バッファの格納データを使用すること、か
ら成ることを特徴とする命令制御方法。 - 【請求項２】 さらに、前記置き換えの前に、前記後続
命令のデータ格納元の情報を別に保持すること、 前記保持したデータ格納元の情報に基づいて、前記更新
バッファに格納される前記後続命令の演算結果がその後
のフェッチデータによって更新されることを防止するこ
と、を含む請求項１記載の方法。 - 【請求項３】 さらに、先行する命令がメモリデータと
メモリデータを演算してメモリに格納する命令であり、
後続する命令が先行する命令のデータ格納先アドレスか
らフェッチデータを取り出す命令の実行時において、 前記後続命令が格納されるリザベーションステーション
中の該当する前記更新バッファの開放を抑止すること、 前記開放の抑止により、先行するメモリ格納命令が汎用
レジスタを使用しない場合でも、後続の演算命令がメモ
リからのフェッチデータに代えて前記更新バッファの格
納データを使用すること、を含む請求項１記載の方法。 - 【請求項４】 さらに、先行する命令がメモリデータと
メモリデータを演算してメモリに格納する命令であり、
後続する命令が先行する命令のデータ格納先アドレスか
らフェッチデータを取り出す命令の実行時において、 汎用レジスタ更新用の更新バッファとは別に設けられた
専用更新バッファにメモリに格納するデータを一時保持
すること、 後続の演算命令は、メモリからのフェッチデータに代え
て前記専用更新バッファの格納データを使用すること、
を含む請求項１又は３記載の方法。 - 【請求項５】 汎用レジスタの更新保留指示がオンであ
れば指定されたレジスタ更新バッファを、更新保留指示
がオフであれば指定された汎用レジスタをソースデータ
として用いる命令制御装置であって、 命令レジスタで解読されたメモリ格納命令のデータ格納
先のメモリアドレスと、 命令レジスタで解読された後続のメモリ演算命令のメモ
リアドレス部のメモリアドレスとを比較する比較器と、 前記比較器からの一致信号の出力によって、先のメモリ
格納命令の更新保留指示、汎用レジスタアドレス及び更
新バッファアドレスを前記リザベーションステーション
上における後続のメモリ演算命令のメモリアドレス情報
と置き換える手段と、を備えたことを特徴とする命令制
御装置。 - 【請求項６】 さらに、前記置き換え前のリザベーショ
ンステーション上の後続メモリ演算命令のメモリアドレ
ス情報が退避され、そのデコード情報によって前記後続
命令の演算結果がその後のフェッチデータによって更新
されることを防止する更新バッファアドレス保持手段、
を有する請求項５記載の装置。 - 【請求項７】 さらに、先行する命令がメモリデータと
メモリデータを演算してメモリに格納する命令であり、
後続する命令が先行する命令のデータ格納先アドレスか
らフェッチデータを取り出す命令の実行時において、先
行するメモリ格納命令が汎用レジスタを使用しない場合
でも後続の演算命令にフェッチされたデータの代わりに
先行する格納命令において指定されたレジスタ更新バッ
ファを使用させるため、後続命令が格納されるリザベー
ションステーション中の該当する更新保留指示のリセッ
トを抑止する手段、を有する請求項５記載の装置。 - 【請求項８】 さらに、先行する命令がメモリデータと
メモリデータを演算してメモリに格納する命令であり、
後続する命令が先行する命令のデータ格納先アドレスか
らフェッチデータを取り出す命令の実行時において、メ
モリに格納するデータを専用に保持し、後続の演算命令
がその保持データをフェッチされたデータの代わりに使
用する専用レジスタ更新バッファ、を有する請求項５又
は７記載の装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35898298A JP3497087B2 (ja) | 1998-12-17 | 1998-12-17 | 命令制御装置及びその方法 |
| US09/461,429 US6807624B1 (en) | 1998-12-17 | 1999-12-16 | Instruction control device and method therefor |
| US10/747,286 US7127591B2 (en) | 1998-12-17 | 2003-12-30 | Instruction control device and method therefor |
| US10/747,291 US7313674B2 (en) | 1998-12-17 | 2003-12-30 | Instruction control device and method therefor |
| US10/747,138 US7275146B2 (en) | 1998-12-17 | 2003-12-30 | Instruction control device and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35898298A JP3497087B2 (ja) | 1998-12-17 | 1998-12-17 | 命令制御装置及びその方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000181715A true JP2000181715A (ja) | 2000-06-30 |
| JP3497087B2 JP3497087B2 (ja) | 2004-02-16 |
Family
ID=18462128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35898298A Expired - Fee Related JP3497087B2 (ja) | 1998-12-17 | 1998-12-17 | 命令制御装置及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3497087B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014002735A (ja) * | 2012-06-14 | 2014-01-09 | Apple Inc | ゼロサイクルロード |
| US11068271B2 (en) | 2014-07-28 | 2021-07-20 | Apple Inc. | Zero cycle move using free list counts |
| US11200062B2 (en) | 2019-08-26 | 2021-12-14 | Apple Inc. | History file for previous register mapping storage and last reference indication |
| US11416254B2 (en) | 2019-12-05 | 2022-08-16 | Apple Inc. | Zero cycle load bypass in a decode group |
-
1998
- 1998-12-17 JP JP35898298A patent/JP3497087B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014002735A (ja) * | 2012-06-14 | 2014-01-09 | Apple Inc | ゼロサイクルロード |
| US9996348B2 (en) | 2012-06-14 | 2018-06-12 | Apple Inc. | Zero cycle load |
| US11068271B2 (en) | 2014-07-28 | 2021-07-20 | Apple Inc. | Zero cycle move using free list counts |
| US11200062B2 (en) | 2019-08-26 | 2021-12-14 | Apple Inc. | History file for previous register mapping storage and last reference indication |
| US11416254B2 (en) | 2019-12-05 | 2022-08-16 | Apple Inc. | Zero cycle load bypass in a decode group |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3497087B2 (ja) | 2004-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9081563B2 (en) | Method and apparatus for enhancing scheduling in an advanced microprocessor | |
| US7624253B2 (en) | Determining register availability for register renaming | |
| JPH11212788A (ja) | プロセッサのデータ供給装置 | |
| US20060095733A1 (en) | Hardware device for executing conditional instruction out-of-order fetch and execution method thereof | |
| JP2000148489A (ja) | コンピュ―タシステム | |
| JPH06259253A (ja) | データプロセッサおよびその動作方法 | |
| JP2008107983A (ja) | キャッシュメモリ | |
| US7844799B2 (en) | Method and system for pipeline reduction | |
| JP3727244B2 (ja) | キャッシュシステムの制御回路 | |
| US5699538A (en) | Efficient firm consistency support mechanisms in an out-of-order execution superscaler multiprocessor | |
| JP3518510B2 (ja) | リオーダバッファの管理方法及びプロセッサ | |
| US5848256A (en) | Method and apparatus for address disambiguation using address component identifiers | |
| US6421771B1 (en) | Processor performing parallel operations subject to operand register interference using operand history storage | |
| JP3497087B2 (ja) | 命令制御装置及びその方法 | |
| US20100100709A1 (en) | Instruction control apparatus and instruction control method | |
| US7275146B2 (en) | Instruction control device and method therefor | |
| US5333288A (en) | Effective address pre-calculation type pipelined microprocessor | |
| JP2894438B2 (ja) | パイプライン処理装置 | |
| JP2000163265A (ja) | 命令発行回路 | |
| JP2953451B2 (ja) | 割り込み処理方法 | |
| JPH0954694A (ja) | パイプラインプロセッサおよびその処理方法 | |
| JP3473506B2 (ja) | パイプライン処理装置 | |
| JP2569867B2 (ja) | 実効アドレス先行計算型パイプラインマイクロプロセッサ | |
| JPH07219771A (ja) | 命令プロセッサ | |
| JP3748191B2 (ja) | 計算機とその制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031021 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101128 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101128 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131128 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |