JP2000148489A - コンピュ―タシステム - Google Patents

コンピュ―タシステム

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JP2000148489A JP2000008149A JP2000008149A JP2000148489A JP 2000148489 A JP2000148489 A JP 2000148489A JP 2000008149 A JP2000008149 A JP 2000008149A JP 2000008149 A JP2000008149 A JP 2000008149A JP 2000148489 A JP2000148489 A JP 2000148489A
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Abstract

(57)【要約】 【課題】 データ依存性を防止し、複数の命令を同時に
実行可能とする。 【解決手段】 コンピュータシステムのプロセッサが、
複数の命令を記憶する命令バッファ（１０２）と、複数
の一時記憶ロケーションを含むインデックスでアドレス
指定可能で、複数の命令の各１つは一時記憶ロケーショ
ンの１つに割り当てられ、複数の命令の所定の１つに対
応する出力は複数の命令の所定の１つに割り当てられる
一時記憶ロケーションに記憶される一時バッファ（１１
６）と、命令バッファ内に記憶された依存性命令を探し
出し、依存性命令の入力は前回の命令に依存し、前回の
命令は所定の順序で依存性命令に先行する命令バッファ
内の命令であるデータ依存性検査手段（１０８）と、依
存性命令に対応する依存データを受け取り、前回の命令
に割り当てられた一時記憶ロケーションと入力とを関係
づけるために依存データを使用する回路（１２２）とに
よって構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はスーパースカラー限
定命令セット計算機（ＲＩＳＣ）に関するものであり、
更に具体的に言えばスーパースカラーＲ１ＳＣコンピュ
ータ用の、レジスタの名称変更および命令発行を含む命
令スケジュール化に関するものである。以下は同一承継
人の出願に係る係属中の出願である。「半導体フロアー
プランおよびレジスタ名称変更回路の方法」、米国出願
番号０７／８６０，７１８号、１９９２年３月３１日、
本発明と同時に出願（代理人整理番号ＳＰ０４１）。
「高速ＲＩＳＣマイクロプロセッサ・アーキテクチ
ャ」、米国出願番号０７／８１７，８１０号、１９９２
年１月８日出願（代理人整理番号ＳＰ０５１）。「拡張
可能ＲＩＳＣマイクロプロセッサ・アーキテクチャ」、
米国出願番号０７／８１７，８０９号、１９９２年１月
８日出願（代理人整理番号ＳＰ０２１）。本願に於いて
上記の出願の開示を参照することによって当該米国特許
出願の明細書の記載内容が本明細書の一部分を構成する
ものとする。
【０００２】
【従来の技術】本出願で説明する基本的概念の詳細につ
いては以下の幾つかの参考文献に記述されている。Ｍｉ
ｋｅ Ｊｏｈｎｓｏｎ著 Ｓｕｐｅｒｓｃａｌａｒ Ｍ
ｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｄｅｓｉｇｎ（Ｐｒｅｎ
ｔｉｃｅ−Ｈａｌｌ，Ｉｎｃ．，Ｅｎｇｌｅｗｏｏｄ
Ｃｌｉｆｆｓ，Ｎｅｗ Ｊｅｒｓｅｙ，１９９１）；Ｊ
ｏｈｎ Ｌ．Ｈｅｎｎｅｓｓｙその他著、Ｃｏｍｐｕｔ
ｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ−ＡＱｕａｎｔｉｔａ
ｔｉｖｅ Ａｐｐｒｏａｃｈ（Ｍｏｒｇａｎ Ｋａｕｆ
ｍａｎｎ Ｐｕｂｌｉｓｈｅｒ，Ｓａｎ Ｍａｔｅｏ，
Ｃａｌｉｆｏｒｎｉａ，１９９０）。ジョンソンの著
書、特に第２、６、および７章に、本発明によって扱わ
れたレジスタ名称変更問題の優れた解説が記述されてい
る。
【０００３】スーパースカラーＲＩＳＣプロセッサに於
ける大きな課題は如何にして、斯かる命令実行の本質的
な問題である依存性によるデータ・エラーの発生を回避
しつつ、複数の命令を平行処理的に、順不同に実行でき
るか、という点に関する。データ依存性検査、レジスタ
名称変更、および命令スケジュール化は問題解決の根本
的要素である。 〔記憶競合およびレジスタ名称変更〕真の依存性（「フ
ロー依存性（ｆｌｏｗ ｄｅｐｅｎｄｅｎｃｉｅｓ）」
または「書き込み・読み出し（ｗｒｉｔｅ−ｒｅａ
ｄ）」依存性とも呼ばれる）は、しばしば反依存性
（「読み出し・書き込み（ｒｅａｄ−ｗｒｉｔｅ）」依
存性とも呼ばれる）および出力依存性（「書き込み・書
き込み（ｗｒｉｔｅ−ｗｒｉｔｅ）」依存性とも呼ばれ
る）と共に命令依存性の単一グルーブに分類される。こ
のように分類をする理由は、これらの依存性のひとつひ
とつが、レジスタまたは他の記憶ロケーションの使用に
よってそれ自体を証明するからである。しかしながら、
真の依存性を他の二つの依存性と区別することもまた重
要である。真の依存性は、プログラムを通してデータお
よび情報が流れるということである。反および出力依存
性が発生するのは、異なった時点に於いて、レジスタま
たは他の記憶ロケーションが異なった計算の為の異なっ
た値を保持するからである。
【０００４】命令が順序通りに発行され、順序通りに完
了される場合、レジスタと値の間には一対一の対応が存
在する。実行のどの過程に於いても、対応するレジスタ
に格納されている値はレジスタ識別子によって正確に識
別される。命令が順不同に発行され、順不同に実行され
る場合、レジスタと値の間の対応が崩れ、値同士の間で
レジスタをめぐっての競合が発生する。レジスタ割り当
ての目的が出来るだけ多くの値を出来るだけ少数のレジ
スタに保存することである時、これは深刻な問題とな
る。多数の値を少数のレジスタに保存すると、実行の順
序をレジスタ・アロケータが仮定する順序から変更した
場合、多数の競合をもたらす。
【０００５】反および出力依存性は正確には「記億競
合」と呼ばれる。なぜならば、たとえ互いに競合する命
令が独立していても、記憶のロケーション（レジスタを
含む）を再使用しようとすると命令同士問で干渉が発生
するからである。記憶に対する競合は命令の発行の抑制
と、実行速度の低下という弊害を生む。しかし、問題と
なるリソースの数を増やすことにより、他のリソース競
合と同じように、記憶競合を減少あるいは解消できる。 〔依存性のメカニズム〕ジヨンソンは次の項目を含む、
様々な依存性のメカニズムを詳しく論じている。すなわ
ち、ソフトウェア、レジスタの名称変更、リオーダー・
バッファを用いたレジスタの名称変更、未来バッファを
用いたレジスタ名称の変更、インターロツク、依存性を
回避するために命令ウィンドウ中でオペランドをコピー
すること、および部分的名称変更、等である。
【０００６】従来のハードウェア・インプリメンテーシ
ョンは命令間の依存性はソフトウェアが管理するように
なつている。命令が真の依存性または記憶競合から完全
に抜け出すまでハードウェアが命令を扱うことのないよ
うに、コンパイラや他のコードジェネレータは命令の順
序を変更できる。しかし、不幸にしてこの手法では幾つ
かの問題が生じる。ソフトウェアはプロセッサによる操
作の遅延時間を考慮に入れることができず、したがって
依存性を防止するためにどのように命令の順序を変えて
いいかということを常には判断できない。命令が依存性
のない状態になるまでハードウェアがその命令を扱わな
いように、如何にしてソフトウェアがハードウェアをし
て制御できるか、ということも問題点のひとつである。
操作遅延時間が短いスカラー・プロセッサの場合、ソフ
トウェアはオーバーヘッドを極端に増大することなく、
コードに“ｎｏーｏｐｓ”を挿入してデータ依存性の要
求を満たすことができる。プロセッサが１サイクルあた
り幾つかの命令を取り出そうとする場合、あるいはいく
つかのオペレーションを完了するのに何サイクルかがか
かる場合、プロセッサが依存性命令を扱わないようにす
るために挿入しなければならない“ｎｏーｏｐｓ”の数
は急速に増える。その結果、コード・サイズが容認し難
い程増大する。命令間の依存性をエンコードするためｎ
ｏーｏｐｓは命令キャッシュという貴重なリソースを使
う。
【０００７】順不同の命令発行をプロセッサが許容する
場合、どんなメカニズムのソフトウェアを、依存性を実
施するのに使用すべきかは全く明らかでない。ソフトウ
ェアはプロセッサの挙動を制御しないので、ソフトウェ
アが如何にしてプロセッサに依存性命令を解読させない
ようにするかということは困難である。二番目の問題
は、スーパースカラー・プロセッサに於ける依存性を実
施するスカラー・プロセッサ用の既存のバイナリ・コー
ドは存在しないことである。なぜならば、実行モードは
スーパースカラー・プロセッサにおいては非常に異なっ
たものであるからである。依存性の管理をソフトウェア
に委ねるには、スーパースカラー・プロセッサ用にコー
ドを再生成する必要がある。そして、コードの依存性は
ハードウェアの遅延時間によって直接決定されるので、
各スーパースカラー・プロセッサの各バージヨンの最良
のコードはそのバージョンのインプリメンテーションに
依存する。
【０００８】一方、ハードウェアの依存性対処手法は本
質的に複雑であるという理由で望ましくない場合もあ
る。典型的なＲＩＳＣ命令がそうであるように、各命令
に２個の入力オペランドと１個の出力値があると仮定す
ると、どの２個の命令の間にも５つの依存性が存在す
る。すなわち、２つの真の依存性、２つの反依存性、お
よび１つの出力依存性である。更に、ウィンドウ中の命
令のグループのような、一つの命令グループの間の依存
性の数は、そのグループ中の命令の数の自乗に比例す
る。なぜなら、各命令は他の命令の一つ一つに対して考
慮されなければならないからである。
【０００９】プロセッサが１つのサイクル内で解読し、
発行し、実行しようとする命令の数によって、複雑さは
更に増大する。これらのアクションによって依存性が導
入される。複雑さを減少させる唯一の助けは、依存性ハ
ードウェァのスコープと複雑さの減少を助けるために、
依存性を幾つものサイクルにわたって増分変化量的に決
定できるということである。
【００１０】記憶競合を除外するひとつの手法は、レジ
スタと値との対応性を再設立するための、レジスタを追
加導入することである。これらの追加されたレジスタは
従来通り、ハードウェアによって動的に割り当てられ、
そしてそれらのレジスタは「レジスタ名称変更（ｒｅｇ
ｉｓｔｅｒ ｒｅｎａｍｉｎｇ）」を使用するプログラ
ムに必要な値に対応させられる。レジスタ名称変更を実
現するために、通常プロセッサは生成される新しい値一
つ一つに対して（すなわち、レジスタに書き込む命令一
つ一つに対して）新しいレジスタを割り当てる。元のレ
ジスタを識別する命令は、そのレジスタの値を読む目的
で、新規に割り当てられたレジスタの値を代わりに取得
する。従って、ハードウェアは命令中の元のレジスタ識
別子を名称変更して、新しいレジスタおよび正しい値と
識別する。レジスタ割り当てに関してはレジスタ参照の
ロケーシヨンに依って、幾つもの異なった命令中の同一
のレジスタ識別子は、異なったハードウェア・レジスタ
にアクセスすることがある。
【００１１】以下のコード・シーケンスを考える。式
中、“ｏｐ”はオペレーションを意味し、“Ｒｎ”は番
号の付いているレジスタを表わし、“：＝”は割り当て
を表わす。
【００１２】Ｒ３ｂ：＝Ｒ３ａｏｐＲ５ａ （１） Ｒ４ｂ：＝Ｒ３ｂ＋１ （２） Ｒ３ｃ：＝Ｒ５ａ＋１ （３） Ｒ７ｂ：＝Ｒ３ｃｏｐＲ４ｂ （４） レジスタヘの各割り当てによって、そのレジスタの新し
い「インスタンス（ｉｎｓｔａｎｃｅ）」、英字の添え
字で表記さているもの、が生成される。第３命令でＲ３
用の新しいインスタンスが生成されることによって、第
２および第１命令の反および出力依存性がそれぞれ回避
されるが、第４命令に正しくオペランドを供給すること
については何も影響を与えない。第３命令におけるＲ３
への割り当ては第１命令に於けるＲ３への割り当てに優
先するものである。従って、次の命令で見られるＲ３Ｃ
が新しいＲ３となり、その状態は別の命令が値をＲ３に
割り当てるまで続く。
【００１３】名称変更を行なうハードウェアは新しいレ
ジスタ・インスタンスを生成し、そのインスタンスの値
が他のものによって変更されて、その値への参照が存在
しなくなった時点でそのインスタンスを破壊する。これ
によって、反および出力依存性が解消され、さらに多く
の命令パラレリズムが可能となる。レジスタは再利用さ
れるが、再利用はパラレル実行要件と一致している。こ
れは特に順不同の命令発行に役立つものである。なぜな
らば、記憶競合は正しい結果を生成するのに必ずしも必
要ではない命令発行抑制をもたらすからである。例え
ば、前記の命令シーケンスに於いては、名称変更によっ
て第３命令は直ちに発行されるが、名称変更がない場
合、第３命令は第１命令が完了し第２命令が発行される
までこの命令を遅らせなければならないのである。
【００１４】依存性を軽減するもう一つの手法は単一の
ビット（スコアーボード・ビット（ｓｃｏｒｅｂｏａｒ
ｄｂｉｔ）と呼ばれる）を各レジスタと対応させること
である。スコアーボード・ビットはレジスタに処理待ち
の更新が存在することを示すために使用される。レジス
タに書き込む命令が解読されると、プロセッサは対応す
るスコアーボード・ビットを設定する。書き込みが実際
に実行されるとスコアーボード・ビットは再設定され
る。処理待ちの更新が存在するか否かを示すスコアーボ
ード・ビットは一つだけしか存在しないので、各レジス
タには斯かる更新は一つしかあり得ない。解読された命
令が、処理待ちの更新（設定されているスコアーボード
・ビットによって示される）を既に持つレジスタを更新
するような場合、スコアーボードは命令の解読を遅らせ
る。こうして、どの時点に於いてもレジスタ当たり一つ
の処理待ちの更新を受け付けることによって出力依存性
が防止される。
【００１５】一方、レジスタの名称変更は複数のビット
を持つタグを使用して様々な未計算の値を識別する。こ
の場合、これらの値のうち幾つかは同一のプロセッサ・
レジスタ（すなわち、同一の、プログラムから見えるレ
ジスタ）に振り向けられていることも可能である。従来
の名称変更では、ハードウェアは、現在どのような値と
も対応していない使用可能なタグのプールからタグを割
り当てることが求められ、また、ハードウェアは値の計
算が完了するとタグを解放してそのプールに戻す必要が
ある。更に、スコアーボード化では各レジスタは一つの
処理待ち更新しか受け入れることができないので、プロ
セッサはどの更新が最新のものであるかということを考
慮しない。
【００１６】依存性を軽減する更なる手法は、アソシア
ティブ・ルックアップを使用する「リオーダー・バッフ
ァ（ｒｅｏｒｄｅｒ ｂｕｆｆｅｒ）」を用いてレジス
タの名称変更手法を使用することである。アソシアティ
ブ・ルックアップはリオーダー・バッファ項目が割り当
てられると直ちにレジスタの識別子をそのリオーダー・
バッファ項目に写像する。更に、出力依存性を防止する
ために、ルックアップは優先順位で行われ、その結果、
レジスタが２回以上割り当てられた場合、最新の割り当
て値だけが得られる。この結果が利用可能でない場合
は、タグが得られる。一つのレジスタに対し、リオーダ
ー・バッファ項目の数と同じ数のインスタンスがあつて
も構わない。従つて、命令間で記憶競合が発生すること
はない。異なったインスタンスの各値はリオーダー・バ
ッファからレジスタ・ファイルに順次書き込まれる。最
後のインスタンスの値がレジスタ・ファイルに書き込ま
れると、リオーダー・バッファはもはやレジスタに写像
しない。その場合、レジスタ・ファイルにはこのレジス
タのインスタンスのみが含まれ、これが最も新しいイン
スタンスとなる。
【００１７】
【発明が解決しようとする課題】しかし、リオーダー・
バッファを用いた名称変更は、レジスタ識別子を値に写
像するために、リオーダー・バッファ中のアソシアティ
ブ・ルックアップを必要とする。リオーダー・バッファ
では、アソシアティブ・ルックアップは優先順位付けら
れていて、リオーダー・バッファは常に最新値を対象と
なるレジスタ（あるいはタグ）に供給するようになって
いる。リオーダー・バッファもまた、種々の値をレジス
タ・ファイルに順次書き込むので、値がリオーダー・バ
ッファ中に存在しない場合でも、レジスタ・ファイルに
は最新値が必ず格納されている。
【００１８】依存性軽減の更なる手法では、「未来ファ
イル（ｆｕｔｕｒｅｆｉ１ｅ）」を使用することによっ
てアソシアティブ・ルックアップを削減できる。未来フ
ァイルは前のパラグラフで述べたリオーダー・バッファ
の特性は持たないファイルである。未来ファイル書き込
み用に与えられた値は対応するレジスタに振り向けられ
た最新の値ではないこともあり、それが実際に最新の値
でなければ値は最新のもとのして扱われない。従って、
未来ファイルは最新の更新を記憶していて、実際に書き
込みを行なう前に、各書き込みが最新の更新に対応する
ことを検査するものである。
【００１９】命令が解読されると、それはオペランド値
と一緒に未来ファイル中のタグにアクセスする。レジス
タに一つ以上の処理待ちの更新がある場合、タグは解読
された命令が必要とする更新値を識別する。ひとつの命
令が一旦解読されると、他の命令は反依存性に制約され
ることなくこの命令のソース・オペランドに上書きする
ことができる。なぜならば、このオペランドは命令ウィ
ンドウにコピーされるからである。結果が最新の値のタ
グを持たない場合、その結果が未来ファイルに書き込ま
れることを防止することによって出力依存性は処理され
る。反および出力依存性は両方共、命令の発行を遅延さ
せることなく処理される。
【００２０】名称変更で依存性が解消されない場合、依
存性を管理するために「インターロツク（ｉｎｔｅｒｌ
ｏｃｋｓ）」を使用しなければならない。インターロッ
クは単に、命令が依存性から解放されるまでその命令の
実行を遅延させるものである。命令の実行を抑制するに
は２つの方法がある。すなわち、命令の解読の抑制と、
命令の発行の抑制である。
【００２１】スコアーボード化以上にパーフォーマンス
を改善するために、インターロックは「ディスパツチ・
スタツク（ｄｉｓｐａｔｃｈ ｓｔａｃｋ）」を使用し
てデコーダから命令ウィンドウに移される。ディスパッ
チ・スタックとは命令ウィンドウの一種で、ウィンドウ
中の各命令を依存性カウントと共に増加させるものであ
る。ウィンドウ中の各命令ごとのソース・レジスタに対
応する依存性カウントが存在する。このカウントはソー
ス・レジスタの処理待ちの先行更新の数を示すもので、
従って、全ての真の依存性が解消される前に終了しなけ
ればならない更新の数を示すものである。ウィンドウ中
の各命令の行き先レジスタに対応する２個の同じ様な依
存性カウントが存在する。これらのカウントで処理待ち
のレジスタの使用の数（すなわち反依存性の数）および
処理待ちのレジスタの更新の数（すなわち出力依存性の
数）が示される。
【００２２】一つの命令が解読され、ディスパッチ・ス
タックにロードされると、依存性カウントはその命令の
レジスタ識別子と、当ディスパッチ・スタックに既に存
在する全ての命令のレジスタ識別子とを比較することに
よって設定される。命令が完了すると、まだウィンドウ
中に存在する命令の依存性カウントは、実行される命令
のソースおよび行き先レジスタ識別子に基づいて減少す
る（カウントは完了された命令の数に応じて可変の数で
減少する）。命令はその全てのカウントがゼロの場合、
独立した命令となる。カウントを使用することによっ
て、ディスパッチ・スタツク中の全ての命令を各サイク
ルの他の全ての命令と比較する必要がなくなる。
【００２３】反依存性は命令の解読中にオペランドを命
令ウィンドウ（例えば予約ステーシヨン）にコピーする
ことによって防止できる。こうすることによって、オペ
ランドが以降のレジスタの更新の段階で上書きされるこ
とがなくなる。レジスタの名称変更とは別に、反依存性
を解消させるためにどんな手法でもオペランドはコピー
できる。オペランドをコピーする代わりに、反依存性を
インターロックすることもできるが、これらのインター
ロックのために必要なコンパレータおよび／またはカウ
ンタは、比較するソースおよび結果レジスタの組み合わ
せの数を考慮すると高額である。
【００２４】オペランドそのものの代わりにタグをオペ
ランドとして供給できる。このタグはハードウェアにと
っては単に、命令がどの値を必要とするかを識別するた
めの手段である。従って、オペランド値が生成される
と、それは命令とマッチさせることができる。レジスタ
当たり１個の処理待ちの更新だけしかあり得ない場合、
レジスタ識別子がタグとして使用できる（スコアーボー
ド化の場合のように）。レジスタ当たり複数の処理待ち
の更新があり得る場合（名称変更の場合のように）、結
果タグを割り当てて、そして一意性を保証するためのメ
カニズムが必要である。
【００２５】スコアーボード・インターロツキングの代
わりとなる手法は、レジスタの複数の処理待ち更新を、
出力依存性のためにデコーダを遅延させないようにし、
且つデコードの過程に於いてオペランド（あるいはタ
グ）をコピーすることによって反依存性を処理すること
である。ウィンドウ中の命令は出力依存性から解放され
ない限り発行されないので、各レジスタの更新は順序通
りの実行で行われるのと同じ順序で実行される。但し、
異なるレジスタの更新は例外で、お互いに順不同であ
る。この手法はレジスタ名称変更と殆ど同じ機能を持つ
ものであるが、同一のレジスタの更新が順不同に発生す
るように命令を発行する能力だけは持たない。
【００２６】リオーダ・バツファーを用いる以外に、名
称変更にとって代わる良い方法はないように見える。依
存性に関する議論の根底を成すものは、プロセッサは順
不同の発行を行い、間違って予報された分岐から回復す
るためのリオーダー・バッファを既に持つている、とい
う前提である。順不同の発行により、依存性を待つため
にデコーダを遅延させることが許容できないこととな
る。プロセッサに命令ウィンドウがある場合、デコーダ
をインターロックしてプロセッサのルックアヘッド機能
を制限することは矛盾しているのである。従って、二つ
の選択肢しかない。すなわち、ウィンドウ中で反および
出力依存性インタロックを実現させるか、あるいはこれ
らの依存性を名称変更によって完全に除去することであ
る。
【００２７】
【課題を解決するための手段】本発明はスパースカラー
ＲＩＳＣコンピュータ用の、レジスタ名称変更および命
令発行を含む、命令スケジューングに関するものであ
る。スケジューリング論理の一部であるレジスタ名称変
更回路（ＲＲＣ）によって、コンピュータの命令実行ユ
ニツト（ＩＥＵ）は依存性を防止しつつ複数の命令を同
時に実行することが可能になる。従来のレジスタ名称変
更と比較して、本発明ではレジスタ・アドレスは実際に
は名称変更されない。本発明のＲＲＣは一時的に命令の
結果をバッファに入れ、順不同の命令の実行の結果は全
ての先行する命令の実行が終わるまでレジスタ・フアイ
ルに転送されない。ＲＲＣはまた一時的にバッファに入
れられたオペランド（結果）を依存命令に供給するため
に結果の前向き送りを行なう。ＲＲＣには３個のサブセ
クシヨンが含まれている。すなわち、データ依存性チェ
ッカー（ＤＤＣ）、タグ割り当て論理（ＴＡＬ）、およ
びレジスタファイル・ポートＭＵＸ（ＲＰＭ）である。
【００２８】ＤＤＣの役割は命令のグループ中の命令間
の依存性を検出することである。ＤＤＣは各命令のソー
ス・レジスタのアドレスと、グループ中の以前の各命令
の行き先レジスタのアドレスを比較することによって命
令間の依存性を検出する。例えば、命令Ａが命令Ｂによ
つて書き込まれたレジスタからの値を読み出す場合、命
令Ａは命令Ｂに依存し、命令Ａは命令Ｂが完了するまで
開始できない。ＤＤＣの出力はこれらの依存性を示す。
【００２９】ＤＤＣの出力はＴＡＬに送られる。一つの
命令が先行する複数の命令に依存することが起こり得る
ので、ＴＡＬはこれらの先行する命令のうちどれが最後
に実行されるものであるかを決定する必要がある。本発
明では、各命令を自動的に、所定の一時的バッファ位置
に写像する。従って、本発明は従来のリオーダー・バッ
ファで使用されるような優先順位化されたアソシアティ
ブ・ルックアップを必要とせず、従ってチップの面積／
コスト、および実行速度を節約する。
【００３０】同時に実行される複数の命令の順不同の結
果は、命令によって指定されたファイル・レジスタでは
なく、一連の一時的バッファに格納される。例えば、Ｄ
ＤＣが、命令６のソースが命令２、３、および５によっ
て書き込まれるレジスタ、〔ＩＮＣＯＭＰＬＥＴＥＳＥ
ＮＴＥＮＣＥ〕であると決定した場合、ＴＡＬは命令６
に代わって命令５の「タグ（ｔａｇ）」を出力すること
によって、命令６は命令５が完了するまで待たなければ
ならないことを表示する。命令５のタグは命令５の結果
が格納されている一時的バツフア位置を示す。このタグ
はまた、命令５が済んだかどうかを示す１ビットの信号
（「済みフラグ（ｄｏｎｅｆｌａｇ）」と呼ばれる）を
含む。各命令は３個のソース・レジスタを持つことがで
きるので、ＴＡＬは各命令ごとに３個のタグを出力す
る。命令が先行するどの命令にも依存しない場合、ＴＡ
Ｌは一時的バッファのアドレスではなく、その命令の入
力のレジスタ・ファイル・アドレスを出力する。
【００３１】ＲＲＣの最後の要素はＲＰＭ、すなわちレ
ジスタファイル・ポートＭＵＸｅｓである。ＲＰＭの入
力はＴＡＬの出力であり、ＲＰＭの選択ラインは命令ス
ケジューラ（または、イシュア）と呼ばれるＩＥＵのも
う一つの要素から来る。命令スケジューラはどの命令を
実行するか（この決定は済みフラグにも基づくものであ
る）を選択し、次にＲＰＭを使用してその命令のタグを
選択する。これらのタグはコンピュータのレジスタ・フ
ァイルの読み出しアドレス・ポートに送られる。前述の
例では、命令５が完了した後、命令スケジューラは命令
６を開始し、命令５の結果（タグ）のアドレスがレジス
タ・ファイルに送られるようにＲＰＭを選択する。そし
て、レジスタ・ファイルは命令５の結果を命令６で使用
できるようにする。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。
【００３３】本発明の上記および他の特徴と利点は、添
付図の中で説明されるように、以下の推奨実施例の更に
具体的な説明で明らかになるであろう。
【００３４】図１に本発明の命令実行ユニット（ＩＥ
Ｕ）１００の代表的ハイレベルブロック図を示す。ＩＥ
Ｕ１００の目的は最短時間で最大数の命令を実行するこ
とである。これを遂行するには二つの基本的な方法があ
る。すなわち、各命令が出来るだけ短時間で実行できる
ようにＩＥＵ１００を最適化するか、複数の命令を同時
に実行できるようにＩＥＵ１００を最適化することであ
る。
【００３５】命令は「バケット」と呼ばれる４つのグル
ープ中のＦＩＦＯ（先入れ先出し方式レジスタ・スタツ
ク記憶装置）命令１０１を通して、命令取り出しユニッ
ト（ＩＦＵ、図示せず）からＩＥＵ１００に送られる。
ＩＥＵ１００は最大２個の命令バケットを同時に解読
し、スケジユールできる。ＦＩＦＯ１０１はＯ−３とラ
ベルされた４個のバケットに全部で１６個の命令が格納
できる。ＩＥＵ１００は命令ウィンドウ１０２を調べ
る。本発明の一実施例では、ウィンドウ１０２は８個の
命令（バケット０および１）で構成されている。各サイ
クルで、ＩＥＵ１００はウィンドウ１０２から最大数の
命令を発行しようとする。ウィンドウ１０２は命令バッ
ファ・レジスタとして機能する。一旦、バケット中の命
令が実行され、その結果がプロセッサのレジスタ・ファ
イル（ブロック１１７を参照）に格納されると、バケッ
トは底部１０４から掃き出され、新しいバケットが上部
１０６から落とされる。
【００３６】命令を並列あるいは順不同に実行するため
には、各命令が必要とする時に、必要なデータが使用可
能であるように、また、各命令の実行の結果が、将来の
命令においてそれが必要になった時に使用可能であるよ
うに配慮する必要がある。
【００３７】レジスタ名称変更回路（ＲＲＣ）はコンピ
ュータのＩＥＵのスケジュール論理の一部であるが、Ｒ
ＲＣはカレント命令間の依存性を検出し、命令のソース
（入力）を名称変更することによってこの機能を行なう
ものである。
【００３８】前述のように三種類の依存性が存在する。
すなわち、入力依存性、出力依存性、反依存性、であ
る。入力依存性は、例えばＡと呼ばれる命令が、仮にＢ
と呼ばれる先行の命令の結果に基づいてオペレーション
を実行する場合に発生する。出力依存性は、ＡとＢの出
力が同じ場所に格納されるような場合に発生する。反依
存性は、命令のストリ一ムに於いて命令Ａが命令Ｂの前
に現れ、Ｂの結果がＡの入力の一つと同じ場所に格納さ
れなければならない場合に発生する。
【００３９】入力依存性の扱い方は、必要な入力が使用
可能になるまで命令を実行しないことである。ＲＲＣ１
１２は、カレント命令間の入力依存性を検出するため
に、そして特定の命令のための全ての入力が使用可能に
なると命令スケジューラまたはイシュア１１８に合図す
るために、使用される。これらの依存性を検出するため
に、ＲＲＣ１１２はデータ依存性回路（ＤＤＣ）１０８
を使用して、各命令の入力のレジスタ・ファイル・アド
レスと各先行命令の出力のアドレスとを比較する。先行
する命令の出力が格納されるべきレジスタから一つの命
令の入力が得られる場合、後者の命令は前者の命令の実
行が終わるまで待たねばならない。
【００４０】ＲＲＣ１１２のこのインプリメンテーショ
ンでは、８個の命令を同時に検査できるので、カレント
命令はウィンドウ１０２からこれらの８個の命令のうち
の一つとして定義される。当業者にとって、本発明はこ
れよりも多くの命令、あるいはこれよりも少ない命令を
検査できるように容易に変更できるということは明らか
であろう。
【００４１】本発明の一実施例では、命令は０から３の
入力および０または１の出力を持ち得る。多くの命令の
入力および出力は、幾つかのレジスタ・ファイルのうち
一つから取得されるか格納されている。各レジスタ・フ
ァイルｌｌ７（例えば別個の、整数、浮動、およびブー
ルレジスタ・ファイル）は３２個の実エントリに加え、
８個の一時バツファ１１６のグループを持つことができ
る。ある命令が完了すると（「完了（ｃｏｍｐｌｅｔ
ｅ）」とは、オペレーションが完了し、オペランドはそ
の行き先レジスタに書き込まれる用意があることを意味
する）、その結果は一時バッファ１１６の予め指定され
たロケーションに格納される。全ての先行する命令の結
果がレジスタ・ファイル中の定められた場所に移された
後、この完了した命令の結果はレジスタ・ファイル１１
７の適切な場所に移される。このような、一時バッファ
１１６からレジスタ・ファイル１１７への結果の移動は
「退避（ｒｅｔｉｒｅｍｅｎｔ）」と呼ばれ、終了論理
で制御されるもので、当業者にとっては明らかなもので
あろう。複数の命令が同時に退避可能である。退避と
は、コンピュータのプログラム・カウンタを含む、マシ
ンの「正式な状態（ｏｆｆｉｃｉａｌｓｔａｔｅ）」を
更新することであり、これもまた当業者にとっては明ら
かなものであろう。例えば、命令Ｉ０が命令Ｉ１の直前
に完了すると、両方の命令の結果をレジスタ・ファイル
１１７に直接格納することができる。しかし、その後命
令Ｉ３が完了すると、その結果は命令Ｉ２が完了するま
で一時バッファ１１６に格納されなければならない。Ｉ
ＥＵ１００に各命令の結果を一時バッファ１１６の予め
指定された場所に格納させることによって、ＩＥＵ１０
０はプログラムでの順序とは異なった順序で命令を実行
でき、しかも出力依存性および反依存性によって生じる
問題も回避できる。
【００４２】ＲＲＣ１１２はビットマツプをバス１２０
を経て命令スケジューラ１１８に送り、ウィンドウ１０
２中のどの命令が発行の用意ができているかを表示す
る。命令解読論理（図示せず）はイシュア１１８にバス
１２３を経て各命令のリソースの要件を通知する。ＩＥ
Ｕ１００中の各リソースごとに（すなわち、各機能ユニ
ットは一つの加算器、乗算器、シフト器、等である）イ
シュアｌｌ８はこの情報を走査し、バス１２１を経て発
行信号を送ることにより、発行するための最初の命令お
よび以降の命令を選択する。発行命令はＲＲＣ１１２内
の一組のレジスタファイル・ポートＭＵＸｅｓ（ＲＰＭ
ｓ）１２４を選択する。これらの入力は各命令の入力の
アドレスである。
【００４３】これらの結果はレジスタ・ファイルｌｌ７
に送られる前に数サイクル分一時バッファ１１６に保存
されるので、これらがレジスタ・ファイルｌｌ７に送ら
れる前に一時バッファ１１６から取得するメカニズムが
設定されている。このようにして、その情報は他の命令
のオペランドとして使用可能となる。このメカニズムは
「結果の前送り（ｒｅｓｕｒｔ ｆｏｒｗａｒｄｉｎ
ｇ）」と呼ばれ、これなしにはイシュア１１８は順不同
での命令の発行ができない。この結果の前送りはレジス
タ・ファイル１１７に於いて行われ、ＲＲＣ１１２によ
って制御されるものである。結果の前送りの実行に必要
な制御信号、そして斯かる制御信号の生成に使用される
ランダム論理は、当業者にとっては明らかであろう。
【００４４】与えられた命令がカレント命令のうちどの
命令にも依存しない場合、この命令の入力は既にレジス
タ・ファイル１１７に存在するので、結果の前送りは不
要となる。イシュア１１８がその命令の実行を決定する
と、ＲＲＣ１１２はレジスタ・ファイルｌ１７にそのデ
ータを出力するよう指示する。
【００４５】ＲＲＣ１１２は次の三つの部分が含まれ
る。すなわち、データ依存性チェッカー（ＤＤＣ）１０
８、タグ割り当て論理（ＴＡＬ）１２２、およびレジス
タファイル・ポートＭＵＸｅｓ（ＲＰＭ）１２４であ
る。ＤＤＣ１０８はカレント命令間の何処に入力依存性
が存在するかを決定する。ＴＡＬ１２２はイシュア１１
８のために依存性を監視し、結果の前送りを制御する。
ＲＰＭ１２４はイシュア１１８によって制御され・ＴＡ
Ｌ１２２の出力を適切なレジスタ・ファイル・アドレス
・ポート１１９に差し向ける。各命令はバス１１０を経
てＤＤＣ１０８に送られる。全てのソース・レジスタ
は、ウィンドウ１０２の命令ごとに、全ての以前の行き
先レジスタと比較される。
【００４６】各命令の行き先は１つだけであり、これは
一実施例ではダブルレジスタとなる。ひとつの命令は先
行する命令だけに依存し、最大３個のソース・レジスタ
を持つことができる。依存性の存在を検出するために、
相互に検査される必要がある様々なレジスタ・ファイル
のソースおよび行き先アドレスがある。上記の如く、下
部の２個のバケットに対応する下部の８個の命令はＤＤ
Ｃ１０８によって検査される。全てのソースレジスタ・
アドレスは全ての先行の行き先レジスタ・アドレスと比
較されて、ウィンドウ１０２中の命令が存在するかどう
かが調べられる。
【００４７】例えば、一つのプログラムに下記の命令シ
ーケンスがあるとする。
【００４８】ａｄｄ Ｒ０，Ｒ１，Ｒ２（０） ａｄｄ Ｒ０，Ｒ２，Ｒ３（１） ａｄｄ Ｒ４，Ｒ５，Ｒ２（２） ａｄｄ Ｒ２，Ｒ３，Ｒ４（３） 各命令０−３の最初の２個のレジスタはソース・レジス
タであり、各命令の最後のレジスタは行き先レジスタで
ある。例えばＲ０とＲ１は命令０のソース・レジスタで
あり、Ｒ２は行き先レジスタである。命令０はレジスタ
０および１の内容を加算し、結果をＲ２に格納する。こ
の例の命令１−３で、全ての依存性を評価するために必
要な比較は次の通りである。
【００４９】 ＩｌＳ１、Ｉ１Ｓ２ 対 Ｉ０Ｄ Ｉ２Ｓ１，Ｉ２Ｓ２ 対 Ｉ１Ｄ，Ｉ０Ｄ Ｉ３Ｓ１，Ｉ３Ｓ２ 対 Ｉ２Ｄ，Ｉ１Ｄ，Ｉ０Ｄ 上記を説明すれば次の通りである。ＩＸＲＳ１は命令Ｘ
の第１ソース（入力）のアドレスであり、ＩＸＲＳ２は
命令Ｘの第２ソース（入力）のアドレスであり、ＩＸＤ
は命令Ｘの行き先（出力）のアドレスである。
【００５０】更に、プロセツサには一時バッファがあ
り、そこに命令０の結果に干渉することなしに命令２の
結果が格納できるので、ＲＲＣｌ１２は、命令２は命令
０に依存して出力されることを無視できる。前述の、命
令０と１の結果がレジスタ・ファイル１１７に移される
まで、命令２の結果は一時バッファ１１６からレジスタ
ファイルｌ１７に移されないのである。
【００５１】ＲＲＣｌ１２によつて検査される命令の数
は容易にスケール可能である。４個の命令でなく、８個
の命令を同時に検査するためには、下記の更なる比較を
行わなければならない。 Ｉ４Ｓｌ，Ｉ４Ｓｌ 対 Ｉ３Ｄ，Ｉ２Ｄ，Ｉ１Ｄ，Ｉ
０Ｄ Ｉ５Ｓｌ，Ｉ５Ｓ２ 対 Ｉ４Ｄ，Ｉ３Ｄ，Ｉ２Ｄ，Ｉ
１Ｄ，Ｉ０Ｄ Ｉ６Ｓｌ，Ｉ６Ｓ２ 対 Ｉ５Ｄ，Ｉ４Ｄ，Ｉ３Ｄ，Ｉ
２Ｄ，Ｉ１Ｄ，Ｉ０Ｄ Ｉ７Ｓｌ，Ｉ７Ｓ２ 対 Ｉ６Ｄ，Ｉ５Ｄ，Ｉ４Ｄ，Ｉ
３Ｄ，Ｉ２Ｄ，Ｉ１Ｄ Ｉ０Ｄ 依存性の検査を行なうために、ＲＲＣ１１２が扱わねば
ならない特殊なケースが幾つかある。第一に、ある命令
では同じレジスタを入力と出力の両方に使用する。従つ
て、ＲＲＣ１１２はこのソース／行き先レジスタ・アド
レスを全ての先行する命令の行き先レジスタ・アドレス
と比較する必要がある。従って、命令７のためには下記
の比較が必要である。
【００５２】Ｉ７Ｓ１，Ｉ７Ｓ２，Ｉ７Ｓ／Ｄ 対 Ｉ
６Ｄ，Ｉ５Ｄ，Ｉ４Ｄ，Ｉ３Ｄ，Ｉ２Ｄ ，Ｉ１Ｄ，Ｉ
０Ｄ 更に、別の特殊なケースは、６４ビットの出力（長語オ
ペレーション）を生成する命令がプログラムに含まれて
いる場合である。これらの命令は、結果を格納するため
の２個のレジスタが必要である。本実施例ではこれらの
レジスタは順次レジスタでなけれぱならない。従って、
ＲＲＣｌｌ２が命令４の依存性を検査していて、命令１
が長語オペレーションである場合、ＲＲＣｌｌ２は下記
の比較を行なわなければならない。 Ｉ４Ｓ１，Ｉ４Ｓ２ 対 Ｉ３Ｄ，Ｉ２Ｄ，Ｉ１Ｄ，Ｉ
１Ｄ＋１，Ｉ０Ｄ 場合によっては、命令は行き先レジスタを持たない。従
って、ＲＲＣ１１２は行き先レジスタなしの命令と如何
なる将来の命令との間のどんな依存性をも一切無視しな
ければならない。更に、命令は１個の有効なソース・レ
ジスタだけを持つとは限らないので、ＲＲＣ１ｌ２は未
使用のソース・レジスタ（通常はＳ２）と全ての先行す
る命令との間のどんな依存性をも一切無視しなければな
らない。
【００５３】ＲＲＣ１１２はまた複数のレジスタ・ファ
イルを扱うことができ、複数のレジスタ・ファイルが使
用される場合、一つの命令のソース・レジスタが他の命
令の行き先レジスタと同じアドレスを持ち、同じレジス
タ・ファイルに存在する場合のみ依存性が発生する。Ｒ
ＲＣｌｌ２は特定のアドレスがどのレジスタ・ファイル
からのものであるかという情報をそのアドレスの一部と
して扱う。例えば、４個のＲＲＣ１１２は５ビット・レ
ジスタ・ファイルを使用するインプリメンテーションに
於いて、ＲＲＣ１１２は５ビットの比較のかわりに７ビ
ットの比較を行なう（５ビットはアドレスで、２ビット
はレジスタ・ファイル用である）。
【００５４】どの命令が長語オペレーションであるか、
あるいはどの命令に不正なソースまたは行き先レジスタ
が含まれているかを示す信号は命令解読論理（ＩＤＬ、
図示せず）からＲＲＣ１１２に送られる。またＩＤＬは
どのレジスタ・ファイルから各命令のソースと行き先を
取得するか、またどのレジスタ・ファイルにそれらを送
るかをＲＲＣｌ１２に通知する。
【００５５】図２はＤＤＣ１０８のブロック図である。
ウィンドウ１０２の８個の命令すべてのためのソース・
アドレス信号はＩＦＩＦＯ１０１から来着する。更なる
入力には、８個の命令すべてのための長語ロード・オペ
レーション・フラグ・レジスタ・ファイル解読信号、不
正行き先レジスタ・フラグ、行き先アドレス信号、アド
レッシング・モードフラグ、等が含まれている。
【００５６】ＤＤＣ２０８は２８個の依存性ブロック２
０４で構成されている。各ブロック２０４はＫＥＹ２０
６で記述されている。各ブロック２０４はＩＸＳ１，Ｉ
ＸＳ２，およびＩＸＳ／Ｄ、の３個の入力を受け取る。
ＩＸＳ１は命令Ｘの第一ソース（入力）のアドレスであ
り、ＩＸＳ／Ｄは命令Ｘの第二ソース（入力）のアドレ
スであり、ＩＸＳ／Ｄは命令Ｘのソース／行き先（入
力）のアドレスである。各ブロック２０４はまた入力Ｉ
ＹＳ／Ｄを受け取るが、これはある先行命令Ｙの行き先
レジスタ・アドレスである。例えば、最上行２０８はＩ
０Ｓ／Ｄを受け取るが、これは命令０の行き先レジスタ
・アドレスである。各ブロック２０４はデータ依存性の
結果を対応するバスライン１１４の一つに出力する。例
えば、Ｉ２Ｓ／Ｄのアドレスは命令７、６、５、４およ
び３のオペランドアドレスＳ１，Ｓ２、およびＳ／Ｄと
比較されなくてはならない。
【００５７】各ブロック２０４は三つの比較を行なう。
これらの比較を理解するために図８に示される汎用的ブ
ロック７００を考察してみる。このブロックは命令Ｙの
ソース／行き先オペランドと命令Ｘの各オペランドとを
比較する。この例に於いて、下記の三つの比較が行なわ
れなくてはならない。
【００５８】ＩＸＳ１＝ＩＹＳ／Ｄ ＩＸＳ２＝ＩＹＳ／Ｄ ＩＸＳ／Ｄ＝ＩＹＳ／Ｄ これらの比較は３個のコンパレータブロック７０２、７
０４、および７０６でそれぞれ表わされる。コンパレー
タブロック７０２、７０４および７０６への１組の入力
はＩＹＳ／Ｄフィールドのビットであって、このフィー
ルドは番号７０８で表わされる。コンパレータブロック
７０２はその入力の第二セットとしてＩＸＳ１のビット
を持つ。同じく、コンパレータブロック７０４はその入
力の第二セットとしてＩＸＳ１のビットを持つ。また、
コンパレータブロック７０６はその入力の第二セットと
してＩＸＳ／Ｄのビットを持つ。
【００５９】推奨実施例では、ブロック７０２，７０
４、および７０６で実行される比較はランダム論理で実
行できる。コンパレータブロック７０６のランダム論理
の一例を図９に示す。命令Ｙのソース／行き先ビット
［６：０］を参照番号８０２で右側からの入力として示
す。同じく、命令Ｘのソース／行き先ビット［６：０］
を参照番号８０４で上側からの入力として示す。最上位
ビット（ＭＳＢ）はビット６であり、最下位ビット（Ｌ
ＳＢ）はビット０である。これら２個のオペランドから
の、対応するビットは７個の排他的ＮＯＲゲート（ＸＮ
ＯＲ）８０６に送られる。ＸＮＯＲ８０６の出力は次に
７個の入力ＡＮＤゲート８０８によってＡＮＤをとられ
る。対応するビットが同一であるならば、ＸＮＯＲ８０
６の出力のすべてはロジック・ハイである。全てのビッ
トが同一であるならば、７個のＸＮＯＲ８０６の出力の
すべてはロジック・ハイであり、ＡＮＤゲート８０８の
出力はロジツク・ハイである。これは、ＩＸＳ／ＤとＩ
ＹＳ／Ｄとの間に依存性が存在することを示す。
【００６０】コンパレータブロック７０２および７０４
のランダム論理は図９に示したものと同じである。本発
明ではデータ依存性検査を行なうために幾多の他のラン
ダム論理回路が可能であり、これはこの実施例の精神か
ら逸脱することなく、当業者にとって明らかであろう。
【００６１】また、当業者にとって更に明らかになるで
あろうが、種々のインプリメンテーシヨン固有のケース
の発生が可能であるが、そのためにはデータ依存性検査
を行なう更なるランダム論理が必要となる。代表的な特
殊なデータ依存性検査のケースは長語の処理である。
【００６２】前述の如く、長語オペレーションがレジス
タＸに書き込むと、最初の３２ビットはレジスタＸに書
き込まれ、二番目の３２ビットはレジスタＸ＋１に書き
込まれる。従って、データ依存性チェッカーは比較を行
なうに当たって両方のレジスタを検査する必要がある。
推奨実施例では、レジスタＸは偶数レジスタであり、レ
ジスタＸ＋１は奇数レジスタである。従って両者の違い
はＬＳＢの差だけである。両方のレジスタを同時に検査
する最も簡単な方法はＬＳＢを無視することである。ス
トア・ロング（ＳＴＬＧ）またはロード・ロング（ＬＤ
ＬＧ）オペレーションの場合、ＸとＹがＬＳＢ（０）ビ
ットだけの差で違うならば、図９の論理では、依存性が
実際は存在していてもそれがあたかも全然ない状態を生
み出す。従って、長語オペレーシヨンのためには、全て
の依存性が確実に検出できるように、ＳＴＬＧおよびＬ
ＤＬＧフラグは［０］ビットＸＮＯＲの出力とＯＲがと
られなければならない。
【００６３】図５にＩＸＳ１およびＩＹＳ／Ｄのデータ
依存性検査フローチャートを示す。条件付きブロック５
０２で示されるように、ＤＤＳ１０８は最初にＩＸＳ１
およびＩＸＳ／Ｄが同じレジスタ・ファイルに在るかど
うかを検査する。もし同じレジスタ・ファイルに存在し
ないならば依存性はない。これを、ブロック５０６に示
す。依存性が存在するならば、ＤＤＣ１０８は、ブロッ
ク５０６に示すように、次にＩＸＳ１およびＩＹＳ／Ｄ
が同じレジスタに在るかどうかを決定する。同じレジス
タに存在しない場合、フローは条件付きブロック５０８
へ進み、そこでＤＤＣｌ０８はＩＹが長語オペレーショ
ンであるか否かを決定する。ＩＹが長語オペレーション
でない場合、依存性は存在せず、フローはブロック５０
４に進む。ＩＹが長語オペレーションである場合、フロ
ーは条件付き文５０１に進む。そこで、ＤＤＣ１０８は
ＩＸＳ１およびＩＹＳ／Ｄ＋１が同じレジスタに存在す
るか否かを決定する。同しレジスタに存在しない場合、
依存性はなく、フローはブロックに進む。ＩＸＳ１およ
びＩＹＳ／＋１が同じレジスタに存在するならば、条件
付きブロック５１２に進み、そこでＤＤＣ１０８はＩＹ
が有効な行き先を持っているか否かを決定する。有効な
行き先がない場合、依存性は存在せず、フローはブロッ
ク５０４に進む。ＩＹに有効な行き先がある場合、条件
付きブロック５１４に進み、そこでＤＤＣ１０８はＩＸ
Ｓ１が有効なソースレジスタを持っているか否かを決定
する。ここでも、有効なソースレジスタが検出されない
ならば依存性は存在せず、フローはブロック５０４に進
む。有効なソースレジスタが検出されれば、ＤＤＣ１０
８はＩＸＳ１およびＩＹＳ／Ｄの間に依存性があること
を検出したことになる。これはブロック５１６で示され
ている。
【００６４】データ依存性検査については、同一承継人
の出願に係る継続中の出願、関連特許申請、米国出願番
号０７／８６０，７１８号（代理人整理番号ＳＰ０４
１）に更に詳しく説明されている。この出願の開示はこ
こに参照文献として含まれているものとする。ある命令
がその入力の一つを、他の幾つかの命令によって既に書
き込まれているレジスタから取得することが可能である
ので、本発明ではどの入力が真の依存性であるかを選択
しなければならない。例えば、命令２および５がレジス
タ４に書き込み、命令７がレジスタ４から読み出す場
合、命令７には二つの依存性があり得る。この場合、プ
ログラムでは命令５は命令２に後続するので、プログラ
マーの意図とすることは、命令７が命令２の結果ではな
く、命令５の結果を使用することであると仮定される。
従って、一つの命令が先行する幾つかの命令に依存する
場合、ＲＲＣ１１２はその命令は先行する命令のうち最
高の番号を持つ命令に依存するものとして扱う。
【００６５】ＴＡＬ１１２は一旦、真の依存性が何処に
存在するかを決定した後、各命令の入力を探す必要があ
る。本発明の推奨実施例では、入力は実際のレジスタ・
ファイルまたは一時バッファ１１６の配列から取得でき
る。ＲＲＣ１１２は、依存性を持たない命令の場合、そ
の命令の全ての入力はレジスタ・ファイルに存在すると
仮定する。この場合、ＲＲＣ１１２はＩＦＩＦＯ１０２
から取得されたＩＸＳ１、ＩＸＳ２およびＩＸＳ／Ｄア
ドレスをレジスタ・ファイルに渡す。依存性のある命令
の場合、ＲＲＣ１１２はデータは一時バッファ１１６に
格納されていると仮定する。ＲＲＣ１１２は各命令がど
の先行命令に依存するかが分かっているので、そして各
命令は常に一時バッファ１１６中の同じ場所に書き込む
ので、ＲＲＣ１１２は一時バッファ１１６の何処に命令
の入力が保存されているかを決定することができる。Ｒ
ＲＣ１１２はこれらのアドレスをレジスタ・ファイル読
み出しポートｌ１９に送り、レジスタ・ファイル１１７
はその命令がデータを使用できるようにを一時バッファ
ｌ１６から出力する。
【００６６】タグ割り当て例を下記に記す。
【００６７】０：ａｄｄ ｒ０，ｒ１，ｒ２ １：ａｄｄ ｒ０，ｒ２，ｒ３ ２：ａｄｄ ｒ４，ｒ５，ｒ２ ３：ａｄｄ ｒ２，ｒ３，ｒ４ 上記のオペレーションの依存性は下記の通りである（依
存性を＃記号で記す）。
【００６８】Ｉ１Ｓ２＃Ｉ０Ｓ／Ｄ Ｉ３Ｓ１＃Ｉ０Ｓ／Ｄ Ｉ３Ｓ１＃Ｉ２Ｓ／Ｄ Ｉ３Ｓ２＃Ｉ１Ｓ／Ｄ 先ずＩ０に注目するならば、Ｉ０は依存性を持たないの
で、そのタグはその元のソース・レジスタ・アドレスに
等しい。
【００６９】Ｉ０Ｓｌタグ＝Ｉ０Ｓｌ＝ｒ０ Ｉ０Ｓ２タグ＝Ｉ０Ｓ２＝ｒ１ Ｉ０Ｓ／Ｄタグ＝Ｉ０Ｓ／Ｄ＋ｒ２ Ｉ１は１個の依存性を持つのでＩ１のタグは次の通りで
ある。
【００７０】ＩｌＳ１タグ＝ＩｌＳ１＝ｒ０ Ｉ１Ｓ２タダ＝Ｉ０Ｓ／Ｄ＝ｔ０ 式中、（ｔ０＝一時バッファ中の命令０のスロット） Ｉ１Ｓ／Ｄタグ＝ＩｌＳ／Ｄ＝ｒ３ Ｉ２もまた依存性を持たない、独立したものである。
【００７１】Ｉ２Ｓ１タグ＝Ｉ２Ｓ１＝ｒ４ Ｉ２Ｓ２タグ＝Ｉ２Ｓ２＝ｒ５ Ｉ３Ｓ／Ｄタグ＝Ｉ２Ｓ／Ｄ＝ｒ２ Ｉ３Ｓ１にはＩ０Ｓ／ＤおよびＩ２Ｓ／Ｄの二つの依存
性が有り得る。ＴＡＬ２２は最後の依存性（最大の番号
を持つ依存性）を選択しなければならないので、Ｉ２Ｓ
／Ｄが選択される。
【００７２】Ｉ３Ｓ１タグ＝Ｉ２Ｓ／Ｄ＝ｔ２ Ｉ３Ｓ２タグ＝Ｉ１Ｓ／Ｄ＝ｔ１ Ｉ３Ｓ／Ｄタグ＝Ｉ３Ｓ／Ｄ＝ｔ４ これらのタグは次にバス１２６を経てＲＰＭ１２４に送
られ、イシュア１１８によって選択される。ＴＡＬ１２
２はタグを準備すると同時にＤＣＬ１３０の出力を監視
し、それらの出力をバス１２０を使用してイシュア１１
８に送る。それを行なうに当たり、ＴＡＬ１２２はＲＰ
Ｍ１２４に送るタグを選ぶのと同じ方法でＤＣＬ１３０
の適切な出力を選択してイシュア１１８に送る。
【００７３】この例を更に説明するならば、ＴＡＬ１２
２は下記のレディー信号をイシュア１１８に送る。
【００７４】Ｉ０Ｓ１ＩＮＦＯ＝１ （命令０は独立した命令であるので、直ちに起動でき
る）。
【００７５】Ｉ０Ｓ２ＩＮＦＯ＝１ Ｉ０Ｓ／ＤＩＮＦＯ＝１ ＩｌＳ１ＩＮＦＯ＝１ ＩｌＳ２１ＮＦＯ＝ＤＯＮＥ［０］ （Ｉ０が済んだ時ＤＯＮＥ［０］＝１） Ｉ１Ｓ／ＤＩＮＦＯ＝１ Ｉ２Ｓ１ＩＮＦＯ＝１ Ｉ２Ｓ２ＩＮＦＯ＝１ Ｉ２Ｓ／ＤＩＮＦＯ＝１ Ｉ３Ｓ１ＩＮＦＯ＝ＤＯＮＥ［２］ Ｉ３Ｓ２ＩＮＦＯ＝ＤＯＮＥ［１］ Ｉ３Ｓ／ＤＲＥＡＤ＝１ （ＤＯＮＥ信号はバス１３２を経てＤＣＬ１３０から送
られる。本発明においては「済んだ（ｄｏｎｅ）」とは
命令の結果が一時バッファに在るか、さもなくば機能ユ
ニットの出力に於いて使用可能であることを意味する。
一方、「終了（ｔｅｒｍｉｎａｔｅ）」とは命令の結果
がレジスタ・ファイルに存在することを意味する） 次に図３を参照しつつＴＡＬ１２２の代表的ブロック図
を説明する。ＴＡＬ１２２は８個のタグ割り当て論理ブ
ロック３０４で構成されている。各ＴＡＬブロック３０
２は対応するデータ依存性結果、およびコンピュータの
命令解読および制御論理（図示せず）から送られる更な
る信号を複数のバス１１４を経て受け取る。ＢＫＴビッ
ト信号はタグの最下位ビットを形成する。ＤＯＮＥ
［Ｘ］フラグは命令０から６までのものであり、命令Ｘ
が済んだか否かを通知する。ＤＢＬＲＥＧ［Ｘ］フラグ
は命令のうち一つが倍長ワードであるならば、どれが倍
長ワードであるかを通知する。各ＴＡＬブロック３０２
はそれ自身の命令レジスタ・アドレスを入力として受け
取る。その他の信号であるＤＢＬＲＥＧおよびＢＫＴ信
号は全てインプリメンテーション依存の制御信号であ
る。各ＴＡＬブロック３０２はＩＸＳ１、ＩＸＳ２およ
びＩＸＳ／Ｄというラベルを持つ６ビットの、３個のタ
グ１２６を出力する。ＴＡＬ１２２は各タグ信号の最下
位の５ビットをＲＰＭｓ１２４に出力し、最上位のタグ
をイシュア１１８に出力する。
【００７６】図３の各ブロック３０２は３個の優先エン
コーダ（ＰＥ）で構成されている。これらのＰＥはそれ
ぞれＳ１、Ｓ２、およびＳ／Ｄ用である。しかし、一つ
の例外がある。すなわち、Ｉ０はタグの割り当てを必要
としないのである。Ｉ０は常に独立しているので、その
各タグは元のＳ１、Ｓ２、およびＳ／Ｄのアドレスと同
一である。
【００７７】典型的なＰＥを図１０に示す。ＰＥ９０２
は８個の入力９０４および８個の出力９０６を持つ。Ｐ
Ｅ９０２の入力９０４はＤＤＣ１０８からの出力１１４
であり、これらの出力は何処に依存性が存在するかを示
すものである。例えば、ソース・レジスタ１（Ｓ１）の
場合、Ｉ７Ｓ１タグ割り当てＰＥ９０２の７個の入力は
ＤＤＣ１０８の７個の出力１１４であり、それらはＩ７
Ｓ１が１６Ｄに依存しているか否か、Ｉ７Ｓ１がＩ５Ｄ
に依存しているか否か、等、そしてＩ７Ｓ１がＩ０Ｄに
依存しているか否か、までを通知する。参照番号９０８
で示される第８入力は常にＰＥ９０２からの出力である
ので、常に高位でタイとなる。
【００７８】上記のように、一つの命令が先行する幾つ
かの命令に依存する場合、ＰＥ９０２は依存性が存在す
る先行命令のうち最も古い（プログラム順で）命令だけ
を選択し、出力する。これは、最も古い先行命令への依
存性があるか否かを示す信号をＰＥ９０２の最優先順位
の入力に接続し、２番目に古い先行命令への依存性があ
るか否かを示す信号をＰＥ９０２の最優先順位が２番目
の入力に接続する、というふうに、すべての先行命令を
接続することによって行なわれる。ＰＥ９０２の最低優
先順位の最も低い入力は常に高位にタイとなり、従っ
て、ＰＥ９０２の出力のうち少なくとも１個のものが確
定される。
【００７９】出力９０６はＭＵＸ９１０の選択ラインと
して使用されるＭＵＸ９１０には８個の入力９１２があ
り、それらに各命令のタグが付く。
【００８０】これを理解するために、Ｉ７がＩ６および
Ｉ５に依存すると仮定する。Ｉ６の優先順位はＩ５より
高いので、ＰＥ９０２の出力９０６に於いてＩ６に対応
するビットはハイである。ＭＵＸ９１Ｏの対応する入力
９１２にはＳ１用のＩ６のタグがある（ＰＥ９０２はＩ
７Ｓ１の為のものである）。Ｉ７はＩ６に依存するの
で、Ｉ６の結果のロケーションは、Ｉ７が使用可能にな
るように、ＭＵＸ９１０から出力しなければならない。
従って、Ｉ６のタグが選択され出力ライン９１４に出力
される。Ｉ６の済みフラグであるＤＯＮＥ［６］もまた
ＭＵＸ９１４から出力して、イシュアｌｌ８が、いつＩ
７の入力がレディーであるか分かるようにしなければな
らない。このデータはバス１２０を経てイシュアｌ１８
に送られる。命令には最大３個までのソースがあるの
で、ＴＡＬ１２２は各命令に対して最大３個までの依存
性を監視し、各命令に関して３個のベクトル（合計２４
個のベクトル）をイシュアｌｌ８に送る。独立した命令
の場合、ＴＡＬ１２２はその命令は直ちに開始できるこ
とをイシュアｌ１８に通知する。
【００８１】ＲＰＭｓ１２４に送られるタグ出力のＭＳ
Ｂは、アドレスがレジスタ・ファイル・アドレスである
か、一時バッファ・アドレスであるかを通知するのに使
用される。独立した命令の場合、５個のＬＳＢ出力はソ
ース・レジスタ・アドレスを示す。依存性を持つ命令の
場合、第２ＭＳＢはアドレスが６４ビット・バルブのた
めのものであることを示す。第３から第５ＭＳＢ出力は
一時バッファ・アドレスを指定するものである。そして
ＬＳＢ出力はどのバケットがカレント・バケットである
かを示し、このバケットはＴＡＬ１２２中のＢＫＴ信号
に等しい。
【００８２】ＤＤＣｌ０８と同じく、ＴＡＬ１２２は多
数のインプリメンテーション依存（すなわち、特殊なケ
ース）を待つ。先ず、本発明の一実施例では、レジスタ
・ファイルのレジスタ番号０は常に０に等しい。斯くし
て、一つの命令がレジスタ０に書き込み、別の命令がレ
ジスタ０から読み出すことがあっても、これらの命令間
には依存性はない。各命令に関し、ＴＡＬ１２２は命令
解読論理（ＩＬＤ、図示せず）から３個の信号を受け取
る。これらの信号はその命令のソースの一つがレジスタ
０であるか否かを通知するものである。それらのソース
のうち一つでも確定されると、ＴＡＬ１２２はその命令
のその特定の入力に関連する一切の依存性を無視する。
【００８３】ある条件下で別の特殊なケースが発生する
が、その条件とはバケット０中の命令がバケット１中の
どの命令からも依存されないことが保証されているとい
うことである。ＢＫＴｌ＿ＮＯＤＥＰ＿と呼ばれる４ビ
ットの信号がＩＥＵ制御論理（図示せず）からＲＲＣｌ
１２に送られ、ＢＫＴ１＿ＮＯＤＥＰ［Ｘ］＝１である
場合、ＲＲＣｌ１２は命令４、５、６、または７と命令
Ｘとの間の依存性を一切無視すべきものとして扱う。
【００８４】命令７のソース１（Ｉ７Ｓ１）のタグ割り
当ての一例を図６、図７のフローチャートに示す。条件
付きブロック６０２に示す如く、ＴＡＬ１２２は最初に
Ｉ７Ｓｌがレジスタ０であるか否かを決定する。Ｉ７の
第１ソースオペランドがレジスタ０であるならば、タグ
はゼロに設定され、Ｉ７ＳｌのＩＮＦＯフラグもブロッ
ク６０４に示される如く１に設定される。Ｉ７の第１ソ
ースオペランド（Ｓ１）がレジスタ０でない場合、条件
付きブロック６０６に示すように、ＴＡＬ１２２は次に
Ｉ７ＳｌがＩ６Ｓ／Ｄに依存するか否かを決定する。Ｉ
７Ｓ１がＩ６Ｓ／Ｄに依存する場合、フローはブロック
６１０に進む。ここで、ブロック６１０に示すように、
Ｉ７Ｓｌのタグは｛１，ＤＢＬＲＥＧ［６］，０，１，
０，ＢＫＴ｝に等しいように設定され、Ｉ７Ｓ１のＩＮ
ＦＯフラグはＤＯＮＥ［６］に等しいように設定され
る。条件付きブロック６０６でテストされた条件のうち
どちらかが満たされない場合、フローは条件付きブロッ
ク６１２に進む。ここで、ＴＡＬ１２２はＩ７ＳｌがＩ
５Ｓ／Ｄに依存しているか否かを決定する。依存性があ
る場合、フローはブロック６１６に進み、ここでＴＡＬ
１２２はＩ７Ｓ１のタグを［１，ＤＢＬＲＥＧ［５］，
０，０，１，ＢＴＫ］に設定し、Ｉ７Ｓ１のＩＮＦＯフ
ラグをＤＯＮＥ［５］に設定する。条件付きブロック６
１２でテストされた条件が満たされない場合、フローは
ブロック６１８に進み、ここで、ＴＡＬ１２２はＩ７Ｓ
１がＩ４Ｓ／Ｄに依存しているか否かを決定する。
【００８５】図６および図７の残りの部分を一見すれば
明らかな如く、Ｉ７Ｓ１がＩ４Ｓ／Ｄ、Ｉ３Ｓ／Ｄ、Ｉ
２Ｓ／Ｄ、Ｉ１Ｓ／Ｄ、およびＩ０Ｓ／Ｄに依存してい
るか否かに基づいて、同じようなタグの決定が行なわれ
る。これをセクション６２０、６２２、６２４、６２
６、および６２８でそれぞれ示す。そして最後に、命令
７が命令０から独立しているか、あるいは条件付きブロ
ック６３０でテストされるように、バケット１の全ての
命令が命令０から独立しているならば（すなわち、ＢＫ
Ｔ１＿ＮＯＤＥＰ［０］＝１であるならば）、フローは
ブロック６３２に進み、ここでＴＡＬ１２２はＩ７Ｓｌ
のタグを｛０，Ｉ７Ｓｌ｝に設定し、Ｉ７ＳｌのＩＮＦ
Ｏフラグを１に設定する。上記の例で留意すべきこと
は、Ｉ７Ｓ１タグ信号にはレジスタ・ファイル１１７の
レジスタ・ファイル・ポートＭＵＸｅｓが直接送られる
ことである。１７のＳ１入力がレディーになると、イシ
ュアｌ１８に通知するためにＩ７Ｓ１ＩＮＦＯ信号がイ
シュア１１８に送られる。
【００８６】図１１にイシュアｌ１８の代表的ブロック
図を示す。推奨実施例では、確保する必要のある各リソ
ース（機能ユニット）ごとに、イシュア１１８はスキャ
ナーブロック１００２を持っている。この例では、イシ
ュア１１８はスキャナーブロックＦＵｌ、ＦＵ２、ＦＵ
３、ＦＵ４、……、ＦＵｎを持っている。機能ユニット
ヘの要求は既知の方法で解読論理（図示せず）によって
命令情報から発せられる。これらの要求はバス１２３を
経てスキャナーブロック１００２に送られる。各スキャ
ナーブロック１００２は命令Ｉ０からＩ７をスキャン
し、そのサイクルでサービスされるように、対応する機
能ユニットの最初の要求を選択する。
【００８７】複数のレジスタ・ファイル（整数、浮動小
数および／またはブール値）の場合、イシュア１１８は
異なるレジスタ・ファイルに格納されたオペランドを持
つ命令を発行することができる。例えば、ＡＤＤ命令は
浮動小数レジスタ・ファイルからの第一オペランド、お
よび整数レジスタからの第二オペランドを持っことがで
きる。一般に、異なるレジスタ・ファイルからのオペラ
ンドを持つ命令は高い発行優先順位を与えられる（すな
わち、これらの命令は最初に発行される）。この発行手
法により、プロセッサの実行時間および機能ユニットの
リソースの節約が可能となる。
【００８８】ＩＥＵｌ００に２個のＡＬＵが含まれてい
る更なる実施例では、ＡＬＵのスキャンは更に複雑にな
る。実行速度を上げるために、１個のＡＬＵスキャナー
ブロックはＩ０からＩ７をスキャンし、もう１個のＡＬ
ＵスキャナーブロックはＩ７からＩ０をスキャンする。
このようにして２個のＡＬＵ要求が選択される。この方
法では、バケット１にあるＡＬＵ命令の前にバケット１
にあるＡＬＵ命令が発行されることが可能であり、同時
にスキャニングの効率の向上が計れる。
【００８９】スキャナー出力１００３はＭＵＸｉｎｇ
ｌｏｇｉｃ １００４によって選択される。ＭＵＸ１０
０４の１組のＳＥＬｅｃｔ入力１００６はパス１２０を
経てＴＡＬ１２２から３個の８ビットベクトル（各オペ
ランドに１個）を受け取る。ベクトルは８個の命令のう
ちどれが依存性なしの命令で、発行可能な状態にあるか
を通知する。イシュア１１８は命令を発行する前にこの
情報を待たなければならない。イシュア１１８はこれら
のベクトルを監視し、これら３個のベクトルの全てが特
定の命令に対してハイになると、イシュア１１８はその
命令がレディーであると関知する。必要な機能ユニット
がレディーになると、イシュアはその命令を発行して、
選択信号をレジスタ・ファイル・ポートＭＵＸｅｓに送
り、対応する命令の出力をレジスタ・ファイル１１７に
送ることができる。
【００９０】本発明の推奨実施例では、イシュア１１８
が済んだ後、イシュア１１８は各レジスタ・ファイルご
とに２個の８ビットベクトルをＲＲＣ１１２に返しＭＵ
ＸＯＵＴｐｕｔｓ１００８を通してパス１２１に送る。
これらのベクトルはこのサイクルでどの命令が発行され
たかを示し、ＲＰＭｓ１２４用のラインを選択するため
に用いられる。
【００９１】各レジスタ・ファイルが同時に発行できる
命令の最大数は使用可能なレジスタ・ファイル読み出し
ポートの数で制約されている。データ依存性に先行する
未完了の命令があると、命令の発行が抑制されることが
ある。更に、必要な機能ユニットが別の命令に割り当て
られていても命令の発行が抑制されることがある。
【００９２】ロード・イミディエイト命令、ブール値オ
ペレーション、および相対的条件分岐のような幾つかの
命令は他に依存せずに発行できる。なぜならば、レジス
タ・ファイル読み出しポート以外のリソースを必要とし
ない、あるいは依存性を持つ可能性がないからである。
【００９３】ＲＲＣ１１２の最後のセクションはレジス
タ・ファイル・ポートＭＵＸ（ＲＰＭ）セクション１２
４である。ＲＰＭｓ１２４の役割は、イシュア１１８が
レジスタ・ファイル１１７からデータを取得して各命令
が使用できるような方法を提供することである。ＲＰＭ
ｓ１２４はバス１２６を経てタグ情報を受け取り、ＲＰ
Ｍｓ１２４用の選択ラインはバス１２１を経てイシュア
１１８から、またコンピュータのＩＥＵ制御論理からも
得られる。選択されたタグは、バス１２８を用いてレジ
スタ・ファイル１１７の所定の１組のポート１１９に送
られる読み出しアドレスで構成されている。
【００９４】ＲＰＭｓ１２４の数とデザインはレジスタ
・ファイルの数、および各レジスタ・ファイル上のポー
トの数に依存する。図４にＲＰＭｓ１２４の一実施例を
示す。この実施例において、ＲＰＭｓ１２４は３個のレ
ジスタ・ポート・ファイルＭＵＸｅｓ、４０２，４０
４、および４０６で構成されている。ＭＵＸ４０２はＴ
ＡＬ１２２によって生成されたソース・レジスタ・フィ
ールドＳ１に対応する命令０−７のタグを入力としい受
け取る。ＭＵＸ４０４はＴＡＬ１２２によって生成され
たソース・レジスタ・フィールドＳ２に対応する命令０
−７のタグを入力として受け取る。ＭＵＸ４０６はＴＡ
Ｌ１２２によって生成されたソース／行き先レジスタ・
フィールドＳ／Ｄに対応する命令０−７のタグを入力と
して受け取る。ＭＵＸｅｓ４０２、４０４、および４０
６の出力はバス１２８を通してレジスタ・ファイル１１
７の読み出しアドレス・ポートに接続される。
【００９５】ＲＲＣ１１２およびイシュア１１８によっ
て、プロセッサは命令を同時に、しかもプログラムに依
る順序とは別の順序で実行できる。本発明で使用される
ＩＥＵは同一承継人の、関連特許出願、米国出願番号０
７／８１７，８１０号（代理人整理番号ＳＰ０１５／１
３９７．０２８０００１）に開示されている。この開示
はここに参照文献として含まれているものとする。
【００９６】本発明の様々な実施例を上述したが、これ
らはあくまでも例であり、本発明を制限するものではな
いことは無論である。従って、本発明の範囲および広が
りは上記の実施例で制限されるものではなく、下記の特
許請求範囲およびそれと同等のものによってのみ定義さ
れるものである。
【図面の簡単な説明】
【図１】 本発明のレジスタ名称変更回路の１例のブロ
ック図である。
【図２】 本発明のデータ依存性検査回路の例を示すブ
ロック図である。
【図３】 本発明のタグ割り当て論理の代表的ブロック
図である。
【図４】 本発明のレジスタ・ポート・ファイルマルチ
プレクサの代表的ブロック図である。
【図５】 データ依存性検査方法を示すフローチャート
を示す図である。
【図６】 本発明によるタグ割り当て方法のフローチャ
ートを示す図である。
【図７】 本発明によるタグ割り当て方法のフローチャ
ートを示す図である。
【図８】 本発明の一実施例に基づいて、命令Ｙのソー
ス／行き先オペランドを命令Ｘの各オペランドと比較す
るブロック図である。
【図９】 図８のコンパレータ・ブロック７０６の代表
的回路図である。
【図１０】 優先エンコーダの代表的ブロック図であ
る。
【図１１】 本発明の命令スケジュール論理の代表的ブ
ロック図である。
【符号の説明】
１００…命令実行ユニット、１０１…ＦＩＦＯ、１０２
…ウィンドウ、１０８…データ依存性回路、１１２…レ
ジスタ名称変更回路、１１６…一時バツファ、１１７…
レジスタ・ファイル、１１８…イシュア、１２２…タグ
割り当て論理、１２４…レジスタファイル・ポート。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 所定のプログラム順序を有するプログラ
    ム命令を記憶するためのメモリユニットと、前記メモリ
    ユニットから前記プログラム命令を取得するためのバス
    と、前記プログラム命令を実行するための前記バスに接
    続されたプロセッサとによって構成されるコンピュータ
    システムであって、前記プロセッサが、 複数の命令を記憶するための命令バッファと、 複数の一時記憶ロケーションを含むインデックスでアド
    レス指定可能な一時バッファであって、前記複数の命令
    のそれぞれ１つは前記複数の一時記憶ロケーションの１
    つに割り当てられており、前記複数の命令の所定の１つ
    に対応する出力は前記複数の命令の前記所定の１つに割
    り当てられた前記一時記憶ロケーションに記憶されてい
    る一時バッファと、 前記命令バッファ内に記憶された依存性命令を探し出す
    ためのデータ依存性検査手段であって、前記依存性命令
    の入力は前回の命令に依存しており、前記前回の命令は
    所定のプログラム順序で前記依存性命令に先行する前記
    命令バッファ内の命令であるデータ依存性検査手段と、 前記データ依存性検査手段から前記依存性命令に対応す
    る依存データを受け取り、前記前回の命令に割り当てら
    れた前記一時記憶ロケーションと前記入力とを関係づけ
    るために前記依存データを使用する回路とによって構成
    されることを特徴とするコンピュータシステム。
  2. 【請求項２】 前記前回の命令に割り当てられた前記一
    時記憶ロケーションのアドレスを出力することによっ
    て、前記回路が前記前回の命令に割り当てられた前記一
    時記憶ロケーションと前記入力とを関係づけることを特
    徴とする請求項１記載のコンピュータシステム。
  3. 【請求項３】 前記回路が、前記前回の命令の完了状態
    を示す第１信号をさらに出力することを特徴とする請求
    項２記載のコンピュータシステム。
  4. 【請求項４】 第１の複数の入力部を有するマルチプレ
    クサであって、前記複数の入力部のそれぞれで記憶ロケ
    ーションのアドレスを受け取り、前記複数の入力部の１
    つで受け取った前記アドレスの１つは前記回路によって
    出力された前記アドレスであるマルチプレクサと、 前記前回の命令の完了状態を示す前記信号を入力として
    受け取り、前記マルチプレクサに選択信号を出力する信
    号出力部とによってさらに構成される請求項３記載のコ
    ンピュータシステム。
  5. 【請求項５】 前記回路が優先エンコーダとマルチプレ
    クサとで構成され、前記エンコーダは前記依存データを
    受け取り、前記エンコーダの出力は前記マルチプレクサ
    のための選択信号として用いられることを特徴とする請
    求項１記載のコンピュータシステム。
  6. 【請求項６】 前記エンコーダの前記出力が前記前回の
    命令を表すことを特徴とする請求項５記載のコンピュー
    タシステム。
  7. 【請求項７】 前記マルチプレクサが入力として複数の
    参照番地を受け取って前記エンコーダの前記出力に対応
    する参照番地を出力し、前記マルチプレクサによって出
    力された前記参照番地は、前記前回の命令に割り当てら
    れた前記一時記憶ロケーションのアドレスを表すことを
    特徴とする請求項６記載のコンピュータシステム。
  8. 【請求項８】 前記命令バッファが多くてＸ個（Ｘは正
    の整数）の命令を記憶することができ、前記一時バッフ
    ァが少なくともＸ個の一時記憶ロケーションを含むこと
    を特徴とする請求項１記載のコンピュータシステム。
  9. 【請求項９】 前記複数の前記プログラム命令の１つが
    前記命令バッファ内の前記複数の前記プログラム命令の
    前記１つの位置に基づいて前記複数の記憶ロケーション
    の１つに割り当てられることを特徴とする請求項１記載
    のコンピュータシステム。
  10. 【請求項１０】 前記複数の前記プログラム命令の１つ
    のソースレジスタと所定のプログラム順序で前記複数の
    前記プログラム命令の前記１つに先行する前記命令バッ
    ファ内の各命令の宛先レジスタとを比較することによっ
    て、前記データ依存性検査手段が前記命令バッファ内に
    記憶された依存性命令を探し出すことを特徴とする請求
    項１記載のコンピュータシステム。
  11. 【請求項１１】 前記依存性検査手段が複数のデータ依
    存回路を含み、各依存回路は前記複数の前記プログラム
    命令のいずれか所定の１つが前回の命令に依存するかど
    うかを決定するために少なくとも１回の比較を行うこと
    を特徴とする請求項１０記載のコンピュータシステム。
  12. 【請求項１２】 前記データ依存回路の１つが、前記命
    令バッファ内に記憶された第１命令のソースレジスタに
    対応する第１入力と前記命令バッファ内に記憶された第
    ２命令の宛先レジスタに対応する第２入力とを受け取り
    依存性信号を出力する少なくとも１つの比較回路であ
    り、前記第２命令は所定のプログラム順序で前記第１命
    令に先行し、前記依存性信号は前記第１命令が前記第２
    命令に依存するかどうかを示すことを特徴とする請求項
    １１記載のコンピュータシステム。
  13. 【請求項１３】 前記比較回路が、複数の排他的ＮＯＲ
    ゲート（ＸＮＯＲ）と複数の入力部を有するＡＮＤゲー
    トによって構成され、各ＸＮＯＲゲートの出力部は前記
    ＡＮＤゲートの入力部に接続されており、各ＸＮＯＲは
    第１ＸＮＯＲ入力部と第２ＸＮＯＲ入力部を有し、各第
    １ＸＮＯＲ入力部は前記第１入力部の先端に接続されて
    おり、各第２ＸＮＯＲ入力部は前記第２入力部の先端に
    接続されていることを特徴とする請求項１２記載のコン
    ピュータシステム。
  14. 【請求項１４】 所定のプログラム順序を有するプログ
    ラム命令を記憶するためのメモリユニットと、前記メモ
    リユニットから前記プログラム命令を取得するためのバ
    スと、前記プログラム命令を実行するための前記バスと
    連絡するプロセッサとによって構成されるコンピュータ
    システムであって、前記プロセッサが、 複数の命令を記憶するための命令バッファと、 複数のレジスタとインデックスでアドレス指定可能な複
    数の一時記憶ロケーションとを有するレジスタファイル
    であって、前記複数の命令のそれぞれ１つは前記複数の
    一時記憶ロケーションの１つと前記複数のレジスタの１
    つに割り当てられ、前記複数の命令の所定の１つに対応
    する出力は前記複数の命令の前記所定の１つに割り当て
    られた前記一時記憶ロケーションに記憶されるレジスタ
    ファイルと、 前記命令バッファ内に記憶された依存性命令を捜し出す
    ためのデータ依存性検査手段であって、依存性命令は前
    記命令バッファ内の特定の前回の命令が実行されるまで
    実行されるべきではない命令であり、前記データ依存性
    検査手段は前記命令バッファ内に記憶された各命令に対
    応する依存性情報を出力するデータ依存性検査手段と、 複数の回路であって、前記複数の回路のそれぞれは前記
    命令バッファ内の命令に対応し前記データ依存性検査手
    段から依存性データを受け取り、特定の回路で受け取っ
    た前記依存性データは前記特定の回路が対応する前記命
    令に対応し、また所定の依存性命令に対応する回路は前
    記所定の依存性命令の前に実行されなければならない特
    定の前回の命令に割り当てられた前記一時記憶ロケーシ
    ョンを表す参照番地を出力する複数の回路とによって構
    成されることを特徴とするコンピュータシステム。
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