JP2684362B2 - 可変長データの記憶方式 - Google Patents
可変長データの記憶方式Info
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、データ格納技術さらには可変長データの
記憶方式に適用して特に有効な技術に関し、例えばブロ
ック転送制御を行うDMA（ダイレクト・メモリ・アクセ
ス）コントローラによるシリアル通信における送受信デ
ータのバッファメモリへの格納方式に利用して有効な技
術に関する。 ［従来の技術］ マイクロコンピュータ間のシリアル通信では、フレー
ムと呼ばれる単位でデータの送受信が行われる。そこ
で、この送受信データをバッファメモリに入れておく場
合にも、各フレームを連結した状態で格納しておくと便
利である。しかるに、そのような多量の送受信データも
しくはビット長の長いフレームを格納するため連続した
記憶領域をバッファメモリ上に確保することは困難な場
合が多い。 そこで、バッファメモリ上に比較的小さなバッファ領
域を多数用意し、それらをポインタとして機能する記述
子によって次々と連結させて格納する第２図に示すよう
な格納方式について検討した。 すなわち、データ記述子DTDとバッファ記述子BFDと称
する２種類の記述子を設けて各記述子を互いに連結させ
ると共に、各バッファ記述子BFDの下に一定の大きさの
バッファ領域BAを置く。そして、上記データ記述子DTD
およびバッファ記述子BFDにはそれぞれ２つのポインタ
部を設け、データ記述子DTDの第１ポインタ部には最初
のバッファ記述子の先頭アドレスを入れると共に、第２
ポインタ部にはそのデータ記述子DTDに続くべき次にデ
ータ記述子の先頭アドレスを入れる。また、上記バッフ
ァ記述子BFDの第１ポインタ部にはこれに続くべき次の
バッファ記述子の先頭アドレスを入れると共に、第２ポ
インタ部には受信データが格納される単位バッファ領域
BAの先頭アドレスを入れるようにする。これによって、
各データ記述子DTDごとに用意されたｎ個（ｎは任意の
整数）のバッファ領域BAに１フレームの受信データを格
納するというものである。なお、上記データ記述子DTD
及びバッファ記述子BFDも、バッファメモリ内に格納さ
れる。 ［発明が解決しようとする問題点］ 上記シリアル通信において送受信されるデータのフレ
ームは可変長であり、１フレームが数バイトのものもあ
れば数キロバイトのものもある。しかるに第２図に示す
ような格納方式においては、一つのデータ記述子DTDの
下に連結されるバッファ領域BAの数は固定されている。
そのため、最も長いフレームに合わせてバッファ領域BA
の数を決定しておくと、１フレームが数バイトのような
短いデータが入って来たときに使用されないで残る無効
バッファ領域（第２図において斜線で示す領域以外の部
分）が多くなり、メモリの使用効率が非常に悪い。ま
た、バッファメモリ内から連続したフレームのデータを
読み出す場合、データ記述子とバッファ記述子の２つを
引いて来ないと次のデータの先頭アドレスが分からな
い。そのため、次のデータ（フレーム）を得るまでに時
間がかかるという問題点がある。 この発明の目的は、可変長フレームのデータを格納す
るバッファメモリの使用効率の向上を図ると共に、所望
のデータを得るのに要する時間を短縮できるような記憶
方式を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。 ［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。 すなわち、データ記述子とバッファ記述子とを統合し
て、１フレームのデータの入る最初のバッファ領域の先
頭アドレスを入れる第１ポインタ部と、次の記述子の先
頭アドレスを入れる第２ポインタ部と、データの終了を
示すデータ区切記号を入れる指示欄とからなる新たな形
式の記述子を設け、この記述子によって受信データをフ
レームごとに区切りをつけながら次々と連結させてバッ
ファメモリに格納していくようにするものである。 ［作用］ 上記した手段によれば、可変長フレームのデータの長
さに応じて、フレームごとに使用されるバッファ領域の
数も変わるため、使用されないで残る無効バッファ領域
を低減させてメモリの使用効率を向上させると共に、記
述子を一つ引いて来れば直ちに次のフレームのデータの
先頭アドレスが得られるようにして、データ取得に要す
る時間の短縮を図るという上記目的を達成することがで
きる。 ［実施例］ 第１図には、本発明に係る可変長データの記憶方式の
一実施例が示されている。 この実施例では、第１ポインタPNT1と第２ポインタPN
T2とを有する記述子DDによって、バッファメモリ上に用
意されている一定の大きさのバッファ領域BA1，BA2，BA
3…を連結させることができるようになっている。 すなわち、この実施例の記述子DDの第１ポインタPNT1
には、１フレームの受信データを入れるべきバッファ領
域の先頭アドレスが、また第２ポインタPNT2にはこの記
述子（DDi）に続くべき次の記述子（DDi＋１）の入って
いるメモリ領域の先頭アドレスが記述される。しかも、
各記述子DDには、その記述子DDによって指示されたバッ
ファ領域内で受信データが終了しているか否か示すデー
タ区切記号を記述する指示欄DESが設けられている。 次に上記記述子DDを用いた受信データの格納の仕方に
ついて説明する。 バッファメモリ内に用意された個々のバッファ領域BA
内に格納可能なデータ長よりも短いフレームのデータが
入ってきた場合、第１図に示されている記述子DD3のよ
うに、第１ポインタPNT1には、メモリ内で空いているバ
ッファ領域のうちのいずれか一つのバッファ領域BA3の
先頭アドレスを記述し、そのポインタPNT1によって指示
された先頭アドレスのバッファ内に１フレームのデータ
を入れて行く。そして、その記述子DD3の指示欄DESに
は、データの終了を示すデータ区切記号＊を記述してお
く。これによって、ポインタPNT1で指示されたバッファ
領域内でデータが終了していることが直ちに分かる。 また、複数のフレームの受信データが入って来た場
合、記述子DDの第２ポインタには、次のフレームのため
に使用する記述子の先頭アドレスを記述する。これによ
って、複数フレームのデータの繋がりが示される。最終
フレームのデータを入れるべきバッファ領域を指示する
記述子では、第２ポインタには何も記述する必要がな
い。 一方、個々のバッファ領域BA内に格納可能なデータ長
よりも長いフレームのデータが入ってきた場合には、第
１図に示されている記述子DD1のように、第１ポインタP
NT1にはそのデータを入れるべきバッファ領域BA1の先頭
アドレスを記述する。また、第２ポインタPNT2には、そ
のデータの続きを入れるべきバッファ領域を指示する記
述子DD2の先頭アドレスを記述すると共に、指示欄DESは
空欄のままにしておく。このようにして、複数のバッフ
ァ領域BAを記述子DDを用いて次々と連結させて１フレー
ムのデータを順次格納していく。そして、１フレームの
データの最終部分が入るバッファ領域に到達したなら
ば、第１図に示されている記述子DD2のようにその終了
バッファ領域に対応する記述子内の指示欄DESにデータ
区切記号＊を記述する。 上記実施例においては、メモリに格納すべきデータ
（フレーム）の長さが異なる場合、そのデータの長さに
応じて使用されるバッファ領域の数が変更される。その
ため、第２図に示されている方式のように、全く使用さ
れないで残る無効バッファ領域が生じるというようなこ
とがないので、その分メモリの使用効率が向上される。
また、メモリに格納されたデータのうちある特定のフレ
ームのデータを読み出したいような場合、記述子DDの指
示欄DES内のデータ区切記号＊を頼りに、所望のフレー
ムデータの入っているバッファ領域を指示する記述子を
見つけ、その記述子内の第１ポインタPNT1より先頭アド
レスを得て、それを用いてバッファ領域内のデータを読
み出せば良い。従って、この実施例の方式に従うと、一
つの記述子を引いてくるだけで所望のデータの入ってい
るバッファ領域の先頭アドレスを得ることができる。そ
のため、２つの記述子（データ記述子とバッファ記述
子）を順番に引いて来なければ先頭アドレスを得ること
ができない第２図の方式に比べて次のバッファの先頭ア
ドレス取得時間が短縮されるようになる。 なお、上記実施例では、使用するバッファ領域の先頭
アドレスを指示する記憶領域指定情報記述部としての第
１ポインタPNT1と、次の記述子の先頭アドレスを指示す
るチェイン情報記述部としての第２ポインタPNT2と、デ
ータ区切情報記述部としての指示欄DESとにより記述子D
Dを構成しているが、例えば上記記述子を格納するため
の連続したアドレス領域をメモリ上に用意しておけば、
単にアドレスをインクリメントするだけで次の記述子の
アドレスを得ることができるので、チェイン情報記述部
としての第２ポインタを省略することができる。 また、上記実施例では、バッファ領域の大きさを任意
に決定することができる。その場合、バッファ領域の大
きさを小さくすればするほど、無効領域を小さくするこ
とができる。ただし、バッファ領域を小さくし過ぎる
と、長いフレームが多い場合に１フレームで使用する記
述子の数が多くなって記述子を入れるメモリ領域が大き
くなってしまうので、両者の兼ね合いで平均フレーム長
に応じて単位バッファ領域の大きさを決定してやればよ
い。 以上説明したように、記憶領域内に、ある一定の大き
さのバッファ領域を複数個設けると共に、上記バッファ
領域のいずれか一つの先頭番地を入れる記憶領域指定情
報記述部と、格納されるデータが対応するバッファ領域
内で終了しているか否か指示するデータ区切情報記述部
とを有する記述子を用いて、上記バッファ領域を連結さ
せて一連のデータを格納するようにしたので、可変長フ
レームのデータの長さに応じて、フレームごとに使用さ
れるバッファ領域の数が変更されるという作用により、
使用されないで残る無効バッファ領域が減少されて、メ
モリの使用効率が向上されるようになるという効果があ
る。 また、１フレームのデータの入る最初のバッファ領域
の先頭アドレスを入れる第１ポインタ部と、次の記述子
の先頭アドレスを入れる第２ポインタ部と、データの終
了を示すデータ区切記号を入れる指示欄とからなる新た
な形式の記述子を設け、この記述子によって受信データ
をフレームごとに区切りをつけながら次々と連結させて
バッファメモリに格納していくようにしたので、記述子
を一つ引いて来れば直ちに次のフレームのデータの先頭
アドレスが得られるという作用により、データの読み出
しに要する時間が短縮されるという効果がある。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるシリアル通信にお
ける受信データをバッファメモリに格納する場合を例に
とって説明したが、この発明はそれに限定されるもので
なく、可変長のデータをメモリに記憶する場合一般に利
用することができる。 ［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。 すなわち、可変長フレームのデータを格納するバッフ
ァメモリの使用効率の向上を図ると共に、所望のデータ
を読み出すのに必要な時間を短縮することができる。
記憶方式に適用して特に有効な技術に関し、例えばブロ
ック転送制御を行うDMA（ダイレクト・メモリ・アクセ
ス）コントローラによるシリアル通信における送受信デ
ータのバッファメモリへの格納方式に利用して有効な技
術に関する。 ［従来の技術］ マイクロコンピュータ間のシリアル通信では、フレー
ムと呼ばれる単位でデータの送受信が行われる。そこ
で、この送受信データをバッファメモリに入れておく場
合にも、各フレームを連結した状態で格納しておくと便
利である。しかるに、そのような多量の送受信データも
しくはビット長の長いフレームを格納するため連続した
記憶領域をバッファメモリ上に確保することは困難な場
合が多い。 そこで、バッファメモリ上に比較的小さなバッファ領
域を多数用意し、それらをポインタとして機能する記述
子によって次々と連結させて格納する第２図に示すよう
な格納方式について検討した。 すなわち、データ記述子DTDとバッファ記述子BFDと称
する２種類の記述子を設けて各記述子を互いに連結させ
ると共に、各バッファ記述子BFDの下に一定の大きさの
バッファ領域BAを置く。そして、上記データ記述子DTD
およびバッファ記述子BFDにはそれぞれ２つのポインタ
部を設け、データ記述子DTDの第１ポインタ部には最初
のバッファ記述子の先頭アドレスを入れると共に、第２
ポインタ部にはそのデータ記述子DTDに続くべき次にデ
ータ記述子の先頭アドレスを入れる。また、上記バッフ
ァ記述子BFDの第１ポインタ部にはこれに続くべき次の
バッファ記述子の先頭アドレスを入れると共に、第２ポ
インタ部には受信データが格納される単位バッファ領域
BAの先頭アドレスを入れるようにする。これによって、
各データ記述子DTDごとに用意されたｎ個（ｎは任意の
整数）のバッファ領域BAに１フレームの受信データを格
納するというものである。なお、上記データ記述子DTD
及びバッファ記述子BFDも、バッファメモリ内に格納さ
れる。 ［発明が解決しようとする問題点］ 上記シリアル通信において送受信されるデータのフレ
ームは可変長であり、１フレームが数バイトのものもあ
れば数キロバイトのものもある。しかるに第２図に示す
ような格納方式においては、一つのデータ記述子DTDの
下に連結されるバッファ領域BAの数は固定されている。
そのため、最も長いフレームに合わせてバッファ領域BA
の数を決定しておくと、１フレームが数バイトのような
短いデータが入って来たときに使用されないで残る無効
バッファ領域（第２図において斜線で示す領域以外の部
分）が多くなり、メモリの使用効率が非常に悪い。ま
た、バッファメモリ内から連続したフレームのデータを
読み出す場合、データ記述子とバッファ記述子の２つを
引いて来ないと次のデータの先頭アドレスが分からな
い。そのため、次のデータ（フレーム）を得るまでに時
間がかかるという問題点がある。 この発明の目的は、可変長フレームのデータを格納す
るバッファメモリの使用効率の向上を図ると共に、所望
のデータを得るのに要する時間を短縮できるような記憶
方式を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。 ［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。 すなわち、データ記述子とバッファ記述子とを統合し
て、１フレームのデータの入る最初のバッファ領域の先
頭アドレスを入れる第１ポインタ部と、次の記述子の先
頭アドレスを入れる第２ポインタ部と、データの終了を
示すデータ区切記号を入れる指示欄とからなる新たな形
式の記述子を設け、この記述子によって受信データをフ
レームごとに区切りをつけながら次々と連結させてバッ
ファメモリに格納していくようにするものである。 ［作用］ 上記した手段によれば、可変長フレームのデータの長
さに応じて、フレームごとに使用されるバッファ領域の
数も変わるため、使用されないで残る無効バッファ領域
を低減させてメモリの使用効率を向上させると共に、記
述子を一つ引いて来れば直ちに次のフレームのデータの
先頭アドレスが得られるようにして、データ取得に要す
る時間の短縮を図るという上記目的を達成することがで
きる。 ［実施例］ 第１図には、本発明に係る可変長データの記憶方式の
一実施例が示されている。 この実施例では、第１ポインタPNT1と第２ポインタPN
T2とを有する記述子DDによって、バッファメモリ上に用
意されている一定の大きさのバッファ領域BA1，BA2，BA
3…を連結させることができるようになっている。 すなわち、この実施例の記述子DDの第１ポインタPNT1
には、１フレームの受信データを入れるべきバッファ領
域の先頭アドレスが、また第２ポインタPNT2にはこの記
述子（DDi）に続くべき次の記述子（DDi＋１）の入って
いるメモリ領域の先頭アドレスが記述される。しかも、
各記述子DDには、その記述子DDによって指示されたバッ
ファ領域内で受信データが終了しているか否か示すデー
タ区切記号を記述する指示欄DESが設けられている。 次に上記記述子DDを用いた受信データの格納の仕方に
ついて説明する。 バッファメモリ内に用意された個々のバッファ領域BA
内に格納可能なデータ長よりも短いフレームのデータが
入ってきた場合、第１図に示されている記述子DD3のよ
うに、第１ポインタPNT1には、メモリ内で空いているバ
ッファ領域のうちのいずれか一つのバッファ領域BA3の
先頭アドレスを記述し、そのポインタPNT1によって指示
された先頭アドレスのバッファ内に１フレームのデータ
を入れて行く。そして、その記述子DD3の指示欄DESに
は、データの終了を示すデータ区切記号＊を記述してお
く。これによって、ポインタPNT1で指示されたバッファ
領域内でデータが終了していることが直ちに分かる。 また、複数のフレームの受信データが入って来た場
合、記述子DDの第２ポインタには、次のフレームのため
に使用する記述子の先頭アドレスを記述する。これによ
って、複数フレームのデータの繋がりが示される。最終
フレームのデータを入れるべきバッファ領域を指示する
記述子では、第２ポインタには何も記述する必要がな
い。 一方、個々のバッファ領域BA内に格納可能なデータ長
よりも長いフレームのデータが入ってきた場合には、第
１図に示されている記述子DD1のように、第１ポインタP
NT1にはそのデータを入れるべきバッファ領域BA1の先頭
アドレスを記述する。また、第２ポインタPNT2には、そ
のデータの続きを入れるべきバッファ領域を指示する記
述子DD2の先頭アドレスを記述すると共に、指示欄DESは
空欄のままにしておく。このようにして、複数のバッフ
ァ領域BAを記述子DDを用いて次々と連結させて１フレー
ムのデータを順次格納していく。そして、１フレームの
データの最終部分が入るバッファ領域に到達したなら
ば、第１図に示されている記述子DD2のようにその終了
バッファ領域に対応する記述子内の指示欄DESにデータ
区切記号＊を記述する。 上記実施例においては、メモリに格納すべきデータ
（フレーム）の長さが異なる場合、そのデータの長さに
応じて使用されるバッファ領域の数が変更される。その
ため、第２図に示されている方式のように、全く使用さ
れないで残る無効バッファ領域が生じるというようなこ
とがないので、その分メモリの使用効率が向上される。
また、メモリに格納されたデータのうちある特定のフレ
ームのデータを読み出したいような場合、記述子DDの指
示欄DES内のデータ区切記号＊を頼りに、所望のフレー
ムデータの入っているバッファ領域を指示する記述子を
見つけ、その記述子内の第１ポインタPNT1より先頭アド
レスを得て、それを用いてバッファ領域内のデータを読
み出せば良い。従って、この実施例の方式に従うと、一
つの記述子を引いてくるだけで所望のデータの入ってい
るバッファ領域の先頭アドレスを得ることができる。そ
のため、２つの記述子（データ記述子とバッファ記述
子）を順番に引いて来なければ先頭アドレスを得ること
ができない第２図の方式に比べて次のバッファの先頭ア
ドレス取得時間が短縮されるようになる。 なお、上記実施例では、使用するバッファ領域の先頭
アドレスを指示する記憶領域指定情報記述部としての第
１ポインタPNT1と、次の記述子の先頭アドレスを指示す
るチェイン情報記述部としての第２ポインタPNT2と、デ
ータ区切情報記述部としての指示欄DESとにより記述子D
Dを構成しているが、例えば上記記述子を格納するため
の連続したアドレス領域をメモリ上に用意しておけば、
単にアドレスをインクリメントするだけで次の記述子の
アドレスを得ることができるので、チェイン情報記述部
としての第２ポインタを省略することができる。 また、上記実施例では、バッファ領域の大きさを任意
に決定することができる。その場合、バッファ領域の大
きさを小さくすればするほど、無効領域を小さくするこ
とができる。ただし、バッファ領域を小さくし過ぎる
と、長いフレームが多い場合に１フレームで使用する記
述子の数が多くなって記述子を入れるメモリ領域が大き
くなってしまうので、両者の兼ね合いで平均フレーム長
に応じて単位バッファ領域の大きさを決定してやればよ
い。 以上説明したように、記憶領域内に、ある一定の大き
さのバッファ領域を複数個設けると共に、上記バッファ
領域のいずれか一つの先頭番地を入れる記憶領域指定情
報記述部と、格納されるデータが対応するバッファ領域
内で終了しているか否か指示するデータ区切情報記述部
とを有する記述子を用いて、上記バッファ領域を連結さ
せて一連のデータを格納するようにしたので、可変長フ
レームのデータの長さに応じて、フレームごとに使用さ
れるバッファ領域の数が変更されるという作用により、
使用されないで残る無効バッファ領域が減少されて、メ
モリの使用効率が向上されるようになるという効果があ
る。 また、１フレームのデータの入る最初のバッファ領域
の先頭アドレスを入れる第１ポインタ部と、次の記述子
の先頭アドレスを入れる第２ポインタ部と、データの終
了を示すデータ区切記号を入れる指示欄とからなる新た
な形式の記述子を設け、この記述子によって受信データ
をフレームごとに区切りをつけながら次々と連結させて
バッファメモリに格納していくようにしたので、記述子
を一つ引いて来れば直ちに次のフレームのデータの先頭
アドレスが得られるという作用により、データの読み出
しに要する時間が短縮されるという効果がある。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるシリアル通信にお
ける受信データをバッファメモリに格納する場合を例に
とって説明したが、この発明はそれに限定されるもので
なく、可変長のデータをメモリに記憶する場合一般に利
用することができる。 ［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。 すなわち、可変長フレームのデータを格納するバッフ
ァメモリの使用効率の向上を図ると共に、所望のデータ
を読み出すのに必要な時間を短縮することができる。
【図面の簡単な説明】
第１図は本発明に係る可変長データの記憶方式の一実施
例を示す説明図、 第２図は本発明に先立って検討したデータの記憶方式の
一実施例を示す説明図である。 DD……記述子、BA……バッファ領域、PNT1……記憶領域
指定情報記述部（第１ポインタ）、PNT2……チェイン情
報記述部（第２ポインタ）、DES……データ区切情報記
述部（指示欄）。
例を示す説明図、 第２図は本発明に先立って検討したデータの記憶方式の
一実施例を示す説明図である。 DD……記述子、BA……バッファ領域、PNT1……記憶領域
指定情報記述部（第１ポインタ）、PNT2……チェイン情
報記述部（第２ポインタ）、DES……データ区切情報記
述部（指示欄）。
フロントページの続き
(72)発明者 川北 謙二
川崎市麻生区王禅寺1099 株式会社日立
製作所システム開発研究所内
(72)発明者 樫尾 次郎
川崎市麻生区王禅寺1099 株式会社日立
製作所システム開発研究所内
(72)発明者 馬場 志朗
小平市上水本町1450番地 株式会社日立
製作所武蔵工場内
(72)発明者 赤尾 泰
小平市上水本町1450番地 株式会社日立
製作所武蔵工場内
(72)発明者 大河内 俊夫
青梅市今井2326番地 株式会社日立製作
所デバイス開発センタ内
(56)参考文献 特開 昭60−200348（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．それぞれが一定量のデータを格納することができる
ようにされ複数からなるバッファ領域と、 上記複数からなるバッファ領域に一対一に対応されて設
けられ、対応するバッファ領域の先頭アドレスが記憶さ
れるポインタ部及び１フレームのデータの終了か未終了
かを示すデータ区切り記号が記憶される指示部とからな
り、連続したアドレスが割り当てられてなる複数の記述
子とを備え、 １フレームを構成するデータを上記バッファ領域に書き
込むときにおいて、かかる１フレームの最後のデータが
当該バッファ領域に存在しないときには上記データの未
終了を記憶させて、次アドレスの記述子に対応したバッ
ファ領域に残りのデータを書き込むようにし、上記１フ
レームを構成するデータの最後のデータが存在するバッ
ファ領域に対応した上記記述子における上記指示部に上
記データの終了を示すデータ区切り記号を記憶させ、 １フレームを構成するデータを上記バッファ領域から読
み出すときにおいて、上記任意の記述子の指示部を読み
出して上記データの終了を示すデータ区切り記号を探し
出し、それを基準にしてアドレスを逆方向に進めて先頭
の記述子を探し出して、かかる先頭の記述子のポインタ
部で指定されたバッファ領域から上記データの終了を示
すデータ区切り記号が存在する記述子に対応したバッフ
ァ領域まで順次にデータの読み出しを行うことを特徴と
する可変長データの記憶方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14006286A JP2684362B2 (ja) | 1986-06-18 | 1986-06-18 | 可変長データの記憶方式 |
| US07/318,439 US4881167A (en) | 1986-06-18 | 1989-03-02 | Data memory system |
Applications Claiming Priority (1)
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| US5673396A (en) * | 1994-12-16 | 1997-09-30 | Motorola, Inc. | Adjustable depth/width FIFO buffer for variable width data transfers |
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