JP2708424B2

JP2708424B2 - データ記憶方式

Info

Publication number: JP2708424B2
Application number: JP62174709A
Authority: JP
Inventors: 久郎佐々木; 松昭寺田; 進松井; 謙二川北; 次郎樫尾; 志朗馬場; 泰赤尾; 俊夫大河内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-07-15
Filing date: 1987-07-15
Publication date: 1998-02-04
Anticipated expiration: 2013-02-04
Also published as: JPS6419445A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、データ格納技術さらには可変長データの
記憶方式に適用して特に有効な技術に関し、例えばブロ
ック転送制御を行うDMA（ダイレクト・メモリ・アクセ
ス）コントローラによりシリアル通信における送受信デ
ータのバッファメモリへの格納方式に利用して有効な技
術に関する。〔従来の技術〕マイクロコンピュータ間のシリアル通信では、フレー
ムと呼ばれる単位でのデータ送受信が行われる。そこ
で、この送受信データをバッファメモリに入れておく場
合にも、各フレームを連結した状態で格納しておくと便
利である。しかるに、そのような多量の送受信データも
しくはビット長の長いフレームを格納するため連続した
記憶領域をバッファメモリ上に確保することは困難な場
合が多い。そこで、バッファメモリ上に比較的小さなバッファ領
域を多数用意し、それらをポインタとして機能する記述
子によって次々の連結させて格納する第２図に示すよう
な格納方式について検討した。すなわち、データ記述子DTDとバッファ記述子BFDと称
する２種類の記述子を設けて各記述子を互いに連結させ
ると共に、各バッファ記述子BFDの下に一定の大きさの
バッファ領域BAを置く。そして、上記データ記述子DTD
およびバッファ記述子BFDにはそれぞれ２つのポインタ
部を設け、データ記述子DTDの第１ポインタ部には最初
のバッファ記述子BFDの先頭アドレスBTAを入れると共
に、第２ポインタ部にはそのデータ記述子DTDに続くべ
き次のデータ記述子の先頭アドレスDTAを入れる。ま
た、上記バッファ記述子BFDの第１ポインタ部にはこれ
に続くべき次のバッファ記述子の先頭アドレスBNAを入
れると共に、第２ポインタ部には受信データが格納され
る単位バッファ領域BAの先頭アドレスTAを入れるように
する。これによって、各データ記述子DTDごとに用意さ
れたｎ個（ｎは任意の整数）のバッファ領域BAに１フレ
ームの受信データを格納するというものである。なお、
上記データ記述子DTD及びバッファ記述子BFDも、バッフ
ァメモリ内に格納される。〔発明が解決しようとする問題点〕上記シリアル通信において送受信されるデータのフレ
ームは可変長であり、１フレームが数バイトのものもあ
れば数キロバイトのものもある。しかるに第２図に示す
ような格納方式においては、一つのデータ記述子DTDの
下に連結されるバッファ領域BAの数は固定されている。
そのため、最も長いフレームに合わせてバッファ領域BA
の数を決定しておくと、１フレームが数バイトのような
短いデータが入って来たときに使用されないで残る無効
バッファ領域（第２図において斜線で示す領域以外の部
分）が多くなり、メモリの使用効率が非常に悪い。ま
た、バッファメモリ内から連続したフレームのデータを
読み出す場合、データ記述子の他にバッファ記述子を引
いて来ないと次のデータの先頭アドレスが分からない。
そのため、次のデータ（フレーム）を得るまでに時間が
かかるという問題点がある。この発明の目的は、可変長フレームのデータを格納す
るバッファメモリの使用効率の向上を図ると共に、所望
のデータを得るのに要する時間を短縮できるような記憶
方式を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。〔問題点を解決するための手段〕本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。すなわち、データ記述子とバッファ記述子とを統合し
て、１フレームのデータの入る最初のバッファ領域の先
頭アドレスを入れる第１ポインタ部と、次の記述子の先
頭アドレスを入れる第２ポインタ部と、データの終了を
示すデータ区切記号を入れる指示欄とからなる新たな形
式の記述子を設け、この記述子によって受信データをフ
レームごとに区切りをつけながら次々と連結させてバッ
ファメモリに格納していくようにするものである。〔作用〕上記した手段によれば、可変長フレームのデータの長
さに応じて、フレームごとに使用されるバッファ領域の
数も変わるため、使用されないで残る無効バッファ領域
を低減させてメモリの使用効率を向上させると共に、記
述子を一つ引いて来れば直ちに次のフレームのデータの
先頭アドレスが得られるようにして、データ取得に要す
る時間の短縮を図るという上記目的を達成することがで
きる。〔実施例〕第１図には、本発明に係る可変長データの記憶方式の
一実施例が示されている。この実施例では、第１ポインタPNT₁と第２ポインタPN
T₂とを有する記述子DDによって、バッファメモリ上に用
意されている一定の大きさのバッファ領域BA₁,BA₂,BA₃
…を連結させることができるようになっている。すなわち、この実施例の記述子DDの第１ポインタPNT₁
には、１フレームの受信データを入れるべきバッファ領
域の先頭アドレスTAが、また第２ポインタPNT₂にはこの
記述子（DDi）に続くべき次の記述子（DDi＋１）の入っ
ているメモリ領域の先頭アドレスDTAが記述される。し
かも、各記述子DDには、その記述子DDによって指示され
たバッファ領域内で受信データが終了しているか否か示
すデータ区切記号を記述する指示欄DESが設けられてい
る。次に上記記述子DDを用いた受信データの格納の仕方に
ついて説明する。バッファメモリ内に用意された個々のバッファ領域BA
内に格納可能なデータ長よりも短いフレームのデータが
入ってきた場合、第１図に示されている記述子DD₃のよ
うに、第１ポインタPNT₁には、メモリ内で空いているバ
ッファ領域のうちいずれか一つのバッファ領域BA₃の先
頭アドレスを記述し、そのポインタPNT₁によって指示さ
れた先頭アドレスのバッファ内に１フレームのデータを
入れて行く。そして、その記述子DD₃の指示欄DESには、
データの終了を示すデータ区切記号＊を記述しておく。
これによって、ポインタPNT₁で指示されたバッファ領域
内でデータが終了していることが直ちに分かる。また、複数のフレームの受信データが入って来た場
合、記述子DDの第２ポインタには、次のフレームのため
に使用する記述子の先頭アドレスを記述する。これによ
って、複数フレームのデータの繋がりが示される。最終
フレームのデータを入れるべきバッファ領域を指示する
記述子では、第２ポインタには何も記述する必要がな
い。一方、個々のバッファ領域BA内に格納可能なデータ長
よりも長いフレームのデータが入ってきた場合には、第
１図に示されている記述子DD₁のように、第１ポインタP
NT₁にはそのデータを入れるべきバッファ領域BA₁の先頭
アドレスを記述する。また、第２ポインタPNT₂には、そ
のデータの続きを入れるべきバッファ領域を指示する記
述子DD₂の先頭アドレスを記述すると共に、指示欄DESは
空欄のままにしておく。このようにして、複数のバッフ
ァ領域BAを記述子DDを用いて次々と連結させて１フレー
ムのデータを順次格納していく。そして、１フレームの
データの最終部分が入るバッファ領域に到達したなら
ば、第１図に示されている記述子DD₂のようにその終了
バッファ領域に対応する記述子内の指示欄DESにデータ
区切記号＊を記述する。上記実施例においては、メモリに格納すべきデータ
（フレーム）の長さが異なる場合、そのデータの長さに
応じて使用されるバッファ領域の数が変更される。その
ため、第２図に示されている方式のように、全く使用さ
れないで残る無効バッファ領域が生じるというようなこ
とがないので、その分メモリの使用効率が向上される。
また、メモリに格納されたデータのうちある特定のフレ
ームのデータを読み出したいような場合、記述子DDの指
示欄DES内のデータ区切記号＊を頼りに、所望のフレー
ムデータの入っているバッファ領域を指示する記述子を
見つけ、その記述子内の第１ポインタPNT₁より先頭アド
レスを得て、それを用いてバッファ領域内のデータを読
み出せば良い。従って、この実施例の方式に従うと、一
つの記述子を引いてくるだけで所望のデータの入ってい
るバッファ領域の先頭アドレスを得ることができる。そ
のため、２つの記述子（データ記述子とバッファ記述
子）を順番に引いて来なければ先頭アドレスを得ること
ができない第２図の方式に比べて次のバッファの先頭ア
ドレス取得時間が短縮されるようになる。なお、上記実施例では、使用するバッファ領域の先頭
アドレスを指示する記憶領域指定情報記述部としての第
１ポインタPNT₁と、次の記述子の先頭アドレスを指示す
るチェイン情報記述部としての第２ポインタPNT₂と、デ
ータ区切情報記述部としての指示欄DESとにより記述子D
Dを構成しているが、例えば上記記述子を格納するため
の連続したアドレス領域をメモリ上に用意しておけば、
単にアドレスをインクリメントするだけで次の記述子の
アドレスを得ることができるので、チェイン情報記述部
としての第２ポインタを省略することができる。また、上記実施例では、バッファ領域の大きさを任意
に決定することができる。その場合、バッファ領域の大
きさを小さくすればするほど、無効領域を小さくするこ
とができる。ただし、バッファ領域を小さくし過ぎる
と、長いフレームが多い場合に１フレームで使用する記
述子の数が多くなって記述子を入れるメモリ領域が大き
くなってしまうので、両者の兼ね合いで平均フレーム長
に応じて単位バッファ領域の大きさを決定してやればよ
い。第３図はこの発明のデータ記憶方式に従ってデータが
記憶されるメモリと、このメモリに対してデータの書き
込み又は読み出しを行うための通信制御用プロセッサNP
U（ネットワークプロセッシングユニット）のブロック
図が示されている。プロセッサNPUの内部にはシリアル
データからパラレルデータへの変換機能及びパラレルデ
ータからシリアルデータへの変換機能を有するシリアル
I/Oと、制御機能，演算機能を有するCPUと、CPU内のレ
ジスタを介さずに直接データを転送する機能を有するDM
AC（ダイレクトメモリアクセスコントローラ）とが含ま
れる。 NPUは一つは半導体基板上に構成される。シリアリI/
O,CPU及びDMACはインターナルバスによって相互間が接
続されている。コミュニケーションラインを介してシリ
アルデータを受信すると、シリアルI/Oによってパラレ
ルデータに変換される。また、受信データ内にエラーが
あるか否かのチェック及びエラーの種類等が判別され、
その結果がシリアルI/O内のステータスレジスタ（図示
せず）に格納される。第４図はシリアルI/OとDMACとの間に設けられる信号
線を示している。シリアルI/O内の受信部とDMACとの間
には、DMAC受信リクエスト信号DREQR,受信データアクノ
リッジ信号RAK,ステータスアクノリッジ信号SRK,エンド
オブメッセージ信号EOMを伝達するための信号線が設け
られる。シリアルI/Oに受信データが蓄えられると、上
記信号DREQRがシリアルI/OからDMACに伝達されることに
より、転送要求が行なわれる。次に、信号RAKがDMACか
らシリアルI/Oに伝達されることにより、受信データを
内部バスに送出すべきタイミングを伝える。さらに、信
号SRKがDMACからシリアルI/Oに伝達されることにより、
上記ステータスレジスタの内容を内部バスに送出すべき
タイミングを伝える。信号EOMは、DMACに転送されるデ
ータのうちフレームの末尾をDMACに教えるために用いら
れる。これにより、DMACは受信データをフレーム毎に区
切りをつけて管理することが可能になる。シリアルI/O
の送信部とDMACとの間には、DMAC送信リクエスト信号DR
EQT,送信データアクノリッジ信号TAK,エンドオブメッセ
ージ信号EOMを伝達するための信号線が設けられる。上
記信号DREQTがシリアルI/OからDMACに伝達されることに
より、メモリからの読み出しデータの転送要求が行なわ
れる。次に信号TAKがDMACからシリアルI/Oに伝達される
ことにより、シリアルI/Oが内部バスからデータを取り
込むべきタイミングが伝えられる。また、信号EOMがDMA
CからシリアルI/Oに伝達されることにより、DMACが転送
したデータがフレームの末尾であることをシリアルI/O
に伝える。 NPUはシステムバスを介して外部メモリと接続され
る。外部メモリの構成，種類は特に限定されない。１チ
ップの半導体メモリで構成されてもよいし、複数チップ
の半導体メモリで構成されてもよい。メモリ内には受信
データが記憶される複数のバッファ領域バッファ０〜バ
ッファＮと各バッファに関する情報が記憶される複数の
記述子ディスクリプタ０〜ディスクリプタｎが設けられ
る。第５図は、各記述子に記憶されている情報と、各記述
子に対応するバッファメモリとの関係を示している。こ
の実施例では、各記述子は４つの領域から構成されてお
り、各領域の先頭アドレスには一連の番号が与えられて
いる。例えば、ディスクリプタ０は先頭アドレスがA0の
チェインポインタ０と、先頭アドレスがA0＋１のバッフ
ァポインタ０と、先頭アドレスがA0＋２のステータス０
と、先頭アドレスがA0＋３のデータ長０とから構成され
ている。この様に、各領域を指定するためのアドレスが
互いに関連づけられていることにより、いずれか一つの
領域のアドレスがわかれば、他の領域のアドレスを容易
に知ることができる。例えばDMACは一つの領域のアドレ
スがわかれば、上記他の領域のアドレスを知るためにメ
モリから情報を読み出す等の動作は不要となる。上記先
頭アドレスA0は、このディスクリプタ０の先頭アドレス
となる。他の記述子ディスクリプタ１〜ディスクリプタ
ｎも上記ディスクリプタ０と同様に構成されている。上
記チェインポインタ０は例えば16ビットで構成され、次
の記述子ディスクリプタ１の先頭アドレスA1を指定して
いる。上記バッファポインタ０は例えば20ビットで構成
され、ディスクリプタ０に属するバッファ０の先頭アド
レスを指定する。ステータス０は例えば８ビットで構成
され、バッファ０に記憶されたデータに関する情報を示
している。ステータス０の内容はデータ受信時にはDMAC
によって書き込まれ、データ送信時にはCPUが初期設定
を行う。書き込まれる情報は、シリアルI/O内のステー
タスレジスタの内容であり、例えば当該バッファ０内に
フレームの末尾があるか否かの情報が含まれる。データ
長０は、バッファ０内のデータのバイト数を示してい
る。データ長０の内容はデータ受信時にはDMACによって
書き込まれ、データ送信時にはCPUによって初期設定が
行なわれる。DMACは受信データをバッファに書き込んだ
後にそのバッファに書き込んだデータのバイト数を書き
込む。第６図は、DMAC内に設けられるレジスタ群と、各レジ
スタの役割を示している。また表１は受信モードにおけ
る上記各レジスタの働きを示している。第６図におい
て、バッファ内の斜線部はすでにデータが書き込まれた
状態を示している。レジスタEDARは、書き込み可能なバ
ッファのうち最後のバッファ、例えばバッファB4示すデ
ィスクリプタD0の次のディスクリプタD1の先頭アドレス
を指定する。レジスタADARは書き込み中のバッファB4を
示すディスクリプタD4の先頭アドレスを指定する。レジ
スタBUFLはバッファ長（バイト数）を指定する。レジス
タBCRは、書き込み中のバッファB4の残りバッファ領域
のバイト数が示されている。レジスタBARは、書き込み
中のバッファB4においてアクセス中のデータのアドレス
を示している。表２は、送信モードにおける上記各レジスタの働きを
示している。表１における受信モードではデータの書き
込みが行なわれるのに対し、表２における送信モードで
は、データの読み出しが行なわれる点が異なる。以上説明したように、記憶領域内に、ある一定の大き
さのバッファ領域を複数個設けると共に、上記バッファ
領域のいずれか一つの先頭番地を入れる記憶領域指定情
報記述部と、格納されるデータが対応するバッファ領域
内で終了しているか否か指示するデータ区切情報記述部
とを有する記述子を用いて、上記バッファ領域を連結さ
せて一連のデータを格納するようにしたので、可変長フ
レームのデータの長さに応じて、フレームごとに使用さ
れるバッファ領域の数が変更されるという作用により、
使用されないで残る無効バッファ領域が減少されて、メ
モリの使用効率が向上されるようになるという効果があ
る。また、１フレームのデータが入る最初のバッファ領域
の先頭アドレスを入れる第１ポインタ部と、次の記述子
の先頭アドレスを入れる第２ポインタ部と、データの終
了を示すデータ区切記号を入れる指示欄等を含む新たな
形式の記述子を設け、この記述子によって受信データを
フレームごとに区切りをつけながら次々と連結させてバ
ッファメモリに格納していくようにしたので、次のフレ
ームのデータの読み出しに要する時間が短縮されるとい
う効果がある。すなわち、あるフレームの末尾のデータの読み出しが
終了すると、まず、そのデータが含まれるバッファ領域
（例えば第５図におけるバッファ０）に対応するディス
クリプタがアクセスされる。その際、このディスクリプ
タの先頭アドレス（A0）がアクセスされ、チェインポイ
ンタ（チェインポインタ０）が読み出されることによ
り、次のディスクリプタの先頭アドレス（A1）を得るこ
とができる。次に、この先頭アドレス（A1）から一定値
離れたアドレス（A1＋１）がアクセスされる。その結
果、バッファポインタ（バッファポインタ１）が読み出
されることにより、次のフレームのデータの先頭アドレ
スを得ることができる。従って、本発明によればあるフ
レームのデータの読み出し終了から次のフレームのデー
タの読み出し開始までのディスクリプタに対するアクセ
ス回数が２回で済む。このことはデータ書き込みの際も
同様である。一般にデータの読み出し又は書き込みスピ
ードは、上記ディスクリプタに対するアクセス回数に大
きく影響される。第２図に示す従来方式では、あるフレ
ームのデータの読み出し終了から次のフレームのデータ
の読み出し開始まで、ディスクリプタに対して３回アク
セスする必要がある。従って本発明によれば、特に複数
フレームを連続的に読み出し又は書き込みする場合にそ
の高速化が可能である。以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるシリアル通信にお
ける受信データをバッファメモリに格納する場合を例に
とって説明したが、この発明はそれに限定されるもので
なく、可変長のデータをメモリに記憶する場合一般に利
用することができる。〔発明の効果〕本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。すなわち、可変長フレームのデータを格納するバッフ
ァメモリの使用効率の向上を図ると共に、所望のデータ
を読み出すのに必要な時間を短縮することができる。

【図面の簡単な説明】第１図は本発明に係る可変長データ記憶方式の一実施例
を示す説明図、第２図は本発明に先立って検討したデータ記憶方式の一
実施例を示す説明図、第３図はこの発明が適用されたシステムの一実施例を示
すブロック図、第４図は第３図に示すDMACとシリアルI/Oとの関係を示
すブロック図、第５図は各記述子に記憶されている情報と、各記述子に
対応するバッファメモリとの関係を示す説明図、第６図は第３図に示すDMAC内に設けられているレジスタ
群とその役割を示す説明図である。 TA……バッファ先頭アドレス、DTA……次記述子、NPU…
…通信制御用プロセッサ、DMAC……ダイレクト・メモリ
・アクセス・コントロール、CPU……中央処理装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者松井進神奈川県川崎市多摩区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者川北謙二神奈川県川崎市多摩区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者樫尾次郎神奈川県川崎市多摩区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者馬場志朗東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者赤尾泰東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者大河内俊夫東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (56)参考文献特開昭62−297952（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】１．記憶手段と、記憶手段をアクセスする手段と、プロ
セッサとを具備するマイクロプロセッサシステムであっ
て、上記記憶手段は、通信データの少なくとも一部が格納される第１の記憶領
域と、通信データの少なくとも一部が格納される第２の記憶領
域と、上記第１の記憶領域に関する第１のディスクリプタ情報
が格納される第３の記憶領域と、上記第２の記憶領域に関する第２のディスクリプタ情報
が格納される第４の記憶領域とを具備し、上記第１のディスクリプタ情報は、上記第１の記憶領域のアドレスを指定するための第１の
アドレス情報と、上記第４の記憶領域のアドレスを指定するための第２の
アドレス情報と、上記第１の記憶領域内で格納される通信データが終了し
ているか否かを指示するデータ区切り情報とを有し、上記第２のディスクリプタ情報は、上記第２の記憶領域
のアドレスを指定するための第３のアドレス情報を有
し、上記記憶手段をアクセスする手段は、上記第３の記憶領域を検査する手段と、上記第１のアドレス情報を獲得する手段と、上記第１の記憶領域内に格納される通信データをアクセ
スする手段と、上記第２のアドレス情報を獲得する手段と、上記第４の記憶領域を検査する手段と、上記第３のアドレス情報を獲得する手段と、上記第２の記憶領域内に格納される通信データをアクセ
スする手段とを有し、上記プロセッサは、上記記憶手段をアクセスする手段を
制御することを特徴とするマイクロプロセッサシステ
ム。