JPH0713881A - 通信処理装置 - Google Patents
通信処理装置Info
- Publication number
- JPH0713881A JPH0713881A JP5182059A JP18205993A JPH0713881A JP H0713881 A JPH0713881 A JP H0713881A JP 5182059 A JP5182059 A JP 5182059A JP 18205993 A JP18205993 A JP 18205993A JP H0713881 A JPH0713881 A JP H0713881A
- Authority
- JP
- Japan
- Prior art keywords
- register
- transfer
- error
- data
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Landscapes
- Computer And Data Communications (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、ＤＭＡ転送における受信側
バッファメモリの記憶容量の最適化を図るための技術を
提供することにある。 【構成】 受信エラー発生を検出するためのコンパレー
タ１２１と、このエラー検出結果に基づいて、ＤＭＡ転
送制御のための複数のレジスタの保持内容を初期値に戻
すことによって受信データの上書きを可能とするための
エラー異常処理制御部１７とを設け、プロトコルで使用
する最大長に応じたバッファメモリの適用を可能とし、
ＤＭＡ転送における受信側バッファメモリの記憶容量の
最適化を達成する。
バッファメモリの記憶容量の最適化を図るための技術を
提供することにある。 【構成】 受信エラー発生を検出するためのコンパレー
タ１２１と、このエラー検出結果に基づいて、ＤＭＡ転
送制御のための複数のレジスタの保持内容を初期値に戻
すことによって受信データの上書きを可能とするための
エラー異常処理制御部１７とを設け、プロトコルで使用
する最大長に応じたバッファメモリの適用を可能とし、
ＤＭＡ転送における受信側バッファメモリの記憶容量の
最適化を達成する。
Description
【０００１】
【産業上の利用分野】本発明は、通信処理装置、さらに
はＤＭＡ（ダイレクト・メモリ・アクセス）を行うため
のデータ転送制御技術に関し、例えばＨＤＬＣ（ハイレ
ベル・データ・リンク・コントロール）などのプロトコ
ルを有するＮＰＵ（ネットワーク・プロセッシング・ユ
ニット）に適用して有効な技術に関する。
はＤＭＡ（ダイレクト・メモリ・アクセス）を行うため
のデータ転送制御技術に関し、例えばＨＤＬＣ（ハイレ
ベル・データ・リンク・コントロール）などのプロトコ
ルを有するＮＰＵ（ネットワーク・プロセッシング・ユ
ニット）に適用して有効な技術に関する。
【０００２】
【従来の技術】データリンク層プロトコルとしてＨＤＬ
Ｃ手順などに準拠して情報をビットシリアルにやりとり
する場合には、ＳＣＩ（シリアル・コミュニケーション
・インタフェース）コントローラがフレームと呼ばれる
単位でデータの送受信を行う。送受信されたデータは、
上位プロセッサの処理に委ねられるが、ＳＣＩコントロ
ーラによるデータの送受信と上位プロセッサによるデー
タ処理とは通常非同期で行われるため、送受信データは
一旦データバッファに格納される。このような場合に、
ＳＣＩコントローラが受信したデータをフレームのよう
なブロック単位でデータバッファに転送したり、転送す
べきデータをブロック単位でデータバッファからＳＣＩ
コントローラに転送したりするとき、ＤＭＡコントロー
ラが利用される。また、マルチプロトコルシリアルコミ
ニュケーションインタフェース（ＭＳＣＩ）は、ＬＳＩ
内部でＤＭＡＣと接続され、フレーム単位の高速なシン
グルアドレスＤＭＡ転送（チェインブロック転送）を実
行することができる。シングルアドレス転送とは、転送
先とＤＭＡＣが信号線によるハンドシェイクにより直接
転送するものであり、一旦ＤＭＡＣ内部のレジスタに転
送データを格納するデュアルアドレス転送と区別されて
いる。
Ｃ手順などに準拠して情報をビットシリアルにやりとり
する場合には、ＳＣＩ（シリアル・コミュニケーション
・インタフェース）コントローラがフレームと呼ばれる
単位でデータの送受信を行う。送受信されたデータは、
上位プロセッサの処理に委ねられるが、ＳＣＩコントロ
ーラによるデータの送受信と上位プロセッサによるデー
タ処理とは通常非同期で行われるため、送受信データは
一旦データバッファに格納される。このような場合に、
ＳＣＩコントローラが受信したデータをフレームのよう
なブロック単位でデータバッファに転送したり、転送す
べきデータをブロック単位でデータバッファからＳＣＩ
コントローラに転送したりするとき、ＤＭＡコントロー
ラが利用される。また、マルチプロトコルシリアルコミ
ニュケーションインタフェース（ＭＳＣＩ）は、ＬＳＩ
内部でＤＭＡＣと接続され、フレーム単位の高速なシン
グルアドレスＤＭＡ転送（チェインブロック転送）を実
行することができる。シングルアドレス転送とは、転送
先とＤＭＡＣが信号線によるハンドシェイクにより直接
転送するものであり、一旦ＤＭＡＣ内部のレジスタに転
送データを格納するデュアルアドレス転送と区別されて
いる。
【０００３】尚、データ通信用のＤＭＡコントローラに
ついて記載された文献の例としては昭和６３年７月に株
式会社日立製作所から発行された「ＨＤ６４１８０Ｓ、
ＮＰＵハードウェアマニュアル」第３７６頁から第４０
０頁がある。
ついて記載された文献の例としては昭和６３年７月に株
式会社日立製作所から発行された「ＨＤ６４１８０Ｓ、
ＮＰＵハードウェアマニュアル」第３７６頁から第４０
０頁がある。
【０００４】
【発明が解決しようとする課題】端末間で転送する最大
データ長は、使用するプロトコルにより事前に決定され
るが、雑音や、誤った処理、あるいは誤ったバス接続に
よる他マシンのフレーム受信に起因して、規定よりも長
いデータを受信する場合がある。そのような異常データ
は、無効フレームとされ、プロトコル処理により廃棄さ
れる。このため従来技術に従って受信処理を行う場合、
プロトコル処理で使用する最大データ長分のバッファが
複数用意されている場合でも、それ以上のデータが送ら
れる場合を想定しなくてはならない。また、チェインブ
ロック転送モードの場合、エラーディスクリプタアドレ
スレジスタを使うことによって、データの上書きが阻止
されているが、これらの事象の発生は、割り込みにより
ＮＰＵに通知されるため、ＮＰＵでのソフトウェア処理
が不可欠となる。しかし、設けられたバッファの全てが
無効フレームに占有される場合もあり得るため、フレー
ムの終了を検出するまで、カレントディスクリプタアド
レスレジスタの更新を停止させ、終了検出後に、ソフト
ウェアによる解析処理でバッファメモリを解放してエラ
ーディスクリプタアドレスレジスタを更新させるなど、
その処理は複雑化する傾向にある。また、上記現象の発
生を少なくするために、正常受信の場合に必要とされる
容量を越えるバッファメモリを設けることで対処する場
合もあるが、そのように大きなバッファメモリを設ける
ことは、システムの小型化を阻害する。
データ長は、使用するプロトコルにより事前に決定され
るが、雑音や、誤った処理、あるいは誤ったバス接続に
よる他マシンのフレーム受信に起因して、規定よりも長
いデータを受信する場合がある。そのような異常データ
は、無効フレームとされ、プロトコル処理により廃棄さ
れる。このため従来技術に従って受信処理を行う場合、
プロトコル処理で使用する最大データ長分のバッファが
複数用意されている場合でも、それ以上のデータが送ら
れる場合を想定しなくてはならない。また、チェインブ
ロック転送モードの場合、エラーディスクリプタアドレ
スレジスタを使うことによって、データの上書きが阻止
されているが、これらの事象の発生は、割り込みにより
ＮＰＵに通知されるため、ＮＰＵでのソフトウェア処理
が不可欠となる。しかし、設けられたバッファの全てが
無効フレームに占有される場合もあり得るため、フレー
ムの終了を検出するまで、カレントディスクリプタアド
レスレジスタの更新を停止させ、終了検出後に、ソフト
ウェアによる解析処理でバッファメモリを解放してエラ
ーディスクリプタアドレスレジスタを更新させるなど、
その処理は複雑化する傾向にある。また、上記現象の発
生を少なくするために、正常受信の場合に必要とされる
容量を越えるバッファメモリを設けることで対処する場
合もあるが、そのように大きなバッファメモリを設ける
ことは、システムの小型化を阻害する。
【０００５】本発明の目的は、ＤＭＡ転送における受信
側バッファメモリの記憶容量の最適化を図るための技術
を提供することにある。
側バッファメモリの記憶容量の最適化を図るための技術
を提供することにある。
【０００６】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、ＤＭＡ転送制御のための情報を
保持するための複数のレジスタと、この複数のレジスタ
の保持情報に基づいてメモリへのＤＭＡ転送を制御する
ためのＤＭＡ実行制御手段とを含んで通信処理装置が構
成されるとき、受信エラー発生を検出するための検出手
段と、このエラー検出結果に基づいて、上記複数のレジ
スタの保持内容を初期値に戻すことによって受信データ
の上書きを可能とするためのエラー異常処理制御手段と
を設ける。
保持するための複数のレジスタと、この複数のレジスタ
の保持情報に基づいてメモリへのＤＭＡ転送を制御する
ためのＤＭＡ実行制御手段とを含んで通信処理装置が構
成されるとき、受信エラー発生を検出するための検出手
段と、このエラー検出結果に基づいて、上記複数のレジ
スタの保持内容を初期値に戻すことによって受信データ
の上書きを可能とするためのエラー異常処理制御手段と
を設ける。
【０００９】また、ＤＭＡ転送制御のための情報を保持
するための複数のレジスタと、この複数のレジスタの保
持情報に基づいてメモリへのＤＭＡ転送を制御するため
のＤＭＡ実行制御手段とを含んで通信処理装置が構成さ
れるとき、受信エラー発生を検出するための検出手段
と、このエラー検出結果に基づいて、上記ＤＭＡ実行制
御手段による上記メモリへのＤＭＡ転送を中止するため
のエラー異常処理制御手段とを設ける。
するための複数のレジスタと、この複数のレジスタの保
持情報に基づいてメモリへのＤＭＡ転送を制御するため
のＤＭＡ実行制御手段とを含んで通信処理装置が構成さ
れるとき、受信エラー発生を検出するための検出手段
と、このエラー検出結果に基づいて、上記ＤＭＡ実行制
御手段による上記メモリへのＤＭＡ転送を中止するため
のエラー異常処理制御手段とを設ける。
【００１０】さらに、ＤＭＡ転送先アドレスを保持する
ための第１レジスタと、ＤＭＡ転送のバイト数を保持す
るための第２レジスタと、この第１レジスタ及び第２レ
ジスタの保持情報に基づいてメモリへのＤＭＡ転送を制
御するためのＤＭＡ実行制御手段とを含んで通信処理装
置が構成されるとき、受信エラー発生を検出するための
検出手段と、このエラー検出結果に基づいて、上記第１
レジスタ及び第２レジスタの保持内容を初期値に戻すこ
とによって受信データの上書きを可能とするためのエラ
ー異常処理制御手段とを設ける。このとき、上記エラー
異常処理制御手段は、ＤＭＡ転送におけるフレーム終了
が検出された後に上記第１レジスタ及び第２レジスタを
再設定するように構成することができる。
ための第１レジスタと、ＤＭＡ転送のバイト数を保持す
るための第２レジスタと、この第１レジスタ及び第２レ
ジスタの保持情報に基づいてメモリへのＤＭＡ転送を制
御するためのＤＭＡ実行制御手段とを含んで通信処理装
置が構成されるとき、受信エラー発生を検出するための
検出手段と、このエラー検出結果に基づいて、上記第１
レジスタ及び第２レジスタの保持内容を初期値に戻すこ
とによって受信データの上書きを可能とするためのエラ
ー異常処理制御手段とを設ける。このとき、上記エラー
異常処理制御手段は、ＤＭＡ転送におけるフレーム終了
が検出された後に上記第１レジスタ及び第２レジスタを
再設定するように構成することができる。
【００１１】
【作用】上記した手段によれば、上記エラー異常処理制
御手段は、受信エラーが検出された場合に、上記第１レ
ジスタ及び第２レジスタなどの複数のレジスタの保持内
容を初期値に戻すことによって、エラーにかかわる受信
データの上書きを可能とする。このことが、ＤＭＡ転送
におけるバッファメモリの記憶容量の最適化を達成する
とともに、無効フレームのバッファメモリ占有の防止を
達成する。
御手段は、受信エラーが検出された場合に、上記第１レ
ジスタ及び第２レジスタなどの複数のレジスタの保持内
容を初期値に戻すことによって、エラーにかかわる受信
データの上書きを可能とする。このことが、ＤＭＡ転送
におけるバッファメモリの記憶容量の最適化を達成する
とともに、無効フレームのバッファメモリ占有の防止を
達成する。
【００１２】また、上記ＤＭＡ実行制御手段による上記
メモリへのＤＭＡ転送を中止することは、ＤＭＡ転送に
おけるバッファメモリの記憶容量の最適化を達成すると
ともに、無効フレームのバッファメモリ占有の防止を達
成する。
メモリへのＤＭＡ転送を中止することは、ＤＭＡ転送に
おけるバッファメモリの記憶容量の最適化を達成すると
ともに、無効フレームのバッファメモリ占有の防止を達
成する。
【００１３】
【実施例】図５には本発明の一実施例に係るＮＰＵ（ネ
ットワーク・プロセッシング・ユニット）が示される。
ットワーク・プロセッシング・ユニット）が示される。
【００１４】同図に示されるＮＰＵ１は、特に制限され
ないが、公知の半導体集積回路製造技術により、シリコ
ンなどの一つの半導体基板に形成される。
ないが、公知の半導体集積回路製造技術により、シリコ
ンなどの一つの半導体基板に形成される。
【００１５】ＮＰＵ１は、特に制限されないが、その全
体の制御を司るＣＰＵ２を中心に、割込み処理部（ＩＮ
Ｔ）３０、メモリマネージメントユニット（以下単にＭ
ＭＵとも記す）３、バスコントローラ４、ＤＭＡＣ５、
ＭＳＣＩ（マルチプロトコルシリアルコミュニケーショ
ンインタフェース）６、ＡＳＣＩ（調歩同期式シリアル
コミュニケーションインタフェース）７、タイマ８、そ
してリフレッシュコントローラ９などを含み、それらは
内部データバス１０、内部アドレスバス１１、及び内部
コントロールバス１２に共通接続されている。上記内部
データバス１０及び内部アドレスバス１１はそれぞれ双
方向型のデータ入出力バッファ１３，アドレス入出力バ
ッファ１４を介して外部とインタフェース可能にされて
いる。
体の制御を司るＣＰＵ２を中心に、割込み処理部（ＩＮ
Ｔ）３０、メモリマネージメントユニット（以下単にＭ
ＭＵとも記す）３、バスコントローラ４、ＤＭＡＣ５、
ＭＳＣＩ（マルチプロトコルシリアルコミュニケーショ
ンインタフェース）６、ＡＳＣＩ（調歩同期式シリアル
コミュニケーションインタフェース）７、タイマ８、そ
してリフレッシュコントローラ９などを含み、それらは
内部データバス１０、内部アドレスバス１１、及び内部
コントロールバス１２に共通接続されている。上記内部
データバス１０及び内部アドレスバス１１はそれぞれ双
方向型のデータ入出力バッファ１３，アドレス入出力バ
ッファ１４を介して外部とインタフェース可能にされて
いる。
【００１６】上記割込み処理部３０は、ＣＰＵ２に対す
る割込み処理を行う。特に制限されないが、割込み信号
には、外部からの割込みと、内部割込みが含まれる。例
えば、外部からの割込み信号として、ＮＭＩ（Ｎｏｎ
Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ）、ＩＮＴ0
（Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ Ｌｅｖｅｌ
０）、ＩＮＴ1（Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐ
ｔ Ｌｅｖｅｌ １）、ＩＮＴ2（Ｍａｓｋａｂｌｅ
Ｉｎｔｅｒｒｕｐｔ Ｌｅｖｅｌ ２）が挙げられ、ま
た、内部割込み信号として、ＴＲＡＰ（未定義オペコー
ドトラップ）、タイマ０、タイマ１、ＤＭＡチャネル
０、ＤＭＡチャネル１、ＣＳＩ／０、ＡＳＣＩチャネル
０、ＡＳＣＩチャネル１が挙げられる。これら複数の割
込み信号のうち、ＴＲＡＰ，ＮＭＩ，モード１のＩＮＴ
0などは固定アドレスから処理されるが、その他の割込
み信号については、ベクタジャンプ方式により処理され
るようになっている。
る割込み処理を行う。特に制限されないが、割込み信号
には、外部からの割込みと、内部割込みが含まれる。例
えば、外部からの割込み信号として、ＮＭＩ（Ｎｏｎ
Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ）、ＩＮＴ0
（Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ Ｌｅｖｅｌ
０）、ＩＮＴ1（Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐ
ｔ Ｌｅｖｅｌ １）、ＩＮＴ2（Ｍａｓｋａｂｌｅ
Ｉｎｔｅｒｒｕｐｔ Ｌｅｖｅｌ ２）が挙げられ、ま
た、内部割込み信号として、ＴＲＡＰ（未定義オペコー
ドトラップ）、タイマ０、タイマ１、ＤＭＡチャネル
０、ＤＭＡチャネル１、ＣＳＩ／０、ＡＳＣＩチャネル
０、ＡＳＣＩチャネル１が挙げられる。これら複数の割
込み信号のうち、ＴＲＡＰ，ＮＭＩ，モード１のＩＮＴ
0などは固定アドレスから処理されるが、その他の割込
み信号については、ベクタジャンプ方式により処理され
るようになっている。
【００１７】上記ＭＳＣＩ６は、特に制限されないが、
全二重１チャンネルを内蔵し、調歩同期，バイシンクな
どのバイト同期、そしてＨＤＬＣ（ハイレベルデータリ
ンクコントロール）系のビット同期を選択可能になって
おり、送信データＴＸＤＭ，受信データＲＸＤＭ、送信
クロックＴＸＣＭ，並びに受信クロックＲＸＣＭを外部
とやりとりする。上記ＡＳＣＩ７は全二重１チャンネル
を内蔵し、調歩同期又はクロック同期を選択可能になっ
ており、送信データＴＸＤＡ，受信データＲＸＤＡ、送
信クロックＴＸＣＡ，並びに受信クロックＲＸＣＡを外
部とやりとりする。上記ＭＳＣＩ６，ＡＳＣＩ７はそれ
ぞれ送受信データの並直変換や送受信のクロック同期制
御、そしてエラー検出などを行い、上位プロトコル処理
は上記ＣＰＵ２によって行うことができる。このＭＳＣ
Ｉ６，ＡＳＣＩ７のそれぞれには、送信データを格納す
るトランスミットデータレジスタや、受信データを格納
するレシーブデータレジスタ、そしてステータスレジス
タ並びにコントロールレジスタなどのＩ／Ｏレジスタ群
が含まれている。
全二重１チャンネルを内蔵し、調歩同期，バイシンクな
どのバイト同期、そしてＨＤＬＣ（ハイレベルデータリ
ンクコントロール）系のビット同期を選択可能になって
おり、送信データＴＸＤＭ，受信データＲＸＤＭ、送信
クロックＴＸＣＭ，並びに受信クロックＲＸＣＭを外部
とやりとりする。上記ＡＳＣＩ７は全二重１チャンネル
を内蔵し、調歩同期又はクロック同期を選択可能になっ
ており、送信データＴＸＤＡ，受信データＲＸＤＡ、送
信クロックＴＸＣＡ，並びに受信クロックＲＸＣＡを外
部とやりとりする。上記ＭＳＣＩ６，ＡＳＣＩ７はそれ
ぞれ送受信データの並直変換や送受信のクロック同期制
御、そしてエラー検出などを行い、上位プロトコル処理
は上記ＣＰＵ２によって行うことができる。このＭＳＣ
Ｉ６，ＡＳＣＩ７のそれぞれには、送信データを格納す
るトランスミットデータレジスタや、受信データを格納
するレシーブデータレジスタ、そしてステータスレジス
タ並びにコントロールレジスタなどのＩ／Ｏレジスタ群
が含まれている。
【００１８】上記ＤＭＡＣ５は、特に制限されないが、
２チャンネルを内蔵し、転送要求信号に応じてメモリを
アドレシングすると同時にその転送要求信号に応ずるＩ
／Ｏデバイスを選択してデータ転送を行うシングルアド
レシングモードや、リードサイクルを起動してメモリと
メモリとの間でのデータ転送を行うデュアルアドレシン
グモード、さらにはメモリと上記ＭＳＣＩ６との間のチ
ェインブロック転送モードなどをサポートする。このＤ
ＭＡＣ５には、後述するように各種レジスタが設けられ
る。尚、ＤＭＡＣ５はそれぞれのチャンネルに対応して
転送要求信号ＤＲＥＱ0，ＤＲＥＱ1が入力されると共
に、転送終了信号ＴＥＮＤ0，ＴＥＮＤ1を出力する。
２チャンネルを内蔵し、転送要求信号に応じてメモリを
アドレシングすると同時にその転送要求信号に応ずるＩ
／Ｏデバイスを選択してデータ転送を行うシングルアド
レシングモードや、リードサイクルを起動してメモリと
メモリとの間でのデータ転送を行うデュアルアドレシン
グモード、さらにはメモリと上記ＭＳＣＩ６との間のチ
ェインブロック転送モードなどをサポートする。このＤ
ＭＡＣ５には、後述するように各種レジスタが設けられ
る。尚、ＤＭＡＣ５はそれぞれのチャンネルに対応して
転送要求信号ＤＲＥＱ0，ＤＲＥＱ1が入力されると共
に、転送終了信号ＴＥＮＤ0，ＴＥＮＤ1を出力する。
【００１９】上記タイマ８は、特に制限されないが、２
チャンネルを内蔵し、リロード方式カウンタや、外部イ
ベントのカウンタ機能などを有し、外部クロックやトリ
ガ信号ＴＩＮ0，ＴＩＮ1が外部から与えられ、これに応
じたタイマ出力ＴＯＵＴ0，ＴＯＵＴ1を得る。このタイ
マ８には、計数初期値などが設定されるタイマデータレ
ジスタやそのタイマデータレジスタにリロードすべきデ
ータが設定されるタイマリロードレジスタ、そしてコン
トロールレジスタなどのＩ／Ｏレジスタ群が含まれてい
る。
チャンネルを内蔵し、リロード方式カウンタや、外部イ
ベントのカウンタ機能などを有し、外部クロックやトリ
ガ信号ＴＩＮ0，ＴＩＮ1が外部から与えられ、これに応
じたタイマ出力ＴＯＵＴ0，ＴＯＵＴ1を得る。このタイ
マ８には、計数初期値などが設定されるタイマデータレ
ジスタやそのタイマデータレジスタにリロードすべきデ
ータが設定されるタイマリロードレジスタ、そしてコン
トロールレジスタなどのＩ／Ｏレジスタ群が含まれてい
る。
【００２０】上記リフレッシュコントローラ９は、特に
制限されないが、ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）をリフレッシュするためのＤＲＡＭ
アクセス制御機能を有し、リフレッシュサイクルの挿入
の有無やリフレッシュサイクル間の間隔、そしてリフレ
ッシュサイクルの長さなどを指定するためのＩ／Ｏレジ
スタ群を含む。
制限されないが、ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）をリフレッシュするためのＤＲＡＭ
アクセス制御機能を有し、リフレッシュサイクルの挿入
の有無やリフレッシュサイクル間の間隔、そしてリフレ
ッシュサイクルの長さなどを指定するためのＩ／Ｏレジ
スタ群を含む。
【００２１】上記バスコントローラ４は、各種バス制御
信号を外部とやりとりし、例えばリフレッシュ信号ＲＥ
Ｆを出力し、外部からチップセレクト信号ＣＳが入力さ
れ、リード信号ＲＤ及びライト信号Ｗが入出力され、そ
してバス権要求信号ＢＲＥＱ及びバス権承認信号ＢＡＣ
Ｋなどが入出力される。
信号を外部とやりとりし、例えばリフレッシュ信号ＲＥ
Ｆを出力し、外部からチップセレクト信号ＣＳが入力さ
れ、リード信号ＲＤ及びライト信号Ｗが入出力され、そ
してバス権要求信号ＢＲＥＱ及びバス権承認信号ＢＡＣ
Ｋなどが入出力される。
【００２２】図１には上記ＤＭＡＣ５の構成例が示され
る。
る。
【００２３】図１に示されるＤＭＡＣ５は、特に制限さ
れないが、内部レジスタ群１１０、レジスタ値の演算を
行う処理部１２０、その処理結果が格納されるステータ
スレジスタ群１３０、割り込み・優先制御のためのリク
エスト・プライオリティ・コントローラ１６、エラーを
生じた場合の処理を制御するためのエラー異常処理制御
部１７、ＤＭＡ転送の実行を制御するためのＤＭＡ実行
制御部１４０を含んで成る。
れないが、内部レジスタ群１１０、レジスタ値の演算を
行う処理部１２０、その処理結果が格納されるステータ
スレジスタ群１３０、割り込み・優先制御のためのリク
エスト・プライオリティ・コントローラ１６、エラーを
生じた場合の処理を制御するためのエラー異常処理制御
部１７、ＤＭＡ転送の実行を制御するためのＤＭＡ実行
制御部１４０を含んで成る。
【００２４】上記内部レジスタ群１１０には、図２に示
されるように、転送先アドレスレジスタ（ＤＡＲと略記
する）１１１、転送元アドレスレジスタ（ＳＡＲと略記
する）１１２、カレントディスクリプタアドレスレジス
タ（ＣＤＡと略記する）１１３、エラーディスクリプタ
アドレスレジスタ（ＥＤＡと略記する）１１４、バッフ
ァ長レジスタ（ＢＦＬと略記する）１１５、バイトカウ
ントレジスタ（ＢＣＲと略記する）１１６、リロードア
ドレスレジスタ（ＲＡＲと略記する）１１７が含まれ
る。また、上記ステータスレジスタ１３０には、図２に
示されるように、フレーム終了割込みレジスタ（ＦＣＴ
と略記する）１３１、ＤＭＡステータスレジスタ（ＤＳ
Ｒと略記する）１３２、ＤＭＡモードレジスタ（ＤＭＲ
と略記する）１３３が含まれる。さらに、上記処理部１
２０には、レジスタ値を比較するためのコンパレータ１
２１やレジスタ値を更新するためのインクリメンタ・デ
クリメンタ１２２が含まれる。
されるように、転送先アドレスレジスタ（ＤＡＲと略記
する）１１１、転送元アドレスレジスタ（ＳＡＲと略記
する）１１２、カレントディスクリプタアドレスレジス
タ（ＣＤＡと略記する）１１３、エラーディスクリプタ
アドレスレジスタ（ＥＤＡと略記する）１１４、バッフ
ァ長レジスタ（ＢＦＬと略記する）１１５、バイトカウ
ントレジスタ（ＢＣＲと略記する）１１６、リロードア
ドレスレジスタ（ＲＡＲと略記する）１１７が含まれ
る。また、上記ステータスレジスタ１３０には、図２に
示されるように、フレーム終了割込みレジスタ（ＦＣＴ
と略記する）１３１、ＤＭＡステータスレジスタ（ＤＳ
Ｒと略記する）１３２、ＤＭＡモードレジスタ（ＤＭＲ
と略記する）１３３が含まれる。さらに、上記処理部１
２０には、レジスタ値を比較するためのコンパレータ１
２１やレジスタ値を更新するためのインクリメンタ・デ
クリメンタ１２２が含まれる。
【００２５】フレームに異常があった場合、従来の方式
ではエラー情報を保持し、メモリに格納することで通知
してきたが、本実施例では、エラー異常処理制御部１７
において、フレーム廃棄に至るフレーム受信情報を保持
し、フレーム終了検出後にＤＭＡ実行制御部１４０に対
して初期値再設定を要求するようにしている。また、そ
の初期値データを格納するため、ＲＡＲ１１７が設けら
れている。
ではエラー情報を保持し、メモリに格納することで通知
してきたが、本実施例では、エラー異常処理制御部１７
において、フレーム廃棄に至るフレーム受信情報を保持
し、フレーム終了検出後にＤＭＡ実行制御部１４０に対
して初期値再設定を要求するようにしている。また、そ
の初期値データを格納するため、ＲＡＲ１１７が設けら
れている。
【００２６】次に、ＤＭＡＣ５とＭＳＣＩ６とが連動し
て受信データを外部バッファメモリへ転送する場合につ
いて説明する。
て受信データを外部バッファメモリへ転送する場合につ
いて説明する。
【００２７】先ずＭＳＣＩ６がデータを受信すると、要
求信号によりＤＭＡＣ５に転送を促す。この要求信号
は、セレクタ１５を介してリクエスト・プライオリティ
・コントローラ１６に入力される。優先処理を経てＤＭ
Ａ実行制御１４に起動がかかると、ＤＭＡ実行制御１４
は、コンパレータ１２１での比較においてＢＦＬ１１５
の保持値と、ＢＣＲ１１６の保持値とを比較し、それら
が一致していなければ、ハードウェア（マイクロコー
ド）により、ＤＡＲ１１１の転送先アドレスをアドレス
バスに出力して、ＤＭＡ転送要求先にデータバスへの出
力を許可し、データ転送を実現する。データ転送後に、
ＤＡＲ１１１が、インクリメンタ／デクリメンタ１２２
により、インクリメント（又はデクリメント）され、Ｂ
ＣＲ１１６の保持内容が更新される。
求信号によりＤＭＡＣ５に転送を促す。この要求信号
は、セレクタ１５を介してリクエスト・プライオリティ
・コントローラ１６に入力される。優先処理を経てＤＭ
Ａ実行制御１４に起動がかかると、ＤＭＡ実行制御１４
は、コンパレータ１２１での比較においてＢＦＬ１１５
の保持値と、ＢＣＲ１１６の保持値とを比較し、それら
が一致していなければ、ハードウェア（マイクロコー
ド）により、ＤＡＲ１１１の転送先アドレスをアドレス
バスに出力して、ＤＭＡ転送要求先にデータバスへの出
力を許可し、データ転送を実現する。データ転送後に、
ＤＡＲ１１１が、インクリメンタ／デクリメンタ１２２
により、インクリメント（又はデクリメント）され、Ｂ
ＣＲ１１６の保持内容が更新される。
【００２８】尚、転送要求時にＢＦＬ１１５とＢＣＲ１
１６が一致した場合には、ＤＭＡ実行制御１４は、割り
込み通知の他、チェインブロック転送のようにＣＤＡ１
１３を更新した後、その指し示すディスクリプタ値に予
め設定された転送先アドレス、バッファ長等がそれぞれ
ＤＡＲ１１１、ＢＦＬ１１５に代入され、ＢＣＲ１１
６、ＤＳＲ１３２がクリアされる場合がある。
１６が一致した場合には、ＤＭＡ実行制御１４は、割り
込み通知の他、チェインブロック転送のようにＣＤＡ１
１３を更新した後、その指し示すディスクリプタ値に予
め設定された転送先アドレス、バッファ長等がそれぞれ
ＤＡＲ１１１、ＢＦＬ１１５に代入され、ＢＣＲ１１
６、ＤＳＲ１３２がクリアされる場合がある。
【００２９】雑音や、誤った処理などに起因するバッフ
ァオーバーフローは、転送要求発生時に、ＢＦＬ１１５
内の受信バッファ長とＢＣＲ１１６内の転送バイト数と
をコンパレータ１２１で比較することによって検出し、
それを、ＤＭＡ実行制御部１４０で判別することによっ
て可能とされる。オーバーフローが検出された場合、Ｄ
ＭＡ実行制御部１４０はエラー異常制御部１７に対して
その旨を通知する。すると、エラー異常制御部１７の制
御により、通常転送制御に代わるフレーム廃棄処理が起
動される。実際には、ＲＡＲ１１７に保持されているリ
ロードアドレスをＡＲ１１１に転送し、ＢＣＲ１１６お
よびＤＳＲ１３２をクリアすることで廃棄処理が実現さ
れる。また、オーバーフローの発生情報は、エラー異常
処理制御部１７内部に保持される。このように初期状態
に戻されたことにより、続くフレームのデータ転送は、
通常処理として実行され、バッファメモリにはデータが
オーバーライトされて行く。この動作はオーバーフロー
発生毎に何度でも繰り返されるから、切断処理などによ
る長時間のバースト処理でも対応できる。最終的にフレ
ームの終了が検出されると、ＤＭＡ実行制御１４は、エ
ラー異常処理部１７に保持されるオーバーフロー発生情
報を参照する。もし、オーバーフローが発生していなけ
れば、割り込み処理による通知、あるいはチェインブロ
ック転送値の更新が実行されるが、オーバーフロー発生
が判明した場合には、フレーム廃棄処理が実行され、加
えてオーバーフロー発生情報がクリアされる。
ァオーバーフローは、転送要求発生時に、ＢＦＬ１１５
内の受信バッファ長とＢＣＲ１１６内の転送バイト数と
をコンパレータ１２１で比較することによって検出し、
それを、ＤＭＡ実行制御部１４０で判別することによっ
て可能とされる。オーバーフローが検出された場合、Ｄ
ＭＡ実行制御部１４０はエラー異常制御部１７に対して
その旨を通知する。すると、エラー異常制御部１７の制
御により、通常転送制御に代わるフレーム廃棄処理が起
動される。実際には、ＲＡＲ１１７に保持されているリ
ロードアドレスをＡＲ１１１に転送し、ＢＣＲ１１６お
よびＤＳＲ１３２をクリアすることで廃棄処理が実現さ
れる。また、オーバーフローの発生情報は、エラー異常
処理制御部１７内部に保持される。このように初期状態
に戻されたことにより、続くフレームのデータ転送は、
通常処理として実行され、バッファメモリにはデータが
オーバーライトされて行く。この動作はオーバーフロー
発生毎に何度でも繰り返されるから、切断処理などによ
る長時間のバースト処理でも対応できる。最終的にフレ
ームの終了が検出されると、ＤＭＡ実行制御１４は、エ
ラー異常処理部１７に保持されるオーバーフロー発生情
報を参照する。もし、オーバーフローが発生していなけ
れば、割り込み処理による通知、あるいはチェインブロ
ック転送値の更新が実行されるが、オーバーフロー発生
が判明した場合には、フレーム廃棄処理が実行され、加
えてオーバーフロー発生情報がクリアされる。
【００３０】このように本実施例では、単一ブロック転
送において、受信処理のオーバーフロー発生が検出され
た場合において、転送先アドレスを初期値に戻して受信
フレームを上書きすることにより、バッファの有効利用
を図るようにしている。従って、本実施例においてバッ
ファメモリのサイズは、プロトコルで使用する最大長に
応じたもので十分とされ、必要以上に長いフレーム受信
を意識して大きなバッファメモリを設ける必要はない。
送において、受信処理のオーバーフロー発生が検出され
た場合において、転送先アドレスを初期値に戻して受信
フレームを上書きすることにより、バッファの有効利用
を図るようにしている。従って、本実施例においてバッ
ファメモリのサイズは、プロトコルで使用する最大長に
応じたもので十分とされ、必要以上に長いフレーム受信
を意識して大きなバッファメモリを設ける必要はない。
【００３１】次に、チェインブロック転送の場合につい
て説明する。
て説明する。
【００３２】チェインブロック転送モードは、フレーム
を区切りとしたシングルアドレス方式で、バッファメモ
リとＭＳＣＩ６との間の転送が行われる。ＭＳＣＩ６の
ビット同期モードにおいて、１メモリ・リード・サイク
ル、又は１メモリ・ライト・サイクルで、１バイトのデ
ータ転送が行われ、単一フレーム又は複数フレーム転送
後に、ＤＭＡ初期状態に移行される。このチェインブロ
ック転送においては、図６に示されるように、ＮＰＵ１
の外部に配置されたメモリ６０上に、フレーム格納用の
バッファＢＵＦ１〜ＢＵＦ８と、ディスクリプタＤＳＫ
１〜ＤＳＫ８が形成される。バッファＢＵＦ１〜ＢＵＦ
８は、任意の数だけ設けることができ、それらが、デス
クリプタによってチェイン状に結合される。ディスクリ
プタＤＳＫ１〜ＤＳＫ８には、各々のバッファのスター
トアドレスと、次のディスクリプタのスタートアドレス
とが設定される。かかる構成において、ＭＳＣＩからメ
モリへの転送においては、ＤＭＡ所定のレジスタ設定後
に、順次バッファ内にデータが書込まれる。そのような
チェィンブロック転送の場合において、フレーム終了を
検出するまではＣＤＡ１１３を更新せず、ＣＤＡ１１３
の指している設定値をもう一度設定して対処する。そし
て、ＤＭＡがフレーム終了を検出した場合において、も
しオーバーフローが発生していたならば、フレーム最初
のデータを受信する前の状態に再設定することで実現で
きる。この再設定の初期値は、ＣＤＡ１１３の切換え時
に、ＲＡＲ１１７に記憶される。あるいはディスクリプ
タを直接参照して得るようにしてもよい。
を区切りとしたシングルアドレス方式で、バッファメモ
リとＭＳＣＩ６との間の転送が行われる。ＭＳＣＩ６の
ビット同期モードにおいて、１メモリ・リード・サイク
ル、又は１メモリ・ライト・サイクルで、１バイトのデ
ータ転送が行われ、単一フレーム又は複数フレーム転送
後に、ＤＭＡ初期状態に移行される。このチェインブロ
ック転送においては、図６に示されるように、ＮＰＵ１
の外部に配置されたメモリ６０上に、フレーム格納用の
バッファＢＵＦ１〜ＢＵＦ８と、ディスクリプタＤＳＫ
１〜ＤＳＫ８が形成される。バッファＢＵＦ１〜ＢＵＦ
８は、任意の数だけ設けることができ、それらが、デス
クリプタによってチェイン状に結合される。ディスクリ
プタＤＳＫ１〜ＤＳＫ８には、各々のバッファのスター
トアドレスと、次のディスクリプタのスタートアドレス
とが設定される。かかる構成において、ＭＳＣＩからメ
モリへの転送においては、ＤＭＡ所定のレジスタ設定後
に、順次バッファ内にデータが書込まれる。そのような
チェィンブロック転送の場合において、フレーム終了を
検出するまではＣＤＡ１１３を更新せず、ＣＤＡ１１３
の指している設定値をもう一度設定して対処する。そし
て、ＤＭＡがフレーム終了を検出した場合において、も
しオーバーフローが発生していたならば、フレーム最初
のデータを受信する前の状態に再設定することで実現で
きる。この再設定の初期値は、ＣＤＡ１１３の切換え時
に、ＲＡＲ１１７に記憶される。あるいはディスクリプ
タを直接参照して得るようにしてもよい。
【００３３】尚、オーバーフロー以外でも、廃棄に至る
エラーの場合には、同様に対処することができる。
エラーの場合には、同様に対処することができる。
【００３４】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００３５】（１）バッファの容量を越えてデータ受信
要求が発生した場合には、ＤＡＲ１１１，ＢＣＲ１１６
の保持内容が、転送前の初期値に戻されることにより、
受信データの上書きが実行され、さらにフレーム終了検
出時に上記ＤＡＲ１１１，ＢＣＲ１１６が再度設定され
ることで、無効フレームの廃棄が実現される。つまり、
プロトコル処理で廃棄する無効フレームをバッファメモ
リ内に保持することなく、記憶領域を有効に利用するこ
とが可能となる。プロトコルで使用する最大長に応じた
バッファメモリを用意すれば足りるから、必要以上に長
いフレーム受信を意識して大きなバッファメモリを設け
る必要がない。
要求が発生した場合には、ＤＡＲ１１１，ＢＣＲ１１６
の保持内容が、転送前の初期値に戻されることにより、
受信データの上書きが実行され、さらにフレーム終了検
出時に上記ＤＡＲ１１１，ＢＣＲ１１６が再度設定され
ることで、無効フレームの廃棄が実現される。つまり、
プロトコル処理で廃棄する無効フレームをバッファメモ
リ内に保持することなく、記憶領域を有効に利用するこ
とが可能となる。プロトコルで使用する最大長に応じた
バッファメモリを用意すれば足りるから、必要以上に長
いフレーム受信を意識して大きなバッファメモリを設け
る必要がない。
【００３６】（２）また、ＮＰＵ１に対して無効フレー
ムの受信を通知せずに、正しいフレームのみ通知するこ
とで、ＮＰＵ１による無駄な受信解析処理が省ける。以
上により、１フレーム１バッファの対応ができるため、
フレームの最後を検出するまでのソフトウェアによる特
別処理、さらにはＥＤＡ１１４を更新させるなど、複雑
な制御が不要とされる。
ムの受信を通知せずに、正しいフレームのみ通知するこ
とで、ＮＰＵ１による無駄な受信解析処理が省ける。以
上により、１フレーム１バッファの対応ができるため、
フレームの最後を検出するまでのソフトウェアによる特
別処理、さらにはＥＤＡ１１４を更新させるなど、複雑
な制御が不要とされる。
【００３７】（３）以上のことから、ＤＭＡ転送に関す
る処理の高速化が図れ、ＮＰＵ１で実行されるべきプロ
グラムも比較的容易にできる。
る処理の高速化が図れ、ＮＰＵ１で実行されるべきプロ
グラムも比較的容易にできる。
【００３８】次に、本発明の別の実施例について説明す
る。
る。
【００３９】ＤＭＡ制御において、バッファメモリへの
転送を行わないように制御することで、上記実施例と同
様の効果を得ることができ、その場合の実施例を以下に
説明する。
転送を行わないように制御することで、上記実施例と同
様の効果を得ることができ、その場合の実施例を以下に
説明する。
【００４０】図３には正常受信時の転送サイクルが、ま
た、図４にはエラーを生じた場合の転送サイクルが示さ
れる。
た、図４にはエラーを生じた場合の転送サイクルが示さ
れる。
【００４１】図３に示されるように、正常受信の場合に
は、先ず、メモリアドレッシングとＩ／Ｏデバイスのセ
ットが行われる（ステップＳＴ１）。このセットには、
特に制限されないが、内部アドレスバス１１にアドレス
を出力し、当該アドレスの有効性を示すアドレスストロ
ーブ信号をアサートし、さらに書込み制御信号としての
ライト信号をアサートし、しかる後にＤＭＡ転送要求元
に対して応答信号をアサートする処理が含まれる。
は、先ず、メモリアドレッシングとＩ／Ｏデバイスのセ
ットが行われる（ステップＳＴ１）。このセットには、
特に制限されないが、内部アドレスバス１１にアドレス
を出力し、当該アドレスの有効性を示すアドレスストロ
ーブ信号をアサートし、さらに書込み制御信号としての
ライト信号をアサートし、しかる後にＤＭＡ転送要求元
に対して応答信号をアサートする処理が含まれる。
【００４２】上記ステップＳＴ１のセットが完了された
後に、データバスに対してデータの出力が行われ（ステ
ップＳＴ２）、データの有効性を示すデータ確定信号が
アサートされると（ステップＳＴ３）、当該データがバ
ッファメモリ６０に受領される（ステップＳＴ４）。こ
のデータの受領は、上記アドレスをデコードし、それに
対応するエリアに、転送されたデータを取込む処理が含
まれる。このデータ取込みにおいて、当該取込状態を示
すデータ取込信号がアサートされる。
後に、データバスに対してデータの出力が行われ（ステ
ップＳＴ２）、データの有効性を示すデータ確定信号が
アサートされると（ステップＳＴ３）、当該データがバ
ッファメモリ６０に受領される（ステップＳＴ４）。こ
のデータの受領は、上記アドレスをデコードし、それに
対応するエリアに、転送されたデータを取込む処理が含
まれる。このデータ取込みにおいて、当該取込状態を示
すデータ取込信号がアサートされる。
【００４３】上記データ取込みの完了によって、データ
転送が終了される（ステップＳＴ５）。その場合、転送
終了を意味するための転送終了信号がアサートされ、上
記データ確定信号がネゲートされる。しかる後に、上記
アドレスストローブ信号、応答信号、転送終了信号がネ
ゲートされる。
転送が終了される（ステップＳＴ５）。その場合、転送
終了を意味するための転送終了信号がアサートされ、上
記データ確定信号がネゲートされる。しかる後に、上記
アドレスストローブ信号、応答信号、転送終了信号がネ
ゲートされる。
【００４４】ＤＭＡ転送の一つのサイクルは、データ取
込信号がネゲートされることによって終了され（ステッ
プＳＴ６）、次のサイクルへ移行される。
込信号がネゲートされることによって終了され（ステッ
プＳＴ６）、次のサイクルへ移行される。
【００４５】コンパレータ１２１の出力に基づいて、オ
ーバーフローなどのエラーが検出された場合、図１のエ
ラー異常処理制御部１７において、メモリへのデータ書
込みが中止されることによって、メモリの有効利用を図
るようにしている。すなわち、図４に示されるように、
メモリのアドレッシングとＩ／Ｏデバイスのセットが行
われ（ステップＳＴ１１）、データバスへのデータ出力
の後に（ステップＳＴ１２）、転送終了とされ（ステッ
プＳＴ１３）、図３でのステップＳＴ３や、ステップＳ
Ｔ４のデータ受領が省略される。実際には、オーバーフ
ローなどのエラーが検出された場合、それがエラー異常
処理制御部１７に通知され、このエラー異常処理制御部
１７において、幾つかのエラー要因からフレーム廃棄に
至るものが選択され、メモリ６０への転送を行わないよ
うに、ＤＭＡ実行制御部１４０での処理の内容が変更さ
れる。そのような処理内容の変更処理はエラー異常処理
制御部１７で行うことができる。ＤＭＡ実行制御部１４
０では、上記処理内容の変更要求があると、フレーム終
了を検出するまでの間、図４に示されるように、メモリ
６０への書込みが行われない実行サイクルが実現され
る。尚、オーバーフローなどのエラーの検出は、上記実
施例の場合と同様に、図１に示されるＢＦＬ１１５内の
受信バッファ長とＢＣＲ１１６内の転送バイト数とをコ
ンパレータ１２１で比較することによって検出し、それ
を、ＤＭＡ実行制御部１４０で判別することによって可
能とされる。
ーバーフローなどのエラーが検出された場合、図１のエ
ラー異常処理制御部１７において、メモリへのデータ書
込みが中止されることによって、メモリの有効利用を図
るようにしている。すなわち、図４に示されるように、
メモリのアドレッシングとＩ／Ｏデバイスのセットが行
われ（ステップＳＴ１１）、データバスへのデータ出力
の後に（ステップＳＴ１２）、転送終了とされ（ステッ
プＳＴ１３）、図３でのステップＳＴ３や、ステップＳ
Ｔ４のデータ受領が省略される。実際には、オーバーフ
ローなどのエラーが検出された場合、それがエラー異常
処理制御部１７に通知され、このエラー異常処理制御部
１７において、幾つかのエラー要因からフレーム廃棄に
至るものが選択され、メモリ６０への転送を行わないよ
うに、ＤＭＡ実行制御部１４０での処理の内容が変更さ
れる。そのような処理内容の変更処理はエラー異常処理
制御部１７で行うことができる。ＤＭＡ実行制御部１４
０では、上記処理内容の変更要求があると、フレーム終
了を検出するまでの間、図４に示されるように、メモリ
６０への書込みが行われない実行サイクルが実現され
る。尚、オーバーフローなどのエラーの検出は、上記実
施例の場合と同様に、図１に示されるＢＦＬ１１５内の
受信バッファ長とＢＣＲ１１６内の転送バイト数とをコ
ンパレータ１２１で比較することによって検出し、それ
を、ＤＭＡ実行制御部１４０で判別することによって可
能とされる。
【００４６】このように本実施例においても、エラーを
生じた場合にメモリ６０へのデータ書込みが行われない
ことから、必要以上に長いフレーム受信を意識して大き
なバッファを設ける必要がなく、上記実施例の場合と同
様の効果を得ることができるとともに、転送速度の高速
化を図ることができる。
生じた場合にメモリ６０へのデータ書込みが行われない
ことから、必要以上に長いフレーム受信を意識して大き
なバッファを設ける必要がなく、上記実施例の場合と同
様の効果を得ることができるとともに、転送速度の高速
化を図ることができる。
【００４７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００４８】例えば、上記実施例では説明の便宜上、Ｄ
ＭＡ実行制御部１４０とエラー異常処理制御部１７とを
別ブロックとして説明したが、エラー異常処理制御部１
７の機能をＤＭＡ実行制御部１４０に含めることは、も
ちろん可能である。尚、上記実施例ではオーバーフロー
の場合の無効フレーム廃棄について説明したが、ＣＲＣ
エラーなどでも同様に実行することによって、無効フレ
ーム処理の負荷を軽減することができる。
ＭＡ実行制御部１４０とエラー異常処理制御部１７とを
別ブロックとして説明したが、エラー異常処理制御部１
７の機能をＤＭＡ実行制御部１４０に含めることは、も
ちろん可能である。尚、上記実施例ではオーバーフロー
の場合の無効フレーム廃棄について説明したが、ＣＲＣ
エラーなどでも同様に実行することによって、無効フレ
ーム処理の負荷を軽減することができる。
【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＮＰＵ
に適用した場合について説明したが、本発明はそれに限
定されず、通信制御のための各種処理装置に広く適用す
ることができる。
なされた発明をその背景となった利用分野であるＮＰＵ
に適用した場合について説明したが、本発明はそれに限
定されず、通信制御のための各種処理装置に広く適用す
ることができる。
【００５０】本発明は、少なくともＤＭＡ転送を制御す
ることを条件に適用することができる。
ることを条件に適用することができる。
【００５１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５２】すなわち、受信エラーが検出された場合
に、複数のレジスタの保持内容が初期値に戻されること
によって、エラーにかかる受信データの上書きが可能と
されるので、プロトコルで使用する最大長に応じたバッ
ファメモリを用意すれば足り、必要以上に長いフレーム
受信を意識して大きなバッファメモリを設ける必要がな
いから、ＤＭＡ転送における受信側バッファメモリの記
憶容量の最適化を図ることができる。
に、複数のレジスタの保持内容が初期値に戻されること
によって、エラーにかかる受信データの上書きが可能と
されるので、プロトコルで使用する最大長に応じたバッ
ファメモリを用意すれば足り、必要以上に長いフレーム
受信を意識して大きなバッファメモリを設ける必要がな
いから、ＤＭＡ転送における受信側バッファメモリの記
憶容量の最適化を図ることができる。
【００５３】また、受信エラーが検出された場合に、Ｄ
ＭＡ実行制御手段による上記メモリへのＤＭＡ転送を中
止することにより、上記の場合と同様に、プロトコルで
使用する最大長に応じたバッファメモリを用意すれば足
り、必要以上に長いフレーム受信を意識して大きなバッ
ファメモリを設ける必要がないから、ＤＭＡ転送におけ
るバッファメモリの記憶容量の最適化を図ることができ
る。
ＭＡ実行制御手段による上記メモリへのＤＭＡ転送を中
止することにより、上記の場合と同様に、プロトコルで
使用する最大長に応じたバッファメモリを用意すれば足
り、必要以上に長いフレーム受信を意識して大きなバッ
ファメモリを設ける必要がないから、ＤＭＡ転送におけ
るバッファメモリの記憶容量の最適化を図ることができ
る。
【図１】本発明の一実施例であるＤＭＡＣの内部構成ブ
ロック図である。
ロック図である。
【図２】上記ＤＭＡＣの主要部の構成ブロック図であ
る。
る。
【図３】ＤＭＡ転送における正常受信時の転送サイクル
の説明図である。
の説明図である。
【図４】ＤＭＡ転送においてエラーを生じた場合の転送
サイクルの説明図である。
サイクルの説明図である。
【図５】上記ＤＭＡＣを含むＮＰＵの全体的な構成ブロ
ック図である。
ック図である。
【図６】ＤＭＡ転送におけるチェインブロック転送モー
ドの説明図である。
ドの説明図である。
１ ＮＰＵ ２ ＣＰＵ ３ ＭＭＵ ４ バスコントローラ ５ ＤＭＡＣ ６ ＭＳＣＩ ７ ＡＳＣＩ ８ タイマ ９ リフレッシュコントローラ １０ 内部データバス １１ 内部アドレスバス １２ 内部コントロールバス １３ データ入出力バッファ １４ アドレス入出力バッファ １５ セレクタ １６ リクエスト・プライオリティ・コントローラ １７ エラー異常処理制御部 ６０ メモリ １１０ 内部レジスタ群 １１１ 転送先アドレスレジスタ（ＤＡＲ） １１２ 転送元アドレスレジスタ（ＳＡＲ） １１３ カレントディスクリプタアドレスレジスタ（Ｃ
ＤＡ） １１４ エラーディスクリプタアドレスレジスタ（ＥＤ
Ａ） １１５ バッファ長レジスタ（ＢＦＬ） １１６ バイトカウンタレジスタ（ＢＣＲ） １１７ リロードアドレスレジスタ（ＲＡＲ） １３１ フレーム終了割込みレジスタ（ＦＣＴ） １３２ ＤＭＡステータスレジスタ（ＤＳＲ） １３３ ＤＭＡモードレジスタ（ＤＭＲ） １４０ ＤＭＡ実行制御部 ＤＳＫ１〜ＤＳＫ８ ディスクリプタ ＢＵＦ１〜ＢＵＦ８ フレーム格納用のバッファ
ＤＡ） １１４ エラーディスクリプタアドレスレジスタ（ＥＤ
Ａ） １１５ バッファ長レジスタ（ＢＦＬ） １１６ バイトカウンタレジスタ（ＢＣＲ） １１７ リロードアドレスレジスタ（ＲＡＲ） １３１ フレーム終了割込みレジスタ（ＦＣＴ） １３２ ＤＭＡステータスレジスタ（ＤＳＲ） １３３ ＤＭＡモードレジスタ（ＤＭＲ） １４０ ＤＭＡ実行制御部 ＤＳＫ１〜ＤＳＫ８ ディスクリプタ ＢＵＦ１〜ＢＵＦ８ フレーム格納用のバッファ
Claims (5)
- 【請求項１】 ＤＭＡ転送制御のための情報を保持する
ための複数のレジスタと、この複数のレジスタの保持情
報に基づいてメモリへのＤＭＡ転送を制御するためのＤ
ＭＡ実行制御手段とを含む通信処理装置において、受信
エラー発生を検出するための検出手段と、このエラー検
出結果に基づいて、上記複数のレジスタの保持内容を初
期値に戻すことによって受信データの上書きを可能とす
るためのエラー異常処理制御手段とを含むことを特徴と
する通信処理装置。 - 【請求項２】 ＤＭＡ転送制御のための情報を保持する
ための複数のレジスタと、この複数のレジスタの保持情
報に基づいてメモリへのＤＭＡ転送を制御するためのＤ
ＭＡ実行制御手段とを含む通信処理装置において、受信
エラー発生を検出するための検出手段と、このエラー検
出結果に基づいて、ＤＭＡ実行制御手段による上記メモ
リへのＤＭＡ転送を中止するためのエラー異常処理制御
手段とを含むことを特徴とする通信処理装置。 - 【請求項３】 ＤＭＡ転送先アドレスを保持するための
第１レジスタと、ＤＭＡ転送のバイト数を保持するため
の第２レジスタと、この第１レジスタ及び第２レジスタ
の保持情報に基づいてメモリへのＤＭＡ転送を制御する
ためのＤＭＡ実行制御手段とを含む通信処理装置におい
て、受信エラー発生を検出するための検出手段と、この
エラー検出結果に基づいて、上記第１レジスタ及び第２
レジスタの保持内容を初期値に戻すことによって受信デ
ータの上書きを可能とするためのエラー異常処理制御手
段とを含むことを特徴とする通信処理装置。 - 【請求項４】 上記エラー異常処理制御手段は、ＤＭＡ
転送におけるフレーム終了が検出された後に上記第１レ
ジスタ及び第２レジスタを再設定するように構成された
請求項３記載の通信処理装置。 - 【請求項５】 上記第１レジスタの保持内容を初期値に
戻すためのリロードアドレスを保持するための第３レジ
スタを含み、この第３レジスタの保持内容が上記第１レ
ジスタに転送されるように構成された請求項３又は４記
載の通信処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5182059A JPH0713881A (ja) | 1993-06-28 | 1993-06-28 | 通信処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5182059A JPH0713881A (ja) | 1993-06-28 | 1993-06-28 | 通信処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713881A true JPH0713881A (ja) | 1995-01-17 |
Family
ID=16111632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5182059A Withdrawn JPH0713881A (ja) | 1993-06-28 | 1993-06-28 | 通信処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713881A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008512943A (ja) * | 2004-09-08 | 2008-04-24 | フィッシャー−ローズマウント システムズ， インコーポレイテッド | データキューから部分的に受信されたメッセージの破棄 |
| JP2011145770A (ja) * | 2010-01-12 | 2011-07-28 | Nec Access Technica Ltd | ビデオフレームｄｍａ制御システム |
-
1993
- 1993-06-28 JP JP5182059A patent/JPH0713881A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008512943A (ja) * | 2004-09-08 | 2008-04-24 | フィッシャー−ローズマウント システムズ， インコーポレイテッド | データキューから部分的に受信されたメッセージの破棄 |
| JP4938667B2 (ja) * | 2004-09-08 | 2012-05-23 | フィッシャー−ローズマウント システムズ， インコーポレイテッド | データキューから部分的に受信されたメッセージの破棄 |
| JP2011145770A (ja) * | 2010-01-12 | 2011-07-28 | Nec Access Technica Ltd | ビデオフレームｄｍａ制御システム |
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