JP2528879B2

JP2528879B2 - 通信処理装置

Info

Publication number: JP2528879B2
Application number: JP62128311A
Authority: JP
Inventors: 健司宮崎; 敬司村上; 邦彦中田; 俊夫大河内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-05-27
Filing date: 1987-05-27
Publication date: 1996-08-28
Anticipated expiration: 2011-08-28
Also published as: JPS63293658A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は通信処理装置に関するものであり、例え
ば、HDLC（High Level Data Link Control Procedure:
ハイレベルデータリンク制御手順）適合の通信処理装置
に利用して特に有効な技術に関するものである。

〔従来の技術〕

異なる機種のパーソナルコンピュータ間において通信
データの転送を行いうる通信処理装置（通信機能装置又
は通信アダプタ）が提案されている。また、このような
通信処理装置等に用いられ、複数の通信プロトコルに適
合しうるマルチプロトコル型のシリアル通信制御装置が
ある。

上記のような通信処理装置については、例えば、日経
マグロウヒル社発行の1985年５月６日付『日経エレクト
ロニクス』197頁〜224頁に記載されている。また、マル
チプロトコル型のシリアル通信制御装置については、例
えば、1984年９月、日本電気株式会社発行の『μPD7201
A MPSCユーザーズマニュアル』に記載されている。

〔発明が解決しようとする問題点〕

上記に記載される通信処理装置は、ダイレクトメモリ
アクセス制御装置DMACを含む。このダイレクトメモリア
クセス制御装置DMACを介することによって、通信処理装
置のシリアル通信制御装置SIOにおいて送受信される通
信データは、処理装置CPUを介在することなく、一時記
憶用のランダムアクセスメモリRAMに入出力される。シ
リアル通信制御装置SIOは、フラグシーケンスによって
各フレームの終結を検出し処理装置CPUに割り込みを発
生する機能を持つ。これにより、処理装置CPUは各フレ
ームの受信状態を確認し、次のフレームの受信動作を指
示する。つまり、このような従来の通信処理装置におい
て、ダイレクトメモリアクセス制御装置DMACを介して行
われる通信データの受信動作は、一つのフレームを区切
として行われる。

一方、HDLCを用いた通信プロトコルでは、例えば最大
８つのフレームを相手局の応答なしに連続伝送するいわ
ゆる連続フレーム伝送が許されており、伝送スループッ
トの向上が図られている。ところが、このようなHDLCプ
ロトコルを上記のような従来の通信処理装置に適用した
場合、通信回線のビットレートが高速化されるに従って
次のような問題が生じることが本願発明者等によって明
らかになった。すなわち、従来の通信処理装置では、前
述のように、一つのフレームの受信が終結するたびにシ
リアル通信制御装置SIOから処理装置CPUに対する割り込
みが発生する。処理装置CPUは、この割り込みに対応し
て50〜60ステップにおよぶ割り込み処理を行わなくては
ならず、各フレーム間における処理装置CPUの処理時間
が増大する。このため、せっかく通信回線のビットレー
トが高速化されHDLCによる連続フレーム伝送が採用され
ているにもかかわらず、通信系としての伝送スループッ
トは思うように効率化されない。

この発明の目的は、伝送スループットの向上を図った
通信処理装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
通信処理装置のダイレクトメモリアクセス制御部とシリ
アル通信制御部との間に受信データ及び受信ステータス
に対応する転送要求信号及び転送要求確認信号をそれぞ
れ設け、連続転送される複数のフレームの通信データ及
び受信ステータスを、ダイレクトメモリアクセス制御部
を介しかつ中央処理部によるフレームごとの処理を必要
とすることなく連続的に一時記憶部に転送させるもので
ある。

〔作用〕

上記した手段によれば、例えばHDLCなどの連続フレー
ム伝送において連続転送される複数フレームの通信デー
タ及び受信ステータスを、通信回線の伝送レートに従っ
て高速度で一時記憶部に格納でき、通信処理装置ひいて
は通信系としての伝送スループットを向上できる。

〔実施例〕

第１図には、この発明が適用された通信処理装置NPU
の一実施例を示すブロック図が示されている。同図の各
回路ブロックを構成する回路素子は、公知の集積回路製
造技術によって、特に制限されないが、単結晶シリコン
のような１個の半導体基板上において形成される。

この実施例の通信処理装置NPUは、特に制限されない
が、処理装置CPUと、リードオンリーメモリROM、一時記
憶用のランダムアクセスメモリRAM、ダイレクトメモリ
アクセス制御装置DMAC及びシリアル通信制御装置SIOを
含む。シリアル通信制御装置SIOは、特に制限されない
が、二組のチャンネルCHA及びCHBを含む。このうちチャ
ンネルCHAは、例えば網制御装置NCUと通信回線LINE及び
図示されない相手局の同様な網制御装置NCUと通信処理
装置NPUを介して、例えばワークステーションとなる端
末側のコンピュータに結合される。また、チャンネルCH
Bは、例えばこのシリアル通信制御装置SIOと同様な構成
とされるシリアル入出力制御装置SIOを介して、例えば
ホスト側のコンピュータHOSTに結合される。通信処理装
置NPUは、ホスト側コンピュータHOSTと図示されない端
末側コンピュータとの間で授受されるべき一連のデータ
を、予め定められた通信プロトコルに従って転送する機
能を持つ。これにより、ホスト側及び端末側のコンピュ
ータは、通信回線の存在やその通信プロトコルを意識す
ることなく、データの授受を行うことができる。

第１図において、処理装置（中央処理部）CPUは、リ
ードオンリーメモリROMに格納されるプログラムに従っ
て、通信処理装置NPU内の各ブロックの動作を制御し、
統轄する。処理装置CPUと他の各ブロックは、特に制限
されないが、アドレスバスABとデータバスDB及びアドレ
スストローブ信号▲▼，リード・ライト信号R/，
割り込み要求信号▲▼などのコントロールバスを
介して互いに結合される。ダイレクトメモリアクセス制
御装置（ダイレクトメモリアクセス制御部）DMACとシリ
アル通信制御装置（シリアル通信制御部）SIOとの間に
は、特に制限されないが、チャンネルCHA及びCHBのそれ
ぞれに対応して送信データ用の転送要求信号REQTA,REQT
Bと、受信データ用の転送要求信号REQRA,REQRB及び受信
ステータス用の転送要求信号REQSA,REQSBがそれぞれ設
けられる。また、これらの転送要求信号に対応して、３
ビットの転送確認信号ACK1〜ACK3によってエンコードさ
れる６通りの転送確認信号が設けられる。さらに、処理
装置CPUとダイレクトメモリアクセス制御装置DMACとの
間には、ホールト信号▲▼が設けられる。

処理装置CPUから各ブロックに送られる各種の動作命
令は、特に制限されないが、アドレスストローブ信号▲
▼の立ち下がりに同期して出力される。このとき、
アドレスバスABには複数ビットからなるアドレス信号が
出力され、このうち上位複数ビットによって各ブロック
のデバイスコードが指定される。また、データバスDBに
は複数ビットからなるデータが入出力され、その伝達方
向はリード・ライト信号R/の論理レベルに従って決定
される。ダイレクトメモリアクセス制御装置DMACを介し
てシリアル通信制御装置SIO及びランダムアクセスメモ
リ（一時記憶部）RAM間のデータ転送が行われる場合、
これらのアドレスストローブ信号▲▼やリード・ラ
イト信号R/及びアドレス信号等はダイレクトメモリア
クセス制御装置DMACから出力される。また、このときデ
ータバスDBにはランダムアクセスメモリRAM又はシリア
ル通信制御装置SIOから通信データ等が直接出力され
る。

一方、割り込み要求信号▲▼が論理ロウレベル
とされるとき、処理装置CPUは通常の処理を中断して割
り込み処理を開始する。また、ホールト信号▲
▼が論理ロウレベルとされるとき、処理装置CPUはその
処理を一時的に停止し、バス権をダイレクトメモリアク
セス制御装置DMACに譲る。

リードオンリーメモリROMは、例えばマスクメモリな
どの読み出し専用メモリによって構成され、処理装置CP
Uの動作を制御するためのプログラムや通信プロトコル
を規定するためのプログラム等を格納する。リードオン
リーメモリROMは、アドレスバスABの上位ビットによっ
てリードオンリーメモリROMに対応するデバイスコード
が指定されるとき、アドレスバスABの下位ビットを介し
て供給されるアドレス信号をアドレスストローブ信号▲
▼に従って取り込む。また、このアドレス信号によ
って指定されるアドレスからプログラム等の記憶データ
を読み出し、データバスDBを介して処理装置CPUに送
る。

ランダムアクセスメモリRAMは、例えばMOSダイナミッ
ク型RAMなどの書き換え可能な半導体メモリによって構
成され、通信データや処理装置CPUの演算過程のデータ
等を一時的に格納する。ランダムアクセスメモリRAM
は、アドレスバスABの上位ビットによってランダムアク
セスメモリRAMに対応するデバイスコードが指定される
とき、アドレスバスABの下位ビットを介して供給される
アドレス信号をアドレスストローブ信号▲▼に従っ
て取り込む。このとき、リード・ライト信号R/が論理
ロウレベルであると、ランダムアクセスメモリRAMは、
このアドレス信号によって指定されるアドレスに処理装
置CPU又はシリアル通信制御装置SIOからデータバスDBを
介して供給される通信データ等を書き込む。また、リー
ド・ライト信号R/が論理ハイレベルであると、ランダ
ムアクセスメモリRAMは、このアドレス信号によって指
定されるアドレスから通信データ等を読み出し、データ
バスDBを介して処理装置CPU又はシリアル通信制御装置S
IOに送る。

ところで、ランダムアクセスメモリRAMのメモリエリ
アのうち通信データを一時的に格納するバッファエリア
は、特に制限されないが、所定のバイト数のメモリブロ
ックとして分割される。これらのメモリブロックは、例
えば連続フレーム伝送される８つのフレームのそれぞれ
に対応付けられ、それぞれの先頭アドレスはランダムア
クセスメモリRAMの所定のアドレスに設けられる８つの
ディスクリプタによって指定される。これらのディスク
リプタには、対応するメモリブロックの先頭アドレスを
格納するポインタに続いて、それぞれ対応するフレーム
に関する受信ステータス及び次のディスクリプタのアド
レスを格納するメモリエリアが用意される。ダイレクト
メモリアクセス制御装置DMACは、起動時に先頭のディス
クリプタのアドレスのみを処理装置CPUから指定される
ことで、８つのディスクリプタのアドレスを連鎖的に指
定することができる。

シリアル通信制御装置SIOは、前述のように、二つの
チャンネルCHA及びCHBと、共通のバスコントローラBUSC
TL及びDMAコントローラDMACTLを含む。各チャンネルに
は、通信データ用のバッファレジスタを含むデータ送信
部及びデータ受信部がそれぞれ設けられ、またこれらの
データ送受信部を制御するためのコントロールレジスタ
CREG及びステータスレジスタSREGがそれぞれ設けられ
る。シリアル通信制御装置SIOは、データバスDBを介し
てパラレルに供給される送信データを通信回線のビット
レートに従ってシリアルに網制御装置NCUに伝達すると
ともに、網制御装置NCUからシリアルに入力される受信
データを受信し、データバスDBを介してパラレルに伝達
する。また、これらの送信データを通信プロトコルに従
って組み立てるための各種の制御用コードを付加した
り、受信データの中から同期信号や各種の制御用コード
を抽出する機能を持つ。シリアル通信制御装置SIOにお
ける通信データの送受信動作は、予めコントロールレジ
スタCREGにセットされる制御パラメータに従って行われ
る。シリアル通信制御装置SIOは、さらにコントロール
レジスタCREGに対する制御パラメータの書き込みや、ス
テータスレジスタSREGからのステータス読み出しを行う
機能を持つ。

シリアル通信制御装置SIOの具体的な構成とその動作
については、後で詳細に説明する。

ダイレクトメモリアクセス制御装置DMACは、特に制限
されないが、４つのチャンネルを持つ。このうち、第１
のチャンネルは、シリアル通信制御装置SIOのチャンネ
ルCHAのデータ送信部に割り当てられる。また、同様
に、ダイレクトメモリアクセス制御装置DMACの第２ない
し第４のチャンネルは、シリアル通信制御装置SIOのチ
ャンネルCHBのデータ送信部、チャンネルCHAのデータ受
信部及びチャンネルCHBのデータ受信部にそれぞれ割り
当てられる。

ダイレクトメモリアクセス制御装置DMACには、後述す
るように、それぞれのチャンネルに対応してアドレスカ
ウンタレジスタACR,バイトカウンタレジスタBCR,コント
ロールレジスタCREG,ディスクリプタレジスタDREGが設
けられる。また、４つのチャンネルに共通に、バスコン
トローラBUSCTL及びチャンネルコントローラCHCTLが設
けられる。処理装置CPUは、ダイレクトメモリアクセス
制御装置DMACの各チャンネルの起動に先立って、対応す
るコントロールレジスタCREGに制御パラメータを書き込
む。また、ディスクリプタレジスタDREGに先頭ディスク
リプタのアドレスを書き込み、バイトカウンタレジスタ
BCRにメモリブロックのバイト数等を書き込む。これに
より、ダイレクトメモリアクセス制御装置DMACの対応す
るチャンネルが起動される。ダイレクトメモリアクセス
制御装置DMACの起動されたチャンネルは、シリアル通信
制御装置SIOの転送要求信号REQTA,REQTB又はREQRA,REQR
Bに従ってランダムアクセスメモリRAMとシリアル通信制
御装置SIOとの間で行われる通信データの入出力動作を
制御する。通信データの入出力動作に際し、ダイレクト
メモリアクセス制御装置DMACは処理装置CPUに対してホ
ールト信号▲▼を送ってバス権を要求し、アド
レスストローブ信号▲▼が論理ハイレベルとされる
ことで処理装置CPUがバス権を譲ってくれたことを確認
する。これにより、ダイレクトメモリアクセス制御装置
DMACはアドレスストローブ信号▲▼を論理ロウレベ
ルとし、リード・ライト信号R/やアドレス信号等をバ
スに送出する。

ところで、ダイレクトメモリアクセス制御装置DMACの
４つのチャンネルのうちシリアル通信制御装置SIOのチ
ャンネルCHA及びCHBのデータ受信部に割り当てられた２
つのチャンネルは、転送要求信号REQSA又はREQSBに従っ
て、シリアル通信制御装置SIOとランダムアクセスメモ
リRAMとの間で受信ステータスの転送を行わせる機能を
持つ。また、通信回線においてHDLCプロトコルが採られ
連続フレーム伝送が行われる場合、これらの受信ステー
タスをモニタすることでランダムアクセスメモリRAMの
ディスクリプタを連鎖的に読み出し、通信データを格納
するメモリブロックを切り換える機能を持つ。特に制限
されないが、ダイレクトメモリアクセス制御装置DMAC
は、最後のメモリブロックに対する通信データの転送が
終了した時点で割り込み要求信号▲▼を論理ロウ
レベルとし、処理装置CPUに割り込み処理を要求する。
これにより、この実施例の通信処理装置NPUは、連続フ
レーム伝送によって連続的に受信される例えば８つのフ
レームを、高速度でランダムアクセスメモリRAMに取り
込むことができる。

ダイレクトメモリアクセス制御装置DMACの具体的な構
成とその動作については、後で詳細に説明する。

第２図には、この実施例の通信処理装置NPUのシリア
ル通信制御装置SIOの一実施例のブロック図が示されて
いる。

第２図において、処理装置CPUから出力されるアドレ
スストローブ信号▲▼は、シリアル通信制御装置SI
OのアドレスデコーダDECに供給される。このアドレスデ
コーダDECには、さらにアドレスバスABの上位ビットを
介して出力されるデバイスコードが供給される。アドレ
スデコーダDECは、アドレスストローブ信号▲▼に
従って動作状態とされ、デバイスコードをデコードす
る。アドレスデコーダDECは、デバイスコードがこのシ
リアル通信制御装置SIOに対応する組み合わせとされる
とき、チップ選択信号CSを論理ハイレベルとしてシリア
ル通信制御装置SIOを選択状態とする。

アドレスバスABの一部の下位ビットは、チャンネルや
レジスタ等を指定するための選択信号とされ、セレクタ
SELに供給される。シリアル通信制御装置SIOのセレクタ
SELは、コントロールレジスタCREGの書き込み命令やス
テータスレジスタSREGの読み出し命令などに際し、選択
信号をデコードして対応するチャンネル又はレジスタを
選択・指定する。

データバスDBは、シリアル通信制御装置SIOのデータ
バスバッファDBBに結合され、さらに内部データバスIDB
を介してチャンネルCHA及びCHBのコントロールレジスタ
CREG,ステータスレジスタSREG,送信データバッファTDB
及び受信データバッファRDBに結合される。

処理装置CPUから出力されるリード・ライト信号R/
は、シリアル通信制御装置SIOのバスコントローラBUSCT
Lに供給される。バスコントローラBUSCTLには、さらに
上記アドレスデコーダDECからチップ選択信号CSが供給
される。バスコントローラBUSCTLは、これらのリード・
ライト信号R/及びチップ選択信号CSによってシリアル
通信制御装置SIOの内部で必要な各種のタイミング信号
を形成する。また、チャンネルCHA及びCHBの送受信動作
においてCRCエラーなどの異常が発生した場合、割り込
み要求信号▲▼を論理ロウレベルとして処理装置
CPUに割り込み処理を要求する。

シリアル通信制御装置SIOのDMAコントローラDMACは、
チャンネルCHA又はCHBの送信データバッファTDB,受信デ
ータバッファRDB及びステータスレジスタSREGの状態を
モニタし、送信データ用の転送要求信号REQTA,REQTBや
受信データ用の転送要求信号REQRA,REQRB又は受信ステ
ータス用の転送要求信号REQSA,REQSBを形成し、ダイレ
クトメモリアクセス制御装置DMACに送る。すなわち、DM
AコントローラDMACは、チャンネルCHA又はCHBのデータ
送信部において１バイト分のデータ送信が終了し送信デ
ータバッファTDBが空になったとき、送信データ用の転
送要求信号REQTA又はREQTBを論理ハイレベルとする。同
様に、チャンネルCHA又はCHBのデータ受信部において１
バイト分のデータ受信が終了しその受信データが受信デ
ータバッファRDBに格納されたとき、受信データ用の転
送要求信号REQRA又はREQRBを論理ハイレベルとする。ま
た、チャンネルCHA又はCHBのデータ受信部においてフレ
ーム終結などの制御用コードが検出されたとき、受信ス
テータス用の転送要求信号REQSA又はREQSBを論理ハイレ
ベルとする。

これに対して、ダイレクトメモリアクセス制御装置DM
ACは、所定の優先順位に従ってこれらの転送要求信号を
受理し、転送確認信号ACK1〜ACK3を、受理したチャンネ
ルのデータ送信部又はデータ受信部に対応する組み合わ
せで論理ハイレベル又は論理ロウレベルとする。これら
の転送確認信号ACK1〜ACK3は、シリアル通信制御装置SI
OのDMAコントローラDMACにおいてデコードされ、対応す
るチャンネルの送信データバッファTDB,受信データバッ
ファRDB又はステータスレジスタSREGに対して、送信デ
ータや受信データ又は受信ステータスを入出力するため
の動作指示が行われる。

チャンネルCHA及びCHBは、特に制限されないが、それ
ぞれコントロールレジスタCREG,ステータスレジスタSRE
G,送信データバッファTDB,受信データバッファRDB及び
送信回路Tx,受信回路Rxを含む。送信回路Txには、さら
に送信データに各種の制御用コードや誤り検出符号等を
付加しまた送信ステータスを形成するための送信制御回
路TxCTLが設けられる。また、上記受信回路Rxには、受
信データから制御用コードや誤り検出符号を抽出しまた
受信ステータスを形成するための受信制御回路RxCTLが
設けられる。

チャンネルCHA及びCHBのコントロールレジスタCREG
は、複数バイトのレジスタによって構成される。これら
のレジスタには、特に制限されないが、シリアル通信制
御装置SIOの起動時において、処理装置CPUから通信モー
ドや通信プロトコル及び相手局アドレスなどの制御パラ
メータが書き込まれる。

チャンネルCHA及びCHBのステータスレジスタSREGは、
同様に複数バイトのレジスタによって構成される。これ
らのレジスタは、特に制限されないが、バイトごとに対
応するチャンネルのデータ送信部又はデータ受信部に対
応付けられる。また、各バイトの各ビットは、対応する
チャンネルのデータ送信部又はデータ受信部のそれぞれ
のステータスに対応付けられる。これらのステータスビ
ットは、送信制御回路TxCTL又は受信制御回路RxCTLにお
いてフレーム終結やフレーム中断及びその他の異常等が
発生した場合に、それぞれセットされる。このうち、特
に受信ステータスに関する１バイトは、ダイレクトメモ
リアクセス制御装置DMACの指示によって自動的にランダ
ムアクセスメモリRAMの対応するディスクリプタ内に転
送される。また、その他のステータスレジスタSREGは、
処理装置CPUの割り込み処理に際して読み出され、必要
な処理が行われた後、リセットされる。

送信データバッファTDBは、１バイト分のレジスタに
よって構成される。この送信データバッファTDBには、
ランダムアクセスメモリRAM又は処理装置CPUからデータ
バスDB及び内部データバスIDBを介して送信データがパ
ラレルに入力される。これらの送信データは、送信制御
回路TxCTLの指示によって送信回路Txに取り込まれ、さ
らに通信回線の伝送レートに従ってシリアルに網制御装
置NCUに伝達される。前述のように、送信データが送信
回路Txに取り込まれ送信データバッファTDBが空になる
と、転送要求信号REQTA又はREQTBが形成され、これによ
って次の送信データが送信データバッファTDBに入力さ
れる。

送信回路Txは、直並列変換用のシフトレジスタ及び回
線駆動回路を含む。送信回路Txは、送信データバッファ
TDB又は送信制御回路TxCTLからパラレルに供給されるバ
イト単位の送信データ又は制御用コードを、直並列変換
用シフトレジスタに取り込み、通信回線の伝送レートに
従ってシリアルに網制御装置NCUに伝達する。

送信制御回路TxCTLは、送信データバッファTDBに入力
された送信データを送信回路Txに転送させるとともに、
コントロールレジスタCREGに書き込まれた制御パラメー
タに従ってフラグシーケンスやアドレスコードなど各種
の制御用コードを形成する。また、送信制御回路TxCTL
は、例えば各種の誤り検出符号を形成し、これらの制御
用コードや誤り検出符号を所定の通信プロトコルに従っ
て送信データの前後に組み合わせて送出する。

一方、シリアル通信制御装置SIOの受信データバッフ
ァRDBは、複数バイトのレジスタによって構成される。
これらのレジスタは、特に制限されないが、FIFO（Firs
t In First Out:先入れ先出し）形態とされる。受信回
路Rxにおいて組み立てられた受信データは、パラレルに
受信データバッファRDBに送られる。このとき、DMA転送
モードが採られる場合、シリアル通信制御装置SIOのバ
スコントローラBUSCTLにおいて受信データ用の転送要求
信号REQRA又はREQRBが形成され、ダイレクトメモリアク
セス制御装置DMACに送られる。これにより、ダイレクト
メモリアクセス制御装置DMACから受信データをランダム
アクセスメモリRAMに転送するための指示が行われる。
受信データは、受信データバッファRDBから内部データ
バスIDB,データバッファDBB及びデータバスDBを介し
て、ランダムアクセスメモリRAMのバッファ用メモリブ
ロックに転送される。

受信回路Rxは、直並列変換用のシフトレジスタ及びデ
ータマルチプレクサ等を含む。受信回路Rxは、相手局か
ら通信回線LINE及び網制御装置NCUを介してシリアルに
送られる通信データを受信し、受信制御回路RxCTLの指
示に従って受信データバッファRDBにパラレルに伝達す
る。

受信制御回路RxCTLは、受信回路Rxのシフトレジスタ
を経由して伝達される受信データをモニタし、フラグシ
ーケンスやフレーム終結コードあるいはフレーム中断な
どの制御用コードを抽出する。また、受信データ及び誤
り検出符号によって受信データの正常性を確認するとと
もに、その結果及び上記制御用コードに従って、ステー
タスレジスタSREGの対応するビットをセットする。この
とき、DMA転送モードが採られさらにHDLCによる連続フ
レーム伝送が行われる場合、シリアル通信制御装置SIO
のバスコントローラBUSCTLにおいて受信ステータス用の
転送要求信号REQSA又はREQSBが形成され、ダイレクトメ
モリアクセス制御装置DMACに送られる。これにより、ダ
イレクトメモリアクセス制御装置DMACから所定の受信ス
テータスをランダムアクセスメモリRAMに転送するため
の指示が行われる。受信ステータスは、ステータスレジ
スタSREGから内部データバスIDB,データバッファDBB及
びデータバスDBを介して、ランダムアクセスメモリRAM
のディスクリプタ内に転送される。

ところで、ランダムアクセスメモリRAMのディスクリ
プタに転送される受信ステータスは、ダイレクトメモリ
アクセス制御装置DMACによってモニタされ、受信フレー
ム数のチェックが行われる。この結果、例えば８番目の
フレームの受信データの転送が終了した時点で、ダイレ
クトメモリアクセス制御装置DMACから処理装置CPUに対
して割り込み処理要求が行われ、処理装置CPUに処理が
移される。

第３図には、この実施例の通信処理装置NPUのダイレ
クトメモリアクセス制御装置DMACの一実施例のブロック
図が示されている。

第３図において、処理装置CPUから出力されるアドレ
スストローブ信号▲▼は、ダイレクトメモリアクセ
ス制御装置DMACのアドレスデコーダDECに供給される。
このアドレスデコーダDECには、さらにアドレスバスAB
の上位ビットを介して出力されるデバイスコードが供給
される。アドレスデコーダDECは、アドレスストローブ
信号▲▼に従って動作状態とされ、デバイスコード
をデコードする。アドレスデコーダDECは、デバイスコ
ードがこのダイレクトメモリアクセス制御装置DMACに対
応する組み合わせとされるとき、チップ選択信号CSを論
理ハイレベルとし、ダイレクトメモリアクセス制御装置
DMACを選択状態とする。

アドレスバスABの一部の下位ビットは、チャンネルや
レジスタ等の選択信号とされ、ダイレクトメモリアクセ
ス制御装置DMACのセレクタSELに供給される。セレクタS
ELは、コントロールレジスタCREGやディスクリプタレジ
スタDREG,アドレスカウンタレジスタACR及びバイトカウ
ンタレジスタBCRの書き込み命令などに際し、選択信号
をデコードして対応するチャンネル及びレジスタを選択
・指定する。

データバスDBは、ダイレクトメモリアクセス制御装置
DMACのデータバスバッファDBBに結合され、さらに内部
データバスIDBを介してコントロールレジスタCREG,ディ
スクリプタレジスタDREG,アドレスカウンタレジスタACR
及びバイトカウンタレジスタBCR等に結合される。

ダイレクトメモリアクセス制御装置DMACのコントロー
ルレジスタCREGは、４つのチャンネルに対応して設けら
れる複数バイトのレジスタによって構成される。これら
のレジスタには、特に制限されないが、ダイレクトメモ
リアクセス制御装置DMACの起動時において、処理装置CP
Uからデータチェインモードや転送要求受付の優先順位
及び割り込みマスクなどの制御パラメータが書き込まれ
る。

ディスクリプタレジスタDREGは、同様に４つのチャン
ネルに対応して設けられる４つのレジスタによって構成
される。これらのレジスタは、それぞれアドレスバスAB
のビット数と同数のビットから構成される。ディスクリ
プタレジスタDREGには、ダイレクトメモリアクセス制御
装置DMACの起動時において、処理装置CPUからそれぞれ
対応するチャンネルで使用するランダムアクセスメモリ
RAMのメモリブロックの先頭ディスクリプタのアドレス
が書き込まれる。ダイレクトメモリアクセス制御装置DM
ACは、フレームの受信動作を開始する前にランダムアク
セスメモリRAM内のディスクリプタから対応するメモリ
ブロックの先頭アドレスを読み出し、対応するアドレス
カウンタレジスタACRにセットする。また、ダイレクト
メモリアクセス制御装置DMACは、一つのフレームの受信
動作が終了するごとに次のディスクリプタアドレスを読
み出し、ディスクリプタレジスタDREGの内容を更新す
る。さらに、ディスクリプタレジスタDREGのアドレスが
最終ディスクリプタすなわち例えば８番目のディスクリ
プタのアドレスとされ、フレーム終結の受信ステータス
が転送された時点で、割り込み要求信号▲▼を論
理ロウレベルとする。これにより、処理装置CPUによる
受信データの処理が開始された。

アドレスカウンタレジスタACRは、４つのチャンネル
に対応して設けられる４組のレジスタによって構成され
る。これらのレジスタは、上記ディスクリプタレジスタ
DREGと同様に、それぞれアドレスバスABのビット数と同
数のビットから構成される。このアドレスカウンタレジ
スタACRには、フレームの送受信動作が開始されるごと
にディスクリプタのポインタの内容すなわち対応するチ
ャンネルに割り当てられたランダムアクセスメモリRAM
のメモリブロックの先頭アドレスが読み出され、入力さ
れる。アドレスカウンタレジスタACRに保持されるアド
レス信号は、送信データ又は受信データの転送時、アド
レスラッチAL,アドレスバスバッファABB及びアドレスバ
スABを介して、ランダムアクセスメモリRAMに対するア
ドレス信号として供給される。また、これらのアドレス
カウンタレジスタACRの内容は、１バイト分の送信デー
タ又は受信データの転送が終了するごとに、プラス1/マ
イナス１回路＋1/−１によって更新される。

バイトカウンタレジスタBCRは、同様に４つのチャン
ネルに対応して設けられる４つのレジスタによって構成
される。これらのレジスタは、それぞれランダムアクセ
スメモリRAMのメモリブロックのバイト数を計数しうる
だけのビットによって構成される。バイトカウンタレジ
スタBCRは、上記アドレスカウンタレジスタACRと同様
に、送信データ又は受信データの転送が終了するたびに
プラス1/マイナス１回路＋1/−１によって更新される。
この結果、バイトカウンタレジスタBCRの計数値が指定
されたバイト数に達した場合、最終バイト検出信号LBが
形成され、バスコントローラBUSCTLに供給される。

ダイレクトメモリアクセス制御装置DMACのバスコント
ローラBUSCTLには、処理装置CPUからリード・ライト信
号R/が供給される。また、バスコントローラBUSCTLに
は、さらに上記アドレスデコーダDECからチップ選択信
号CSが供給され、上記バスコントローラBUSCTLから最終
バイト検出信号LBが供給される。バスコントローラBUSC
TLは、これらのリード・ライト信号R/，チップ選択信
号CS及び最終バイト検出信号LBによってダイレクトメモ
リアクセス制御装置DMAC内で必要な各種のタイミング信
号を形成する。また、送信データや受信データ及び受信
ステータスの転送に際して、ホールト信号▲▼
を論理ロウレベルとし、処理装置CPUにバス権を要求す
る。これに対して、処理装置CPUがバスを使用している
と、処理装置CPUはその処理を一時的に停止し、アドレ
スストローブ信号▲▼を論理ハイレベルに戻す。こ
れにより、ダイレクトメモリアクセス制御装置DMACのバ
スコントローラBUSCTLは、リード・ライト信号R/及び
アドレス信号をセットし、アドレスストローブ信号▲
▼を論理ロウレベルとする。

ディスクリプタレジスタDREGが最終ディスクリプタの
アドレスを指定し、かつフレーム終結を示す受信ステー
タスが転送された時点で、バスコントローラBUSCTLは割
り込み要求信号INTを論理ロウレベルとし、処理装置CPU
に割り込み処理を要求する。これにより、処理装置CPU
は、連続フレーム伝送によって受信された一連の受信デ
ータの処理を開始する。

ダイレクトメモリアクセス制御装置DMACのチャンネル
コントローラCHCTLは、シリアル通信制御装置SIOから供
給される送信データ用の転送要求信号REQTA,REQTBや受
信データ用の転送要求信号REQRA,REQRB及び受信ステー
タス用の転送要求信号REQSA,REQSBを受け、所定の優先
順位に従って受け付ける。この結果、転送確認信号ACK1
〜ACK3を受け付けられた転送要求信号に対応する組み合
わせで論理ハイレベル又は論理ロウレベルとし、シリア
ル通信制御装置SIOに送出する。これと同時に、前述の
バスコントローラBUSCTLからランダムアクセスメモリRA
Mに対してアドレスストローブ信号▲▼，リード・
ライト信号R/及びアドレス信号が供給される。これに
より、ランダムアクセスメモリRAM及びシリアル通信制
御装置SIOとの間で送信データ，受信データ又は受信ス
テータスの転送が行われる。

以上のように、この実施例の通信処理装置NPUでは、
ダイレクトメモリアクセス制御装置DMAC及びシリアル通
信制御装置SIOの間に、送信データ，受信データ及び受
信ステータスのそれぞれに対応して転送要求信号REQTA,
REQTBとREQRA,REQRB及びREQSA,REQSBが設けられ、また
それぞれの転送要求信号に対応して転送確認信号ACK1〜
ACK3の組み合わせによって形成される６通りの転送確認
信号が設けられる。したがって、通信回線においてHDLC
による連続フレーム伝送が行われかつ通信処理装置NPU
においてDMA転送モードが採られる場合でも、連続する
複数のフレームの受信データ及び受信ステータスが処理
装置CPUによるフレームごとの割り込み処理を必要とす
ることなく高速度でランダムアクセスメモリRAMに入出
力される。このため、通信処理装置NPUの受信データ転
送能力は増大され、通信系としての伝送スループットが
向上される。

以上の本実施例に示されるように、この発明をHDLC適
合の通信処理装置に適用した場合、次のような効果が得
られる。すなわち、（１）通信処理装置のダイレクトメモリアクセス制御部
とシリアル通信制御部との間に受信データ用及び受信ス
テータス用の転送要求信号及び転送要求確認信号をそれ
ぞれ設けることで、連続転送される複数のフレームの受
信データ及び受信ステータスを、ダイレクトメモリアク
セス制御部を介しかつ中央処理部によるフレームごとの
処理を必要とすることなく連続的に一時記憶部に転送す
ることができるという効果が得られる。

（２）上記（１）項により、連続転送される複数フレー
ムの受信データ及び受信ステータスを、通信回線の伝送
レートに従って高速度で一時記憶部に格納できるため、
通信処理装置の受信データ転送能力を増大できるという
効果が得られる。

（３）上記（１）項及び（２）項により、通信処理装置
を含む通信系の伝送スループットを向上できるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、この実施例
では各装置の内部においてデバイスコードをデコードし
ているが、これらのアドレスデコーダは装置の外部にそ
れぞれ設けられものであってもよい。この実施例では連
続フレーム伝送が終了したことを割り込みによって処理
装置CPUに知らせているが、例えば処理装置CPUが比較的
ゆっくりした周期でポーリングを行うようにしてもよ
い。また、シリアル通信制御装置SIOに例えば８フレー
ム分のステータスバッファを設けることが許されるなら
ば、シリアル通信制御装置SIOから処理装置CPUに割り込
みをかけることによって連続フレーム伝送の終了を知ら
せることもよい。この実施例において通信処理装置NPU
は一つの半導体基板上に形成されるものとしているが、
それぞれのブロックが個々の半導体基板上に独立して又
は組み合わせて形成されるものであってもよい。さら
に、第１図に示した通信処理装置NPUのブロック構成や
第２図及び第３図に示したシリアル通信制御装置SIO及
びダイレクトメモリアクセス制御装置DMACの具体的なブ
ロック構成及び各装置間の制御信号の組み合わせ等、種
々の実施形態を採りうるものである。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるHDLC適合の通信処
理装置に適用した場合について説明したが、それに限定
されるものではなく、例えば、その他の通信プロトコル
に適合される通信処理装置にも適用できる。本発明は、
少なくともDMA転送モードを有しかつ連続フレーム伝送
機能を有する通信処理装置及びこのような通信処理装置
を含む通信系に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、通信処理装置のダイレクトメモリアク
セス制御部とシリアル通信制御部との間に受信データ用
及び受信ステータス用の転送要求信号及び転送要求確認
信号をそれぞれ設けることで、連続転送される複数のフ
レームの受信データ及び受信ステータスを、ダイレクト
メモリアクセス制御部を介しかつ中央処理部によるフレ
ームごとの処理を必要とすることなく連続的に一時記憶
部に転送することができ、通信処理装置の受信データ転
送能力を増大し、このような通信処理装置を含む通信系
の伝送スループットを向上できるものである。

【図面の簡単な説明】

第１図は、この発明が適用された通信処理装置の一実施
例を示すブロック図、第２図は、第１図の通信処理装置のシリアル通信制御装
置の一実施例を示すブロック図、第３図は、第１図の通信処理装置のダイレクトメモリア
クセス制御装置の一実施例を示すブロック図である。 NPU……通信処理装置、CPU……処理装置、DMAC……ダイ
レクトメモリアクセス制御装置、SIO……シリアル通信
制御装置、CHA,CHB……SIOチャンネル、ROM……リード
オンリーメモリ、RAM……ランダムアクセスメモリ、HOS
T……ホストコンピュータ、NCU……網制御装置。BUSCTL
……バスコントローラ、DMAC……DMAコントローラ、DBB
……データバスバッファ、DEC……アドレスデコーダ、S
EL……セレクタ、CREG……コントロールレジスタ、SREG
……ステータスレジスタ、TDB……送信データバッフ
ァ、TxCTL……送信制御回路、Tx……送信回路、RDB……
受信データバッファ、RxCTL……受信制御回路、Rx……
受信回路。CHCTL……チャンネルコントローラ、ABB……
アドレスバスバッファ、AL……アドレスラッチ、DREG…
…ディスクリプタレジスタ、ACR……アドレスカウンタ
レジスタ、BCR……バイトカウンタレジスタ、＋1/−１
……プラス1/マイナス１回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者中田邦彦小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者大河内俊夫青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

(57)【特許請求の範囲】

【請求項１】中央処理部と、通信データを一時的に格納
する記憶部と、通信回線を介して接続されるコンピュー
タ等とシリアルに通信データの送受信を行うシリアル通
信制御部と、上記記憶部及び上記シリアル通信制御部と
の間で上記中央処理部を介することなく通信データの入
出力を行うダイレクトメモリアクセス制御部とを含み、
上記シリアル通信制御部において連続して受信される複
数フレームの通信データ及び各フレームの受信ステータ
スを、上記ダイレクトメモリアクセス制御部を介しかつ
上記中央処理部によるフレームごとの割り込み処理を必
要とすることなく連続して上記記憶部に転送しうること
を特徴とする通信処理装置。
【請求項２】上記シリアル通信制御部と上記ダイレクト
メモリアクセス制御部との間には、受信データ及び受信
ステータスに対応する転送要求信号及び転送要求確認信
号がそれぞれ設けられることを特徴とする特許請求の範
囲第１項記載の通信処理装置。
【請求項３】上記通信処理装置を構成する上記各部は、
一つの半導体基板上に形成されることを特徴とする特許
請求の範囲第１項又は第２項記載の通信処理装置。