JPH08161259A - 直列データ受信装置及び直列データ転送装置 - Google Patents
直列データ受信装置及び直列データ転送装置Info
- Publication number
- JPH08161259A JPH08161259A JP6297393A JP29739394A JPH08161259A JP H08161259 A JPH08161259 A JP H08161259A JP 6297393 A JP6297393 A JP 6297393A JP 29739394 A JP29739394 A JP 29739394A JP H08161259 A JPH08161259 A JP H08161259A
- Authority
- JP
- Japan
- Prior art keywords
- serial data
- reception
- transfer
- bit
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 プログラムによる受信側の強制停止を実行す
ることなく、受信側で１直列データ毎の強制停止制御が
可能な直列データ受信装置の提供。 【構成】 直列データをビットシリアルに受信する直列
データ受信装置。直列データの１ビットが受信入力され
る都度、１ビット宛移動して記憶し、直列データを構成
する全ビットを記憶したときに、直列データを並列デー
タに変換する第１の記憶手段１１７と、第１の記憶手段
１１７が直列データを構成する全ビットを記憶したこと
を検出する第１の検出手段１０７と、第１の検出手段１
０７の検出結果に従って、直列データの受信許可信号を
記憶する第２の記憶手段１０２と、第２の記憶手段の記
憶内容に従って、直列データの受信制御を行う第２の制
御手段１０４とを備え、受信側で直列データの転送を制
御する構成である。
ることなく、受信側で１直列データ毎の強制停止制御が
可能な直列データ受信装置の提供。 【構成】 直列データをビットシリアルに受信する直列
データ受信装置。直列データの１ビットが受信入力され
る都度、１ビット宛移動して記憶し、直列データを構成
する全ビットを記憶したときに、直列データを並列デー
タに変換する第１の記憶手段１１７と、第１の記憶手段
１１７が直列データを構成する全ビットを記憶したこと
を検出する第１の検出手段１０７と、第１の検出手段１
０７の検出結果に従って、直列データの受信許可信号を
記憶する第２の記憶手段１０２と、第２の記憶手段の記
憶内容に従って、直列データの受信制御を行う第２の制
御手段１０４とを備え、受信側で直列データの転送を制
御する構成である。
Description
【０００１】
【産業上の利用分野】本発明は、直列データをビットシ
リアルに転送する直列データ転送装置の特に直列データ
受信装置に関するものである。
リアルに転送する直列データ転送装置の特に直列データ
受信装置に関するものである。
【０００２】
【従来の技術】従来の直列データ受信装置では、受信許
可フラグをセットすることで受信可能状態となり、送信
側に転送データを要求するハンドシェイク信号（Reques
t to Send ：ＲＴＳ）を出力して、このハンドシェイク
信号により送信側から転送データが送られて来ることに
より受信動作を開始する。これらの受信許可フラグ及び
ＲＴＳ信号の出力は、特定レジスタのビットをプログラ
ムでセットすることにより行われている。一方、受信動
作を停止する場合は、受信許可フラグ及びＲＴＳ信号の
出力をリセットすることで停止することができる。
可フラグをセットすることで受信可能状態となり、送信
側に転送データを要求するハンドシェイク信号（Reques
t to Send ：ＲＴＳ）を出力して、このハンドシェイク
信号により送信側から転送データが送られて来ることに
より受信動作を開始する。これらの受信許可フラグ及び
ＲＴＳ信号の出力は、特定レジスタのビットをプログラ
ムでセットすることにより行われている。一方、受信動
作を停止する場合は、受信許可フラグ及びＲＴＳ信号の
出力をリセットすることで停止することができる。
【０００３】図１３は、このような直列データ受信装置
の１例として、データ通信用ＩＣであるＭ５Ｍ８２Ｃ５
１の要部構成を示すブロック図である。図１４にＭ５Ｍ
８２Ｃ５１のモード命令の構成を、図１５にＭ５Ｍ８２
Ｃ５１内のモデム制御回路のコマンド命令の構成をそれ
ぞれ示す。データ通信用ＩＣであるＭ５Ｍ８２Ｃ５１
は、プログラムから命令を読み出し、その命令をＩＣ内
の各制御回路に書き込む読み出し・書き込み制御回路９
０１と、プログラムによりモデム（図示せず）を制御す
るモデム制御回路９０２と、データバスとのデータの受
け渡しを調整するデータバスバッファ９０３と、データ
送信時にデータを並列から直列に変換して、送信速度を
調整するトランスミットバッファ９０４と、トランスミ
ットバッファ９０４を制御するトランスミット制御回路
９０５と、データ受信時にデータを直列から並列に変換
して、受信速度を調整するレシーブバッファ９０７と、
レシーブバッファ９０７を制御するレシーブ制御回路９
０６とを有している。
の１例として、データ通信用ＩＣであるＭ５Ｍ８２Ｃ５
１の要部構成を示すブロック図である。図１４にＭ５Ｍ
８２Ｃ５１のモード命令の構成を、図１５にＭ５Ｍ８２
Ｃ５１内のモデム制御回路のコマンド命令の構成をそれ
ぞれ示す。データ通信用ＩＣであるＭ５Ｍ８２Ｃ５１
は、プログラムから命令を読み出し、その命令をＩＣ内
の各制御回路に書き込む読み出し・書き込み制御回路９
０１と、プログラムによりモデム（図示せず）を制御す
るモデム制御回路９０２と、データバスとのデータの受
け渡しを調整するデータバスバッファ９０３と、データ
送信時にデータを並列から直列に変換して、送信速度を
調整するトランスミットバッファ９０４と、トランスミ
ットバッファ９０４を制御するトランスミット制御回路
９０５と、データ受信時にデータを直列から並列に変換
して、受信速度を調整するレシーブバッファ９０７と、
レシーブバッファ９０７を制御するレシーブ制御回路９
０６とを有している。
【０００４】Ｍ５Ｍ８２Ｃ５１のモード命令（図１４）
は、上位桁から、ストップビット長を指定するための２
ビット１００１と、パリティチェックの偶数／奇数を指
定するための１ビット１００２と、パリティのイネーブ
ル／ディスイネーブルを指定するための１ビット１００
３と、キャラクタ長を指定するための２ビット１００４
と、ボーレート（変調速度）の分周を指定するための２
ビット１００５とが並べられている。
は、上位桁から、ストップビット長を指定するための２
ビット１００１と、パリティチェックの偶数／奇数を指
定するための１ビット１００２と、パリティのイネーブ
ル／ディスイネーブルを指定するための１ビット１００
３と、キャラクタ長を指定するための２ビット１００４
と、ボーレート（変調速度）の分周を指定するための２
ビット１００５とが並べられている。
【０００５】モデム制御回路９０２のコマンド命令（図
１５）は、上位桁から、ハント（捜線）モードを指定す
るためのビット１１０１と、モデム制御回路９０２の内
部リセットを指定するためのビット１１０２と、送信キ
ャリア制御（Request to Send ）を指定するためのビッ
ト１１０３と、エラーをリセットするためのビット１１
０４と、処理を強制的に中断させて振り出しの状態に戻
すブレークキャラクタの送出を指定するためのビット１
１０５と、受信イネーブルを指定するためのビット１１
０６と、データターミナルレディを指定するためのビッ
ト１１０７と、送信イネーブルを指定するためのビット
１１０８とが並べられている。
１５）は、上位桁から、ハント（捜線）モードを指定す
るためのビット１１０１と、モデム制御回路９０２の内
部リセットを指定するためのビット１１０２と、送信キ
ャリア制御（Request to Send ）を指定するためのビッ
ト１１０３と、エラーをリセットするためのビット１１
０４と、処理を強制的に中断させて振り出しの状態に戻
すブレークキャラクタの送出を指定するためのビット１
１０５と、受信イネーブルを指定するためのビット１１
０６と、データターミナルレディを指定するためのビッ
ト１１０７と、送信イネーブルを指定するためのビット
１１０８とが並べられている。
【０００６】以下に、このような直列データ受信装置の
特に非同期式通信の受信動作について説明する。先ず、
直列データ受信装置は、受信を開始する前にモード命令
（図１４）を実行して、ストップビット長を指定するビ
ット１００１と、パリティチェックを指定するビット１
００２と、パリティのイネーブル／ディスイネーブルを
指定するビット１００３と、キャラクタ長を指定するビ
ット１００４と、ボーレートの分周を指定するビット１
００５とを設定する。
特に非同期式通信の受信動作について説明する。先ず、
直列データ受信装置は、受信を開始する前にモード命令
（図１４）を実行して、ストップビット長を指定するビ
ット１００１と、パリティチェックを指定するビット１
００２と、パリティのイネーブル／ディスイネーブルを
指定するビット１００３と、キャラクタ長を指定するビ
ット１００４と、ボーレートの分周を指定するビット１
００５とを設定する。
【０００７】次に、モデム制御回路９０２のコマンド命
令（図１５）を実行して、受信イネーブルを指定するビ
ット１１０６と、送信キャリア制御を指定するビット１
１０３とをセットすることで、送信側へＲＴＳ（Reques
t to Send ）信号を出力し、転送データの受信が可能な
状態となる。直列データ受信装置は、レシーブバッファ
９０７のＲｘＤ端子に、送信側からスタートビットが入
力されると、これをレシーブ制御回路９０６が検知し
て、受信を開始し、レシーブバッファ９０７のＲｘＤ端
子には、引き続き送信側から直列の受信データが入力さ
れ、最後にストップビットが入力される。直列データ受
信装置は、レシーブバッファ９０７のＲｘＤ端子にスト
ップビットが入力されると、これをレシーブ制御回路９
０６が検知して、受信を完了する。受信したデータは、
レシーブバッファ９０７内で直列から並列に変換され
て、データバスバッファ９０３内のレシーブデータバス
バッファに入力される。
令（図１５）を実行して、受信イネーブルを指定するビ
ット１１０６と、送信キャリア制御を指定するビット１
１０３とをセットすることで、送信側へＲＴＳ（Reques
t to Send ）信号を出力し、転送データの受信が可能な
状態となる。直列データ受信装置は、レシーブバッファ
９０７のＲｘＤ端子に、送信側からスタートビットが入
力されると、これをレシーブ制御回路９０６が検知し
て、受信を開始し、レシーブバッファ９０７のＲｘＤ端
子には、引き続き送信側から直列の受信データが入力さ
れ、最後にストップビットが入力される。直列データ受
信装置は、レシーブバッファ９０７のＲｘＤ端子にスト
ップビットが入力されると、これをレシーブ制御回路９
０６が検知して、受信を完了する。受信したデータは、
レシーブバッファ９０７内で直列から並列に変換され
て、データバスバッファ９０３内のレシーブデータバス
バッファに入力される。
【０００８】
【発明が解決しようとする課題】ところが、従来の直列
データ受信装置では、モデム制御回路９０２のコマンド
命令を実行して、受信イネーブルを指定するビット１１
０６及び送信キャリア制御を指定するビット１１０３を
リセットしない限り、ＲＴＳ信号が送信側へ出力され続
けるため、受信側の状態に係わらず、次々と転送データ
が受信側に送信されて来る。これを防ぐために、受信側
からの制御でデータ転送を停止するには、プログラムで
コマンド命令を実行する必要があるが、このコマンド命
令は、次の転送データが送られて来る迄に、速やかに実
行しなければならないという制限があった。
データ受信装置では、モデム制御回路９０２のコマンド
命令を実行して、受信イネーブルを指定するビット１１
０６及び送信キャリア制御を指定するビット１１０３を
リセットしない限り、ＲＴＳ信号が送信側へ出力され続
けるため、受信側の状態に係わらず、次々と転送データ
が受信側に送信されて来る。これを防ぐために、受信側
からの制御でデータ転送を停止するには、プログラムで
コマンド命令を実行する必要があるが、このコマンド命
令は、次の転送データが送られて来る迄に、速やかに実
行しなければならないという制限があった。
【０００９】本発明は、上述の事情に鑑みてなされたも
のであり、第１発明では、受信入力される直列データを
１ビット宛移動して記憶し、直列データの全ビットを記
憶したときに、直列データを並列データに変換する第１
の記憶手段と、第１の記憶手段が直列データの全ビット
を記憶したことを検出する第１の検出手段と、第１の検
出手段の検出結果に従って、直列データの受信制御を行
う第１の制御手段とを設けることにより、プログラムに
よる受信側の強制停止を実行することなく、受信側で１
直列データ毎の強制停止制御が可能な直列データ受信装
置を提供することを目的とする。
のであり、第１発明では、受信入力される直列データを
１ビット宛移動して記憶し、直列データの全ビットを記
憶したときに、直列データを並列データに変換する第１
の記憶手段と、第１の記憶手段が直列データの全ビット
を記憶したことを検出する第１の検出手段と、第１の検
出手段の検出結果に従って、直列データの受信制御を行
う第１の制御手段とを設けることにより、プログラムに
よる受信側の強制停止を実行することなく、受信側で１
直列データ毎の強制停止制御が可能な直列データ受信装
置を提供することを目的とする。
【００１０】第２発明では、送信側とハンドシェイクす
るための信号を生成する第１の信号生成手段を備える第
１の制御手段を設けることにより、プログラムによる受
信側の強制停止を実行することなく、受信側で１直列デ
ータ毎の強制停止制御が可能な直列データ受信装置を提
供することを目的とする。第３発明では、直列データを
転送するための転送クロックを生成する第２の信号生成
手段を備える第１の制御手段を設けることにより、プロ
グラムによる受信側の強制停止を実行することなく、受
信側で１直列データ毎の強制停止制御が可能な、同期式
の直列データ受信装置を提供することを目的とする。
るための信号を生成する第１の信号生成手段を備える第
１の制御手段を設けることにより、プログラムによる受
信側の強制停止を実行することなく、受信側で１直列デ
ータ毎の強制停止制御が可能な直列データ受信装置を提
供することを目的とする。第３発明では、直列データを
転送するための転送クロックを生成する第２の信号生成
手段を備える第１の制御手段を設けることにより、プロ
グラムによる受信側の強制停止を実行することなく、受
信側で１直列データ毎の強制停止制御が可能な、同期式
の直列データ受信装置を提供することを目的とする。
【００１１】第４発明では、受信入力される直列データ
を１ビット宛移動して記憶し、直列データの全ビットを
記憶したときに、直列データを並列データに変換する第
１の記憶手段と、第１の記憶手段が直列データの全ビッ
トを記憶したことを検出する第１の検出手段と、第１の
検出手段の検出結果に従って、直列データの受信許可信
号を記憶する第２の記憶手段と、第２の記憶手段の記憶
内容に従って、直列データの受信制御を行う第２の制御
手段とを設けることにより、プログラムによる受信側の
強制停止を実行することなく、受信側で１直列データ毎
の強制停止制御が可能な直列データ受信装置を提供する
ことを目的とする。
を１ビット宛移動して記憶し、直列データの全ビットを
記憶したときに、直列データを並列データに変換する第
１の記憶手段と、第１の記憶手段が直列データの全ビッ
トを記憶したことを検出する第１の検出手段と、第１の
検出手段の検出結果に従って、直列データの受信許可信
号を記憶する第２の記憶手段と、第２の記憶手段の記憶
内容に従って、直列データの受信制御を行う第２の制御
手段とを設けることにより、プログラムによる受信側の
強制停止を実行することなく、受信側で１直列データ毎
の強制停止制御が可能な直列データ受信装置を提供する
ことを目的とする。
【００１２】第５発明では、受信入力される直列データ
を１ビット宛移動して記憶し、直列データの全ビットを
記憶したときに、直列データを並列データに変換する第
１の記憶手段と、第１の記憶手段が直列データの全ビッ
トを記憶したことを検出する第１の検出手段と、前記並
列データを記憶する第３の記憶手段と、第３の記憶手段
に記憶された並列データ数を計数する計数手段と、計数
手段の計数値をデコードするデコード手段と、デコード
手段からのコードに従って、直列データの受信許可信号
を記憶する第４の記憶手段と、第４の記憶手段の記憶内
容に従って、直列データの受信制御を行う第２の制御手
段とを設けることにより、プログラムによる受信側の強
制停止を実行することなく、受信側で１又は複数の直列
データ毎の強制停止制御が可能な直列データ受信装置を
提供することを目的とする。
を１ビット宛移動して記憶し、直列データの全ビットを
記憶したときに、直列データを並列データに変換する第
１の記憶手段と、第１の記憶手段が直列データの全ビッ
トを記憶したことを検出する第１の検出手段と、前記並
列データを記憶する第３の記憶手段と、第３の記憶手段
に記憶された並列データ数を計数する計数手段と、計数
手段の計数値をデコードするデコード手段と、デコード
手段からのコードに従って、直列データの受信許可信号
を記憶する第４の記憶手段と、第４の記憶手段の記憶内
容に従って、直列データの受信制御を行う第２の制御手
段とを設けることにより、プログラムによる受信側の強
制停止を実行することなく、受信側で１又は複数の直列
データ毎の強制停止制御が可能な直列データ受信装置を
提供することを目的とする。
【００１３】第６発明では、受信入力される直列データ
を１ビット宛移動して記憶し、直列データの全ビットを
記憶したときに、直列データを並列データに変換する第
１の記憶手段と、第１の記憶手段が直列データの全ビッ
トを記憶したことを検出する第１の検出手段と、前記並
列データを記憶する第３の記憶手段と、第３の記憶手段
に記憶された並列データ数を計数する計数手段と、予め
設定された並列データ数を記憶する第５の記憶手段と、
第１の計数手段の計数値及び第５の記憶手段の記憶内容
を比較する比較手段と、比較手段の比較結果に従って、
直列データの受信許可信号を記憶する第６の記憶手段
と、第６の記憶手段の記憶内容に従って、直列データの
受信制御を行う第２の制御手段とを設けることにより、
プログラムによる受信側の強制停止を実行することな
く、受信側で１又は複数の直列データ毎の強制停止制御
が可能な直列データ受信装置を提供することを目的とす
る。
を１ビット宛移動して記憶し、直列データの全ビットを
記憶したときに、直列データを並列データに変換する第
１の記憶手段と、第１の記憶手段が直列データの全ビッ
トを記憶したことを検出する第１の検出手段と、前記並
列データを記憶する第３の記憶手段と、第３の記憶手段
に記憶された並列データ数を計数する計数手段と、予め
設定された並列データ数を記憶する第５の記憶手段と、
第１の計数手段の計数値及び第５の記憶手段の記憶内容
を比較する比較手段と、比較手段の比較結果に従って、
直列データの受信許可信号を記憶する第６の記憶手段
と、第６の記憶手段の記憶内容に従って、直列データの
受信制御を行う第２の制御手段とを設けることにより、
プログラムによる受信側の強制停止を実行することな
く、受信側で１又は複数の直列データ毎の強制停止制御
が可能な直列データ受信装置を提供することを目的とす
る。
【００１４】第７発明では、送信側とハンドシェイクす
るための信号を生成する第１の信号生成手段を備える第
２の制御手段を設けることにより、プログラムによる受
信側の強制停止を実行することなく、受信側で１又は複
数の直列データ毎の強制停止制御が可能な直列データ受
信装置を提供することを目的とする。第８発明では、直
列データを転送するための転送クロックを生成する第２
の信号生成手段を備える第２の制御手段を設けることに
より、プログラムによる受信側の強制停止を実行するこ
となく、受信側で１又は複数の直列データ毎の強制停止
制御が可能な、同期式の直列データ受信装置を提供する
ことを目的とする。
るための信号を生成する第１の信号生成手段を備える第
２の制御手段を設けることにより、プログラムによる受
信側の強制停止を実行することなく、受信側で１又は複
数の直列データ毎の強制停止制御が可能な直列データ受
信装置を提供することを目的とする。第８発明では、直
列データを転送するための転送クロックを生成する第２
の信号生成手段を備える第２の制御手段を設けることに
より、プログラムによる受信側の強制停止を実行するこ
となく、受信側で１又は複数の直列データ毎の強制停止
制御が可能な、同期式の直列データ受信装置を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】第１発明に係る直列デー
タ受信装置は、受信入力される直列データを１ビット宛
移動して記憶し、前記直列データの全ビットを記憶した
ときに、並列データに変換する第１の記憶手段と、第１
の記憶手段が前記直列データの全ビットを記憶したこと
を検出する第１の検出手段と、第１の検出手段の検出結
果に従って、直列データの受信制御を行う第１の制御手
段とを備え、受信側で直列データの転送を制御すべくな
してあることを特徴とする。
タ受信装置は、受信入力される直列データを１ビット宛
移動して記憶し、前記直列データの全ビットを記憶した
ときに、並列データに変換する第１の記憶手段と、第１
の記憶手段が前記直列データの全ビットを記憶したこと
を検出する第１の検出手段と、第１の検出手段の検出結
果に従って、直列データの受信制御を行う第１の制御手
段とを備え、受信側で直列データの転送を制御すべくな
してあることを特徴とする。
【００１６】第２発明に係る直列データ受信装置は、第
１の制御手段は、送信側とハンドシェイクするための信
号を生成する第１の信号生成手段を備えることを特徴と
する。
１の制御手段は、送信側とハンドシェイクするための信
号を生成する第１の信号生成手段を備えることを特徴と
する。
【００１７】第３発明に係る直列データ受信装置は、第
１の制御手段は、直列データを転送するための転送クロ
ックを生成する第２の信号生成手段を備えることを特徴
とする。
１の制御手段は、直列データを転送するための転送クロ
ックを生成する第２の信号生成手段を備えることを特徴
とする。
【００１８】第４発明に係る直列データ受信装置は、受
信入力される直列データを１ビット宛移動して記憶し、
前記直列データの全ビットを記憶したときに、並列デー
タに変換する第１の記憶手段と、第１の記憶手段が前記
直列データの全ビットを記憶したことを検出する第１の
検出手段と、第１の検出手段の検出結果に従って、直列
データの受信許可信号を記憶する第２の記憶手段と、第
２の記憶手段の記憶内容に従って、直列データの受信制
御を行う第２の制御手段とを備え、受信側で直列データ
の転送を制御すべくなしてあることを特徴とする。
信入力される直列データを１ビット宛移動して記憶し、
前記直列データの全ビットを記憶したときに、並列デー
タに変換する第１の記憶手段と、第１の記憶手段が前記
直列データの全ビットを記憶したことを検出する第１の
検出手段と、第１の検出手段の検出結果に従って、直列
データの受信許可信号を記憶する第２の記憶手段と、第
２の記憶手段の記憶内容に従って、直列データの受信制
御を行う第２の制御手段とを備え、受信側で直列データ
の転送を制御すべくなしてあることを特徴とする。
【００１９】第５発明に係る直列データ受信装置は、受
信入力される直列データを１ビット宛移動して記憶し、
前記直列データの全ビットを記憶したときに、並列デー
タに変換する第１の記憶手段と、第１の記憶手段が前記
直列データの全ビットを記憶したことを検出する第１の
検出手段と、前記並列データを記憶する第３の記憶手段
と、第３の記憶手段に記憶された並列データ数を計数す
る計数手段と、該計数手段の計数値をデコードするデコ
ード手段と、該デコード手段からのコードに従って、直
列データの受信許可信号を記憶する第４の記憶手段と、
第４の記憶手段の記憶内容に従って、直列データの受信
制御を行う第２の制御手段とを備え、受信側で直列デー
タの転送を制御すべくなしてあることを特徴とする。
信入力される直列データを１ビット宛移動して記憶し、
前記直列データの全ビットを記憶したときに、並列デー
タに変換する第１の記憶手段と、第１の記憶手段が前記
直列データの全ビットを記憶したことを検出する第１の
検出手段と、前記並列データを記憶する第３の記憶手段
と、第３の記憶手段に記憶された並列データ数を計数す
る計数手段と、該計数手段の計数値をデコードするデコ
ード手段と、該デコード手段からのコードに従って、直
列データの受信許可信号を記憶する第４の記憶手段と、
第４の記憶手段の記憶内容に従って、直列データの受信
制御を行う第２の制御手段とを備え、受信側で直列デー
タの転送を制御すべくなしてあることを特徴とする。
【００２０】第６発明に係る直列データ受信装置は、受
信入力される直列データを１ビット宛移動して記憶し、
前記直列データの全ビットを記憶したときに、並列デー
タに変換する第１の記憶手段と、第１の記憶手段が前記
直列データの全ビットを記憶したことを検出する第１の
検出手段と、前記並列データを記憶する第３の記憶手段
と、第３の記憶手段に記憶された並列データ数を計数す
る計数手段と、予め設定された並列データ数を記憶する
第５の記憶手段と、前記計数手段の計数値及び第５の記
憶手段の記憶内容を比較する比較手段と、該比較手段の
比較結果に従って、直列データの受信許可信号を記憶す
る第６の記憶手段と、第６の記憶手段の記憶内容に従っ
て、直列データの受信制御を行う第２の制御手段とを備
え、受信側で直列データの転送を制御すべくなしてある
ことを特徴とする。
信入力される直列データを１ビット宛移動して記憶し、
前記直列データの全ビットを記憶したときに、並列デー
タに変換する第１の記憶手段と、第１の記憶手段が前記
直列データの全ビットを記憶したことを検出する第１の
検出手段と、前記並列データを記憶する第３の記憶手段
と、第３の記憶手段に記憶された並列データ数を計数す
る計数手段と、予め設定された並列データ数を記憶する
第５の記憶手段と、前記計数手段の計数値及び第５の記
憶手段の記憶内容を比較する比較手段と、該比較手段の
比較結果に従って、直列データの受信許可信号を記憶す
る第６の記憶手段と、第６の記憶手段の記憶内容に従っ
て、直列データの受信制御を行う第２の制御手段とを備
え、受信側で直列データの転送を制御すべくなしてある
ことを特徴とする。
【００２１】第７発明に係る直列データ受信装置は、第
２の制御手段は、送信側とハンドシェイクするための信
号を生成する第１の信号生成手段を備えることを特徴と
する。
２の制御手段は、送信側とハンドシェイクするための信
号を生成する第１の信号生成手段を備えることを特徴と
する。
【００２２】第８発明に係る直列データ受信装置は、第
２の制御手段は、直列データを転送するための転送クロ
ックを生成する第２の信号生成手段を備えることを特徴
とする。
２の制御手段は、直列データを転送するための転送クロ
ックを生成する第２の信号生成手段を備えることを特徴
とする。
【００２３】
【作用】第１発明に係る直列データ受信装置では、第１
の記憶手段が、直列データの１ビットが受信入力される
都度、１ビット宛移動して記憶し、直列データを構成す
る全ビットを記憶したときに、その直列データを並列デ
ータに変換し、第１の検出手段が、第１の記憶手段がそ
の直列データを構成する全ビットを記憶したことを検出
する。そして、第１の制御手段が、第１の検出手段の検
出結果に従って、直列データの受信制御を行い、受信側
で直列データの転送を制御する。
の記憶手段が、直列データの１ビットが受信入力される
都度、１ビット宛移動して記憶し、直列データを構成す
る全ビットを記憶したときに、その直列データを並列デ
ータに変換し、第１の検出手段が、第１の記憶手段がそ
の直列データを構成する全ビットを記憶したことを検出
する。そして、第１の制御手段が、第１の検出手段の検
出結果に従って、直列データの受信制御を行い、受信側
で直列データの転送を制御する。
【００２４】第２発明に係る直列データ受信装置では、
第１の制御手段は、送信側とハンドシェイクするための
信号を生成する。
第１の制御手段は、送信側とハンドシェイクするための
信号を生成する。
【００２５】第３発明に係る直列データ受信装置では、
第１の制御手段は、直列データを転送するための転送ク
ロックを生成する。
第１の制御手段は、直列データを転送するための転送ク
ロックを生成する。
【００２６】第４発明に係る直列データ受信装置では、
第１の記憶手段が、直列データの１ビットが受信入力さ
れる都度、１ビット宛移動して記憶し、直列データを構
成する全ビットを記憶したときに、その直列データを並
列データに変換し、第１の検出手段が、第１の記憶手段
がその直列データを構成する全ビットを記憶したことを
検出する。そして、第２の記憶手段が、第１の検出手段
の検出結果に従って、直列データの受信許可信号を記憶
し、第２の制御手段が、第２の記憶手段の記憶内容に従
って、直列データの受信制御を行い、受信側で直列デー
タの転送を制御する。
第１の記憶手段が、直列データの１ビットが受信入力さ
れる都度、１ビット宛移動して記憶し、直列データを構
成する全ビットを記憶したときに、その直列データを並
列データに変換し、第１の検出手段が、第１の記憶手段
がその直列データを構成する全ビットを記憶したことを
検出する。そして、第２の記憶手段が、第１の検出手段
の検出結果に従って、直列データの受信許可信号を記憶
し、第２の制御手段が、第２の記憶手段の記憶内容に従
って、直列データの受信制御を行い、受信側で直列デー
タの転送を制御する。
【００２７】第５発明に係る直列データ受信装置では、
第１の記憶手段が、直列データの１ビットが受信入力さ
れる都度、１ビット宛移動して記憶し、直列データを構
成する全ビットを記憶したときに、その直列データを並
列データに変換し、第１の検出手段が、第２の記憶手段
がその直列データを構成する全ビットを記憶したことを
検出する。そして、第３の記憶手段が、前記並列データ
を記憶し、計数手段が、第３の記憶手段に記憶された並
列データ数を計数する。デコード手段は、この計数手段
の計数値をデコードし、第４の記憶手段は、このデコー
ドされたコードに従って、直列データの受信許可信号を
記憶する。第２の制御手段は、この第４の記憶手段の記
憶内容に従って、直列データの受信制御を行い、受信側
で直列データの転送を制御する。
第１の記憶手段が、直列データの１ビットが受信入力さ
れる都度、１ビット宛移動して記憶し、直列データを構
成する全ビットを記憶したときに、その直列データを並
列データに変換し、第１の検出手段が、第２の記憶手段
がその直列データを構成する全ビットを記憶したことを
検出する。そして、第３の記憶手段が、前記並列データ
を記憶し、計数手段が、第３の記憶手段に記憶された並
列データ数を計数する。デコード手段は、この計数手段
の計数値をデコードし、第４の記憶手段は、このデコー
ドされたコードに従って、直列データの受信許可信号を
記憶する。第２の制御手段は、この第４の記憶手段の記
憶内容に従って、直列データの受信制御を行い、受信側
で直列データの転送を制御する。
【００２８】第６発明に係る直列データ受信装置では、
第１の記憶手段が、直列データの１ビットが受信入力さ
れる都度、１ビット宛移動して記憶し、直列データを構
成する全ビットを記憶したときに、その直列データを並
列データに変換し、第１の検出手段が、第２の記憶手段
が前記直列データを構成する全ビットを記憶したことを
検出する。そして、第３の記憶手段が、前記並列データ
を記憶し、計数手段が、第３の記憶手段に記憶された並
列データ数を計数する。また、第５の記憶手段は、予め
設定された並列データ数を記憶しており、比較手段は、
計数手段の計数値及び第５の記憶手段の記憶内容を比較
する。第６の記憶手段は、この比較結果に従って、直列
データの受信許可信号を記憶する。第２の制御手段は、
この第６の記憶手段の記憶内容に従って、直列データの
受信制御を行い、受信側で直列データの転送を制御す
る。
第１の記憶手段が、直列データの１ビットが受信入力さ
れる都度、１ビット宛移動して記憶し、直列データを構
成する全ビットを記憶したときに、その直列データを並
列データに変換し、第１の検出手段が、第２の記憶手段
が前記直列データを構成する全ビットを記憶したことを
検出する。そして、第３の記憶手段が、前記並列データ
を記憶し、計数手段が、第３の記憶手段に記憶された並
列データ数を計数する。また、第５の記憶手段は、予め
設定された並列データ数を記憶しており、比較手段は、
計数手段の計数値及び第５の記憶手段の記憶内容を比較
する。第６の記憶手段は、この比較結果に従って、直列
データの受信許可信号を記憶する。第２の制御手段は、
この第６の記憶手段の記憶内容に従って、直列データの
受信制御を行い、受信側で直列データの転送を制御す
る。
【００２９】第７発明に係る直列データ受信装置では、
第２の制御手段は、送信側とハンドシェイクするための
信号を生成する。
第２の制御手段は、送信側とハンドシェイクするための
信号を生成する。
【００３０】第８発明に係る直列データ受信装置では、
第２の制御手段は、直列データを転送するための転送ク
ロックを生成する。
第２の制御手段は、直列データを転送するための転送ク
ロックを生成する。
【００３１】
【実施例】以下に、本発明を、その実施例を示す図面を
参照しながら説明する。 実施例１．図１は、第１，２，４発明に係る直列データ
受信装置の送信側との接続構成を示すブロック図であ
る。直列データ受信装置１００のＲＴＳ出力端子５から
ハンドシェイク信号１０５を送出し、送信側の直列デー
タ転送装置１は、このハンドシェイク信号１０５をＣＴ
Ｓ入力端子４で受けて、ＴＸＤ出力端子２から転送デー
タ１０６を送信する。直列データ受信装置１００は、送
信されて来た転送データ１０６をＲＸＤ入力端子３で受
信する。
参照しながら説明する。 実施例１．図１は、第１，２，４発明に係る直列データ
受信装置の送信側との接続構成を示すブロック図であ
る。直列データ受信装置１００のＲＴＳ出力端子５から
ハンドシェイク信号１０５を送出し、送信側の直列デー
タ転送装置１は、このハンドシェイク信号１０５をＣＴ
Ｓ入力端子４で受けて、ＴＸＤ出力端子２から転送デー
タ１０６を送信する。直列データ受信装置１００は、送
信されて来た転送データ１０６をＲＸＤ入力端子３で受
信する。
【００３２】図２は、第１，２，４発明に係る直列デー
タ受信装置１００の概略構成を示すブロック図である。
直列データ受信装置１００は、本発明に係るデータ転送
のように、１又は所定数の直列データの転送が終了する
都度、ハンドシェーク信号を停止するデータ転送方法に
よる単発モード、及び従来のデータ転送方法によるモー
ド等のデータ転送方法のモードを設定するモードレジス
タ１１２内の、単発モードを設定する単発モードビット
１１３が、論理積回路１１４の一方の入力端子に接続さ
れている。
タ受信装置１００の概略構成を示すブロック図である。
直列データ受信装置１００は、本発明に係るデータ転送
のように、１又は所定数の直列データの転送が終了する
都度、ハンドシェーク信号を停止するデータ転送方法に
よる単発モード、及び従来のデータ転送方法によるモー
ド等のデータ転送方法のモードを設定するモードレジス
タ１１２内の、単発モードを設定する単発モードビット
１１３が、論理積回路１１４の一方の入力端子に接続さ
れている。
【００３３】論理積回路１１４の他方の入力端子には、
後述する受信完了信号１０８が与えられ、論理積回路１
１４の出力端子は、論理和回路１１６の一方の入力端子
に接続されている。論理和回路１１６の他方の入力端子
には、直列データ受信装置１００をリセットする外部か
らのＳＩＯリセット信号１０９が与えられ、論理和回路
１１６の出力端子は、直列データ受信装置１００の制御
に係わるビットをセットする制御レジスタ１０１内の、
受信許可状態に係わる受信許可ビット１０２に接続され
ている。
後述する受信完了信号１０８が与えられ、論理積回路１
１４の出力端子は、論理和回路１１６の一方の入力端子
に接続されている。論理和回路１１６の他方の入力端子
には、直列データ受信装置１００をリセットする外部か
らのＳＩＯリセット信号１０９が与えられ、論理和回路
１１６の出力端子は、直列データ受信装置１００の制御
に係わるビットをセットする制御レジスタ１０１内の、
受信許可状態に係わる受信許可ビット１０２に接続され
ている。
【００３４】受信許可ビット１０２の出力は、受信許可
信号１０３として、送信側の直列データ転送装置１と送
信要求及び送信許可を互いにやりとりし合うハンドシェ
イク信号を生成するハンドシェイク信号生成回路１０４
へ与えられている。送信側の直列データ転送装置１から
の転送データ１０６は、受信シフトレジスタ１１７及び
受信完了検出回路１０７へ入力される。受信完了検出回
路１０７からは、受信完了信号１０８が論理積回路１１
４の他方の入力端子へ与えられている。
信号１０３として、送信側の直列データ転送装置１と送
信要求及び送信許可を互いにやりとりし合うハンドシェ
イク信号を生成するハンドシェイク信号生成回路１０４
へ与えられている。送信側の直列データ転送装置１から
の転送データ１０６は、受信シフトレジスタ１１７及び
受信完了検出回路１０７へ入力される。受信完了検出回
路１０７からは、受信完了信号１０８が論理積回路１１
４の他方の入力端子へ与えられている。
【００３５】以下に、このような構成の直列データ受信
装置１００の動作を、その動作を示すタイミングチャー
ト図３を参照しながら説明する。外部からＳＩＯリセッ
ト信号１０９が入力され、初期化された直後は、制御レ
ジスタ１０１及びモードレジスタ１１２は初期化され、
制御レジスタ１０１の受信許可ビット１０２及びモード
レジスタ１１２の単発モードビット１１３は、“０”に
リセットされている。
装置１００の動作を、その動作を示すタイミングチャー
ト図３を参照しながら説明する。外部からＳＩＯリセッ
ト信号１０９が入力され、初期化された直後は、制御レ
ジスタ１０１及びモードレジスタ１１２は初期化され、
制御レジスタ１０１の受信許可ビット１０２及びモード
レジスタ１１２の単発モードビット１１３は、“０”に
リセットされている。
【００３６】本発明に係る単発モードの動作をさせる場
合には、プログラムまたはディップスイッチ等で、モー
ドレジスタ１１３の単発モードビット１１３を“１”に
セットしておく（図３（ａ））。単発モードビット１１
３が“０”にセットされている場合は、従来通りの受信
動作を行う。制御レジスタ１０１の受信許可ビット１０
２が“１”にセットされると（図３（ｅ））、直列デー
タ受信装置１００は受信データが入力可能の状態とな
リ、受信許可ビット１０２から“１”の受信許可信号１
０３がハンドシェイク信号生成回路１０４へ出力され
る。ハンドシェイク信号生成回路１０４は、受信許可信
号１０３を受けて、Ｌレベルのハンドシェイク信号１０
５（図３（ｆ））を（ＲＴＳ出力端子５から）送信側の
直列データ転送装置１（のＣＴＳ入力端子４）へ出力す
る。
合には、プログラムまたはディップスイッチ等で、モー
ドレジスタ１１３の単発モードビット１１３を“１”に
セットしておく（図３（ａ））。単発モードビット１１
３が“０”にセットされている場合は、従来通りの受信
動作を行う。制御レジスタ１０１の受信許可ビット１０
２が“１”にセットされると（図３（ｅ））、直列デー
タ受信装置１００は受信データが入力可能の状態とな
リ、受信許可ビット１０２から“１”の受信許可信号１
０３がハンドシェイク信号生成回路１０４へ出力され
る。ハンドシェイク信号生成回路１０４は、受信許可信
号１０３を受けて、Ｌレベルのハンドシェイク信号１０
５（図３（ｆ））を（ＲＴＳ出力端子５から）送信側の
直列データ転送装置１（のＣＴＳ入力端子４）へ出力す
る。
【００３７】送信側の直列データ転送装置１は、Ｌレベ
ルのハンドシェイク信号１０５（図３（ｆ））を与えら
れると、（ＴＸＤ出力端子２から）直列の転送データ１
０６（図３（ｂ））を１ビット宛受信側の直列データ受
信装置１００（のＲＸＤ入力端子３）へ送信する。直列
データ受信装置１００では、受信シフトレジスタ１１７
が、転送されて来た転送データ１０６を１ビット宛移動
して記憶する。一方、受信完了検出回路１０７は、転送
データ１０６を１ビット宛、１直列データのビット数
分、計数しており、これが終了すると、転送データ１０
６の最後のビットの受信が終了したと見做して、Ｈレベ
ルの受信完了信号１０８（図３（ｃ））を出力する。
ルのハンドシェイク信号１０５（図３（ｆ））を与えら
れると、（ＴＸＤ出力端子２から）直列の転送データ１
０６（図３（ｂ））を１ビット宛受信側の直列データ受
信装置１００（のＲＸＤ入力端子３）へ送信する。直列
データ受信装置１００では、受信シフトレジスタ１１７
が、転送されて来た転送データ１０６を１ビット宛移動
して記憶する。一方、受信完了検出回路１０７は、転送
データ１０６を１ビット宛、１直列データのビット数
分、計数しており、これが終了すると、転送データ１０
６の最後のビットの受信が終了したと見做して、Ｈレベ
ルの受信完了信号１０８（図３（ｃ））を出力する。
【００３８】受信完了信号１０８が出力されたとき、モ
ードレジスタ１１２の単発モードビット１１３は“１”
にセットされている（図３（ａ））ので、論理積回路１
１４からＨレベルの単発モードリセット信号１１５が出
力される。論理和回路１１６は、単発モードリセット信
号１１５を受けて、Ｈレベルの受信許可リセット信号１
１０（図３（ｄ））を、制御レジスタ１０１の受信許可
ビット１０２へ出力する。受信許可ビット１０２は、受
信許可リセット信号１１０（図３（ｄ））が入力される
と、“０”にリセットされ、これに従って、受信許可信
号１０３はＬレベルになって無効となる（図３
（ｅ））。
ードレジスタ１１２の単発モードビット１１３は“１”
にセットされている（図３（ａ））ので、論理積回路１
１４からＨレベルの単発モードリセット信号１１５が出
力される。論理和回路１１６は、単発モードリセット信
号１１５を受けて、Ｈレベルの受信許可リセット信号１
１０（図３（ｄ））を、制御レジスタ１０１の受信許可
ビット１０２へ出力する。受信許可ビット１０２は、受
信許可リセット信号１１０（図３（ｄ））が入力される
と、“０”にリセットされ、これに従って、受信許可信
号１０３はＬレベルになって無効となる（図３
（ｅ））。
【００３９】ハンドシェイク信号生成回路１０４では、
受信許可信号１０３（図３（ｅ））が無効になったこと
を受けて、ハンドシェイク信号１０５を無効にして（図
３（ｆ））、送信側の直列データ転送装置１へ転送デー
タの転送停止を通知する。送信側の直列データ転送装置
１では、ハンドシェイク信号１０５が無効になった（図
３（ｆ））ことを受けて転送データの転送を停止する。
一方、データ受信装置１００では、受信完了信号１０８
に従って、ＣＰＵ等（図示せず）の外部装置が、受信シ
フトレジスタ１１７に記憶された転送データ１０６を並
列データとして読み出す。
受信許可信号１０３（図３（ｅ））が無効になったこと
を受けて、ハンドシェイク信号１０５を無効にして（図
３（ｆ））、送信側の直列データ転送装置１へ転送デー
タの転送停止を通知する。送信側の直列データ転送装置
１では、ハンドシェイク信号１０５が無効になった（図
３（ｆ））ことを受けて転送データの転送を停止する。
一方、データ受信装置１００では、受信完了信号１０８
に従って、ＣＰＵ等（図示せず）の外部装置が、受信シ
フトレジスタ１１７に記憶された転送データ１０６を並
列データとして読み出す。
【００４０】ＣＰＵ等における転送データの処理が終わ
った後、再び、データの転送を開始するときは、制御レ
ジスタ１０１の受信許可ビット１０２に“１”をセット
することにより、受信許可信号１０３がＨレベルになっ
て有効となり（図３（ｅ））、ハンドシェイク信号生成
回路１０４からのハンドシェイク信号１０５が、Ｌレベ
ルになって有効となる（図３（ｆ））。以下、上述の動
作と同様に、送信側の直列データ転送装置１は、ハンド
シェイク信号１０５を受ける都度、転送データ１０６を
ＴＸＤ出力端子２より直列データ受信装置１００へ送信
する。
った後、再び、データの転送を開始するときは、制御レ
ジスタ１０１の受信許可ビット１０２に“１”をセット
することにより、受信許可信号１０３がＨレベルになっ
て有効となり（図３（ｅ））、ハンドシェイク信号生成
回路１０４からのハンドシェイク信号１０５が、Ｌレベ
ルになって有効となる（図３（ｆ））。以下、上述の動
作と同様に、送信側の直列データ転送装置１は、ハンド
シェイク信号１０５を受ける都度、転送データ１０６を
ＴＸＤ出力端子２より直列データ受信装置１００へ送信
する。
【００４１】上述した第１，２，４発明に係る直列デー
タ受信装置１００で示したように、転送データの受信完
了を検出して、ハンドシェイク信号を無効にすること
で、直列データ受信装置１００で、データ転送の停止を
制御することが可能となる。尚、受信完了信号１０８を
直接ハンドシェイク信号生成回路１０４へ入力して、ハ
ンドシェイク信号を無効にするようにすることも可能で
ある。
タ受信装置１００で示したように、転送データの受信完
了を検出して、ハンドシェイク信号を無効にすること
で、直列データ受信装置１００で、データ転送の停止を
制御することが可能となる。尚、受信完了信号１０８を
直接ハンドシェイク信号生成回路１０４へ入力して、ハ
ンドシェイク信号を無効にするようにすることも可能で
ある。
【００４２】実施例２．図４は、第１，２，４，５，７
発明に係る直列データ受信装置の送信側との接続構成を
示すブロック図である。直列データ受信装置３００のＲ
ＴＳ出力端子５からハンドシェイク信号１０５を送出
し、送信側の直列データ転送装置１は、このハンドシェ
イク信号１０５をＣＴＳ入力端子４で受けて、ＴＸＤ出
力端子２から転送データ１０６を送信する。直列データ
受信装置３００は、送信されて来た転送データ１０６を
ＲＸＤ入力端子３で受信する。
発明に係る直列データ受信装置の送信側との接続構成を
示すブロック図である。直列データ受信装置３００のＲ
ＴＳ出力端子５からハンドシェイク信号１０５を送出
し、送信側の直列データ転送装置１は、このハンドシェ
イク信号１０５をＣＴＳ入力端子４で受けて、ＴＸＤ出
力端子２から転送データ１０６を送信する。直列データ
受信装置３００は、送信されて来た転送データ１０６を
ＲＸＤ入力端子３で受信する。
【００４３】図５は、第１，２，４，５，７発明に係る
直列データ受信装置３００の概略構成を示すブロック図
である。直列データ受信装置３００は、受信シフトレジ
スタ１１７から所定数の転送データ１０６を入力し記憶
する受信バッファレジスタ３０２と、受信バッファレジ
スタ３０２の読み出し／書き込み制御を行う受信バッフ
ァ制御回路３０３と、受信バッファレジスタ３０２に記
憶されている転送データ１０６を計数する受信バッファ
カウンタ３０４と、受信バッファカウンタ３０４が計数
した所定の値をデコードする受信バイトデコーダ３０５
とを有し、受信完了信号１０８は受信バッファ制御回路
３０３へ入力され、受信バイトデコーダ３０５からは、
受信バッファレジスタ３０２が所定のバイト数を記憶し
たことを示す受信バイトデコード出力３０６が、論理積
回路１１４の他方の入力端子へ与えられている。その他
の構成は、実施例１で説明した直列データ受信装置１０
０の構成と同様なので、説明を省略する。
直列データ受信装置３００の概略構成を示すブロック図
である。直列データ受信装置３００は、受信シフトレジ
スタ１１７から所定数の転送データ１０６を入力し記憶
する受信バッファレジスタ３０２と、受信バッファレジ
スタ３０２の読み出し／書き込み制御を行う受信バッフ
ァ制御回路３０３と、受信バッファレジスタ３０２に記
憶されている転送データ１０６を計数する受信バッファ
カウンタ３０４と、受信バッファカウンタ３０４が計数
した所定の値をデコードする受信バイトデコーダ３０５
とを有し、受信完了信号１０８は受信バッファ制御回路
３０３へ入力され、受信バイトデコーダ３０５からは、
受信バッファレジスタ３０２が所定のバイト数を記憶し
たことを示す受信バイトデコード出力３０６が、論理積
回路１１４の他方の入力端子へ与えられている。その他
の構成は、実施例１で説明した直列データ受信装置１０
０の構成と同様なので、説明を省略する。
【００４４】以下に、このような構成の直列データ受信
装置３００の動作を、その動作を示すタイミングチャー
ト図６を参照しながら説明する。受信シフトレジスタ１
１７は、直列の転送データ１０６（図６（ｂ））を１ビ
ットづつ移動して記憶する。一方、受信完了検出回路１
０７は、転送データ１０６を１ビット宛、１直列データ
のビット数分（本実施例では８ビット）、計数してお
り、これが終了すると、転送データ１０６の最後のビッ
トの受信が終了したと見做して、Ｈレベルの受信完了信
号１０８（図６（ｃ））を出力する。
装置３００の動作を、その動作を示すタイミングチャー
ト図６を参照しながら説明する。受信シフトレジスタ１
１７は、直列の転送データ１０６（図６（ｂ））を１ビ
ットづつ移動して記憶する。一方、受信完了検出回路１
０７は、転送データ１０６を１ビット宛、１直列データ
のビット数分（本実施例では８ビット）、計数してお
り、これが終了すると、転送データ１０６の最後のビッ
トの受信が終了したと見做して、Ｈレベルの受信完了信
号１０８（図６（ｃ））を出力する。
【００４５】受信バッファレジスタ３０２は、受信完了
信号１０８を受けた受信バッファ制御回路３０３に制御
されて、受信シフトレジスタ１１７から、並列に変換さ
れた転送データ１０６を入力して記憶する。また、受信
バッファ制御回路３０３は、ＣＰＵ等（図示せず）の外
部装置が受信バッファレジスタ３０２から転送データ１
０６を読み出す制御も行う。受信バッファカウンタ３０
４は、受信バッファ制御回路３０３の制御に従って受信
バッファレジスタ３０２中に記憶されている転送データ
１０６のバイト数を計数する（図６（ｄ））。
信号１０８を受けた受信バッファ制御回路３０３に制御
されて、受信シフトレジスタ１１７から、並列に変換さ
れた転送データ１０６を入力して記憶する。また、受信
バッファ制御回路３０３は、ＣＰＵ等（図示せず）の外
部装置が受信バッファレジスタ３０２から転送データ１
０６を読み出す制御も行う。受信バッファカウンタ３０
４は、受信バッファ制御回路３０３の制御に従って受信
バッファレジスタ３０２中に記憶されている転送データ
１０６のバイト数を計数する（図６（ｄ））。
【００４６】受信バイトデコーダ３０５は、受信バッフ
ァカウンタ３０４の所定の計数値（例えば３）をデコー
ドし（図６（ｅ））、Ｈレベルの受信バイトデコード出
力信号３０６として、論理積回路１１４へ出力する。こ
のとき、モードレジスタ１１２の単発モードビット１１
３は“１”にセットされている（図６（ａ））ので、論
理積回路１１４からＨレベルの単発モードリセット信号
１１５が出力される。論理和回路１１６は、単発モード
リセット信号１１５を受けて、Ｈレベルの受信許可リセ
ット信号１１０（図６（ｆ））を、制御レジスタ１０１
の受信許可ビット１０２へ出力する。受信許可ビット１
０２は、受信許可リセット信号１１０（図６（ｆ））が
入力されると、“０”にリセットされ、これに従って、
受信許可信号１０３はＬレベルになって無効となる（図
６（ｇ））。
ァカウンタ３０４の所定の計数値（例えば３）をデコー
ドし（図６（ｅ））、Ｈレベルの受信バイトデコード出
力信号３０６として、論理積回路１１４へ出力する。こ
のとき、モードレジスタ１１２の単発モードビット１１
３は“１”にセットされている（図６（ａ））ので、論
理積回路１１４からＨレベルの単発モードリセット信号
１１５が出力される。論理和回路１１６は、単発モード
リセット信号１１５を受けて、Ｈレベルの受信許可リセ
ット信号１１０（図６（ｆ））を、制御レジスタ１０１
の受信許可ビット１０２へ出力する。受信許可ビット１
０２は、受信許可リセット信号１１０（図６（ｆ））が
入力されると、“０”にリセットされ、これに従って、
受信許可信号１０３はＬレベルになって無効となる（図
６（ｇ））。
【００４７】ハンドシェイク信号生成回路１０４では、
受信許可信号１０３（図６（ｇ））が無効になったこと
を受けて、ハンドシェイク信号１０５を無効にして（図
６（ｈ））、送信側の直列データ転送装置１へ転送デー
タの転送停止を通知する。送信側の直列データ転送装置
１では、ハンドシェイク信号１０５が無効になった（図
６（ｈ））ことを受けて転送データの転送を停止する。
受信許可信号１０３（図６（ｇ））が無効になったこと
を受けて、ハンドシェイク信号１０５を無効にして（図
６（ｈ））、送信側の直列データ転送装置１へ転送デー
タの転送停止を通知する。送信側の直列データ転送装置
１では、ハンドシェイク信号１０５が無効になった（図
６（ｈ））ことを受けて転送データの転送を停止する。
【００４８】一方、データ受信装置３００では、受信バ
ッファ制御回路３０３が、受信完了信号１０８を受け
て、ＣＰＵ等（図示せず）の外部装置が受信バッファレ
ジスタ３０２から転送データ１０６を読み出す制御を行
う。このとき、受信バッファカウンタ３０４の計数バイ
ト数は、受信バッファ制御回路３０３に従って、３バイ
ト→２バイト→１バイト→０バイトと変化する（図６
（ｄ））。また、受信バイトデコーダ３０５は、受信バ
ッファカウンタ３０４の計数バイト数（図６（ｄ））に
従って、受信バイトデコード出力３０６（図６（ｅ））
をＬレベルにして無効とする。
ッファ制御回路３０３が、受信完了信号１０８を受け
て、ＣＰＵ等（図示せず）の外部装置が受信バッファレ
ジスタ３０２から転送データ１０６を読み出す制御を行
う。このとき、受信バッファカウンタ３０４の計数バイ
ト数は、受信バッファ制御回路３０３に従って、３バイ
ト→２バイト→１バイト→０バイトと変化する（図６
（ｄ））。また、受信バイトデコーダ３０５は、受信バ
ッファカウンタ３０４の計数バイト数（図６（ｄ））に
従って、受信バイトデコード出力３０６（図６（ｅ））
をＬレベルにして無効とする。
【００４９】受信バイトデコード出力３０６がＬレベル
になったことにより（図６（ｅ））、論理積回路１１４
は単発モードリセット信号１１６を無効にし、論理和回
路１１６は受信許可リセット信号１１０を無効にする
（図６（ｆ））。制御レジスタ１０１の受信許可ビット
１０２は、受信許可リセット信号１１０によるリセット
後、再び、“１”にセットされない限り、受信許可信号
１０３を出力しない（図６（ｇ））。また、ハンドシェ
イク信号生成回路１０４は、受信許可信号１０３が出力
されない限り、ハンドシェイク信号１０５を再びＬレベ
ルにして有効としない（図６（ｈ））。
になったことにより（図６（ｅ））、論理積回路１１４
は単発モードリセット信号１１６を無効にし、論理和回
路１１６は受信許可リセット信号１１０を無効にする
（図６（ｆ））。制御レジスタ１０１の受信許可ビット
１０２は、受信許可リセット信号１１０によるリセット
後、再び、“１”にセットされない限り、受信許可信号
１０３を出力しない（図６（ｇ））。また、ハンドシェ
イク信号生成回路１０４は、受信許可信号１０３が出力
されない限り、ハンドシェイク信号１０５を再びＬレベ
ルにして有効としない（図６（ｈ））。
【００５０】ＣＰＵ等の外部装置における転送データの
処理が終わった後、再び、データの転送を開始するとき
は、制御レジスタ１０１の受信許可ビット１０２に
“１”をセットすることにより、受信許可信号１０３が
Ｈレベルになって有効となり（図６（ｇ））、ハンドシ
ェイク信号生成回路１０４からのハンドシェイク信号１
０５が、Ｌレベルになって有効となる（図６（ｈ））。
以下、上述の動作と同様に、送信側の直列データ転送装
置１は、ハンドシェイク信号１０５を受ける都度、転送
データ１０６をＴＸＤ出力端子２より直列データ受信装
置３００へ送信する。その他の動作は、実施例１で説明
した直列データ受信装置１００の動作と同様なので、説
明を省略する。上述した第１，２，４，５，７発明に係
る直列データ受信装置３００で示したように、転送デー
タ１０６の受信バイト数を任意の所定数検出する都度、
ハンドシェイク信号を無効にすることで、直列データ受
信装置３００で、データ転送の停止を制御することが可
能となる。
処理が終わった後、再び、データの転送を開始するとき
は、制御レジスタ１０１の受信許可ビット１０２に
“１”をセットすることにより、受信許可信号１０３が
Ｈレベルになって有効となり（図６（ｇ））、ハンドシ
ェイク信号生成回路１０４からのハンドシェイク信号１
０５が、Ｌレベルになって有効となる（図６（ｈ））。
以下、上述の動作と同様に、送信側の直列データ転送装
置１は、ハンドシェイク信号１０５を受ける都度、転送
データ１０６をＴＸＤ出力端子２より直列データ受信装
置３００へ送信する。その他の動作は、実施例１で説明
した直列データ受信装置１００の動作と同様なので、説
明を省略する。上述した第１，２，４，５，７発明に係
る直列データ受信装置３００で示したように、転送デー
タ１０６の受信バイト数を任意の所定数検出する都度、
ハンドシェイク信号を無効にすることで、直列データ受
信装置３００で、データ転送の停止を制御することが可
能となる。
【００５１】実施例３．図７は、第１，２，４，６，７
発明に係る直列データ受信装置の送信側と受信側とを接
続した構成を示すブロック図である。直列データ受信装
置５００のＲＴＳ出力端子５からハンドシェイク信号１
０５を送出し、送信側の直列データ転送装置１は、この
ハンドシェイク信号１０５をＣＴＳ入力端子４で受け
て、ＴＸＤ出力端子２から転送データ１０６を送信す
る。直列データ受信装置５００は、送信されて来た転送
データ１０６をＲＸＤ入力端子３で受信する。
発明に係る直列データ受信装置の送信側と受信側とを接
続した構成を示すブロック図である。直列データ受信装
置５００のＲＴＳ出力端子５からハンドシェイク信号１
０５を送出し、送信側の直列データ転送装置１は、この
ハンドシェイク信号１０５をＣＴＳ入力端子４で受け
て、ＴＸＤ出力端子２から転送データ１０６を送信す
る。直列データ受信装置５００は、送信されて来た転送
データ１０６をＲＸＤ入力端子３で受信する。
【００５２】図８は、第１，２，４，６，７発明に係る
直列データ受信装置５００の概略構成を示すブロック図
である。直列データ受信装置５００は、受信シフトレジ
スタ１１７から所定数の転送データ１０６を入力し記憶
する受信バッファレジスタ３０２と、受信バッファレジ
スタ３０２の読み出し／書き込み制御を行う受信バッフ
ァ制御回路３０３と、受信バッファレジスタ３０２に記
憶されている転送データ１０６を計数する受信バッファ
カウンタ３０４と、所定のバイト数を設定するバイト設
定レジスタ５０１と、５０２は受信バッファカウント３
０４の計数値とバイト設定レジスタ５０１の設定値とを
比較する比較回路５０２とを有し、受信完了信号１０８
は受信バッファ制御回路３０３へ入力され、比較回回路
５０２からは、受信バッファカウント３０４の計数値と
バイト設定レジスタ５０１の設定値とが一致したことを
示す一致信号５０３が、論理積回路１１４の他方の入力
端子へ与えられている。その他の構成は、実施例１で説
明した直列データ受信装置１００の構成と同様なので、
説明を省略する。
直列データ受信装置５００の概略構成を示すブロック図
である。直列データ受信装置５００は、受信シフトレジ
スタ１１７から所定数の転送データ１０６を入力し記憶
する受信バッファレジスタ３０２と、受信バッファレジ
スタ３０２の読み出し／書き込み制御を行う受信バッフ
ァ制御回路３０３と、受信バッファレジスタ３０２に記
憶されている転送データ１０６を計数する受信バッファ
カウンタ３０４と、所定のバイト数を設定するバイト設
定レジスタ５０１と、５０２は受信バッファカウント３
０４の計数値とバイト設定レジスタ５０１の設定値とを
比較する比較回路５０２とを有し、受信完了信号１０８
は受信バッファ制御回路３０３へ入力され、比較回回路
５０２からは、受信バッファカウント３０４の計数値と
バイト設定レジスタ５０１の設定値とが一致したことを
示す一致信号５０３が、論理積回路１１４の他方の入力
端子へ与えられている。その他の構成は、実施例１で説
明した直列データ受信装置１００の構成と同様なので、
説明を省略する。
【００５３】以下に、このような構成の直列データ受信
装置５００の動作を、その動作を示すタイミングチャー
ト図９を参照しながら説明する。受信シフトレジスタ１
１７は、直列の転送データ１０６（図９（ｂ））を１ビ
ットづつ移動して記憶する。一方、受信完了検出回路１
０７は、転送データ１０６を１ビット宛、１直列データ
のビット数分（本実施例では８ビット）、計数してお
り、これが終了すると、転送データ１０６の最後のビッ
トの受信が終了したと見做して、Ｈレベルの受信完了信
号１０８（図９（ｃ））を出力する。
装置５００の動作を、その動作を示すタイミングチャー
ト図９を参照しながら説明する。受信シフトレジスタ１
１７は、直列の転送データ１０６（図９（ｂ））を１ビ
ットづつ移動して記憶する。一方、受信完了検出回路１
０７は、転送データ１０６を１ビット宛、１直列データ
のビット数分（本実施例では８ビット）、計数してお
り、これが終了すると、転送データ１０６の最後のビッ
トの受信が終了したと見做して、Ｈレベルの受信完了信
号１０８（図９（ｃ））を出力する。
【００５４】受信バッファレジスタ３０２は、受信完了
信号１０８を受けた受信バッファ制御回路３０３に制御
されて、受信シフトレジスタ１１７から、並列に変換さ
れた転送データ１０６を入力して記憶する。また、受信
バッファ制御回路３０３は、ＣＰＵ等（図示せず）の外
部装置が受信バッファレジスタ３０２から転送データ１
０６を読み出す制御も行う。受信バッファカウンタ３０
４は、受信バッファ制御回路３０３の制御に従って受信
バッファレジスタ３０２中に記憶されている転送データ
１０６のバイト数を計数する（図９（ｄ））。
信号１０８を受けた受信バッファ制御回路３０３に制御
されて、受信シフトレジスタ１１７から、並列に変換さ
れた転送データ１０６を入力して記憶する。また、受信
バッファ制御回路３０３は、ＣＰＵ等（図示せず）の外
部装置が受信バッファレジスタ３０２から転送データ１
０６を読み出す制御も行う。受信バッファカウンタ３０
４は、受信バッファ制御回路３０３の制御に従って受信
バッファレジスタ３０２中に記憶されている転送データ
１０６のバイト数を計数する（図９（ｄ））。
【００５５】一方、バイト設定レジスタ５０１には、予
め所定のバイト数（例えば３）が設定されており（図９
（ｅ））、比較回路５０２は、この所定のバイト数と受
信バッファカウンタ３０４の計数値とを常に比較してお
り、一致したときは、Ｈレベルの一致信号５０３を論理
積回路１１４へ出力する（図９（ｆ））。このとき、モ
ードレジスタ１１２の単発モードビット１１３は“１”
にセットされている（図９（ａ））ので、論理積回路１
１４からＨレベルの単発モードリセット信号１１５が出
力される。
め所定のバイト数（例えば３）が設定されており（図９
（ｅ））、比較回路５０２は、この所定のバイト数と受
信バッファカウンタ３０４の計数値とを常に比較してお
り、一致したときは、Ｈレベルの一致信号５０３を論理
積回路１１４へ出力する（図９（ｆ））。このとき、モ
ードレジスタ１１２の単発モードビット１１３は“１”
にセットされている（図９（ａ））ので、論理積回路１
１４からＨレベルの単発モードリセット信号１１５が出
力される。
【００５６】論理和回路１１６は、単発モードリセット
信号１１５を受けて、Ｈレベルの受信許可リセット信号
１１０（図９（ｇ））を、制御レジスタ１０１の受信許
可ビット１０２へ出力する。受信許可ビット１０２は、
受信許可リセット信号１１０（図９（ｇ））が入力され
ると、“０”にリセットされ、これに従って、受信許可
信号１０３はＬレベルになって無効となる（図９
（ｈ））。
信号１１５を受けて、Ｈレベルの受信許可リセット信号
１１０（図９（ｇ））を、制御レジスタ１０１の受信許
可ビット１０２へ出力する。受信許可ビット１０２は、
受信許可リセット信号１１０（図９（ｇ））が入力され
ると、“０”にリセットされ、これに従って、受信許可
信号１０３はＬレベルになって無効となる（図９
（ｈ））。
【００５７】ハンドシェイク信号生成回路１０４では、
受信許可信号１０３（図９（ｈ））が無効になったこと
を受けて、ハンドシェイク信号１０５を無効にして（図
９（ｉ））、送信側の直列データ転送装置１へ転送デー
タの転送停止を通知する。送信側の直列データ転送装置
１では、ハンドシェイク信号１０５が無効になった（図
９（ｉ））ことを受けて転送データの転送を停止する。
受信許可信号１０３（図９（ｈ））が無効になったこと
を受けて、ハンドシェイク信号１０５を無効にして（図
９（ｉ））、送信側の直列データ転送装置１へ転送デー
タの転送停止を通知する。送信側の直列データ転送装置
１では、ハンドシェイク信号１０５が無効になった（図
９（ｉ））ことを受けて転送データの転送を停止する。
【００５８】一方、データ受信装置５００では、受信バ
ッファ制御回路３０３が、受信完了信号１０８を受け
て、ＣＰＵ等（図示せず）の外部装置が受信バッファレ
ジスタ３０２から転送データ１０６を読み出す制御を行
う。このとき、受信バッファカウンタ３０４の計数バイ
ト数は、受信バッファ制御回路３０３に従って、３バイ
ト→２バイト→１バイト→０バイトと変化する（図９
（ｄ））。また、比較回路５０２は、受信バッファカウ
ンタ３０４の計数バイト数（図９（ｄ））に従って、一
致信号５０３（図９（ｆ））をＬレベルにして無効とす
る。
ッファ制御回路３０３が、受信完了信号１０８を受け
て、ＣＰＵ等（図示せず）の外部装置が受信バッファレ
ジスタ３０２から転送データ１０６を読み出す制御を行
う。このとき、受信バッファカウンタ３０４の計数バイ
ト数は、受信バッファ制御回路３０３に従って、３バイ
ト→２バイト→１バイト→０バイトと変化する（図９
（ｄ））。また、比較回路５０２は、受信バッファカウ
ンタ３０４の計数バイト数（図９（ｄ））に従って、一
致信号５０３（図９（ｆ））をＬレベルにして無効とす
る。
【００５９】一致信号５０３がＬレベルになったことに
より（図９（ｆ））、論理積回路１１４は単発モードリ
セット信号１１６を無効にし、論理和回路１１６は受信
許可リセット信号１１０を無効にする（図９（ｇ））。
制御レジスタ１０１の受信許可ビット１０２は、受信許
可リセット信号１１０によるリセット後、再び、“１”
にセットされない限り、受信許可信号１０３を出力しな
い（図９（ｈ））。また、ハンドシェイク信号生成回路
１０４は、受信許可信号１０３が出力されない限り、ハ
ンドシェイク信号１０５を再びＬレベルにして有効とし
ない（図９（ｉ））。
より（図９（ｆ））、論理積回路１１４は単発モードリ
セット信号１１６を無効にし、論理和回路１１６は受信
許可リセット信号１１０を無効にする（図９（ｇ））。
制御レジスタ１０１の受信許可ビット１０２は、受信許
可リセット信号１１０によるリセット後、再び、“１”
にセットされない限り、受信許可信号１０３を出力しな
い（図９（ｈ））。また、ハンドシェイク信号生成回路
１０４は、受信許可信号１０３が出力されない限り、ハ
ンドシェイク信号１０５を再びＬレベルにして有効とし
ない（図９（ｉ））。
【００６０】ＣＰＵ等の外部装置における転送データの
処理が終わった後、再び、データの転送を開始するとき
は、制御レジスタ１０１の受信許可ビット１０２に
“１”をセットすることにより、受信許可信号１０３が
Ｈレベルになって有効となり（図９（ｈ））、ハンドシ
ェイク信号生成回路１０４からのハンドシェイク信号１
０５が、Ｌレベルになって有効となる（図９（ｉ））。
以下、上述の動作と同様に、送信側の直列データ転送装
置１は、ハンドシェイク信号１０５を受ける都度、転送
データ１０６をＴＸＤ出力端子２より直列データ受信装
置５００へ送信する。その他の動作は、実施例１で説明
した直列データ受信装置１００の動作と同様なので、説
明を省略する。上述した第１，２，４，６，７発明に係
る直列データ受信装置５００で示したように、転送デー
タ１０６の受信バイト数を任意の所定数検出する都度、
ハンドシェイク信号を無効にすることで、直列データ受
信装置５００で、データ転送の停止を制御することが可
能となる。
処理が終わった後、再び、データの転送を開始するとき
は、制御レジスタ１０１の受信許可ビット１０２に
“１”をセットすることにより、受信許可信号１０３が
Ｈレベルになって有効となり（図９（ｈ））、ハンドシ
ェイク信号生成回路１０４からのハンドシェイク信号１
０５が、Ｌレベルになって有効となる（図９（ｉ））。
以下、上述の動作と同様に、送信側の直列データ転送装
置１は、ハンドシェイク信号１０５を受ける都度、転送
データ１０６をＴＸＤ出力端子２より直列データ受信装
置５００へ送信する。その他の動作は、実施例１で説明
した直列データ受信装置１００の動作と同様なので、説
明を省略する。上述した第１，２，４，６，７発明に係
る直列データ受信装置５００で示したように、転送デー
タ１０６の受信バイト数を任意の所定数検出する都度、
ハンドシェイク信号を無効にすることで、直列データ受
信装置５００で、データ転送の停止を制御することが可
能となる。
【００６１】実施例４．図１０は、第１，３，４，６，
８発明に係る直列データ受信装置の送信側と受信側とを
接続した構成を示すブロック図である。直列データ受信
装置７００のＣＬＫＯＵＴ出力端子７から転送クロック
７０２を送出し、送信側の直列データ転送装置１は、こ
の転送クロック７０２をＣＬＫＩＮ入力端子８で受け、
これに同期して、ＴＸＤ出力端子２から転送データ１０
６を送信する。直列データ受信装置７００は、送信され
て来た転送データ１０６をＲＸＤ入力端子３で受信す
る。
８発明に係る直列データ受信装置の送信側と受信側とを
接続した構成を示すブロック図である。直列データ受信
装置７００のＣＬＫＯＵＴ出力端子７から転送クロック
７０２を送出し、送信側の直列データ転送装置１は、こ
の転送クロック７０２をＣＬＫＩＮ入力端子８で受け、
これに同期して、ＴＸＤ出力端子２から転送データ１０
６を送信する。直列データ受信装置７００は、送信され
て来た転送データ１０６をＲＸＤ入力端子３で受信す
る。
【００６２】図１１は、第１，３，４，６，８発明に係
る直列データ受信装置７００の概略構成を示すブロック
図である。直列データ受信装置７００は、受信シフトレ
ジスタ１１７から所定数の転送データ１０６を入力し記
憶する受信バッファレジスタ３０２と、受信バッファレ
ジスタ３０２の読み出し／書き込み制御を行う受信バッ
ファ制御回路３０３と、受信バッファレジスタ３０２に
記憶されている転送データ１０６を計数する受信バッフ
ァカウンタ３０４と、所定のバイト数を設定するバイト
設定レジスタ５０１と、５０２は受信バッファカウント
３０４の計数値とバイト設定レジスタ５０１の設定値と
を比較する比較回回路５０２とを有し、受信完了信号１
０８は受信バッファ制御回路３０３へ入力され、比較回
回路５０２からは、受信バッファカウント３０４の計数
値とバイト設定レジスタ５０１の設定値とが一致したこ
とを示す一致信号５０３が、論理積回路１１４の他方の
入力端子へ与えられている。
る直列データ受信装置７００の概略構成を示すブロック
図である。直列データ受信装置７００は、受信シフトレ
ジスタ１１７から所定数の転送データ１０６を入力し記
憶する受信バッファレジスタ３０２と、受信バッファレ
ジスタ３０２の読み出し／書き込み制御を行う受信バッ
ファ制御回路３０３と、受信バッファレジスタ３０２に
記憶されている転送データ１０６を計数する受信バッフ
ァカウンタ３０４と、所定のバイト数を設定するバイト
設定レジスタ５０１と、５０２は受信バッファカウント
３０４の計数値とバイト設定レジスタ５０１の設定値と
を比較する比較回回路５０２とを有し、受信完了信号１
０８は受信バッファ制御回路３０３へ入力され、比較回
回路５０２からは、受信バッファカウント３０４の計数
値とバイト設定レジスタ５０１の設定値とが一致したこ
とを示す一致信号５０３が、論理積回路１１４の他方の
入力端子へ与えられている。
【００６３】また、制御レジスタ１０１の受信許可ビッ
ト１０２からの受信許可信号１０３は、データを転送す
るための転送クロックを生成する転送クロック生成回路
７０１へ与えられ、転送クロック生成回路７０１で生成
された転送クロックは、送信側の直列データ転送装置６
及び受信完了検出１０７ａへ与えられている。その他の
構成は、実施例１で説明した直列データ受信装置１００
の構成と同様なので、説明を省略する。
ト１０２からの受信許可信号１０３は、データを転送す
るための転送クロックを生成する転送クロック生成回路
７０１へ与えられ、転送クロック生成回路７０１で生成
された転送クロックは、送信側の直列データ転送装置６
及び受信完了検出１０７ａへ与えられている。その他の
構成は、実施例１で説明した直列データ受信装置１００
の構成と同様なので、説明を省略する。
【００６４】以下に、このような構成の直列データ受信
装置７００の動作を、その動作を示すタイミングチャー
ト図１２を参照しながら説明する。制御レジスタ１０１
の受信許可ビット１０２が“１”にセットされると（図
１２（ｈ））、直列データ受信装置７００は受信データ
が入力可能の状態となリ、受信許可ビット１０２から
“１”の受信許可信号１０３が転送クロック生成回路７
０１へ出力される。転送クロック生成回路７０１は、受
信許可信号１０３を受けて、データを転送するための転
送クロック７０２を生成し、（ＣＬＫＯＵＴ出力端子７
から）送信側の直列データ転送装置６（のＣＬＫＩＮ入
力端子８）へ出力する（図１２（ｉ））。
装置７００の動作を、その動作を示すタイミングチャー
ト図１２を参照しながら説明する。制御レジスタ１０１
の受信許可ビット１０２が“１”にセットされると（図
１２（ｈ））、直列データ受信装置７００は受信データ
が入力可能の状態となリ、受信許可ビット１０２から
“１”の受信許可信号１０３が転送クロック生成回路７
０１へ出力される。転送クロック生成回路７０１は、受
信許可信号１０３を受けて、データを転送するための転
送クロック７０２を生成し、（ＣＬＫＯＵＴ出力端子７
から）送信側の直列データ転送装置６（のＣＬＫＩＮ入
力端子８）へ出力する（図１２（ｉ））。
【００６５】送信側の直列データ転送装置６は、転送ク
ロック７０２（図１２（ｉ））を与えられると、これに
同期して、（ＴＸＤ出力端子２から）直列の転送データ
１０６を１ビット宛直列データ受信装置７００（のＲＸ
Ｄ入力端子３）へ送信する（図１２（ｂ））。受信側の
直列データ受信装置７００では、受信シフトレジスタ１
１７が、転送されて来た転送データ１０６を１ビット宛
移動して記憶する。一方、受信完了検出回路１０７ａ
は、転送クロック７０２を１クロック宛、１直列データ
のビット数分（本実施例では８ビット）、計数してお
り、これが終了すると、転送データ１０６の最後のビッ
トの受信が終了したと見做して、Ｈレベルの受信完了信
号１０８（図１２（ｃ））を出力する。
ロック７０２（図１２（ｉ））を与えられると、これに
同期して、（ＴＸＤ出力端子２から）直列の転送データ
１０６を１ビット宛直列データ受信装置７００（のＲＸ
Ｄ入力端子３）へ送信する（図１２（ｂ））。受信側の
直列データ受信装置７００では、受信シフトレジスタ１
１７が、転送されて来た転送データ１０６を１ビット宛
移動して記憶する。一方、受信完了検出回路１０７ａ
は、転送クロック７０２を１クロック宛、１直列データ
のビット数分（本実施例では８ビット）、計数してお
り、これが終了すると、転送データ１０６の最後のビッ
トの受信が終了したと見做して、Ｈレベルの受信完了信
号１０８（図１２（ｃ））を出力する。
【００６６】受信バッファレジスタ３０２は、受信完了
信号１０８を受けた受信バッファ制御回路３０３に制御
されて、受信シフトレジスタ１１７から、並列に変換さ
れた転送データ１０６を入力して記憶する。また、受信
バッファ制御回路３０３は、ＣＰＵ等（図示せず）の外
部装置が受信バッファレジスタ３０２から転送データ１
０６を読み出す制御も行う。受信バッファカウンタ３０
４は、受信バッファ制御回路３０３の制御に従って受信
バッファレジスタ３０２中に記憶されている転送データ
１０６のバイト数を計数する（図１２（ｄ））。
信号１０８を受けた受信バッファ制御回路３０３に制御
されて、受信シフトレジスタ１１７から、並列に変換さ
れた転送データ１０６を入力して記憶する。また、受信
バッファ制御回路３０３は、ＣＰＵ等（図示せず）の外
部装置が受信バッファレジスタ３０２から転送データ１
０６を読み出す制御も行う。受信バッファカウンタ３０
４は、受信バッファ制御回路３０３の制御に従って受信
バッファレジスタ３０２中に記憶されている転送データ
１０６のバイト数を計数する（図１２（ｄ））。
【００６７】一方、バイト設定レジスタ５０１には、予
め所定のバイト数（例えば３）が設定されており（図１
２（ｅ））、比較回路５０２は、この所定のバイト数と
受信バッファカウンタ３０４の計数値とを常に比較して
おり、一致したときは、Ｈレベルの一致信号５０３を論
理積回路１１４へ出力する（図１２（ｆ））。このと
き、モードレジスタ１１２の単発モードビット１１３は
“１”にセットされている（図１２（ａ））ので、論理
積回路１１４からＨレベルの単発モードリセット信号１
１５が出力される。
め所定のバイト数（例えば３）が設定されており（図１
２（ｅ））、比較回路５０２は、この所定のバイト数と
受信バッファカウンタ３０４の計数値とを常に比較して
おり、一致したときは、Ｈレベルの一致信号５０３を論
理積回路１１４へ出力する（図１２（ｆ））。このと
き、モードレジスタ１１２の単発モードビット１１３は
“１”にセットされている（図１２（ａ））ので、論理
積回路１１４からＨレベルの単発モードリセット信号１
１５が出力される。
【００６８】論理和回路１１６は、単発モードリセット
信号１１５を受けて、Ｈレベルの受信許可リセット信号
１１０（図１２（ｇ））を、制御レジスタ１０１の受信
許可ビット１０２へ出力する。受信許可ビット１０２
は、受信許可リセット信号１１０（図１２（ｇ））が入
力されると、“０”にリセットされ、これに従って、受
信許可信号１０３はＬレベルになって無効となる（図１
２（ｈ））。
信号１１５を受けて、Ｈレベルの受信許可リセット信号
１１０（図１２（ｇ））を、制御レジスタ１０１の受信
許可ビット１０２へ出力する。受信許可ビット１０２
は、受信許可リセット信号１１０（図１２（ｇ））が入
力されると、“０”にリセットされ、これに従って、受
信許可信号１０３はＬレベルになって無効となる（図１
２（ｈ））。
【００６９】転送クロック生成回路７０１では、受信許
可信号１０３（図１２（ｈ））が無効になったことを受
けて、転送クロック７０２の生成を停止して（図１２
（ｉ））、送信側の直列データ転送装置６へ転送データ
の転送停止を通知する。送信側の直列データ転送装置６
では、転送クロック７０２が停止された（図１２
（ｉ））ことを受けて転送データの転送を停止する。
可信号１０３（図１２（ｈ））が無効になったことを受
けて、転送クロック７０２の生成を停止して（図１２
（ｉ））、送信側の直列データ転送装置６へ転送データ
の転送停止を通知する。送信側の直列データ転送装置６
では、転送クロック７０２が停止された（図１２
（ｉ））ことを受けて転送データの転送を停止する。
【００７０】一方、データ受信装置７００では、受信バ
ッファ制御回路３０３が、受信完了信号１０８を受け
て、ＣＰＵ等（図示せず）の外部装置が受信バッファレ
ジスタ３０２から転送データ１０６を読み出す制御を行
う。このとき、受信バッファカウンタ３０４の計数バイ
ト数は、受信バッファ制御回路３０３に従って、３バイ
ト→２バイト→１バイト→０バイトと変化する（図１２
（ｄ））。また、比較回路５０２は、受信バッファカウ
ンタ３０４の計数バイト数（図１２（ｄ））に従って、
一致信号５０３（図１２（ｆ））をＬレベルにして無効
とする。
ッファ制御回路３０３が、受信完了信号１０８を受け
て、ＣＰＵ等（図示せず）の外部装置が受信バッファレ
ジスタ３０２から転送データ１０６を読み出す制御を行
う。このとき、受信バッファカウンタ３０４の計数バイ
ト数は、受信バッファ制御回路３０３に従って、３バイ
ト→２バイト→１バイト→０バイトと変化する（図１２
（ｄ））。また、比較回路５０２は、受信バッファカウ
ンタ３０４の計数バイト数（図１２（ｄ））に従って、
一致信号５０３（図１２（ｆ））をＬレベルにして無効
とする。
【００７１】一致信号５０３がＬレベルになったことに
より（図１２（ｆ））、論理積回路１１４は単発モード
リセット信号１１６を無効にし、論理和回路１１６は受
信許可リセット信号１１０を無効にする（図１２
（ｇ））。制御レジスタ１０１の受信許可ビット１０２
は、受信許可リセット信号１１０によるリセット後、再
び“１”にセットされない限り、受信許可信号１０３を
出力しない（図１２（ｈ））。また、ハンドシェイク信
号生成回路１０４は、受信許可信号１０３が出力されな
い限り、ハンドシェイク信号１０５を再びＬレベルにし
て有効としない（図１２（ｉ））。
より（図１２（ｆ））、論理積回路１１４は単発モード
リセット信号１１６を無効にし、論理和回路１１６は受
信許可リセット信号１１０を無効にする（図１２
（ｇ））。制御レジスタ１０１の受信許可ビット１０２
は、受信許可リセット信号１１０によるリセット後、再
び“１”にセットされない限り、受信許可信号１０３を
出力しない（図１２（ｈ））。また、ハンドシェイク信
号生成回路１０４は、受信許可信号１０３が出力されな
い限り、ハンドシェイク信号１０５を再びＬレベルにし
て有効としない（図１２（ｉ））。
【００７２】ＣＰＵ等の外部装置における転送データの
処理が終わった後、再び、データの転送を開始するとき
は、制御レジスタ１０１の受信許可ビット１０２に
“１”をセットすることにより、受信許可信号１０３が
Ｈレベルになって有効となり（図１２（ｈ））、転送ク
ロック生成回路７０１で転送クロック７０２が生成さ
れ、送信側の直列データ転送装置６へ出力される（図１
２（ｉ））。以下、上述の動作と同様に、送信側の直列
データ転送装置６は、転送クロック７０２に同期して、
転送データ１０６を直列データ受信装置７００へ送信す
る。その他の動作は、実施例１で説明した直列データ受
信装置１００の動作と同様なので、説明を省略する。
処理が終わった後、再び、データの転送を開始するとき
は、制御レジスタ１０１の受信許可ビット１０２に
“１”をセットすることにより、受信許可信号１０３が
Ｈレベルになって有効となり（図１２（ｈ））、転送ク
ロック生成回路７０１で転送クロック７０２が生成さ
れ、送信側の直列データ転送装置６へ出力される（図１
２（ｉ））。以下、上述の動作と同様に、送信側の直列
データ転送装置６は、転送クロック７０２に同期して、
転送データ１０６を直列データ受信装置７００へ送信す
る。その他の動作は、実施例１で説明した直列データ受
信装置１００の動作と同様なので、説明を省略する。
【００７３】上述した第１，３，４，６，８発明に係る
直列データ受信装置７００で示したように、転送データ
１０６の受信バイト数を任意の所定数検出する都度、転
送クロック７０２の生成出力を停止することで、直列デ
ータ受信装置７００で、データ転送の停止を制御するこ
とが可能となる。尚、本実施例では、受信バッファレジ
スタ３０２、受信バッファカウンタ３０４、バイト設定
レジスタ５０１、比較回路５０２を備えた直列データ受
信装置について説明したが、他の方法で受信許可ビット
をリセットして転送クロックの出力を停止しても良い。
直列データ受信装置７００で示したように、転送データ
１０６の受信バイト数を任意の所定数検出する都度、転
送クロック７０２の生成出力を停止することで、直列デ
ータ受信装置７００で、データ転送の停止を制御するこ
とが可能となる。尚、本実施例では、受信バッファレジ
スタ３０２、受信バッファカウンタ３０４、バイト設定
レジスタ５０１、比較回路５０２を備えた直列データ受
信装置について説明したが、他の方法で受信許可ビット
をリセットして転送クロックの出力を停止しても良い。
【００７４】
【発明の効果】第１，４発明に係る直列データ受信装置
によれば、プログラムによる受信側の強制停止を実行す
ることなく、受信側で１直列データ毎の強制停止制御が
可能になる。
によれば、プログラムによる受信側の強制停止を実行す
ることなく、受信側で１直列データ毎の強制停止制御が
可能になる。
【００７５】第２発明に係る直列データ受信装置によれ
ば、プログラムによる受信側の強制停止を実行すること
なく、受信側で１直列データ毎の強制停止制御が可能に
なる直列データ受信装置を実現できる。
ば、プログラムによる受信側の強制停止を実行すること
なく、受信側で１直列データ毎の強制停止制御が可能に
なる直列データ受信装置を実現できる。
【００７６】第３発明に係る直列データ受信装置によれ
ば、プログラムによる受信側の強制停止を実行すること
なく、受信側で１直列データ毎の強制停止制御が可能に
なる、同期式の直列データ受信装置を実現できる。
ば、プログラムによる受信側の強制停止を実行すること
なく、受信側で１直列データ毎の強制停止制御が可能に
なる、同期式の直列データ受信装置を実現できる。
【００７７】第５，６発明に係る直列データ受信装置に
よれば、プログラムによる受信側の強制停止を実行する
ことなく、受信側で任意所定数の直列データ毎に強制停
止制御が可能になる。
よれば、プログラムによる受信側の強制停止を実行する
ことなく、受信側で任意所定数の直列データ毎に強制停
止制御が可能になる。
【００７８】第７発明に係る直列データ受信装置によれ
ば、プログラムによる受信側の強制停止を実行すること
なく、受信側で１又は複数の直列データ毎の強制停止制
御が可能になる直列データ受信装置を実現できる。
ば、プログラムによる受信側の強制停止を実行すること
なく、受信側で１又は複数の直列データ毎の強制停止制
御が可能になる直列データ受信装置を実現できる。
【００７９】第８発明に係る直列データ受信装置によれ
ば、プログラムによる受信側の強制停止を実行すること
なく、受信側で１又は複数の直列データ毎の強制停止制
御が可能になる、同期式の直列データ受信装置を実現で
きる。
ば、プログラムによる受信側の強制停止を実行すること
なく、受信側で１又は複数の直列データ毎の強制停止制
御が可能になる、同期式の直列データ受信装置を実現で
きる。
【図１】 第１，２，４発明に係る直列データ受信装置
の送信側との接続構成を示すブロック図である。
の送信側との接続構成を示すブロック図である。
【図２】 第１，２，４発明に係る直列データ受信装置
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図３】 第１，２，４発明に係る直列データ受信装置
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図４】 第１，２，４，５，７発明に係る直列データ
受信装置の送信側との接続構成を示すブロック図であ
る。
受信装置の送信側との接続構成を示すブロック図であ
る。
【図５】 第１，２，４，５，７発明に係る直列データ
受信装置の概略構成を示すブロック図である。
受信装置の概略構成を示すブロック図である。
【図６】 第１，２，４，５，７発明に係る直列データ
受信装置の動作を示すタイミングチャートである。
受信装置の動作を示すタイミングチャートである。
【図７】 第１，２，４，６，７発明に係る直列データ
受信装置の送信側との接続構成を示すブロック図であ
る。
受信装置の送信側との接続構成を示すブロック図であ
る。
【図８】 第１，２，４，６，７発明に係る直列データ
受信装置の概略構成を示すブロック図である。
受信装置の概略構成を示すブロック図である。
【図９】 第１，２，４，６，７発明に係る直列データ
受信装置の動作を示すタイミングチャートである。
受信装置の動作を示すタイミングチャートである。
【図１０】 第１，３，４，６，８発明に係る直列デー
タ受信装置の送信側との接続構成を示すブロック図であ
る。
タ受信装置の送信側との接続構成を示すブロック図であ
る。
【図１１】 第１，３，４，６，８発明に係る直列デー
タ受信装置の概略構成を示すブロック図である。
タ受信装置の概略構成を示すブロック図である。
【図１２】 第１，３，４，６，８発明に係る直列デー
タ受信装置の動作を示すタイミングチャートである。
タ受信装置の動作を示すタイミングチャートである。
【図１３】 従来の直列データ受信装置の１例の要部構
成を示すブロック図である。
成を示すブロック図である。
【図１４】 図１３に示した直列データ受信装置のモー
ド命令の構成を示す構成図である。
ド命令の構成を示す構成図である。
【図１５】 図１３に示した直列データ受信装置のモデ
ム制御回路のコマンド命令の構成を示す構成図である。
ム制御回路のコマンド命令の構成を示す構成図である。
１，６ 送信側直列データ転送装置、１００，３００，
５００，７００ 直列データ受信装置、１０１ 制御レ
ジスタ、１０２ 受信許可ビット、１０４ ハンドシェ
イク信号生成回路、１０５ ハンドシェイク信号、１０
６ 転送データ、１０７，１０７ａ 受信完了検出回
路、１１２ モードレジスタ、１１３ 単発モードビッ
ト、１１７ 受信シフトレジスタ、３０２ 受信バッフ
ァレジスタ、３０３ 受信バッファ制御回路、３０４
受信バッファカウンタ、３０５ 受信バイトデコーダ、
３０６ 受信バイトデコード出力、５０１ バイト設定
レジスタ、５０２ 比較回路、７０１ 転送クロック生
成回路、７０２ 転送クロック。
５００，７００ 直列データ受信装置、１０１ 制御レ
ジスタ、１０２ 受信許可ビット、１０４ ハンドシェ
イク信号生成回路、１０５ ハンドシェイク信号、１０
６ 転送データ、１０７，１０７ａ 受信完了検出回
路、１１２ モードレジスタ、１１３ 単発モードビッ
ト、１１７ 受信シフトレジスタ、３０２ 受信バッフ
ァレジスタ、３０３ 受信バッファ制御回路、３０４
受信バッファカウンタ、３０５ 受信バイトデコーダ、
３０６ 受信バイトデコード出力、５０１ バイト設定
レジスタ、５０２ 比較回路、７０１ 転送クロック生
成回路、７０２ 転送クロック。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年７月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 直列データ受信装置及び直列データ転
送装置
送装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は、直列データをビットシ
リアルに受信する直列データ受信装置及びその直列デー
タ受信装置を備えた直列データ転送装置に関するもので
ある。
リアルに受信する直列データ受信装置及びその直列デー
タ受信装置を備えた直列データ転送装置に関するもので
ある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】第７発明では、送信側とハンドシェイクす
るための信号を生成する第１の信号生成手段を備える第
２の制御手段を設けることにより、プログラムによる受
信側の強制停止を実行することなく、受信側で１又は複
数の直列データ毎の強制停止制御が可能な直列データ受
信装置を提供することを目的とする。第８発明では、直
列データを転送するための転送クロックを生成する第２
の信号生成手段を備える第２の制御手段を設けることに
より、プログラムによる受信側の強制停止を実行するこ
となく、受信側で１又は複数の直列データ毎の強制停止
制御が可能な、同期式の直列データ受信装置を提供する
ことを目的とする。第９発明では、請求項１〜８の何れ
かに記載の直列データ受信装置を設けることにより、受
信側で１又は複数の直列データ毎の強制停止制御が可能
な直列データ転送装置を提供することを目的とする。
るための信号を生成する第１の信号生成手段を備える第
２の制御手段を設けることにより、プログラムによる受
信側の強制停止を実行することなく、受信側で１又は複
数の直列データ毎の強制停止制御が可能な直列データ受
信装置を提供することを目的とする。第８発明では、直
列データを転送するための転送クロックを生成する第２
の信号生成手段を備える第２の制御手段を設けることに
より、プログラムによる受信側の強制停止を実行するこ
となく、受信側で１又は複数の直列データ毎の強制停止
制御が可能な、同期式の直列データ受信装置を提供する
ことを目的とする。第９発明では、請求項１〜８の何れ
かに記載の直列データ受信装置を設けることにより、受
信側で１又は複数の直列データ毎の強制停止制御が可能
な直列データ転送装置を提供することを目的とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】第８発明に係る直列データ受信装置は、第
２の制御手段は、直列データを転送するための転送クロ
ックを生成する第２の信号生成手段を備えることを特徴
とする。第９発明に係る直列データ転送装置は、直列デ
ータをビットシリアルに転送する直列データ転送装置に
おいて、請求項１〜８の何れかに記載の直列データ受信
装置を備えたことを特徴とする。
２の制御手段は、直列データを転送するための転送クロ
ックを生成する第２の信号生成手段を備えることを特徴
とする。第９発明に係る直列データ転送装置は、直列デ
ータをビットシリアルに転送する直列データ転送装置に
おいて、請求項１〜８の何れかに記載の直列データ受信
装置を備えたことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】第８発明に係る直列データ受信装置では、
第２の制御手段は、直列データを転送するための転送ク
ロックを生成する。第９発明に係る直列データ転送装置
では、直列データ受信装置が、１又は複数の直列データ
毎の強制停止制御を行う。
第２の制御手段は、直列データを転送するための転送ク
ロックを生成する。第９発明に係る直列データ転送装置
では、直列データ受信装置が、１又は複数の直列データ
毎の強制停止制御を行う。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】
【実施例】以下に、本発明を、その実施例を示す図面を
参照しながら説明する。 実施例１．図１は、第１，２，４発明に係る直列データ
受信装置及び第９発明に係る直列データ転送装置の構成
を示すブロック図である。直列データ受信装置１００の
ＲＴＳ出力端子５からハンドシェイク信号１０５を送出
し、送信側の直列データ転送装置１は、このハンドシェ
イク信号１０５をＣＴＳ入力端子４で受けて、ＴＸＤ出
力端子２から転送データ１０６を送信する。直列データ
受信装置１００は、送信されて来た転送データ１０６を
ＲＸＤ入力端子３で受信する。
参照しながら説明する。 実施例１．図１は、第１，２，４発明に係る直列データ
受信装置及び第９発明に係る直列データ転送装置の構成
を示すブロック図である。直列データ受信装置１００の
ＲＴＳ出力端子５からハンドシェイク信号１０５を送出
し、送信側の直列データ転送装置１は、このハンドシェ
イク信号１０５をＣＴＳ入力端子４で受けて、ＴＸＤ出
力端子２から転送データ１０６を送信する。直列データ
受信装置１００は、送信されて来た転送データ１０６を
ＲＸＤ入力端子３で受信する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】以下に、このような構成の直列データ受信
装置１００及び直列データ転送装置の動作を、その動作
を示すタイミングチャート図３を参照しながら説明す
る。外部からＳＩＯリセット信号１０９が入力され、初
期化された直後は、制御レジスタ１０１及びモードレジ
スタ１１２は初期化され、制御レジスタ１０１の受信許
可ビット１０２及びモードレジスタ１１２の単発モード
ビット１１３は、“０”にリセットされている。
装置１００及び直列データ転送装置の動作を、その動作
を示すタイミングチャート図３を参照しながら説明す
る。外部からＳＩＯリセット信号１０９が入力され、初
期化された直後は、制御レジスタ１０１及びモードレジ
スタ１１２は初期化され、制御レジスタ１０１の受信許
可ビット１０２及びモードレジスタ１１２の単発モード
ビット１１３は、“０”にリセットされている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】上述した第１，２，４発明に係る直列デー
タ受信装置１００及び第９発明に係る直列データ転送装
置で示したように、転送データの受信完了を検出して、
ハンドシェイク信号を無効にすることで、直列データ受
信装置１００で、データ転送の停止を制御することが可
能となる。尚、受信完了信号１０８を直接ハンドシェイ
ク信号生成回路１０４へ入力して、ハンドシェイク信号
を無効にするようにすることも可能である。
タ受信装置１００及び第９発明に係る直列データ転送装
置で示したように、転送データの受信完了を検出して、
ハンドシェイク信号を無効にすることで、直列データ受
信装置１００で、データ転送の停止を制御することが可
能となる。尚、受信完了信号１０８を直接ハンドシェイ
ク信号生成回路１０４へ入力して、ハンドシェイク信号
を無効にするようにすることも可能である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】実施例２．図４は、第１，２，４，５，７
発明に係る直列データ受信装置及び第９発明に係る直列
データ転送装置の構成を示すブロック図である。直列デ
ータ受信装置３００のＲＴＳ出力端子５からハンドシェ
イク信号１０５を送出し、送信側の直列データ転送装置
１は、このハンドシェイク信号１０５をＣＴＳ入力端子
４で受けて、ＴＸＤ出力端子２から転送データ１０６を
送信する。直列データ受信装置３００は、送信されて来
た転送データ１０６をＲＸＤ入力端子３で受信する。
発明に係る直列データ受信装置及び第９発明に係る直列
データ転送装置の構成を示すブロック図である。直列デ
ータ受信装置３００のＲＴＳ出力端子５からハンドシェ
イク信号１０５を送出し、送信側の直列データ転送装置
１は、このハンドシェイク信号１０５をＣＴＳ入力端子
４で受けて、ＴＸＤ出力端子２から転送データ１０６を
送信する。直列データ受信装置３００は、送信されて来
た転送データ１０６をＲＸＤ入力端子３で受信する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】以下に、このような構成の直列データ受信
装置３００及び直列データ転送装置の動作を、その動作
を示すタイミングチャート図６を参照しながら説明す
る。受信シフトレジスタ１１７は、直列の転送データ１
０６（図６（ｂ））を１ビットづつ移動して記憶する。
一方、受信完了検出回路１０７は、転送データ１０６を
１ビット宛、１直列データのビット数分（本実施例では
８ビット）、計数しており、これが終了すると、転送デ
ータ１０６の最後のビットの受信が終了したと見做し
て、Ｈレベルの受信完了信号１０８（図６（ｃ））を出
力する。
装置３００及び直列データ転送装置の動作を、その動作
を示すタイミングチャート図６を参照しながら説明す
る。受信シフトレジスタ１１７は、直列の転送データ１
０６（図６（ｂ））を１ビットづつ移動して記憶する。
一方、受信完了検出回路１０７は、転送データ１０６を
１ビット宛、１直列データのビット数分（本実施例では
８ビット）、計数しており、これが終了すると、転送デ
ータ１０６の最後のビットの受信が終了したと見做し
て、Ｈレベルの受信完了信号１０８（図６（ｃ））を出
力する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】受信バイトデコード出力３０６がＬレベル
になったことにより（図６（ｅ））、論理積回路１１４
は単発モードリセット信号１１５を無効にし、論理和回
路１１６は受信許可リセット信号１１０を無効にする
（図６（ｆ））。制御レジスタ１０１の受信許可ビット
１０２は、受信許可リセット信号１１０によるリセット
後、再び、“１”にセットされない限り、受信許可信号
１０３を出力しない（図６（ｇ））。また、ハンドシェ
イク信号生成回路１０４は、受信許可信号１０３が出力
されない限り、ハンドシェイク信号１０５を再びＬレベ
ルにして有効としない（図６（ｈ））。
になったことにより（図６（ｅ））、論理積回路１１４
は単発モードリセット信号１１５を無効にし、論理和回
路１１６は受信許可リセット信号１１０を無効にする
（図６（ｆ））。制御レジスタ１０１の受信許可ビット
１０２は、受信許可リセット信号１１０によるリセット
後、再び、“１”にセットされない限り、受信許可信号
１０３を出力しない（図６（ｇ））。また、ハンドシェ
イク信号生成回路１０４は、受信許可信号１０３が出力
されない限り、ハンドシェイク信号１０５を再びＬレベ
ルにして有効としない（図６（ｈ））。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】ＣＰＵ等の外部装置における転送データの
処理が終わった後、再び、データの転送を開始するとき
は、制御レジスタ１０１の受信許可ビット１０２に
“１”をセットすることにより、受信許可信号１０３が
Ｈレベルになって有効となり（図６（ｇ））、ハンドシ
ェイク信号生成回路１０４からのハンドシェイク信号１
０５が、Ｌレベルになって有効となる（図６（ｈ））。
以下、上述の動作と同様に、送信側の直列データ転送装
置１は、ハンドシェイク信号１０５を受ける都度、転送
データ１０６をＴＸＤ出力端子２より直列データ受信装
置３００へ送信する。その他の動作は、実施例１で説明
した直列データ受信装置１００の動作と同様なので、説
明を省略する。上述した第１，２，４，５，７発明に係
る直列データ受信装置３００及び第９発明に係る直列デ
ータ転送装置で示したように、転送データ１０６の受信
バイト数を任意の所定数検出する都度、ハンドシェイク
信号を無効にすることで、直列データ受信装置３００
で、データ転送の停止を制御することが可能となる。
処理が終わった後、再び、データの転送を開始するとき
は、制御レジスタ１０１の受信許可ビット１０２に
“１”をセットすることにより、受信許可信号１０３が
Ｈレベルになって有効となり（図６（ｇ））、ハンドシ
ェイク信号生成回路１０４からのハンドシェイク信号１
０５が、Ｌレベルになって有効となる（図６（ｈ））。
以下、上述の動作と同様に、送信側の直列データ転送装
置１は、ハンドシェイク信号１０５を受ける都度、転送
データ１０６をＴＸＤ出力端子２より直列データ受信装
置３００へ送信する。その他の動作は、実施例１で説明
した直列データ受信装置１００の動作と同様なので、説
明を省略する。上述した第１，２，４，５，７発明に係
る直列データ受信装置３００及び第９発明に係る直列デ
ータ転送装置で示したように、転送データ１０６の受信
バイト数を任意の所定数検出する都度、ハンドシェイク
信号を無効にすることで、直列データ受信装置３００
で、データ転送の停止を制御することが可能となる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】実施例３．図７は、第１，２，４，６，７
発明に係る直列データ受信装置及び第９発明に係る直列
データ転送装置の構成を示すブロック図である。直列デ
ータ受信装置５００のＲＴＳ出力端子５からハンドシェ
イク信号１０５を送出し、送信側の直列データ転送装置
１は、このハンドシェイク信号１０５をＣＴＳ入力端子
４で受けて、ＴＸＤ出力端子２から転送データ１０６を
送信する。直列データ受信装置５００は、送信されて来
た転送データ１０６をＲＸＤ入力端子３で受信する。
発明に係る直列データ受信装置及び第９発明に係る直列
データ転送装置の構成を示すブロック図である。直列デ
ータ受信装置５００のＲＴＳ出力端子５からハンドシェ
イク信号１０５を送出し、送信側の直列データ転送装置
１は、このハンドシェイク信号１０５をＣＴＳ入力端子
４で受けて、ＴＸＤ出力端子２から転送データ１０６を
送信する。直列データ受信装置５００は、送信されて来
た転送データ１０６をＲＸＤ入力端子３で受信する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】以下に、このような構成の直列データ受信
装置５００及び直列データ転送装置の動作を、その動作
を示すタイミングチャート図９を参照しながら説明す
る。受信シフトレジスタ１１７は、直列の転送データ１
０６（図９（ｂ））を１ビットづつ移動して記憶する。
一方、受信完了検出回路１０７は、転送データ１０６を
１ビット宛、１直列データのビット数分（本実施例では
８ビット）、計数しており、これが終了すると、転送デ
ータ１０６の最後のビットの受信が終了したと見做し
て、Ｈレベルの受信完了信号１０８（図９（ｃ））を出
力する。
装置５００及び直列データ転送装置の動作を、その動作
を示すタイミングチャート図９を参照しながら説明す
る。受信シフトレジスタ１１７は、直列の転送データ１
０６（図９（ｂ））を１ビットづつ移動して記憶する。
一方、受信完了検出回路１０７は、転送データ１０６を
１ビット宛、１直列データのビット数分（本実施例では
８ビット）、計数しており、これが終了すると、転送デ
ータ１０６の最後のビットの受信が終了したと見做し
て、Ｈレベルの受信完了信号１０８（図９（ｃ））を出
力する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】一致信号５０３がＬレベルになったことに
より（図９（ｆ））、論理積回路１１４は単発モードリ
セット信号１１５を無効にし、論理和回路１１６は受信
許可リセット信号１１０を無効にする（図９（ｇ））。
制御レジスタ１０１の受信許可ビット１０２は、受信許
可リセット信号１１０によるリセット後、再び、“１”
にセットされない限り、受信許可信号１０３を出力しな
い（図９（ｈ））。また、ハンドシェイク信号生成回路
１０４は、受信許可信号１０３が出力されない限り、ハ
ンドシェイク信号１０５を再びＬレベルにして有効とし
ない（図９（ｉ））。
より（図９（ｆ））、論理積回路１１４は単発モードリ
セット信号１１５を無効にし、論理和回路１１６は受信
許可リセット信号１１０を無効にする（図９（ｇ））。
制御レジスタ１０１の受信許可ビット１０２は、受信許
可リセット信号１１０によるリセット後、再び、“１”
にセットされない限り、受信許可信号１０３を出力しな
い（図９（ｈ））。また、ハンドシェイク信号生成回路
１０４は、受信許可信号１０３が出力されない限り、ハ
ンドシェイク信号１０５を再びＬレベルにして有効とし
ない（図９（ｉ））。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】ＣＰＵ等の外部装置における転送データの
処理が終わった後、再び、データの転送を開始するとき
は、制御レジスタ１０１の受信許可ビット１０２に
“１”をセットすることにより、受信許可信号１０３が
Ｈレベルになって有効となり（図９（ｈ））、ハンドシ
ェイク信号生成回路１０４からのハンドシェイク信号１
０５が、Ｌレベルになって有効となる（図９（ｉ））。
以下、上述の動作と同様に、送信側の直列データ転送装
置１は、ハンドシェイク信号１０５を受ける都度、転送
データ１０６をＴＸＤ出力端子２より直列データ受信装
置５００へ送信する。その他の動作は、実施例１で説明
した直列データ受信装置１００の動作と同様なので、説
明を省略する。上述した第１，２，４，６，７発明に係
る直列データ受信装置５００及び第９発明に係る直列デ
ータ転送装置で示したように、転送データ１０６の受信
バイト数を任意の所定数検出する都度、ハンドシェイク
信号を無効にすることで、直列データ受信装置５００
で、データ転送の停止を制御することが可能となる。
処理が終わった後、再び、データの転送を開始するとき
は、制御レジスタ１０１の受信許可ビット１０２に
“１”をセットすることにより、受信許可信号１０３が
Ｈレベルになって有効となり（図９（ｈ））、ハンドシ
ェイク信号生成回路１０４からのハンドシェイク信号１
０５が、Ｌレベルになって有効となる（図９（ｉ））。
以下、上述の動作と同様に、送信側の直列データ転送装
置１は、ハンドシェイク信号１０５を受ける都度、転送
データ１０６をＴＸＤ出力端子２より直列データ受信装
置５００へ送信する。その他の動作は、実施例１で説明
した直列データ受信装置１００の動作と同様なので、説
明を省略する。上述した第１，２，４，６，７発明に係
る直列データ受信装置５００及び第９発明に係る直列デ
ータ転送装置で示したように、転送データ１０６の受信
バイト数を任意の所定数検出する都度、ハンドシェイク
信号を無効にすることで、直列データ受信装置５００
で、データ転送の停止を制御することが可能となる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】実施例４．図１０は、第１，３，４，６，
８発明に係る直列データ受信装置及び第９発明に係る直
列データ転送装置の構成を示すブロック図である。直列
データ受信装置７００のＣＬＫＯＵＴ出力端子７から転
送クロック７０２を送出し、送信側の直列データ転送装
置１は、この転送クロック７０２をＣＬＫＩＮ入力端子
８で受け、これに同期して、ＴＸＤ出力端子２から転送
データ１０６を送信する。直列データ受信装置７００
は、送信されて来た転送データ１０６をＲＸＤ入力端子
３で受信する。
８発明に係る直列データ受信装置及び第９発明に係る直
列データ転送装置の構成を示すブロック図である。直列
データ受信装置７００のＣＬＫＯＵＴ出力端子７から転
送クロック７０２を送出し、送信側の直列データ転送装
置１は、この転送クロック７０２をＣＬＫＩＮ入力端子
８で受け、これに同期して、ＴＸＤ出力端子２から転送
データ１０６を送信する。直列データ受信装置７００
は、送信されて来た転送データ１０６をＲＸＤ入力端子
３で受信する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】以下に、このような構成の直列データ受信
装置７００及び直列データ転送装置の動作を、その動作
を示すタイミングチャート図１２を参照しながら説明す
る。制御レジスタ１０１の受信許可ビット１０２が
“１”にセットされると（図１２（ｈ））、直列データ
受信装置７００は受信データが入力可能の状態となリ、
受信許可ビット１０２から“１”の受信許可信号１０３
が転送クロック生成回路７０１へ出力される。転送クロ
ック生成回路７０１は、受信許可信号１０３を受けて、
データを転送するための転送クロック７０２を生成し、
（ＣＬＫＯＵＴ出力端子７から）送信側の直列データ転
送装置６（のＣＬＫＩＮ入力端子８）へ出力する（図１
２（ｉ））。
装置７００及び直列データ転送装置の動作を、その動作
を示すタイミングチャート図１２を参照しながら説明す
る。制御レジスタ１０１の受信許可ビット１０２が
“１”にセットされると（図１２（ｈ））、直列データ
受信装置７００は受信データが入力可能の状態となリ、
受信許可ビット１０２から“１”の受信許可信号１０３
が転送クロック生成回路７０１へ出力される。転送クロ
ック生成回路７０１は、受信許可信号１０３を受けて、
データを転送するための転送クロック７０２を生成し、
（ＣＬＫＯＵＴ出力端子７から）送信側の直列データ転
送装置６（のＣＬＫＩＮ入力端子８）へ出力する（図１
２（ｉ））。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正内容】
【００７３】上述した第１，３，４，６，８発明に係る
直列データ受信装置７００及び第９発明に係る直列デー
タ転送装置で示したように、転送データ１０６の受信バ
イト数を任意の所定数検出する都度、転送クロック７０
２の生成出力を停止することで、直列データ受信装置７
００で、データ転送の停止を制御することが可能とな
る。尚、本実施例では、受信バッファレジスタ３０２、
受信バッファカウンタ３０４、バイト設定レジスタ５０
１、比較回路５０２を備えた直列データ受信装置につい
て説明したが、他の方法で受信許可ビットをリセットし
て転送クロックの出力を停止しても良い。
直列データ受信装置７００及び第９発明に係る直列デー
タ転送装置で示したように、転送データ１０６の受信バ
イト数を任意の所定数検出する都度、転送クロック７０
２の生成出力を停止することで、直列データ受信装置７
００で、データ転送の停止を制御することが可能とな
る。尚、本実施例では、受信バッファレジスタ３０２、
受信バッファカウンタ３０４、バイト設定レジスタ５０
１、比較回路５０２を備えた直列データ受信装置につい
て説明したが、他の方法で受信許可ビットをリセットし
て転送クロックの出力を停止しても良い。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】第８発明に係る直列データ受信装置によれ
ば、プログラムによる受信側の強制停止を実行すること
なく、受信側で１又は複数の直列データ毎の強制停止制
御が可能になる、同期式の直列データ受信装置を実現で
きる。第９発明に係る直列データ転送装置によれば、プ
ログラムによる受信側の強制停止を実行することなく、
受信側で１又は複数の直列データ毎の強制停止制御が可
能になる。
ば、プログラムによる受信側の強制停止を実行すること
なく、受信側で１又は複数の直列データ毎の強制停止制
御が可能になる、同期式の直列データ受信装置を実現で
きる。第９発明に係る直列データ転送装置によれば、プ
ログラムによる受信側の強制停止を実行することなく、
受信側で１又は複数の直列データ毎の強制停止制御が可
能になる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】 第１，２，４発明に係る直列データ受信装置
及び第９発明に係る直列データ転送装置の１実施例の構
成を示すブロック図である。
及び第９発明に係る直列データ転送装置の１実施例の構
成を示すブロック図である。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】 第１，２，４発明に係る直列データ受信装置
及び第９発明に係る直列データ転送装置の動作を示すタ
イミングチャートである。
及び第９発明に係る直列データ転送装置の動作を示すタ
イミングチャートである。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】 第１，２，４，５，７発明に係る直列データ
受信装置及び第９発明に係る直列データ転送装置の１実
施例の構成を示すブロック図である。
受信装置及び第９発明に係る直列データ転送装置の１実
施例の構成を示すブロック図である。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】 第１，２，４，５，７発明に係る直列データ
受信装置及び第９発明に係る直列データ転送装置の動作
を示すタイミングチャートである。
受信装置及び第９発明に係る直列データ転送装置の動作
を示すタイミングチャートである。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】 第１，２，４，６，７発明に係る直列データ
受信装置及び第９発明に係る直列データ転送装置の１実
施例の構成を示すブロック図である。
受信装置及び第９発明に係る直列データ転送装置の１実
施例の構成を示すブロック図である。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】 第１，２，４，６，７発明に係る直列データ
受信装置及び第９発明に係る直列データ転送装置の動作
を示すタイミングチャートである。
受信装置及び第９発明に係る直列データ転送装置の動作
を示すタイミングチャートである。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】 第１，３，４，６，８発明に係る直列デー
タ受信装置及び第９発明に係る直列データ転送装置の１
実施例の構成を示すブロック図である。
タ受信装置及び第９発明に係る直列データ転送装置の１
実施例の構成を示すブロック図である。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】 第１，３，４，６，８発明に係る直列デー
タ受信装置及び第９発明に係る直列データ転送装置の動
作を示すタイミングチャートである。
タ受信装置及び第９発明に係る直列データ転送装置の動
作を示すタイミングチャートである。
Claims (8)
- 【請求項１】 直列データをビットシリアルに転送する
直列データ転送装置において、 直列データの１ビットが受信入力される都度、１ビット
宛移動して記憶し、前記直列データを構成する全ビット
を記憶したときに、前記直列データを並列データに変換
する第１の記憶手段と、第１の記憶手段が前記直列デー
タを構成する全ビットを記憶したことを検出する第１の
検出手段と、第１の検出手段の検出結果に従って、直列
データの受信制御を行う第１の制御手段とを備え、受信
側で直列データの転送を制御すべくなしてあることを特
徴とする直列データ受信装置。 - 【請求項２】 第１の制御手段は、送信側とハンドシェ
イクするための信号を生成する第１の信号生成手段を備
える請求項１記載の直列データ受信装置。 - 【請求項３】 第１の制御手段は、直列データを転送す
るための転送クロックを生成する第２の信号生成手段を
備える請求項１記載の直列データ受信装置。 - 【請求項４】 直列データをビットシリアルに転送する
直列データ転送装置において、 直列データの１ビットが受信入力される都度、１ビット
宛移動して記憶し、前記直列データを構成する全ビット
を記憶したときに、前記直列データを並列データに変換
する第１の記憶手段と、第１の記憶手段が前記直列デー
タを構成する全ビットを記憶したことを検出する第１の
検出手段と、第１の検出手段の検出結果に従って、直列
データの受信許可信号を記憶する第２の記憶手段と、第
２の記憶手段の記憶内容に従って、直列データの受信制
御を行う第２の制御手段とを備え、受信側で直列データ
の転送を制御すべくなしてあることを特徴とする直列デ
ータ受信装置。 - 【請求項５】 直列データをビットシリアルに転送する
直列データ転送装置において、 直列データの１ビットが受信入力される都度、１ビット
宛移動して記憶し、前記直列データを構成する全ビット
を記憶したときに、前記直列データを並列データに変換
する第１の記憶手段と、第１の記憶手段が前記直列デー
タを構成する全ビットを記憶したことを検出する第１の
検出手段と、前記並列データを記憶する第３の記憶手段
と、第３の記憶手段に記憶された並列データ数を計数す
る計数手段と、該計数手段の計数値をデコードするデコ
ード手段と、該デコード手段からのコードに従って、直
列データの受信許可信号を記憶する第４の記憶手段と、
第４の記憶手段の記憶内容に従って、直列データの受信
制御を行う第２の制御手段とを備え、受信側で直列デー
タの転送を制御すべくなしてあることを特徴とする直列
データ受信装置。 - 【請求項６】 直列データをビットシリアルに転送する
直列データ転送装置において、 直列データの１ビットが受信入力される都度、１ビット
宛移動して記憶し、前記直列データを構成する全ビット
を記憶したときに、前記直列データを並列データに変換
する第１の記憶手段と、第１の記憶手段が前記直列デー
タを構成する全ビットを記憶したことを検出する第１の
検出手段と、前記並列データを記憶する第３の記憶手段
と、第３の記憶手段に記憶された並列データ数を計数す
る計数手段と、予め設定された並列データ数を記憶する
第５の記憶手段と、前記計数手段の計数値及び第５の記
憶手段の記憶内容を比較する比較手段と、該比較手段の
比較結果に従って、直列データの受信許可信号を記憶す
る第６の記憶手段と、第６の記憶手段の記憶内容に従っ
て、直列データの受信制御を行う第２の制御手段とを備
え、受信側で直列データの転送を制御すべくなしてある
ことを特徴とする直列データ受信装置。 - 【請求項７】 第２の制御手段は、送信側とハンドシェ
イクするための信号を生成する第１の信号生成手段を備
える請求項４〜６の何れかに記載の直列データ受信装
置。 - 【請求項８】 第２の制御手段は、直列データを転送す
るための転送クロックを生成する第２の信号生成手段を
備える請求項４〜６の何れかに記載の直列データ受信装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297393A JPH08161259A (ja) | 1994-11-30 | 1994-11-30 | 直列データ受信装置及び直列データ転送装置 |
| US08/550,325 US5737633A (en) | 1994-11-30 | 1995-10-30 | Serial data receiving device having a memory for storing a reception permit signal which enable or disable the device from hand-shaking with the transmitting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297393A JPH08161259A (ja) | 1994-11-30 | 1994-11-30 | 直列データ受信装置及び直列データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161259A true JPH08161259A (ja) | 1996-06-21 |
Family
ID=17845916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6297393A Pending JPH08161259A (ja) | 1994-11-30 | 1994-11-30 | 直列データ受信装置及び直列データ転送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5737633A (ja) |
| JP (1) | JPH08161259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135047A (ja) * | 2000-11-06 | 2008-06-12 | Matsushita Electric Ind Co Ltd | マルチプロセッサ用インタフェース |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6968319B1 (en) * | 1996-10-18 | 2005-11-22 | Microsoft Corporation | Electronic bill presentment and payment system with bill dispute capabilities |
| JPH10222464A (ja) * | 1997-01-31 | 1998-08-21 | Mitsubishi Electric Corp | 同期式直列データ転送装置 |
| US6084934A (en) * | 1997-03-06 | 2000-07-04 | International Business Machines Corporation | Natural throttling of data transfer across asynchronous boundaries |
| JP3565730B2 (ja) * | 1999-01-13 | 2004-09-15 | 株式会社リコー | Ａｔコマンド解析装置 |
| KR100525379B1 (ko) * | 2000-01-28 | 2005-11-02 | 엘지전자 주식회사 | 반이중 데이터 전송방식의 기억장치 직접접근 로직의데이터 충돌 방지 방법 |
| DE10119202B4 (de) * | 2001-04-19 | 2007-09-06 | Siemens Ag | Vorrichtung und elektronisches System zum Ausgleich von Laufzeitschwankungen |
| DE10164338A1 (de) * | 2001-12-28 | 2003-07-17 | Thomson Brandt Gmbh | Verfahren zur Einstellung eines Betriebsparameters in einem Peripherie-IC und Vorrichtung zur Durchführung des Verfahrens |
| JP4391170B2 (ja) | 2003-09-05 | 2009-12-24 | 株式会社日立製作所 | データ転送装置の制御方法、データ転送回路、及びディスクアレイ装置 |
| DE102013220077A1 (de) * | 2013-10-02 | 2015-04-02 | Continental Automotive Gmbh | Kommunikationssystem zur Inter-Chip-Kommunikation |
| CN111624909A (zh) * | 2020-05-18 | 2020-09-04 | 淮安信息职业技术学院 | 一种新型陀螺仪传感器数据输出系统及其控制方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4087626A (en) * | 1976-08-04 | 1978-05-02 | Rca Corporation | Scrambler and unscrambler for serial data |
| US4118791A (en) * | 1977-04-25 | 1978-10-03 | Norlin Music, Inc. | Multi-level encoding system |
| JPS57191703A (en) * | 1981-05-20 | 1982-11-25 | Fanuc Ltd | Sequence controller |
| US4692859A (en) * | 1983-05-16 | 1987-09-08 | Rca Corporation | Multiple byte serial data transfer protocol |
| US4775990A (en) * | 1984-01-18 | 1988-10-04 | Sharp Kabushiki Kaisha | Serial-to-parallel converter |
| US4829471A (en) * | 1986-02-07 | 1989-05-09 | Advanced Micro Devices, Inc. | Data load sequencer for multiple data line serializer |
| JP2559394B2 (ja) * | 1987-02-16 | 1996-12-04 | 株式会社日立製作所 | 通信制御装置 |
| JP2851879B2 (ja) * | 1989-09-19 | 1999-01-27 | 富士通株式会社 | データ通信装置 |
| JP2765245B2 (ja) * | 1991-02-07 | 1998-06-11 | 日本電気株式会社 | シリアルクロック発生回路 |
| US5414721A (en) * | 1991-05-29 | 1995-05-09 | Sharp Kabushiki Kaisha | Serial data receiving device |
| US5127002A (en) * | 1991-07-17 | 1992-06-30 | Motorola, Inc. | Time slot assigner for use in a serial communication system |
| JP3021855B2 (ja) * | 1991-09-26 | 2000-03-15 | ローム株式会社 | シリアルデータ転送装置 |
-
1994
- 1994-11-30 JP JP6297393A patent/JPH08161259A/ja active Pending
-
1995
- 1995-10-30 US US08/550,325 patent/US5737633A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135047A (ja) * | 2000-11-06 | 2008-06-12 | Matsushita Electric Ind Co Ltd | マルチプロセッサ用インタフェース |
Also Published As
| Publication number | Publication date |
|---|---|
| US5737633A (en) | 1998-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4780814A (en) | Global serial channel for microcontroller | |
| KR900007136B1 (ko) | 데이터 입출력 제어장치 및 그 제어방법 | |
| US5841988A (en) | Interprocessor communications data transfer and error detection in a multiprocessing environment | |
| JPH08161259A (ja) | 直列データ受信装置及び直列データ転送装置 | |
| US4939741A (en) | Communication control system | |
| US4365296A (en) | System for controlling the duration of the time interval between blocks of data in a computer-to-computer communication system | |
| US5617433A (en) | Serial data transfer apparatus | |
| JP2528879B2 (ja) | 通信処理装置 | |
| JP2823625B2 (ja) | データ処理装置 | |
| US5611054A (en) | Method and apparatus for decoding and recoding of addresses | |
| JP2850737B2 (ja) | データ送受信方法と装置 | |
| KR100223032B1 (ko) | 디지털 통신 시스템 | |
| JP3146864B2 (ja) | 単方向ループ型伝送回路 | |
| JPH0353736A (ja) | 受信バッファ制御方式 | |
| JP2630077B2 (ja) | クロック同期式シリアルインターフェース | |
| JPH05265925A (ja) | データ転送制御装置 | |
| JPS61290839A (ja) | デ−タ転送方法 | |
| JPH0480419B2 (ja) | ||
| JPH11242651A (ja) | インターフェース | |
| JPH08106433A (ja) | シリアル転送回路装置 | |
| JPH10224410A (ja) | データ転送方式 | |
| JPS6379439A (ja) | シリアル通信装置 | |
| JPH10228443A (ja) | バースト信号入力における信号入力装置 | |
| JPH02105748A (ja) | 信号転送装置 | |
| JPH07105817B2 (ja) | デ−タ通信装置 |