JP2850737B2 - データ送受信方法と装置 - Google Patents
データ送受信方法と装置Info
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Description
【０００１】
【産業上の利用分野】本発明はパケット交換網（ＤＤＸ
−Ｐ）を端末に接続可能なプロトコル変換機能を備えた
伝送装置のデータ送受信方法と装置に関する。具体的に
はパケット交換網を端末に接続する場合のプロトコル変
換処理において使用するＣＰＵ（中央処理装置）の負担
を軽減せしめてより高速のパケット交換網に対応可能な
低コストのデータ送受信方法と装置を提供しようとする
ものである。
−Ｐ）を端末に接続可能なプロトコル変換機能を備えた
伝送装置のデータ送受信方法と装置に関する。具体的に
はパケット交換網を端末に接続する場合のプロトコル変
換処理において使用するＣＰＵ（中央処理装置）の負担
を軽減せしめてより高速のパケット交換網に対応可能な
低コストのデータ送受信方法と装置を提供しようとする
ものである。
【０００２】
【従来の技術】図５にはパケット交換網（ＤＤＸ−Ｐ）
と端末との間の接続系統が示されている。ＤＤＸ−Ｐか
ら送られてくるデータは送受信器（Ｒ／Ｄ）３で受けて
信号線６を介してデータ送受信回路１０でプロトコル変
換する。プロトコル変換されたデータは信号線７を介し
て送受信器（Ｒ／Ｄ）４によって出力されモデム５を介
して端末へ送出される。端末からＤＤＸ−Ｐ側へ送出さ
れるデータはこれとは逆の経路をたどる。ここでＣＰＵ
（中央処理装置）９は送受信器（Ｒ／Ｄ）３，４とモデ
ム５およびデータ送受信回路１０の制御およびプロトコ
ル変換などの必要なデータ処理をバス８および他の制御
信号線を用いて行っている。
と端末との間の接続系統が示されている。ＤＤＸ−Ｐか
ら送られてくるデータは送受信器（Ｒ／Ｄ）３で受けて
信号線６を介してデータ送受信回路１０でプロトコル変
換する。プロトコル変換されたデータは信号線７を介し
て送受信器（Ｒ／Ｄ）４によって出力されモデム５を介
して端末へ送出される。端末からＤＤＸ−Ｐ側へ送出さ
れるデータはこれとは逆の経路をたどる。ここでＣＰＵ
（中央処理装置）９は送受信器（Ｒ／Ｄ）３，４とモデ
ム５およびデータ送受信回路１０の制御およびプロトコ
ル変換などの必要なデータ処理をバス８および他の制御
信号線を用いて行っている。
【０００３】図６にはデータ送受信回路１０の内部の端
末からＤＤＸ−Ｐへ送られる上りのデータを処理する回
路構成が示されている。信号線７に含まれた信号７ａお
よび７ｂはそれぞれ端末からのデータとクロックを伝送
するデータ信号およびクロック信号である。データ信号
７ａとクロック信号７ｂは受信バッファ１１，シフト・
レジスタ１２を介して シリアル・パラレル変換器（Ｓ
／Ｐ）１３でシリアル・データからパラレル・データに
変換され、バス８を介してＣＰＵ９および制御回路２２
により制御されてメモリ１７に格納する。
末からＤＤＸ−Ｐへ送られる上りのデータを処理する回
路構成が示されている。信号線７に含まれた信号７ａお
よび７ｂはそれぞれ端末からのデータとクロックを伝送
するデータ信号およびクロック信号である。データ信号
７ａとクロック信号７ｂは受信バッファ１１，シフト・
レジスタ１２を介して シリアル・パラレル変換器（Ｓ
／Ｐ）１３でシリアル・データからパラレル・データに
変換され、バス８を介してＣＰＵ９および制御回路２２
により制御されてメモリ１７に格納する。
【０００４】ＣＰＵ９への多くの割込要因とメモリ１７
に蓄積されたデータ内容に従ってプロトコル変換処理を
行い、パラレル・シリアル変換器（Ｐ／Ｓ）１８を介し
て信号線６に含まれた送出信号線６ｃにより送出して端
末側とＤＤＸ−Ｐ側との間の交信ができる。
に蓄積されたデータ内容に従ってプロトコル変換処理を
行い、パラレル・シリアル変換器（Ｐ／Ｓ）１８を介し
て信号線６に含まれた送出信号線６ｃにより送出して端
末側とＤＤＸ−Ｐ側との間の交信ができる。
【０００５】端末側から送られてくるデータ信号７ａの
受信データ速度は、たとえば、９．６ｋｂｐｓであり、
たとえばＦＩＦＯ（先入れ先出しメモリ）である受信バ
ッファ１１では、３バイト（＝８ビット×３）分記憶す
る。これをシフト・レジスタ１２で１ビットづつ受信デ
ータをシフトさせ、それをＣＲＣ（cyclic redundancy
check ）検出回路１４およびデータ・デコーダ１５に印
加している。ＣＲＣ検出回路１４は誤り検出を行ってお
り、国際標準となっているハイレベル・データ・リンク
制御手順（ＨＤＬＣ：high level data link control p
rocedure）の計算をして、フレーム・チェック・シーケ
ンス（ＦＣＳ：frame check sequence）を行い、誤り検
出をしたときには割込コントローラ１６を介してＣＰＵ
９に誤り訂正処理の割込処理を要求する。データ・デコ
ーダ１５では、１ビットづつシフトして入力されるデー
タに対して、そこに含まれた各データ・デコーダ１５−
１，１５−２，…，１５−Ｎにおいて通信プロトコル上
の制御コード，キャラクタ，フラグの検出を行ってい
る。データ・デコーダ１５−１，１５−２，…，１５−
Ｎの数は制御コード，キャラクタ，フラグの数（たとえ
ばＮ＝５）だけ必要になる。データ・デコーダ１５−
１，１５−２，…，１５−Ｎのうちの１つが、制御コー
ド，キャラクタ，フラグのうちの１つを検出したときに
は割込コントローラ１６を介してＣＰＵ９に割込要求が
出される。ここで制御回路２１は受信バッファ１１から
シフト・レジスタ１２へ送出する受信データと受信クロ
ックの同期を制御をしてＣＰＵの制御負担を軽減してい
る。制御回路２２はシリアル・パラレル変換器（Ｓ／
Ｐ）１３でシリアル・パラレル変換したデータをバス８
を介してメモリ１７に格納するための制御をしてＣＰＵ
９の制御負担を軽減している。
受信データ速度は、たとえば、９．６ｋｂｐｓであり、
たとえばＦＩＦＯ（先入れ先出しメモリ）である受信バ
ッファ１１では、３バイト（＝８ビット×３）分記憶す
る。これをシフト・レジスタ１２で１ビットづつ受信デ
ータをシフトさせ、それをＣＲＣ（cyclic redundancy
check ）検出回路１４およびデータ・デコーダ１５に印
加している。ＣＲＣ検出回路１４は誤り検出を行ってお
り、国際標準となっているハイレベル・データ・リンク
制御手順（ＨＤＬＣ：high level data link control p
rocedure）の計算をして、フレーム・チェック・シーケ
ンス（ＦＣＳ：frame check sequence）を行い、誤り検
出をしたときには割込コントローラ１６を介してＣＰＵ
９に誤り訂正処理の割込処理を要求する。データ・デコ
ーダ１５では、１ビットづつシフトして入力されるデー
タに対して、そこに含まれた各データ・デコーダ１５−
１，１５−２，…，１５−Ｎにおいて通信プロトコル上
の制御コード，キャラクタ，フラグの検出を行ってい
る。データ・デコーダ１５−１，１５−２，…，１５−
Ｎの数は制御コード，キャラクタ，フラグの数（たとえ
ばＮ＝５）だけ必要になる。データ・デコーダ１５−
１，１５−２，…，１５−Ｎのうちの１つが、制御コー
ド，キャラクタ，フラグのうちの１つを検出したときに
は割込コントローラ１６を介してＣＰＵ９に割込要求が
出される。ここで制御回路２１は受信バッファ１１から
シフト・レジスタ１２へ送出する受信データと受信クロ
ックの同期を制御をしてＣＰＵの制御負担を軽減してい
る。制御回路２２はシリアル・パラレル変換器（Ｓ／
Ｐ）１３でシリアル・パラレル変換したデータをバス８
を介してメモリ１７に格納するための制御をしてＣＰＵ
９の制御負担を軽減している。
【０００６】ＣＰＵ９には割込コントローラ１６を介し
て印加されるさまざまな割込要因があり、それらの処理
のためにプログラムも複雑になるから割込処理によって
は長い処理時間を要するものもある。そこで、その割込
処理期間中はバス８によるメモリ１７への書込みや読出
しができないから、各割込処理期間中は受信バッファ１
１内に受信データを３バイト（８ビット×３）だけスト
アしておくようにしている。９．６ｋｂｐｓのデータ速
度であるとすると、この３バイト分の期間は２．５ｍｓ
であり、ＣＰＵ９は各種の割込処理のうち最長の割込処
理にかかる時間を２．５ｍｓ以内にしなければならない
ことになる。
て印加されるさまざまな割込要因があり、それらの処理
のためにプログラムも複雑になるから割込処理によって
は長い処理時間を要するものもある。そこで、その割込
処理期間中はバス８によるメモリ１７への書込みや読出
しができないから、各割込処理期間中は受信バッファ１
１内に受信データを３バイト（８ビット×３）だけスト
アしておくようにしている。９．６ｋｂｐｓのデータ速
度であるとすると、この３バイト分の期間は２．５ｍｓ
であり、ＣＰＵ９は各種の割込処理のうち最長の割込処
理にかかる時間を２．５ｍｓ以内にしなければならない
ことになる。
【０００７】図６では端末側からＤＤＸ−Ｐ側へ上りの
送信をする場合を説明したが、逆に下りの送信をする場
合は図６と同じ構成の別の回路を用意し、データ信号７
ａ，クロック信号７ｂにＤＤＸ−Ｐ側からの信号線６に
含まれたデータ信号６ａ，クロック信号６ｂを置き換え
パラレル・シリアル変換器１８の出力を信号線７に含ま
れる送出信号７ｃに置き換える。ここで、ＣＰＵ９とメ
モリ１７は上りおよび下りにおいて共通に使用される。
送信をする場合を説明したが、逆に下りの送信をする場
合は図６と同じ構成の別の回路を用意し、データ信号７
ａ，クロック信号７ｂにＤＤＸ−Ｐ側からの信号線６に
含まれたデータ信号６ａ，クロック信号６ｂを置き換え
パラレル・シリアル変換器１８の出力を信号線７に含ま
れる送出信号７ｃに置き換える。ここで、ＣＰＵ９とメ
モリ１７は上りおよび下りにおいて共通に使用される。
【０００８】
【発明が解決しようとする課題】複雑でコスト高となる
データ・デコーダ１５，割込コントローラ１６や制御回
路２１，２２を必要とし、各種の割込処理のうち最長の
割込処理にかかる時間を受信バッファ１１のストア時間
としているから、データの伝送速度が限定されてしま
う。しかも、各データ・デコーダ１５−１〜１５−Ｎや
ＣＲＣ検出回路１４で割込処理が発生するから、その頻
度も多いという解決されねばならない課題があった。
データ・デコーダ１５，割込コントローラ１６や制御回
路２１，２２を必要とし、各種の割込処理のうち最長の
割込処理にかかる時間を受信バッファ１１のストア時間
としているから、データの伝送速度が限定されてしま
う。しかも、各データ・デコーダ１５−１〜１５−Ｎや
ＣＲＣ検出回路１４で割込処理が発生するから、その頻
度も多いという解決されねばならない課題があった。
【０００９】
【課題を解決するための手段】データ信号とクロック信
号とを受信してデータ信号をそのまま、ダイレクト・メ
モリ・アクセスしてこのデータをプロトコル変換用のメ
モリに書込み、ＣＰＵの割込処理の発生はデータの受信
が終了した時の１回の割込みに限定し、プロトコル変換
を必要とするデータについてはプロトコル変換してプロ
トコル変換後のデータをメモリから読出して送出するよ
うにした。
号とを受信してデータ信号をそのまま、ダイレクト・メ
モリ・アクセスしてこのデータをプロトコル変換用のメ
モリに書込み、ＣＰＵの割込処理の発生はデータの受信
が終了した時の１回の割込みに限定し、プロトコル変換
を必要とするデータについてはプロトコル変換してプロ
トコル変換後のデータをメモリから読出して送出するよ
うにした。
【００１０】
【作用】ＣＰＵの割込処理期間は、データの受信が終了
したときの１回に限定し、割込み処理のデータの種類に
より大きく異なる割込処理の期間に対しても十分な処理
時間を得ることができるようにした。割込処理の発生頻
度はデータの受信が終了した時に限定したから少なく、
ダイレクト・メモリ・アクセスによりＣＰＵの負担を軽
減した効果も相俟って、従来の装置において９．６ｋｂ
ｐｓのデータ速度において使用していたＣＰＵを用いて
より簡単な回路構成で４８ｋｂｐｓのデータ速度を処理
できる装置を実現した。
したときの１回に限定し、割込み処理のデータの種類に
より大きく異なる割込処理の期間に対しても十分な処理
時間を得ることができるようにした。割込処理の発生頻
度はデータの受信が終了した時に限定したから少なく、
ダイレクト・メモリ・アクセスによりＣＰＵの負担を軽
減した効果も相俟って、従来の装置において９．６ｋｂ
ｐｓのデータ速度において使用していたＣＰＵを用いて
より簡単な回路構成で４８ｋｂｐｓのデータ速度を処理
できる装置を実現した。
【００１１】
【実施例】図１には本発明のデータ送受信回路１０の一
実施例が示されており、図５のデータ送受信回路１０と
バス８と制御用の信号線に対応しており、図１の左半分
の下り用と右半分の上り用の回路は、ＣＰＵ９とメモリ
２５を共用して左右対象となっており、以下の説明にお
いて端末とＤＤＸ−Ｐとを入れ替え、上り信号７ｕを下
り信号６ｄと読み代えるならば同様に動作するから上り
用の右半分の回路について説明する。
実施例が示されており、図５のデータ送受信回路１０と
バス８と制御用の信号線に対応しており、図１の左半分
の下り用と右半分の上り用の回路は、ＣＰＵ９とメモリ
２５を共用して左右対象となっており、以下の説明にお
いて端末とＤＤＸ−Ｐとを入れ替え、上り信号７ｕを下
り信号６ｄと読み代えるならば同様に動作するから上り
用の右半分の回路について説明する。
【００１２】端末側からの信号線７に含まれるデータ信
号およびクロック信号を含む上り信号７ｕを受信バッフ
ァ回路２０が正しいタイミングで受けて、シリアル・パ
ラレル変換器（Ｓ／Ｐ）２２へは受信データ３１を出力
している。
号およびクロック信号を含む上り信号７ｕを受信バッフ
ァ回路２０が正しいタイミングで受けて、シリアル・パ
ラレル変換器（Ｓ／Ｐ）２２へは受信データ３１を出力
している。
【００１３】シリアル・パラレル変換器２２からの受信
データ３１がＤＭＡ制御回路２３のダイレクト・メモリ
・アクセスによりメモリ２５に印加され格納される。受
信データ３１の中にデータ解析要求フラグが発見された
ときに割込通知がＣＰＵ９にバス８を介して通知され
る。バス８にはデータ・バス，アドレス・バス，コント
ロール・バスが含まれ、ＣＰＵ９，メモリ２５，ＤＭＡ
制御回路２３，シリアル・パラレル変換器２２およびパ
ラレル・シリアル変換器２４を接続している。
データ３１がＤＭＡ制御回路２３のダイレクト・メモリ
・アクセスによりメモリ２５に印加され格納される。受
信データ３１の中にデータ解析要求フラグが発見された
ときに割込通知がＣＰＵ９にバス８を介して通知され
る。バス８にはデータ・バス，アドレス・バス，コント
ロール・バスが含まれ、ＣＰＵ９，メモリ２５，ＤＭＡ
制御回路２３，シリアル・パラレル変換器２２およびパ
ラレル・シリアル変換器２４を接続している。
【００１４】図２，図３および図４には、端末，モデム
５，ＣＰＵ９および送受信回路１０の動作の流れが示さ
れている。端末，モデム５，ＣＰＵ９および送受信回路
１０の動作が開始すると、送受信回路１０では、上り信
号７ｕ中のデータをいつでも書込めるようにメモリ２５
内に第ｉ（ｉ＝１）バッファを用意する（Ｓ１１、図
２）。端末がＢＳＣでデータ送信（ＢＳＣ：binary syn
chronous communications ２進データ同期通信）を開
始しようとすると（Ｓ１２Ｙ）、端末はこれから送信し
たい旨を伝える送信要求信号ＲＳ（ＲＳ：request to s
end ）をオンにして送出する（Ｓ１３）。
５，ＣＰＵ９および送受信回路１０の動作の流れが示さ
れている。端末，モデム５，ＣＰＵ９および送受信回路
１０の動作が開始すると、送受信回路１０では、上り信
号７ｕ中のデータをいつでも書込めるようにメモリ２５
内に第ｉ（ｉ＝１）バッファを用意する（Ｓ１１、図
２）。端末がＢＳＣでデータ送信（ＢＳＣ：binary syn
chronous communications ２進データ同期通信）を開
始しようとすると（Ｓ１２Ｙ）、端末はこれから送信し
たい旨を伝える送信要求信号ＲＳ（ＲＳ：request to s
end ）をオンにして送出する（Ｓ１３）。
【００１５】これを受けたモデム５はＣＰＵ９に転送し
（Ｓ１４）、ＣＰＵ９が送信要求信号ＲＳがオンになっ
たことを確認すると（Ｓ１５Ｙ）、送信要求信号ＲＳが
オンになったことをモデム５に通知する（Ｓ１６）。モ
デム５は送信要求信号ＲＳがオンになったことを通知さ
れて（Ｓ１７Ｙ）、端末側から送信しても良いことを知
らせる送信可信号ＣＳ（ＣＳ：ready for sending ）を
オンにして端末へ受信準備が完了したことを知らせる
（Ｓ１８）。送信可信号ＣＳがオンになったことを端末
が受信すると（Ｓ１９）、データの送信を開始する（Ｓ
２０、図３）。データはモデム５により転送され（Ｓ２
１）、送受信回路１０がそれを受信し（Ｓ２２）、メモ
リ２５の１つの領域である第ｉバッファ（ｉ＝１）へ書
込む（Ｓ２３）。
（Ｓ１４）、ＣＰＵ９が送信要求信号ＲＳがオンになっ
たことを確認すると（Ｓ１５Ｙ）、送信要求信号ＲＳが
オンになったことをモデム５に通知する（Ｓ１６）。モ
デム５は送信要求信号ＲＳがオンになったことを通知さ
れて（Ｓ１７Ｙ）、端末側から送信しても良いことを知
らせる送信可信号ＣＳ（ＣＳ：ready for sending ）を
オンにして端末へ受信準備が完了したことを知らせる
（Ｓ１８）。送信可信号ＣＳがオンになったことを端末
が受信すると（Ｓ１９）、データの送信を開始する（Ｓ
２０、図３）。データはモデム５により転送され（Ｓ２
１）、送受信回路１０がそれを受信し（Ｓ２２）、メモ
リ２５の１つの領域である第ｉバッファ（ｉ＝１）へ書
込む（Ｓ２３）。
【００１６】端末における送信が終了すると（Ｓ２４
Ｙ）、送信要求信号ＲＳをオフにして送信の終了を知ら
せる（Ｓ２５）。これはモデム５によって転送され（Ｓ
２６）、ＣＰＵ９が送信要求信号ＲＳがオフになったこ
とを確認すると（Ｓ２７Ｙ）、送受信回路１０に対し
て、第ｉバッファに書込んでいる受信が終了したことを
通知する（Ｓ２８）。これを受けて送受信回路１０では
メモリ２５内の第ｉバッファへの書込作業を終了し、次
の受信に備えて第ｉ＋１（＝２）バッファをメモリ２５
内に用意する（Ｓ２９）。同時にＣＰＵ９は送信要求信
号ＲＳがオフになったことをモデム５に対して通知し
（Ｓ３０、図４）、それをモデム５は確認する（Ｓ３
１）。そこでモデム５では送信可信号ＣＳをオフにして
端末からのデータを受信できないことを知らせる（Ｓ３
２）。この送信可信号ＣＳがオフになったことを確認す
ると、端末は次のＢＳＣデータ送信まで待機する（Ｓ３
３Ｙ）。ＢＳＣデータ送信が必要となったときにはステ
ップＳ１２からの動作が始まる。
Ｙ）、送信要求信号ＲＳをオフにして送信の終了を知ら
せる（Ｓ２５）。これはモデム５によって転送され（Ｓ
２６）、ＣＰＵ９が送信要求信号ＲＳがオフになったこ
とを確認すると（Ｓ２７Ｙ）、送受信回路１０に対し
て、第ｉバッファに書込んでいる受信が終了したことを
通知する（Ｓ２８）。これを受けて送受信回路１０では
メモリ２５内の第ｉバッファへの書込作業を終了し、次
の受信に備えて第ｉ＋１（＝２）バッファをメモリ２５
内に用意する（Ｓ２９）。同時にＣＰＵ９は送信要求信
号ＲＳがオフになったことをモデム５に対して通知し
（Ｓ３０、図４）、それをモデム５は確認する（Ｓ３
１）。そこでモデム５では送信可信号ＣＳをオフにして
端末からのデータを受信できないことを知らせる（Ｓ３
２）。この送信可信号ＣＳがオフになったことを確認す
ると、端末は次のＢＳＣデータ送信まで待機する（Ｓ３
３Ｙ）。ＢＳＣデータ送信が必要となったときにはステ
ップＳ１２からの動作が始まる。
【００１７】送信可信号ＣＳをオフにしたモデム５はＣ
ＰＵ９に対するデータ解析要求フラグをオンにして（Ｓ
３４）、ＣＰＵ９に対して第ｉバッファの内容の解析処
理をするように要求すると（Ｓ３４）、ステップＳ１４
の動作を待つ。データ解析を要求するフラグがオンにな
ったことを知ると（Ｓ３５Ｙ）、ＣＰＵ９では送受信回
路１０に含まれた第ｉ（ｉ＝１）バッファにストアされ
ている内容を解析し（Ｓ３６）、その解析処理の結果、
すなわち、プロトコル変換処理結果を送受信回路１０に
対して通知し（Ｓ３７）、ステップＳ１５の動作を待
つ。
ＰＵ９に対するデータ解析要求フラグをオンにして（Ｓ
３４）、ＣＰＵ９に対して第ｉバッファの内容の解析処
理をするように要求すると（Ｓ３４）、ステップＳ１４
の動作を待つ。データ解析を要求するフラグがオンにな
ったことを知ると（Ｓ３５Ｙ）、ＣＰＵ９では送受信回
路１０に含まれた第ｉ（ｉ＝１）バッファにストアされ
ている内容を解析し（Ｓ３６）、その解析処理の結果、
すなわち、プロトコル変換処理結果を送受信回路１０に
対して通知し（Ｓ３７）、ステップＳ１５の動作を待
つ。
【００１８】このプロトコル変換に関する処理の通知を
受けた送受信回路１０では（Ｓ３８）、通知されたプロ
トコル変換の手順であるＢＳＣマトリックス処理を第ｉ
（ｉ＝１）バッファにストアされているデータに対して
実行し（Ｓ３９）、プロトコル変換の処理を終わると変
換後のデータをパラレル・シリアル変換器Ｐ／Ｓ２４を
介してＤＤＸ−Ｐ側へ送出して作業を終了し（Ｓ４
０）、次のデータの受信に備えて第ｉ（ｉ＝２）バッフ
ァを待機している（Ｓ１１）。
受けた送受信回路１０では（Ｓ３８）、通知されたプロ
トコル変換の手順であるＢＳＣマトリックス処理を第ｉ
（ｉ＝１）バッファにストアされているデータに対して
実行し（Ｓ３９）、プロトコル変換の処理を終わると変
換後のデータをパラレル・シリアル変換器Ｐ／Ｓ２４を
介してＤＤＸ−Ｐ側へ送出して作業を終了し（Ｓ４
０）、次のデータの受信に備えて第ｉ（ｉ＝２）バッフ
ァを待機している（Ｓ１１）。
【００１９】以上に説明した本発明の実施例で、ＣＰＵ
９を従来例と同じものを使用したとき、従来例では信号
線６または７の速度は９．６ｋｂｐｓであったが、本願
の実施例においては４８ｋｂｐｓにすることができた。
これはデータの終了したときにデータ解析要求フラグを
オンにして割込発生するように限定したから、ＣＰＵ９
への割込発生の頻度が従来例よりも少なくなり、各割込
処理の期間も従来例では受信バッファの３バイト分
（２．５ｍｓ）で各種の割込処理時間の最大の期間をと
っていたのに対して、本願の実施例ではデータ終了時に
割込処理を開始し、次回のデータまでに処理を終了すれ
ばよいことになり、さらに、ダイレクト・メモリ・アク
セスによりＣＰＵ９の負担を軽減したから、ＣＰＵ９が
割込処理に占有される時間は著しく小さくなり、メモリ
２５に格納されたデータを高速でチェックして必要なプ
ロトコル変換をして出力することができるようになっ
た。
９を従来例と同じものを使用したとき、従来例では信号
線６または７の速度は９．６ｋｂｐｓであったが、本願
の実施例においては４８ｋｂｐｓにすることができた。
これはデータの終了したときにデータ解析要求フラグを
オンにして割込発生するように限定したから、ＣＰＵ９
への割込発生の頻度が従来例よりも少なくなり、各割込
処理の期間も従来例では受信バッファの３バイト分
（２．５ｍｓ）で各種の割込処理時間の最大の期間をと
っていたのに対して、本願の実施例ではデータ終了時に
割込処理を開始し、次回のデータまでに処理を終了すれ
ばよいことになり、さらに、ダイレクト・メモリ・アク
セスによりＣＰＵ９の負担を軽減したから、ＣＰＵ９が
割込処理に占有される時間は著しく小さくなり、メモリ
２５に格納されたデータを高速でチェックして必要なプ
ロトコル変換をして出力することができるようになっ
た。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
によるならば、多くのデータ・デコーダやその制御回路
を不要とした簡単な回路構成で、ＣＰＵに高速のプロト
コル変換処理をさせることを可能にしたから、高速のパ
ケット交換網（ＤＤＸ−Ｐ）に端末を接続可能なデータ
送受信方法と装置を実現することができた。したがって
本発明の効果は極めて大きい。
によるならば、多くのデータ・デコーダやその制御回路
を不要とした簡単な回路構成で、ＣＰＵに高速のプロト
コル変換処理をさせることを可能にしたから、高速のパ
ケット交換網（ＤＤＸ−Ｐ）に端末を接続可能なデータ
送受信方法と装置を実現することができた。したがって
本発明の効果は極めて大きい。
【図１】本発明のデータ送受信回路の一実施例を示す回
路構成図である。
路構成図である。
【図２】図１の動作の流れを示すフローチャートであ
る。
る。
【図３】図２とともに動作の流れを示すフローチャート
である。
である。
【図４】図２および図３とともに動作の流れを示すフロ
ーチャートである。
ーチャートである。
【図５】データ送受信回路を含む従来のデータ伝送系統
を示す系統図である。
を示す系統図である。
【図６】従来のデータ送受信回路の回路構成図である。
３，４ 送受信器（Ｒ／Ｄ） ５ モデム ６，７ 信号線 ６ｃ 送出信号 ６ｄ 下り信号 ７ａ データ信号 ７ｂ クロック信号 ７ｕ 上り信号 ８ バス ９ ＣＰＵ １０ データ送受信回路 １１ 受信バッファ １２ シフト・レジスタ １３ シリアル・パラレル変換器（Ｓ／Ｐ） １４ ＣＲＣ検出回路 １５ データ・デコーダ １６ 割込コントローラ １７ メモリ １８ パラレル・シリアル変換器（Ｐ／Ｓ） ２０ 受信バッファ回路 ２２ シリアル・パラレル変換器（Ｓ／Ｐ） ２３ ＤＭＡ制御回路 ２４ パラレル・シリアル変換器（Ｐ／Ｓ） ２５ メモリ ３１ 受信データ ＢＳＣ ２進データ同期通信 ＲＳ 送信要求信号 ＣＳ 送信可信号
フロントページの続き (56)参考文献 特開 昭62−278843（ＪＰ，Ａ) 特開 平３−69242（ＪＰ，Ａ) 特開 昭62−139061（ＪＰ，Ａ) 特開 昭63−212242（ＪＰ，Ａ) 特開 平２−32650（ＪＰ，Ａ) 特開 平３−282852（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 29/06 G06F 13/00 351 H04L 13/08
Claims (4)
- 【請求項１】 送信要求信号（ＲＳ）をオンにしてから
（Ｓ１３〜Ｓ２０）送られてくるデータ信号を受信して
所定のタイミングで受信データを得る受信処理をし（２
０）、前記受信データを受けてダイレクト・メモリ・アクセス
により格納しプロトコル変換して送出するためのメモリ
処理をし（２５）、 前記受信データを前記メモリ処理（２５）するようにダ
イレクト・メモリ・アクセスするためのＤＭＡ制御処理
をし（２３）、 前記送信要求信号（ＲＳ）のオフにより（Ｓ２５〜Ｓ２
７Ｙ） 前記データ信号の終了を検出したときに、前記メ
モリに格納したデータをプロトコル変換を必要とするデ
ータについてはプロトコル変換して送出するように中央
処理をする（９）データ送受信方法。 - 【請求項２】 前記受信処理（２０）において、前記デ
ータ信号を受信して所定のタイミングでパラレルに変換
した前記受信データを得、 前記中央処理（９）において、前記データ信号の中に送
信要求信号（ＲＳ）を検出できなくなった状態を検知す
ることにより前記データ信号の終了を検出し、 次のデータの書き込み用のバッファを用意（Ｓ２９） す
るようにした請求項１のデータ送受信方法。 - 【請求項３】 送信要求信号（ＲＳ）をオンにしてから
（Ｓ１３〜Ｓ２０）送られてくるデータ信号を受信し
て、所定のタイミングで受信データ（３１）を得るため
の受信バッファ手段（２０）と、 前記受信データを受けてダイレクト・メモリ・アクセス
により格納しプロトコル変換して送出するためのメモリ
手段（２５）と、 前記受信データを前記メモリ手段（２５）へ格納するよ
うにダイレクト・メモリ・アクセスするためのＤＭＡ制
御手段（２３）と、前記送信要求信号（ＲＳ）のオフにより（Ｓ２５〜Ｓ２
７Ｙ） 前記データ信号の終了を検出したときにプロトコ
ル変換を必要とするデータについては前記メモリ手段
（２５）における前記プロトコル変換をしてプロトコル
変換後のデータを送出するための中央処理手段（９）と
を含むデータ送受信装置。 - 【請求項４】 前記受信バッファ手段（２０）が、前記
データ信号を受信して所定のタイミングでパラレルに変
換した前記受信データを得、 前記中央処理手段（９）が、前記データ信号の中に送信
要求信号（ＲＳ）を検出できなくなった状態を検知する
ことにより前記データ信号の終了を検出し、次のデータ
の書き込み用のバッファを用意（Ｓ２９）するようにし
ている請求項３のデータ送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33939193A JP2850737B2 (ja) | 1993-12-03 | 1993-12-03 | データ送受信方法と装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33939193A JP2850737B2 (ja) | 1993-12-03 | 1993-12-03 | データ送受信方法と装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162477A JPH07162477A (ja) | 1995-06-23 |
| JP2850737B2 true JP2850737B2 (ja) | 1999-01-27 |
Family
ID=18327033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33939193A Expired - Fee Related JP2850737B2 (ja) | 1993-12-03 | 1993-12-03 | データ送受信方法と装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850737B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278843A (ja) * | 1986-05-28 | 1987-12-03 | Matsushita Electric Ind Co Ltd | プロトコル変換装置 |
-
1993
- 1993-12-03 JP JP33939193A patent/JP2850737B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07162477A (ja) | 1995-06-23 |
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